JP3180317B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- F24—HEATING; RANGES; VENTILATING
- F24F—AIR-CONDITIONING; AIR-HUMIDIFICATION; VENTILATION; USE OF AIR CURRENTS FOR SCREENING
- F24F1/00—Room units for air-conditioning, e.g. separate or self-contained units or units receiving primary air from a central station
- F24F1/06—Separate outdoor units, e.g. outdoor unit to be linked to a separate room comprising a compressor and a heat exchanger
- F24F1/26—Refrigerant piping
- F24F1/32—Refrigerant piping for connecting the separate outdoor units to indoor units
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、更に詳しくは、ダブルデータレートの同期型ダイ
ナミック・ランダムアクセスメモリのデータ入力回路構
成に関するものである。
関し、更に詳しくは、ダブルデータレートの同期型ダイ
ナミック・ランダムアクセスメモリのデータ入力回路構
成に関するものである。
【０００２】
【従来の技術】近年の電子装置システムの高速化に伴
い、半導体記憶装置の高速化の要求も高まり、ダイナミ
ック・ランダムアクセスメモリ（以下、ＤＲＡＭと呼
ぶ）に対する書込み動作は、非同期式から同期式へと変
わって来た。更に高速化の追求から、装置が使用するク
ロック信号に同期して書込み動作するシングルデータレ
ート（以下、ＳＤＲと呼ぶ）の同期型ＤＲＡＭに代え
て、ダブルデータレート（以下、ＤＤＲと呼ぶ）の同期
型ＤＲＡＭが、第１のクロック信号であるクロック信号
ＣＬＫ、第２のクロック信号でありＣＬＫの反転信号で
もあるクロック信号ＣＬＫＢを用いて、クロック信号の
１周期で２つのデータを同時に書き込む。
い、半導体記憶装置の高速化の要求も高まり、ダイナミ
ック・ランダムアクセスメモリ（以下、ＤＲＡＭと呼
ぶ）に対する書込み動作は、非同期式から同期式へと変
わって来た。更に高速化の追求から、装置が使用するク
ロック信号に同期して書込み動作するシングルデータレ
ート（以下、ＳＤＲと呼ぶ）の同期型ＤＲＡＭに代え
て、ダブルデータレート（以下、ＤＤＲと呼ぶ）の同期
型ＤＲＡＭが、第１のクロック信号であるクロック信号
ＣＬＫ、第２のクロック信号でありＣＬＫの反転信号で
もあるクロック信号ＣＬＫＢを用いて、クロック信号の
１周期で２つのデータを同時に書き込む。
【０００３】図５は、ＤＤＲ同期型ＤＲＡＭで使用する
一般的なＤＤＲ専用データ入力回路を示す回路図であ
る。ＤＤＲ専用データ入力回路は、初段回路１及びＤ型
Ｆ／Ｆ２〜６で構成され、ＣＬＫ、ＣＬＫＢ、及び、Ｄ
ＱＳの３つのクロック信号に基づいて書き込みを行う。
データは、クロック信号ＤＱＳに同期し、その半周期毎
に１つのデータが入力端子ＤＱから入力される。
一般的なＤＤＲ専用データ入力回路を示す回路図であ
る。ＤＤＲ専用データ入力回路は、初段回路１及びＤ型
Ｆ／Ｆ２〜６で構成され、ＣＬＫ、ＣＬＫＢ、及び、Ｄ
ＱＳの３つのクロック信号に基づいて書き込みを行う。
データは、クロック信号ＤＱＳに同期し、その半周期毎
に１つのデータが入力端子ＤＱから入力される。
【０００４】ＤＤＲ専用データ入力回路は、クロック信
号ＣＬＫ、クロック信号ＣＬＫＢ、及び、クロック信号
ＤＱＳに基づいてデータをラッチし、クロック信号ＣＬ
Ｋに同期してクロック信号の１周期で、２つのデータを
同時に書き込む。
号ＣＬＫ、クロック信号ＣＬＫＢ、及び、クロック信号
ＤＱＳに基づいてデータをラッチし、クロック信号ＣＬ
Ｋに同期してクロック信号の１周期で、２つのデータを
同時に書き込む。
【０００５】
【発明が解決しようとする課題】ＤＤＲ同期型ＤＲＡＭ
は、通常時にＤＤＲモードで動作するので、ＣＬＫ、Ｃ
ＬＫＢ、及び、ＤＱＳの３つのクロック信号を必要と
し、従ってメモリテストにおいても、これらの信号入力
を必要とする。しかし、通常のメモリテスタでは、ＤＤ
Ｒ同期型ＤＲＡＭのデータ入力回路におけるセットアッ
プ及びホールド時間が厳しく、ＤＤＲのテストには使用
できないという問題がある。通常のメモリテスタでテス
ト可能とするために、１つの入力回路でＤＤＲ及びＳＤ
Ｒに対応可能とする両モード兼用の入力回路を採用する
と、入力回路の構成が複雑となり、また、ＤＤＲ又はＳ
ＤＲの各入力モードで相互に干渉し影響する恐れもあ
る。
は、通常時にＤＤＲモードで動作するので、ＣＬＫ、Ｃ
ＬＫＢ、及び、ＤＱＳの３つのクロック信号を必要と
し、従ってメモリテストにおいても、これらの信号入力
を必要とする。しかし、通常のメモリテスタでは、ＤＤ
Ｒ同期型ＤＲＡＭのデータ入力回路におけるセットアッ
プ及びホールド時間が厳しく、ＤＤＲのテストには使用
できないという問題がある。通常のメモリテスタでテス
ト可能とするために、１つの入力回路でＤＤＲ及びＳＤ
Ｒに対応可能とする両モード兼用の入力回路を採用する
と、入力回路の構成が複雑となり、また、ＤＤＲ又はＳ
ＤＲの各入力モードで相互に干渉し影響する恐れもあ
る。
【０００６】本発明は、上記したような従来の技術が有
する問題点を解決するためになされたものであり、ＤＤ
Ｒ及びＳＤＲの両モードで書き込みが可能で、回路構成
が容易な半導体記憶装置を提供することを目的とする。
する問題点を解決するためになされたものであり、ＤＤ
Ｒ及びＳＤＲの両モードで書き込みが可能で、回路構成
が容易な半導体記憶装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体記憶装置は、入力端子に接続され、
第１、第２及び第３のクロック信号に基づいて、交互に
動作する第１及び第２のラッチ回路を有する通常時デー
タ入力回路を備え、入力端子から順次に入力されるデー
タを、前記第１のラッチ回路又は前記第２のラッチ回路
を経由してメモリセルに書き込む半導体記憶装置におい
て、前記入力端子に接続され、前記第１のクロック信号
に基づいて動作する第３のラッチ回路を有するテスト時
データ入力回路を備え、通常時には前記通常時データ入
力回路を経由し、テスト時には前記テスト時データ入力
回路を経由して、夫々メモリセルにデータを書き込むこ
とを特徴とする。
め、本発明の半導体記憶装置は、入力端子に接続され、
第１、第２及び第３のクロック信号に基づいて、交互に
動作する第１及び第２のラッチ回路を有する通常時デー
タ入力回路を備え、入力端子から順次に入力されるデー
タを、前記第１のラッチ回路又は前記第２のラッチ回路
を経由してメモリセルに書き込む半導体記憶装置におい
て、前記入力端子に接続され、前記第１のクロック信号
に基づいて動作する第３のラッチ回路を有するテスト時
データ入力回路を備え、通常時には前記通常時データ入
力回路を経由し、テスト時には前記テスト時データ入力
回路を経由して、夫々メモリセルにデータを書き込むこ
とを特徴とする。
【０００８】本発明の半導体記憶装置では、通常時に通
常時データ入力回路を経由し、テスト時にテスト時デー
タ入力回路を経由して、夫々メモリセルにデータを書き
込むので、通常のメモリテスタでメモリテストを行うこ
とを可能にしながらも、ＤＤＲ同期型ＤＲＡＭのデータ
入力回路が容易に構成できる。
常時データ入力回路を経由し、テスト時にテスト時デー
タ入力回路を経由して、夫々メモリセルにデータを書き
込むので、通常のメモリテスタでメモリテストを行うこ
とを可能にしながらも、ＤＤＲ同期型ＤＲＡＭのデータ
入力回路が容易に構成できる。
【０００９】本発明の半導体記憶装置では、前記第１及
び第２のクロック信号は相互に相補信号を構成し、前記
第３のクロック信号は、前記第１のクロック信号と同じ
繰り返し周波数を有し、且つ、該第１のクロック信号か
ら所定の遅れを有することが好ましい。
び第２のクロック信号は相互に相補信号を構成し、前記
第３のクロック信号は、前記第１のクロック信号と同じ
繰り返し周波数を有し、且つ、該第１のクロック信号か
ら所定の遅れを有することが好ましい。
【００１０】この場合、データに同期した第３のクロッ
ク信号を外部から入力することで、クロック信号の１周
期に２データを書き込むＤＤＲモードとして動作する。
ク信号を外部から入力することで、クロック信号の１周
期に２データを書き込むＤＤＲモードとして動作する。
【００１１】
【発明の実施の形態】以下、本発明の一実施形態例の半
導体記憶装置について図面を参照して説明する。本実施
形態例では、Ｄ型Ｆ／Ｆは、全てクロック入力の立上り
でＤ入力の値をラッチするエッジトリガ・タイプを採用
した例について説明する。
導体記憶装置について図面を参照して説明する。本実施
形態例では、Ｄ型Ｆ／Ｆは、全てクロック入力の立上り
でＤ入力の値をラッチするエッジトリガ・タイプを採用
した例について説明する。
【００１２】図１は、本発明の一実施形態例の半導体記
憶装置を示すブロック図である。説明を容易にするた
め、入力されるアドレスは、４ビット構成の（１００
０）又は（１００１）であるものとする。本半導体記憶
装置は、インバータＩＮＶ、ＤＤＲ専用データ入力回路
９、ＳＤＲ専用データ入力回路１０、ワード線制御回路
２１、ビット線制御回路２２、及び、メモリセルアレイ
２３で構成される。ＤＤＲ専用データ入力回路９やＳＤ
Ｒ専用データ入力回路１０等にあるＥＮ入力は、全てＨ
レベルで回路が活性化し、Ｌレベルで回路が非活性化す
る制御入力である。制御される回路は、活性化時に動作
し、非活性化時に機能停止し、消費電流が抑えられ、そ
の出力はオープンとなる。
憶装置を示すブロック図である。説明を容易にするた
め、入力されるアドレスは、４ビット構成の（１００
０）又は（１００１）であるものとする。本半導体記憶
装置は、インバータＩＮＶ、ＤＤＲ専用データ入力回路
９、ＳＤＲ専用データ入力回路１０、ワード線制御回路
２１、ビット線制御回路２２、及び、メモリセルアレイ
２３で構成される。ＤＤＲ専用データ入力回路９やＳＤ
Ｒ専用データ入力回路１０等にあるＥＮ入力は、全てＨ
レベルで回路が活性化し、Ｌレベルで回路が非活性化す
る制御入力である。制御される回路は、活性化時に動作
し、非活性化時に機能停止し、消費電流が抑えられ、そ
の出力はオープンとなる。
【００１３】メモリセルアレイ２３には、メモリセルや
それに接続されたビット線が複数存在するが、アドレス
（１０００）のメモリセル２４、及び、アドレス（１０
０１）のメモリセル２５と、メモリセル２４に接続され
たビット線Ａ、及び、メモリセル２５に接続されたビッ
ト線Ｂのみを図示する。ここで、メモリセルの内半数は
ビット線Ａに接続され、他の半数はビット線Ｂに接続さ
れている。
それに接続されたビット線が複数存在するが、アドレス
（１０００）のメモリセル２４、及び、アドレス（１０
０１）のメモリセル２５と、メモリセル２４に接続され
たビット線Ａ、及び、メモリセル２５に接続されたビッ
ト線Ｂのみを図示する。ここで、メモリセルの内半数は
ビット線Ａに接続され、他の半数はビット線Ｂに接続さ
れている。
【００１４】ワード線制御回路２１は、ワード線を制御
して、入力されたアドレスに対応するメモリセルを選択
する。ビット線制御回路２２は、ビット線を制御して、
選択されたメモリセルに書込みを行う。
して、入力されたアドレスに対応するメモリセルを選択
する。ビット線制御回路２２は、ビット線を制御して、
選択されたメモリセルに書込みを行う。
【００１５】次に、テスト活性化信号ＴＥＳＴＫは、Ｓ
ＤＲ専用データ入力回路１０のＥＮ入力、ワード線制御
回路２１の参照入力、及び、ビット線制御回路２２の参
照入力に接続し、インバータＩＮＶを介してＤＤＲ専用
データ入力回路９のＥＮ入力に接続する。入力端子ＤＱ
は、ＤＤＲ専用データ入力回路９及びＳＤＲ専用データ
入力回路１０の入力に接続する。
ＤＲ専用データ入力回路１０のＥＮ入力、ワード線制御
回路２１の参照入力、及び、ビット線制御回路２２の参
照入力に接続し、インバータＩＮＶを介してＤＤＲ専用
データ入力回路９のＥＮ入力に接続する。入力端子ＤＱ
は、ＤＤＲ専用データ入力回路９及びＳＤＲ専用データ
入力回路１０の入力に接続する。
【００１６】本実施形態例の半導体記憶装置が、ＤＤＲ
及びＳＤＲモードの両モードで行う書込み動作について
説明する。
及びＳＤＲモードの両モードで行う書込み動作について
説明する。
【００１７】まず、テスト活性化信号ＴＥＳＴＫをＬレ
ベルに設定して、ＤＤＲ専用データ入力回路９が、ＤＤ
Ｒモードで通常の書込み動作を行う場合について説明す
る。ここで、ある時刻Ｗ１（図３の書込みイネーブルＷ
１）に、アドレス（１０００）が入力される。ワード線
制御回路２１は、アドレス（１０００）の最下位ビット
をマスクして識別し、アドレス（１０００）のメモリセ
ル２４、及び、アドレス（１００１）のメモリセル２５
を選択する。ビット線制御回路２２は、アドレスの最下
位ビットを識別して、０ならデータ線Ａとビット線Ａ、
及び、データ線Ｂとビット線Ｂを接続し、１ならデータ
線Ａとビット線Ｂ、及び、データ線Ｂとビット線Ａを接
続する。従って、メモリセル２４にデータＤ１、及び、
メモリセル２５にデータＤ２を１クロック周期ｔｃｋの
１回の動作で書き込む。
ベルに設定して、ＤＤＲ専用データ入力回路９が、ＤＤ
Ｒモードで通常の書込み動作を行う場合について説明す
る。ここで、ある時刻Ｗ１（図３の書込みイネーブルＷ
１）に、アドレス（１０００）が入力される。ワード線
制御回路２１は、アドレス（１０００）の最下位ビット
をマスクして識別し、アドレス（１０００）のメモリセ
ル２４、及び、アドレス（１００１）のメモリセル２５
を選択する。ビット線制御回路２２は、アドレスの最下
位ビットを識別して、０ならデータ線Ａとビット線Ａ、
及び、データ線Ｂとビット線Ｂを接続し、１ならデータ
線Ａとビット線Ｂ、及び、データ線Ｂとビット線Ａを接
続する。従って、メモリセル２４にデータＤ１、及び、
メモリセル２５にデータＤ２を１クロック周期ｔｃｋの
１回の動作で書き込む。
【００１８】テスト活性化信号ＴＥＳＴＫをＨレベルに
設定して、ＳＤＲ専用データ入力回路１０が、ＳＤＲモ
ードで書込み動作を行う場合について説明する。ここ
で、最初の時刻Ｗ１（図４の書込みイネーブルＷ１）
に、アドレス（１０００）が、次の時刻Ｗ２（図４の書
込みイネーブルＷ２）に、アドレス（１００１）が入力
される。ワード線制御回路２１は、１回目の書込みイネ
ーブルＷ１で、アドレス（１０００）を識別してアドレ
ス（１０００）のメモリセル２４を選択し、２回目の書
込みイネーブルＷ２で、アドレス（１００１）を識別し
てアドレス（１００１）のメモリセル２５を選択する。
ビット線制御回路２２は、アドレスの最下位ビットを識
別して、０ならデータ線Ｃとビット線Ａを接続し、１な
らデータ線Ｃとビット線Ｂを接続する。従って、メモリ
セル２４にデータＤ１、及び、メモリセル２５にデータ
Ｄ２を１クロック周期ｔｃｋづつの２回の動作で書き込
む。
設定して、ＳＤＲ専用データ入力回路１０が、ＳＤＲモ
ードで書込み動作を行う場合について説明する。ここ
で、最初の時刻Ｗ１（図４の書込みイネーブルＷ１）
に、アドレス（１０００）が、次の時刻Ｗ２（図４の書
込みイネーブルＷ２）に、アドレス（１００１）が入力
される。ワード線制御回路２１は、１回目の書込みイネ
ーブルＷ１で、アドレス（１０００）を識別してアドレ
ス（１０００）のメモリセル２４を選択し、２回目の書
込みイネーブルＷ２で、アドレス（１００１）を識別し
てアドレス（１００１）のメモリセル２５を選択する。
ビット線制御回路２２は、アドレスの最下位ビットを識
別して、０ならデータ線Ｃとビット線Ａを接続し、１な
らデータ線Ｃとビット線Ｂを接続する。従って、メモリ
セル２４にデータＤ１、及び、メモリセル２５にデータ
Ｄ２を１クロック周期ｔｃｋづつの２回の動作で書き込
む。
【００１９】さらに、図２を参照してＤＤＲ専用データ
入力回路９について詳細に説明する。図２は、図１のＤ
ＤＲ専用データ入力回路９及びＳＤＲ専用データ入力回
路１０の詳細を示す回路図である。ＤＤＲ専用データ入
力回路９は、初段回路１Ａ及びＤ型Ｆ／Ｆ２Ａ〜６Ａで
構成され、３つのクロック信号ＣＬＫ、ＣＬＫＢ、及
び、ＤＱＳに基づいてデータを書き込む。ＣＬＫとＣＬ
ＫＢとは相互に相補信号を構成し、ＤＱＳはデータに同
期して外部から入力される。
入力回路９について詳細に説明する。図２は、図１のＤ
ＤＲ専用データ入力回路９及びＳＤＲ専用データ入力回
路１０の詳細を示す回路図である。ＤＤＲ専用データ入
力回路９は、初段回路１Ａ及びＤ型Ｆ／Ｆ２Ａ〜６Ａで
構成され、３つのクロック信号ＣＬＫ、ＣＬＫＢ、及
び、ＤＱＳに基づいてデータを書き込む。ＣＬＫとＣＬ
ＫＢとは相互に相補信号を構成し、ＤＱＳはデータに同
期して外部から入力される。
【００２０】初段回路１Ａは、入力端子ＤＱから入力さ
れるデータを、後段の回路が動作可能なＣＭＯＳレベル
に変換する。初段回路１Ａの出力は、Ｄ型Ｆ／Ｆ２Ａ及
び５ＡのＤ入力に接続し、一方のグループを成すＤ型Ｆ
／Ｆ２Ａ〜４Ａ、及び、他方のグループを成すＤ型Ｆ／
Ｆ５Ａ〜６Ａの夫々は、各グループ内で前段のＤ型Ｆ／
ＦのＱ出力を後段のＤ型Ｆ／ＦのＤ入力に接続すること
で、夫々カスケード接続される。一方のグループの最終
段のＤ型Ｆ／Ｆ４ＡのＱ出力は、データ線Ａに接続し、
他方のグループの最終段のＤ型Ｆ／Ｆ６ＡのＱ出力は、
データ線Ｂに接続する。クロック信号ＤＱＳは、Ｄ型Ｆ
／Ｆ２Ａのクロック入力、及び、Ｄ型Ｆ／Ｆ５Ａの反転
クロック入力に接続し、クロック信号ＣＬＫＢは、Ｄ型
Ｆ／Ｆ３Ａのクロック入力に接続し、クロック信号ＣＬ
Ｋは、Ｄ型Ｆ／Ｆ４Ａ及び６Ａのクロック入力に接続す
る。テスト活性化信号ＴＥＳＴＫは、インバータＩＮＶ
を介して初段回路１Ａ及びＤ型Ｆ／Ｆ２Ａ〜６ＡのＥＮ
入力に接続する。Ｄ型Ｆ／Ｆ３Ａは、Ｄ型Ｆ／Ｆ２Ａの
ホールド時間、及び、Ｄ型Ｆ／Ｆ４Ａのセットアップ時
間を確保するラッチ回路として機能する。
れるデータを、後段の回路が動作可能なＣＭＯＳレベル
に変換する。初段回路１Ａの出力は、Ｄ型Ｆ／Ｆ２Ａ及
び５ＡのＤ入力に接続し、一方のグループを成すＤ型Ｆ
／Ｆ２Ａ〜４Ａ、及び、他方のグループを成すＤ型Ｆ／
Ｆ５Ａ〜６Ａの夫々は、各グループ内で前段のＤ型Ｆ／
ＦのＱ出力を後段のＤ型Ｆ／ＦのＤ入力に接続すること
で、夫々カスケード接続される。一方のグループの最終
段のＤ型Ｆ／Ｆ４ＡのＱ出力は、データ線Ａに接続し、
他方のグループの最終段のＤ型Ｆ／Ｆ６ＡのＱ出力は、
データ線Ｂに接続する。クロック信号ＤＱＳは、Ｄ型Ｆ
／Ｆ２Ａのクロック入力、及び、Ｄ型Ｆ／Ｆ５Ａの反転
クロック入力に接続し、クロック信号ＣＬＫＢは、Ｄ型
Ｆ／Ｆ３Ａのクロック入力に接続し、クロック信号ＣＬ
Ｋは、Ｄ型Ｆ／Ｆ４Ａ及び６Ａのクロック入力に接続す
る。テスト活性化信号ＴＥＳＴＫは、インバータＩＮＶ
を介して初段回路１Ａ及びＤ型Ｆ／Ｆ２Ａ〜６ＡのＥＮ
入力に接続する。Ｄ型Ｆ／Ｆ３Ａは、Ｄ型Ｆ／Ｆ２Ａの
ホールド時間、及び、Ｄ型Ｆ／Ｆ４Ａのセットアップ時
間を確保するラッチ回路として機能する。
【００２１】まず、ＤＤＲ専用データ入力回路９におけ
る、通常の書込み動作について説明する。このとき、テ
スト活性化信号ＴＥＳＴＫはＬレベルであり、ＤＤＲ専
用データ入力回路９は活性化し、ＳＤＲ専用データ入力
回路１０は非活性化している。
る、通常の書込み動作について説明する。このとき、テ
スト活性化信号ＴＥＳＴＫはＬレベルであり、ＤＤＲ専
用データ入力回路９は活性化し、ＳＤＲ専用データ入力
回路１０は非活性化している。
【００２２】図３は、図２のＤＤＲ専用データ入力回路
９が、ＤＤＲモードで書込み動作を行う際のタイムチャ
ートである。ＤＤＲモードは、周波数の等しい３つのク
ロック信号に基づいて、書込み動作を行う。クロック信
号ＣＬＫＢは、クロック信号ＣＬＫの反転信号である。
クロック信号ＤＱＳは、入力端子ＤＱから入力されるデ
ータに同期して、外部から入力される。
９が、ＤＤＲモードで書込み動作を行う際のタイムチャ
ートである。ＤＤＲモードは、周波数の等しい３つのク
ロック信号に基づいて、書込み動作を行う。クロック信
号ＣＬＫＢは、クロック信号ＣＬＫの反転信号である。
クロック信号ＤＱＳは、入力端子ＤＱから入力されるデ
ータに同期して、外部から入力される。
【００２３】クロック信号の１周期をｔｃｋとし、書込
みイネーブルＷ１からデータＤ１をラッチする時刻ｔ１
までの時間をＴとすると、この時間Ｔはｔｃｋ×０．７
５≦Ｔ≦ｔｃｋ×１．２５を満足する。データＤ１〜Ｄ
２は、入力端子ＤＱから１クロック周期ｔｃｋの間に、
入力される。
みイネーブルＷ１からデータＤ１をラッチする時刻ｔ１
までの時間をＴとすると、この時間Ｔはｔｃｋ×０．７
５≦Ｔ≦ｔｃｋ×１．２５を満足する。データＤ１〜Ｄ
２は、入力端子ＤＱから１クロック周期ｔｃｋの間に、
入力される。
【００２４】Ｄ型Ｆ／Ｆ２Ａは、時刻ｔ１にクロック信
号ＤＱＳの立上りでデータＤ１をラッチし、Ｄ型Ｆ／Ｆ
３Ａは、時刻ｔ２にクロック信号ＣＬＫＢの立上りでデ
ータＤ１をラッチし、Ｄ型Ｆ／Ｆ４Ａは、時刻ｔ４にク
ロック信号ＣＬＫの立上りでデータＤ１をラッチし、デ
ータ線Ａに出力する。
号ＤＱＳの立上りでデータＤ１をラッチし、Ｄ型Ｆ／Ｆ
３Ａは、時刻ｔ２にクロック信号ＣＬＫＢの立上りでデ
ータＤ１をラッチし、Ｄ型Ｆ／Ｆ４Ａは、時刻ｔ４にク
ロック信号ＣＬＫの立上りでデータＤ１をラッチし、デ
ータ線Ａに出力する。
【００２５】Ｄ型Ｆ／Ｆ５Ａは、時刻ｔ３にクロック信
号ＤＱＳの立下がりでデータＤ２をラッチし、Ｄ型Ｆ／
Ｆ６Ａは、時刻ｔ４に信号ＣＬＫの立上りでデータＤ２
をラッチし、データ線Ｂに出力する。
号ＤＱＳの立下がりでデータＤ２をラッチし、Ｄ型Ｆ／
Ｆ６Ａは、時刻ｔ４に信号ＣＬＫの立上りでデータＤ２
をラッチし、データ線Ｂに出力する。
【００２６】従って、クロック信号ＣＬＫに同期して、
時刻ｔ４からの１クロック周期ｔｃｋで、データ線Ａに
はデータＤ１を、及び、データ線ＢにはデータＤ２を同
時に出力する。
時刻ｔ４からの１クロック周期ｔｃｋで、データ線Ａに
はデータＤ１を、及び、データ線ＢにはデータＤ２を同
時に出力する。
【００２７】上記実施例によれば、ＤＤＲモードによっ
て２つのデータを１クロック周期ｔｃｋで同時に書き込
むことができる。
て２つのデータを１クロック周期ｔｃｋで同時に書き込
むことができる。
【００２８】次に、図２を参照してＳＤＲ専用データ入
力回路１０について詳細に説明する。ＳＤＲ専用データ
入力回路１０は、初段回路７及びＤ型Ｆ／Ｆ８で構成さ
れる。初段回路７は、ＥＮ入力を有し、後段の回路が動
作可能なようにＣＭＯＳレベルに変換する。入力端子Ｄ
Ｑは、初段回路７の入力に接続し、初段回路７の出力
は、Ｄ型Ｆ／Ｆ８のＤ入力に接続し、Ｄ型Ｆ／Ｆ８のＱ
出力は、データ線Ｃに接続する。クロック信号ＣＬＫ
は、Ｄ型Ｆ／Ｆ８のクロック入力に接続し、テスト活性
化信号ＴＥＳＴＫは、初段回路７及びＤ型Ｆ／Ｆ８のＥ
Ｎ入力に接続する。
力回路１０について詳細に説明する。ＳＤＲ専用データ
入力回路１０は、初段回路７及びＤ型Ｆ／Ｆ８で構成さ
れる。初段回路７は、ＥＮ入力を有し、後段の回路が動
作可能なようにＣＭＯＳレベルに変換する。入力端子Ｄ
Ｑは、初段回路７の入力に接続し、初段回路７の出力
は、Ｄ型Ｆ／Ｆ８のＤ入力に接続し、Ｄ型Ｆ／Ｆ８のＱ
出力は、データ線Ｃに接続する。クロック信号ＣＬＫ
は、Ｄ型Ｆ／Ｆ８のクロック入力に接続し、テスト活性
化信号ＴＥＳＴＫは、初段回路７及びＤ型Ｆ／Ｆ８のＥ
Ｎ入力に接続する。
【００２９】さらに、メモリテスト時に図２のＳＤＲ専
用データ入力回路１０が行う、書込み動作について詳細
に説明する。このとき、テスト活性化信号ＴＥＳＴＫ
は、Ｈレベルであり、ＳＤＲ専用データ入力回路１０は
活性化し、ＤＤＲ専用データ入力回路９は非活性化して
いる。
用データ入力回路１０が行う、書込み動作について詳細
に説明する。このとき、テスト活性化信号ＴＥＳＴＫ
は、Ｈレベルであり、ＳＤＲ専用データ入力回路１０は
活性化し、ＤＤＲ専用データ入力回路９は非活性化して
いる。
【００３０】図４は、図２のＳＤＲ専用データ入力回路
１０が、ＳＤＲモードで書込み動作を行う際のタイムチ
ャートである。ＳＤＲモードは、クロック信号ＣＬＫに
基づいて書き込みを行う。データＤ１は、書込みイネー
ブルＷ１からの１クロック周期ｔｃｋに、データＤ２
は、書込みイネーブルＷ２からの１クロック周期ｔｃｋ
に夫々入力端子ＤＱから入力される。
１０が、ＳＤＲモードで書込み動作を行う際のタイムチ
ャートである。ＳＤＲモードは、クロック信号ＣＬＫに
基づいて書き込みを行う。データＤ１は、書込みイネー
ブルＷ１からの１クロック周期ｔｃｋに、データＤ２
は、書込みイネーブルＷ２からの１クロック周期ｔｃｋ
に夫々入力端子ＤＱから入力される。
【００３１】Ｄ型Ｆ／Ｆ８は、時刻ｔ１にクロック信号
ＣＬＫの立上りでデータＤ１を、時刻ｔ２にクロック信
号ＣＬＫの立上りでデータＤ２をラッチする。従ってＤ
型Ｆ／Ｆ８は、クロック信号ＣＬＫに同期して、時刻ｔ
１からの１クロック周期ｔｃｋにデータＤ１を、時刻ｔ
２からの１クロック周期ｔｃｋにデータＤ２をデータ線
Ｃに、合わせて２回出力する。
ＣＬＫの立上りでデータＤ１を、時刻ｔ２にクロック信
号ＣＬＫの立上りでデータＤ２をラッチする。従ってＤ
型Ｆ／Ｆ８は、クロック信号ＣＬＫに同期して、時刻ｔ
１からの１クロック周期ｔｃｋにデータＤ１を、時刻ｔ
２からの１クロック周期ｔｃｋにデータＤ２をデータ線
Ｃに、合わせて２回出力する。
【００３２】本発明の一実施形態例の半導体記憶装置
は、通常時にテスト活性化信号ＴＥＳＴＫをＬレベルに
することでＤＤＲモードとし、テスト時にテスト活性化
信号ＴＥＳＴＫをＨレベルにすることでＳＤＲモードと
して、書込みを行う。
は、通常時にテスト活性化信号ＴＥＳＴＫをＬレベルに
することでＤＤＲモードとし、テスト時にテスト活性化
信号ＴＥＳＴＫをＨレベルにすることでＳＤＲモードと
して、書込みを行う。
【００３３】上記実施例によれば、ＤＤＲ又はＳＤＲモ
ードで動作する２つの専用データ入力回路を備えて、そ
のいずれか一方をテスト活性化信号ＴＥＳＴＫによって
選択するため、１つの兼用データ入力回路を備える場合
に比べて回路構成が容易になり、他の回路への影響が小
さい。
ードで動作する２つの専用データ入力回路を備えて、そ
のいずれか一方をテスト活性化信号ＴＥＳＴＫによって
選択するため、１つの兼用データ入力回路を備える場合
に比べて回路構成が容易になり、他の回路への影響が小
さい。
【００３４】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の半導体記憶装置は、上記実
施形態例の構成にのみ限定されるものでなく、上記実施
形態例の構成から種々の修正及び変更を施した半導体記
憶装置も、本発明の範囲に含まれる。
づいて説明したが、本発明の半導体記憶装置は、上記実
施形態例の構成にのみ限定されるものでなく、上記実施
形態例の構成から種々の修正及び変更を施した半導体記
憶装置も、本発明の範囲に含まれる。
【００３５】
【発明の効果】以上説明したように、本発明の半導体記
憶装置によると、データ入力回路の回路構成が容易であ
り、ＤＤＲ又はＳＤＲの何れかのモードを選択すること
により、通常時にはＤＤＲモードで、テスト時にはＳＤ
Ｒモードによって動作できるため、メモリテストは通常
のメモリテスタでテスト可能となる。
憶装置によると、データ入力回路の回路構成が容易であ
り、ＤＤＲ又はＳＤＲの何れかのモードを選択すること
により、通常時にはＤＤＲモードで、テスト時にはＳＤ
Ｒモードによって動作できるため、メモリテストは通常
のメモリテスタでテスト可能となる。
【図１】本発明の一実施形態例の半導体記憶装置を示す
ブロック図である。
ブロック図である。
【図２】図１のＤＤＲ専用データ入力回路及びＳＤＲ専
用データ入力回路の回路図である。
用データ入力回路の回路図である。
【図３】図２のＤＤＲ専用データ入力回路が、書き込み
を行う際のタイムチャートである。
を行う際のタイムチャートである。
【図４】図２のＳＤＲ専用データ入力回路が、書き込み
を行う際のタイムチャートである。
を行う際のタイムチャートである。
【図５】一般的なＤＤＲ専用のデータ入力回路の回路図
である。
である。
１ 初段回路 ２〜６ Ｄ型Ｆ／Ｆ ７，１Ａ 初段回路（ＥＮ入力付き） ８，２Ａ〜６Ａ Ｄ型Ｆ／Ｆ（ＥＮ入力付き） ９ ＤＤＲ専用データ入力回路（ＥＮ入力付き） １０ ＳＤＲ専用データ入力回路（ＥＮ入力付き） ＤＱ 入力端子 ＣＬＫ クロック信号 ＣＬＫＢ 第２のクロック信号 ＤＱＳ 第３のクロック信号 ＴＥＳＴＫ テスト活性化信号 ２１ ワード線制御回路 ２２ ビット線制御回路 ２３ メモリセルアレイ ２４，２５ メモリセル Ｄ１〜Ｄ２ データ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 G11C 11/401 - 11/4099 ＷＰＩ（ＤＩＡＬＯＧ)
Claims (3)
- 【請求項１】 入力端子に接続され、第１、第２及び第
３のクロック信号に基づいて、交互に動作する第１及び
第２のラッチ回路を有する通常時データ入力回路を備
え、入力端子から順次に入力されるデータを、前記第１
のラッチ回路又は前記第２のラッチ回路を経由してメモ
リセルに書き込む半導体記憶装置において、 前記入力端子に接続され、前記第１のクロック信号に基
づいて動作する第３のラッチ回路を有するテスト時デー
タ入力回路を備え、通常時には前記通常時データ入力回
路を経由し、テスト時には前記テスト時データ入力回路
を経由して、夫々メモリセルにデータを書き込むことを
特徴とする半導体記憶装置。 - 【請求項２】 前記第１及び第２のクロック信号は相互
に相補信号を構成し、前記第３のクロック信号は、前記
第１のクロック信号と同じ繰り返し周波数を有し、且
つ、該第１のクロック信号から所定の遅れを有すること
を特徴とする、請求項１に記載の半導体記憶装置。 - 【請求項３】 前記所定の遅れは、前記第１のクロック
信号の周期の７５％から１２５％の間である、請求項２
に記載の半導体記憶装置。
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|---|---|---|---|
| JP03110899A JP3180317B2 (ja) | 1999-02-09 | 1999-02-09 | 半導体記憶装置 |
| US09/499,552 US6212113B1 (en) | 1999-02-09 | 2000-02-07 | Semiconductor memory device input circuit |
| KR1020000005817A KR100330072B1 (ko) | 1999-02-09 | 2000-02-08 | 반도체 메모리 장치 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03110899A JP3180317B2 (ja) | 1999-02-09 | 1999-02-09 | 半導体記憶装置 |
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|---|---|
| JP2000231800A JP2000231800A (ja) | 2000-08-22 |
| JP3180317B2 true JP3180317B2 (ja) | 2001-06-25 |
Family
ID=12322218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03110899A Expired - Fee Related JP3180317B2 (ja) | 1999-02-09 | 1999-02-09 | 半導体記憶装置 |
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|---|---|
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|---|---|---|---|---|
| DE10141026B4 (de) * | 2001-08-22 | 2011-06-22 | Qimonda AG, 81739 | Verfahren zum Testen von zu testenden Speichereinheiten und Testeinrichtung |
| US7200769B1 (en) * | 2001-08-29 | 2007-04-03 | Altera Corporation | Self-compensating delay chain for multiple-date-rate interfaces |
| US7167023B1 (en) | 2001-08-29 | 2007-01-23 | Altera Corporation | Multiple data rate interface architecture |
| JP2003085974A (ja) * | 2001-09-13 | 2003-03-20 | Toshiba Corp | 半導体集積回路およびメモリシステム |
| US6816991B2 (en) * | 2001-11-27 | 2004-11-09 | Sun Microsystems, Inc. | Built-in self-testing for double data rate input/output |
| KR100443347B1 (ko) * | 2001-12-27 | 2004-08-09 | 주식회사 하이닉스반도체 | 단일데이터레이트 메모리기능을 갖는 더블데이터레이트반도체메모리장치 및 그 테스트방법 |
| US7387827B2 (en) | 2002-12-17 | 2008-06-17 | Intel Corporation | Interconnection designs and materials having improved strength and fatigue life |
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| US7177379B1 (en) | 2003-04-29 | 2007-02-13 | Advanced Micro Devices, Inc. | DDR on-the-fly synchronization |
| KR20040105060A (ko) * | 2003-06-04 | 2004-12-14 | 삼성전자주식회사 | 유효 출력 데이터 윈도우（Ｖａｌｉｄ ｏｕｔｐｕｔｄａｔａ ｗｉｎｄｏｗ）를 확장시킬 수 있는 출력회로를구비하는 동기식 메모리장치 및 유효 출력 데이터 윈도우확장 방법 |
| US7234069B1 (en) | 2004-03-12 | 2007-06-19 | Altera Corporation | Precise phase shifting using a DLL controlled, multi-stage delay chain |
| US7126399B1 (en) | 2004-05-27 | 2006-10-24 | Altera Corporation | Memory interface phase-shift circuitry to support multiple frequency ranges |
| US7123051B1 (en) | 2004-06-21 | 2006-10-17 | Altera Corporation | Soft core control of dedicated memory interface hardware in a programmable logic device |
| KR100660639B1 (ko) * | 2005-12-02 | 2006-12-21 | 삼성전자주식회사 | 더블 데이터 레이트 반도체 장치의 데이터 출력 회로 및이를 구비하는 반도체 장치 |
| KR100763248B1 (ko) * | 2006-07-07 | 2007-10-04 | 삼성전자주식회사 | 반도체 메모리 장치 및 그의 ｓｐａ 모드 구현 방법 |
| JP5665263B2 (ja) * | 2008-05-30 | 2015-02-04 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体記憶装置、及び該半導体記憶装置のテスト方法 |
| US7995365B1 (en) * | 2009-05-01 | 2011-08-09 | Micron Technology, Inc. | Method and apparatuses for managing double data rate in non-volatile memory |
| JP6543129B2 (ja) * | 2015-07-29 | 2019-07-10 | ルネサスエレクトロニクス株式会社 | 電子装置 |
| TWI662555B (zh) * | 2018-06-08 | 2019-06-11 | 華邦電子股份有限公司 | 用於可測試性設計的資料讀取裝置及資料讀取方法 |
| KR20220006951A (ko) * | 2020-07-09 | 2022-01-18 | 에스케이하이닉스 주식회사 | 메모리 장치 |
| CN117198374A (zh) * | 2022-05-30 | 2023-12-08 | 长鑫存储技术有限公司 | 一种测试方法、测试设备和计算机存储介质 |
| CN116072183B (zh) * | 2023-04-06 | 2023-08-22 | 长鑫存储技术有限公司 | 写入转换电路和存储器 |
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-
1999
- 1999-02-09 JP JP03110899A patent/JP3180317B2/ja not_active Expired - Fee Related
-
2000
- 2000-02-07 US US09/499,552 patent/US6212113B1/en not_active Expired - Fee Related
- 2000-02-08 KR KR1020000005817A patent/KR100330072B1/ko not_active IP Right Cessation
Also Published As
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |