JPH1125696A - ＲａｍｂｕｓＤＲＡＭ用バイアステスト回路 - Google Patents
ＲａｍｂｕｓＤＲＡＭ用バイアステスト回路Info
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- JPH1125696A JPH1125696A JP9187807A JP18780797A JPH1125696A JP H1125696 A JPH1125696 A JP H1125696A JP 9187807 A JP9187807 A JP 9187807A JP 18780797 A JP18780797 A JP 18780797A JP H1125696 A JPH1125696 A JP H1125696A
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Abstract
(57)【要約】
【課題】Ｒａｍｂｕｓ ＤＲＡＭのバイアステストを、
汎用ＤＲＡＭと同程度に簡略化し、バイアステスト装置
を共有化することを可能とするテスト回路の提供。 【解決手段】ＢｕｓＤａｔａ０（１００）とシフトレジ
スタ（４）の間に、Ｎｃｈトランスファゲート（７）を
追加し、シフトレジスタ（４）にＳＥＴ／ＲＥＳＥＴ機
能を追加し、ロウアドレス（１０１０−１０１８）とカ
ラムアドレス（１０２０−１０２７）の最終番地を検出
するアドレス最終番地検出回路（８）、インバータゲー
ト（９）、（１１）、Ｄ型フリップフロツプ（１０）、
ＡＮＤゲート（１２）、（１３）を追加し、通常のＤＲ
ＡＭと同様なタイミングでバイアステストを実行でき、
生産設備の稼働効率の向上が図られる。
汎用ＤＲＡＭと同程度に簡略化し、バイアステスト装置
を共有化することを可能とするテスト回路の提供。 【解決手段】ＢｕｓＤａｔａ０（１００）とシフトレジ
スタ（４）の間に、Ｎｃｈトランスファゲート（７）を
追加し、シフトレジスタ（４）にＳＥＴ／ＲＥＳＥＴ機
能を追加し、ロウアドレス（１０１０−１０１８）とカ
ラムアドレス（１０２０−１０２７）の最終番地を検出
するアドレス最終番地検出回路（８）、インバータゲー
ト（９）、（１１）、Ｄ型フリップフロツプ（１０）、
ＡＮＤゲート（１２）、（１３）を追加し、通常のＤＲ
ＡＭと同様なタイミングでバイアステストを実行でき、
生産設備の稼働効率の向上が図られる。
Description
【０００１】
【発明の属する技術分野】本発明はバイアステスト用の
テスト回路に関し、特にＲａｍｂｕｓ ＤＲＡＭに用い
て好適とされるバイアステスト用テスト回路に関する。
テスト回路に関し、特にＲａｍｂｕｓ ＤＲＡＭに用い
て好適とされるバイアステスト用テスト回路に関する。
【０００２】
【従来の技術】まず始めに、従来のＲａｍｂｕｓ ＤＲ
ＡＭ（Ｒａｍｂｕｓ Ｃｈａｎｎｅｌインタフェース技
術に準拠したダイナミックランダムアクセスメモリ）に
搭載されるバイアステスト（以下「ＢＴ」とも略記す
る）用テスト回路の構成および動作について説明する。
ＡＭ（Ｒａｍｂｕｓ Ｃｈａｎｎｅｌインタフェース技
術に準拠したダイナミックランダムアクセスメモリ）に
搭載されるバイアステスト（以下「ＢＴ」とも略記す
る）用テスト回路の構成および動作について説明する。
【０００３】簡単のため、１８Ｍビット（２Ｍ×９）、
２バンク構成のＲａｍｂｕｓ ＤＲＡＭを例として説明
する。図５は、従来のバイアステスト用テスト回路の構
成を示す図である。図５を参照すると、ＢｕｓＤａｔａ
０−８を入力とするアドレスデコーダ１と、バンク１、
バンク２からなるメモリセルアレイ２と、ライトバッフ
ァ３と、シフトレジスタ４と、外部からクロックＴｘＣ
ＬＫ、ＲｘＣＬＫ及び制御信号ＢｕｓＣｔｒｌ、Ｂｕｓ
Ｅｎａｂｌｅ、Ｓｉｎを入力し内部クロックＣＬＫ及び
内部メモリセルアレイ制御信号ＲＡＳＢ、ＣＡＳ、ＷＲ
ＩＴＥ、ＲＳＴＲを出力するメモリセルアレイ制御信号
発生回路５と、電圧検出回路（「スーパーボルテージ回
路」ともいう）６と、を備えて構成されている。
２バンク構成のＲａｍｂｕｓ ＤＲＡＭを例として説明
する。図５は、従来のバイアステスト用テスト回路の構
成を示す図である。図５を参照すると、ＢｕｓＤａｔａ
０−８を入力とするアドレスデコーダ１と、バンク１、
バンク２からなるメモリセルアレイ２と、ライトバッフ
ァ３と、シフトレジスタ４と、外部からクロックＴｘＣ
ＬＫ、ＲｘＣＬＫ及び制御信号ＢｕｓＣｔｒｌ、Ｂｕｓ
Ｅｎａｂｌｅ、Ｓｉｎを入力し内部クロックＣＬＫ及び
内部メモリセルアレイ制御信号ＲＡＳＢ、ＣＡＳ、ＷＲ
ＩＴＥ、ＲＳＴＲを出力するメモリセルアレイ制御信号
発生回路５と、電圧検出回路（「スーパーボルテージ回
路」ともいう）６と、を備えて構成されている。
【０００４】電圧検出回路６は、電源端子ＶＤＤが特定
の電圧（３．３Ｖ動作製品では５Ｖ程度）以上になった
時に、出力信号ＢＴ６０１１をＨレベルにする。
の電圧（３．３Ｖ動作製品では５Ｖ程度）以上になった
時に、出力信号ＢＴ６０１１をＨレベルにする。
【０００５】メモリセルアレイ制御信号発生回路５は、
電圧検出回路６の出力信号ＢＴ６０１１を入力し、信号
ＢＴ６０１１がハイレベルになった時（このモードをバ
イアステストモード、略して「ＢＴモード」という）、
ＴｘＣＬＫ５００１、ＢｕｓＣｔｒｌ５００２、Ｂｕｓ
Ｅｎａｂｌｅ５００３、ＲｘＣＬＫ５００４、ＳＩｎ５
００５を、Ｎｃｈトランスファゲート５２−５６をＯＮ
することで、それぞれメモリセルアレイ制御信号ＲＡＳ
Ｂ５０１１、ＲＳＴＲ５０１２、ＣＡＳ５０１３、ＣＬ
Ｋ５０１４、ＷＲＩＴＥ５０１５に接続し、インバータ
ゲート５０の入力がＨ（Ｈｉｇｈ）レベルとなり、Ｎｃ
ｈトランスファゲート５１のゲート端子がＬ（Ｌｏｗ）
レベルとなるため、外部端子バスデータＢｕｓＤａｔａ
１−８（１０１−１０８）からの入力をカットする（シ
フトレジスタ４への入力をカットする）。
電圧検出回路６の出力信号ＢＴ６０１１を入力し、信号
ＢＴ６０１１がハイレベルになった時（このモードをバ
イアステストモード、略して「ＢＴモード」という）、
ＴｘＣＬＫ５００１、ＢｕｓＣｔｒｌ５００２、Ｂｕｓ
Ｅｎａｂｌｅ５００３、ＲｘＣＬＫ５００４、ＳＩｎ５
００５を、Ｎｃｈトランスファゲート５２−５６をＯＮ
することで、それぞれメモリセルアレイ制御信号ＲＡＳ
Ｂ５０１１、ＲＳＴＲ５０１２、ＣＡＳ５０１３、ＣＬ
Ｋ５０１４、ＷＲＩＴＥ５０１５に接続し、インバータ
ゲート５０の入力がＨ（Ｈｉｇｈ）レベルとなり、Ｎｃ
ｈトランスファゲート５１のゲート端子がＬ（Ｌｏｗ）
レベルとなるため、外部端子バスデータＢｕｓＤａｔａ
１−８（１０１−１０８）からの入力をカットする（シ
フトレジスタ４への入力をカットする）。
【０００６】アドレスデコーダ１は、ＢｕｓＤａｔａ０
−８（１００−１０８）からメモリセルアレイ２のロウ
アドレス１０１０−１０１８、カラムアドレス１０２０
−１０２７、バンクアドレス１０３０をメモリセルアレ
イ制御信号ＲＡＳＢ５０１１、ＲＳＴＲ５０１２、ＣＡ
Ｓ５０１３のタイミングで発生する。
−８（１００−１０８）からメモリセルアレイ２のロウ
アドレス１０１０−１０１８、カラムアドレス１０２０
−１０２７、バンクアドレス１０３０をメモリセルアレ
イ制御信号ＲＡＳＢ５０１１、ＲＳＴＲ５０１２、ＣＡ
Ｓ５０１３のタイミングで発生する。
【０００７】シフトレジスタ４（図では、７２ビット＝
９Ｉ／０分×８ビット）は、バイアステストモード時、
外部信号ＢｕｓＤａｔａ０（１００）のデータを、内部
クロック信号ＣＬＫ５０１４の立ち上がりエッジ及び立
ち下がりエッジに同期してデータを、順次シフトする。
９Ｉ／０分×８ビット）は、バイアステストモード時、
外部信号ＢｕｓＤａｔａ０（１００）のデータを、内部
クロック信号ＣＬＫ５０１４の立ち上がりエッジ及び立
ち下がりエッジに同期してデータを、順次シフトする。
【０００８】ライトバッファ３は、内部ライト制御信号
ＷＲＩＴＥ５０１５がＨレベルの時にシフトレジスタ出
力４００１を２バンク構成の各バンクのメモリセルアレ
イ２に、出力３００１として転送する。
ＷＲＩＴＥ５０１５がＨレベルの時にシフトレジスタ出
力４００１を２バンク構成の各バンクのメモリセルアレ
イ２に、出力３００１として転送する。
【０００９】次に、図５に示した回路の動作について説
明する。図６に、図５に示した各信号のタイミングチャ
ートを示す。
明する。図６に、図５に示した各信号のタイミングチャ
ートを示す。
【００１０】以下では、簡単のため、ＶＤＤ６００１を
スーパーボルテージ、ＢＴ６０１１がＨレベル（ＢＴモ
ード時）固定と想定する。
スーパーボルテージ、ＢＴ６０１１がＨレベル（ＢＴモ
ード時）固定と想定する。
【００１１】ＢＴモード時のタイミングチャートは、基
本的に、 １．シフトレジスタ４の全ビットをＬデータにセットす
るシフトレジスタＬライトセットサイクル（ＴＭ１）、 ２．データＬにセットされたシフトレジスタ４のデータ
をメモリセルアレイ２に転送するメモリセルＬテストサ
イクル（ＴＭ２）、 ３．シフトレジスタ４の全ビットをＨデータにセットす
るシフトレジスタＨライトセットサイクル（ＴＭ３）、 ４．データＨにセットされたシフトレジスタ４のデータ
をメモリセルアレイ２に転送するメモリセルＨライトサ
イクル（ＴＭ４）、の４サイクルから構成されている。
本的に、 １．シフトレジスタ４の全ビットをＬデータにセットす
るシフトレジスタＬライトセットサイクル（ＴＭ１）、 ２．データＬにセットされたシフトレジスタ４のデータ
をメモリセルアレイ２に転送するメモリセルＬテストサ
イクル（ＴＭ２）、 ３．シフトレジスタ４の全ビットをＨデータにセットす
るシフトレジスタＨライトセットサイクル（ＴＭ３）、 ４．データＨにセットされたシフトレジスタ４のデータ
をメモリセルアレイ２に転送するメモリセルＨライトサ
イクル（ＴＭ４）、の４サイクルから構成されている。
【００１２】次に各サイクルの動作について詳細を説明
する。
する。
【００１３】シフトレジスタＬライトセットサイクルで
は、ＲＡＳＢ５０１１、ＲＳＴＲ５０１２＝Ｈ、ＣＡＳ
５０１３＝Ｌの時、ＣＬＫ５０１４の立ち下がりおよび
立ち上がりで、ＢｕｓＤａｔａ０（１００）のデータを
順次シリアルに、シフトレジスタ４に格納される。図５
の７２ビットのシフトレジスタ４の場合、３６サイクル
で全ビット格納される。
は、ＲＡＳＢ５０１１、ＲＳＴＲ５０１２＝Ｈ、ＣＡＳ
５０１３＝Ｌの時、ＣＬＫ５０１４の立ち下がりおよび
立ち上がりで、ＢｕｓＤａｔａ０（１００）のデータを
順次シリアルに、シフトレジスタ４に格納される。図５
の７２ビットのシフトレジスタ４の場合、３６サイクル
で全ビット格納される。
【００１４】また、ＢｕｓＤａｔａ１−８（１０１−１
０８）からの入力ＢＴモード時は、Ｎｃｈトランスファ
ゲート５１がＯＦＦするので、シフトレジスタ４ヘ入力
されない。
０８）からの入力ＢＴモード時は、Ｎｃｈトランスファ
ゲート５１がＯＦＦするので、シフトレジスタ４ヘ入力
されない。
【００１５】メモリセルＬライトサイクルでは、ＲＳＴ
Ｒ５０１２＝Ｈの時、アドレスデコーダ１が、ＢｕｓＤ
ａｔａ０−８（１００−１０８）から、ＲＡＳＢ５０１
１のＬエッジで、ロウアドレス１０１０−１０１８、バ
ンクアドレス１０３０をラッチし、ＣＡＳのＨエッジ
で、カラムアドレス１０２０−１０２７をラッチする。
Ｒ５０１２＝Ｈの時、アドレスデコーダ１が、ＢｕｓＤ
ａｔａ０−８（１００−１０８）から、ＲＡＳＢ５０１
１のＬエッジで、ロウアドレス１０１０−１０１８、バ
ンクアドレス１０３０をラッチし、ＣＡＳのＨエッジ
で、カラムアドレス１０２０−１０２７をラッチする。
【００１６】ＲＳＴＲ５０１２＝Ｈ、ＲＡＳＢ５０１１
＝Ｌ期間中、メモリセルアレイ２のアドレスデコーダ１
によって指定されたバンクの、ロウアドレスのワード線
の電位が上がり、ＣＡＳ５０１３のＨ期間で、アドレス
デコーダ１によって指定されたカラムアドレスのメモリ
セルをデータアクセスする。通常のＤＲＡＭの動作と同
様である。
＝Ｌ期間中、メモリセルアレイ２のアドレスデコーダ１
によって指定されたバンクの、ロウアドレスのワード線
の電位が上がり、ＣＡＳ５０１３のＨ期間で、アドレス
デコーダ１によって指定されたカラムアドレスのメモリ
セルをデータアクセスする。通常のＤＲＡＭの動作と同
様である。
【００１７】また、ロウアドレスの最下位ビット１０１
０に割り当てられているとすると、ＢｕｓＤａｔａ０の
入力は、Ｌ、Ｈを繰り返す。
０に割り当てられているとすると、ＢｕｓＤａｔａ０の
入力は、Ｌ、Ｈを繰り返す。
【００１８】前述のようなメモリセルアクセス時に、ラ
イト制御信号ＷＲＩＴＥ５０１５がＬレベルの時は、メ
モリセルのリード動作となるが、ＢＴ時には、通常ＷＲ
ＩＴＥ動作をさせるので、ＷＲＩＴＥ５０１５をＨレベ
ルとし、ライトバッファ３を介して、シフトレジスタ４
に格納されたデータ４００１を、ライトバッファ出力３
００１として、メモリセルに書き込む。
イト制御信号ＷＲＩＴＥ５０１５がＬレベルの時は、メ
モリセルのリード動作となるが、ＢＴ時には、通常ＷＲ
ＩＴＥ動作をさせるので、ＷＲＩＴＥ５０１５をＨレベ
ルとし、ライトバッファ３を介して、シフトレジスタ４
に格納されたデータ４００１を、ライトバッファ出力３
００１として、メモリセルに書き込む。
【００１９】シフトレジスタＨライトセットサイクル
は、シフトレジスタＬライトセットサイクルに対し、Ｂ
ｕｓＤａｔａ０＝Ｈとした場合の動作であり、メモリセ
ルＨライトサイクルは、メモリセルＬライトサイクルと
同様の動作である。詳細は省略する。
は、シフトレジスタＬライトセットサイクルに対し、Ｂ
ｕｓＤａｔａ０＝Ｈとした場合の動作であり、メモリセ
ルＨライトサイクルは、メモリセルＬライトサイクルと
同様の動作である。詳細は省略する。
【００２０】
【発明が解決しようとする課題】上記したように、従来
のＲａｍｂｕｓ ＤＲＡＭのＢＴ用テスト回路では、通
常のＤＲＡＭと同様なメモリセルをアクセスするサイク
ルの他に、シフトレジスタに予めデータをシリアルに格
納するサイクルが必要とされ、このような場合、通常の
ＤＲＡＭ用に仕様限定されたＢＴ装置では、タイミング
制限により、シフトレジスタにデータを格納するサイク
ルを導入できないものもあり、既存設備の割り振りがで
きないため、Ｒａｍｂｕｓ ＤＲＡＭを生産する上で、
障害となるという問題があった。
のＲａｍｂｕｓ ＤＲＡＭのＢＴ用テスト回路では、通
常のＤＲＡＭと同様なメモリセルをアクセスするサイク
ルの他に、シフトレジスタに予めデータをシリアルに格
納するサイクルが必要とされ、このような場合、通常の
ＤＲＡＭ用に仕様限定されたＢＴ装置では、タイミング
制限により、シフトレジスタにデータを格納するサイク
ルを導入できないものもあり、既存設備の割り振りがで
きないため、Ｒａｍｂｕｓ ＤＲＡＭを生産する上で、
障害となるという問題があった。
【００２１】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、Ｒａｍｂｕｓ
ＤＲＡＭのバイアステストを、汎用ＤＲＡＭと同程度に
簡略化し、バイアステスト装置を共有化するバイアステ
スト用のテスト回路を提供することにある。
てなされたものであって、その目的は、Ｒａｍｂｕｓ
ＤＲＡＭのバイアステストを、汎用ＤＲＡＭと同程度に
簡略化し、バイアステスト装置を共有化するバイアステ
スト用のテスト回路を提供することにある。
【００２２】
【課題を解決するための手段】前記目的を達成するた
め、本発明のバイアステスト用テスト回路は、ロウアド
レス、カラムアドレスの最終番地を検出しパルス信号を
発生する手段と、および該パルス信号にてシフトレジス
タをリセット／リセットする手段と、内部メモリセルア
レイ制御信号により、メモリセルアレイにデータＨ／Ｌ
を交互にシフトレジスタから転送する手段と、を備えて
いる。
め、本発明のバイアステスト用テスト回路は、ロウアド
レス、カラムアドレスの最終番地を検出しパルス信号を
発生する手段と、および該パルス信号にてシフトレジス
タをリセット／リセットする手段と、内部メモリセルア
レイ制御信号により、メモリセルアレイにデータＨ／Ｌ
を交互にシフトレジスタから転送する手段と、を備えて
いる。
【００２３】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明の好ましい実施の形態において電源端子の
スーパーボルテージにてバイアステストモードにエント
リーし、該バイアステストモードにて内部メモリセルア
レイ制御信号および内部シフトレジスタ用クロック信号
を発生し、シフトレジスタ（図１の４）にデータをセッ
トし、内部メモリセルアレイ制御信号により、ロウアド
レス、カラムアドレス制御およびメモリセルアレイヘデ
ータを転送するテスト回路において、シフトレジスタ
（図１の４）がセット／リセット機能を備え、バイアス
テストモード時にバスデータ入力を前記シフトレジスタ
から切り離す手段（図１の７、５１）と、ロウアドレ
ス、カラムアドレスの最終番地を検出した際に検出信号
を発生する手段（図１の８）と、該検出信号の出力によ
り前記シフトレジスタを交互にセット／リセットする信
号を供給する手段（図１のＤ型フリップフロップ１０、
インバータ１１、ＡＮＤゲート１２、１３）とを備えて
いる。そして、バイアステストモード時に、シフトレジ
スタ４をリセットし、内部メモリセルアレイ制御信号に
より、全ロウアドレス及び全カラムアドレスをアクセス
してシフトレジスタからライトバッファ（図１の３）を
介してメモリセルアレイにＬデータを書き込んだ後に、
シフトレジスタ（図１の４）をセットし、メモリセルア
レイにＨデータを書き込む（図３参照）。
する。本発明の好ましい実施の形態において電源端子の
スーパーボルテージにてバイアステストモードにエント
リーし、該バイアステストモードにて内部メモリセルア
レイ制御信号および内部シフトレジスタ用クロック信号
を発生し、シフトレジスタ（図１の４）にデータをセッ
トし、内部メモリセルアレイ制御信号により、ロウアド
レス、カラムアドレス制御およびメモリセルアレイヘデ
ータを転送するテスト回路において、シフトレジスタ
（図１の４）がセット／リセット機能を備え、バイアス
テストモード時にバスデータ入力を前記シフトレジスタ
から切り離す手段（図１の７、５１）と、ロウアドレ
ス、カラムアドレスの最終番地を検出した際に検出信号
を発生する手段（図１の８）と、該検出信号の出力によ
り前記シフトレジスタを交互にセット／リセットする信
号を供給する手段（図１のＤ型フリップフロップ１０、
インバータ１１、ＡＮＤゲート１２、１３）とを備えて
いる。そして、バイアステストモード時に、シフトレジ
スタ４をリセットし、内部メモリセルアレイ制御信号に
より、全ロウアドレス及び全カラムアドレスをアクセス
してシフトレジスタからライトバッファ（図１の３）を
介してメモリセルアレイにＬデータを書き込んだ後に、
シフトレジスタ（図１の４）をセットし、メモリセルア
レイにＨデータを書き込む（図３参照）。
【００２４】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例を図面を参照して以下
に説明する。
細に説明すべく、本発明の実施例を図面を参照して以下
に説明する。
【００２５】［実施例１］図１は、本発明の一実施例の
構成を示す図である。図１において、図５と同一の機能
の要素には同一の参照符号が付されている。図１を参照
すると、本発明の一実施例は、図５に示した構成に、Ｂ
ｕｓＤａｔａ０（１００）とシフトレジスタ４の間に、
Ｎｃｈトランスファゲート７を追加し、シフトレジスタ
４にＳＥＴ／ＲＥＳＥＴ機能を追加し、ロウアドレス１
０１０−１０１８とカラムアドレス１０２０−１０２７
の最終番地を検出するアドレス最終番地検出回路８と、
インバータゲート９、１１、Ｄ型フリップフロップ１
０、ＡＮＤゲート１２、１３を追加した構成となってい
る。
構成を示す図である。図１において、図５と同一の機能
の要素には同一の参照符号が付されている。図１を参照
すると、本発明の一実施例は、図５に示した構成に、Ｂ
ｕｓＤａｔａ０（１００）とシフトレジスタ４の間に、
Ｎｃｈトランスファゲート７を追加し、シフトレジスタ
４にＳＥＴ／ＲＥＳＥＴ機能を追加し、ロウアドレス１
０１０−１０１８とカラムアドレス１０２０−１０２７
の最終番地を検出するアドレス最終番地検出回路８と、
インバータゲート９、１１、Ｄ型フリップフロップ１
０、ＡＮＤゲート１２、１３を追加した構成となってい
る。
【００２６】次に、本発明の一実施例の動作について説
明する。図３は、本発明の一実施例の動作タイミングチ
ャートである。
明する。図３は、本発明の一実施例の動作タイミングチ
ャートである。
【００２７】ＢＴモード時では、信号ＢＴ６０１１がＨ
レベルであるので、Ｎｃｈトランスファゲート７がＯＦ
Ｆし、ＢｕｓＤａｔａ０（１００）からのシフトレジス
タ４への入力はカットされる。一方、Ｄ型フリップフロ
ップ１０の互いに相補の出力（Ｑ、Ｑ￣）１００１、１
００２がそれぞれＡＮＤゲート１２、１３を介し、相補
のＳＥＴ１２０１、ＲＥＳＥＴ１３０１として出力され
る。ＡＮＤゲート１２には、Ｄ型フリップフロップ１０
の出力Ｑ１００１とＢＴ６０１１、ＡＮＤゲート１３に
は、Ｄ型フリップフロップ１０の反転出力Ｑ￣１００２
とＢＴ６０１１が入力されている。
レベルであるので、Ｎｃｈトランスファゲート７がＯＦ
Ｆし、ＢｕｓＤａｔａ０（１００）からのシフトレジス
タ４への入力はカットされる。一方、Ｄ型フリップフロ
ップ１０の互いに相補の出力（Ｑ、Ｑ￣）１００１、１
００２がそれぞれＡＮＤゲート１２、１３を介し、相補
のＳＥＴ１２０１、ＲＥＳＥＴ１３０１として出力され
る。ＡＮＤゲート１２には、Ｄ型フリップフロップ１０
の出力Ｑ１００１とＢＴ６０１１、ＡＮＤゲート１３に
は、Ｄ型フリップフロップ１０の反転出力Ｑ￣１００２
とＢＴ６０１１が入力されている。
【００２８】このように、ＢＴモードエントリー時、Ｄ
型フリップフロップ出力Ｑ１００１がＬレベル、出力Ｑ
￣１００２がＨレベル、すなわちＳＥＴ１２０１がＬレ
ベル、ＲＥＳＥＴ１３０１がＨレベルになるものとする
と、シフトレジスタ４の出力４００１は全ビットＬレベ
ルに設定される。
型フリップフロップ出力Ｑ１００１がＬレベル、出力Ｑ
￣１００２がＨレベル、すなわちＳＥＴ１２０１がＬレ
ベル、ＲＥＳＥＴ１３０１がＨレベルになるものとする
と、シフトレジスタ４の出力４００１は全ビットＬレベ
ルに設定される。
【００２９】この時、ライト制御信号ＷＲＩＴＥ５０１
５がＨレベルとすると、シフトレジスタ４の出力４００
１はライトバッファ３を介して、メモリセルアレイ２に
Ｌデータが書き込まれる。これを全ロウアドレス１０１
０−１０１８、全カラムアドレス１０２０−１０２７に
ついてアクセスすることで、全アドレスにＬデータを書
き込むことができる。この動作が、図２におけるメモリ
セルＬライトサイクルに相当する。
５がＨレベルとすると、シフトレジスタ４の出力４００
１はライトバッファ３を介して、メモリセルアレイ２に
Ｌデータが書き込まれる。これを全ロウアドレス１０１
０−１０１８、全カラムアドレス１０２０−１０２７に
ついてアクセスすることで、全アドレスにＬデータを書
き込むことができる。この動作が、図２におけるメモリ
セルＬライトサイクルに相当する。
【００３０】メモリセルＬライトサイクルをロウアドレ
ス、カラムアドレスともに最終番地まで実行すると、ロ
ウアドレス１０１０−１０１８、カラムアドレス１０２
０−１０２７を入力とするアドレス最終番地検出回路８
は、ＲＳＴＲ５０１２のＬ期間中、アドレス最終番地検
出信号ＡＤＤＦＩＮ８００１としてＨパルスを出力す
る。
ス、カラムアドレスともに最終番地まで実行すると、ロ
ウアドレス１０１０−１０１８、カラムアドレス１０２
０−１０２７を入力とするアドレス最終番地検出回路８
は、ＲＳＴＲ５０１２のＬ期間中、アドレス最終番地検
出信号ＡＤＤＦＩＮ８００１としてＨパルスを出力す
る。
【００３１】ＢＴモードエントリー時に、Ｄ型フリップ
フロップ出力１００１がＬレベルとすると、Ｄ型フリッ
プフロップのＤ入力１１０１がインバータゲート１１に
よりＨレベルになっているので、ここでＡＤＤＦＩＮ８
００１のＨパルスが入力されると、Ｄ型フリップフロッ
プ１０の出力１００１、１００２が互いにＨレベル、Ｌ
レベルに反転し、すなわちＳＥＴ１２０１、ＲＥＳＥＴ
１１がＨレベル、Ｌレベルに反転する。
フロップ出力１００１がＬレベルとすると、Ｄ型フリッ
プフロップのＤ入力１１０１がインバータゲート１１に
よりＨレベルになっているので、ここでＡＤＤＦＩＮ８
００１のＨパルスが入力されると、Ｄ型フリップフロッ
プ１０の出力１００１、１００２が互いにＨレベル、Ｌ
レベルに反転し、すなわちＳＥＴ１２０１、ＲＥＳＥＴ
１１がＨレベル、Ｌレベルに反転する。
【００３２】これにより、シフトレジスタ４が全ビット
Ｈレベルに設定される。これを全ロウアドレス、全カラ
ムアドレス分アクセスすることで、メモリセルアレイ２
にＨデータを書き込むことができる。これが図２におけ
るメモリセルＨライトサイクルに相当する。
Ｈレベルに設定される。これを全ロウアドレス、全カラ
ムアドレス分アクセスすることで、メモリセルアレイ２
にＨデータを書き込むことができる。これが図２におけ
るメモリセルＨライトサイクルに相当する。
【００３３】［実施例２］図２は、本発明の第２の実施
例の構成を示す図である。なお、図２は、図１に示した
前記第１の実施例との相違点のみを抜粋して示したもの
である。
例の構成を示す図である。なお、図２は、図１に示した
前記第１の実施例との相違点のみを抜粋して示したもの
である。
【００３４】本発明の第２の実施例は、前記第１の実施
例と相違してし、Ｄ型フリップフロップ１０とＡＮＤゲ
ート１２の間にＥＸＯＲ（排他的論理和）ゲート１４を
挿入し、Ｄ型フリップフロップ１０の出力１００１とロ
ウアドレスの最下位ビット１０１０を入力として接続
し、ＥＸＯＲゲート出力１４０１をインバータ１５によ
って反転信号を発生させ、ＡＮＤゲート１３の入力とし
て接続した構成となっている。
例と相違してし、Ｄ型フリップフロップ１０とＡＮＤゲ
ート１２の間にＥＸＯＲ（排他的論理和）ゲート１４を
挿入し、Ｄ型フリップフロップ１０の出力１００１とロ
ウアドレスの最下位ビット１０１０を入力として接続
し、ＥＸＯＲゲート出力１４０１をインバータ１５によ
って反転信号を発生させ、ＡＮＤゲート１３の入力とし
て接続した構成となっている。
【００３５】図４は、本発明の第２の実施例の動作を説
明するためのタイミングチャートである。
明するためのタイミングチャートである。
【００３６】Ｄ型フリップフロップ出力１００１がＢＴ
モードエントリー時、Ｌレベルと仮定した場合、ロウア
ドレスの最下位ビット１０１０がＬレベル（Ｈレベル）
の時、ＳＥＴ１２０１がＬレベル（Ｈレベル）、ＲＥＳ
ＥＴ１３０１がＨレベル（Ｌレベル）となる。すなわ
ち、ロウアドレスが偶数の時は、ＳＥＴ１２０１がＬレ
ベル、ＲＥＳＥＴ１３０１がＨレベル、奇数の時はその
逆となるので、例えば、ロウの偶数アドレスのワード
に、物理的にＴＲＵＥセル、奇数アドレスのワードに物
理的にＮＯＴセルが配置されている場合、メモリセルに
対し、全ビット物理Ｌデータライトすることができる。
モードエントリー時、Ｌレベルと仮定した場合、ロウア
ドレスの最下位ビット１０１０がＬレベル（Ｈレベル）
の時、ＳＥＴ１２０１がＬレベル（Ｈレベル）、ＲＥＳ
ＥＴ１３０１がＨレベル（Ｌレベル）となる。すなわ
ち、ロウアドレスが偶数の時は、ＳＥＴ１２０１がＬレ
ベル、ＲＥＳＥＴ１３０１がＨレベル、奇数の時はその
逆となるので、例えば、ロウの偶数アドレスのワード
に、物理的にＴＲＵＥセル、奇数アドレスのワードに物
理的にＮＯＴセルが配置されている場合、メモリセルに
対し、全ビット物理Ｌデータライトすることができる。
【００３７】さらに、ロウカラムアドレスが最終番地に
達した時には、Ｄ型フリップフロップ出力１００１がＬ
レベルからＨレベルに変化するので、ＥＸＯＲゲート出
力１４０１はロウアドレスの最下位ビット１０１０がＬ
レベル（Ｈレベル）の時、ＳＥＴ１２０１がＨレベル
（Ｌレベル）、ＲＥＳＥＴ１３０１がＬレベル（Ｈレベ
ル）となる。すなわち、ロウアドレスが偶数の時は、Ｓ
ＥＴ１２０１がＨレベル、ＲＥＳＥＴ１３０１がＬレベ
ル、奇数の時はその逆となるので、メモリセルに全ビッ
ト物理Ｈデータライトすることができる。
達した時には、Ｄ型フリップフロップ出力１００１がＬ
レベルからＨレベルに変化するので、ＥＸＯＲゲート出
力１４０１はロウアドレスの最下位ビット１０１０がＬ
レベル（Ｈレベル）の時、ＳＥＴ１２０１がＨレベル
（Ｌレベル）、ＲＥＳＥＴ１３０１がＬレベル（Ｈレベ
ル）となる。すなわち、ロウアドレスが偶数の時は、Ｓ
ＥＴ１２０１がＨレベル、ＲＥＳＥＴ１３０１がＬレベ
ル、奇数の時はその逆となるので、メモリセルに全ビッ
ト物理Ｈデータライトすることができる。
【００３８】このような構成としたことにより、本実施
例においては、メモリセルに対して物理的ストレスを効
率的に与えることができ、ＢＴ時間を短縮することがで
きる。
例においては、メモリセルに対して物理的ストレスを効
率的に与えることができ、ＢＴ時間を短縮することがで
きる。
【００３９】
【発明の効果】以上説明したように、本発明によれば、
通常のＤＲＡＭと同様なタイミングでＲａｍｂｕｓ Ｄ
ＲＡＭのＢＴを実行でき、生産設備の稼働効率の向上を
図ることができるという効果を奏する。
通常のＤＲＡＭと同様なタイミングでＲａｍｂｕｓ Ｄ
ＲＡＭのＢＴを実行でき、生産設備の稼働効率の向上を
図ることができるという効果を奏する。
【００４０】その理由は、本発明においては、Ｒａｍｂ
ｕｓ ＤＲＡＭに搭載されるＢＴ用テスト回路におい
て、ＢｕｓＤａｔａ０とシフトレジスタの間に、Ｎｃｈ
トランスファゲートを追加し、シフトレジスタにＳＥＴ
／ＲＥＳＥＴ機能を追加し、ロウアドレスとカラムアド
レスの最終番地を検出するアドレス最終番地検出回路、
インバータゲート、Ｄ型フリップフロップ、ＡＮＤゲー
トを追加したことによる。
ｕｓ ＤＲＡＭに搭載されるＢＴ用テスト回路におい
て、ＢｕｓＤａｔａ０とシフトレジスタの間に、Ｎｃｈ
トランスファゲートを追加し、シフトレジスタにＳＥＴ
／ＲＥＳＥＴ機能を追加し、ロウアドレスとカラムアド
レスの最終番地を検出するアドレス最終番地検出回路、
インバータゲート、Ｄ型フリップフロップ、ＡＮＤゲー
トを追加したことによる。
【図１】本発明の第１の実施例の構成を示す図である。
【図２】本発明の第２の実施例の構成を示す図である。
【図３】本発明の第１の実施例の動作を説明するための
タイミングチャートである。
タイミングチャートである。
【図４】本発明の第１の実施例の動作を説明するための
タイミングチャートである。
タイミングチャートである。
【図５】従来技術の構成を示す図である。
【図６】従来技術の動作を説明するためのタイミングチ
ャートである。
ャートである。
１ アドレスデコーダ ２ メモリセルアレイ ３ ライトバッファ ４ シフトレジスタ ５ メモリセルアレイ制御信号発生回路 ６ 電圧検出回路 ７、５１〜５６ Ｎｃｈトランスファゲート ８ アドレス最終番地検出回路 ９、１１、１５、５０ インバータゲート １０ Ｄ型フリップフロップ回路 １２、１３ ＡＮＤゲート １４ ＥＸＯＲゲート １００〜１０８ 外部入力ＢｕｓＤａｔａ０〜８ ９０１、１１０１、１５０１ インバータ出力 １００１、１００２ Ｄ型フリップフロップ出力 １０１０〜１０１８ ロウアドレスデコード信号 １０２０〜１０２７ カラムアドレスデコード信号 １０３０ バンクアドレスデコード信号 １２０１、１３０１ ＡＮＤゲート出力（ＳＥＴ、ＲＥ
ＳＥＴ信号） １４０１ ＥＸＯＲゲート ３００１ ライトバッファ出力 ４００１ シフトレジスタ出力 ５００１ 外部入力ＴｘＣＬＫ ５００２ 外部入力ＢｕｓＣｔｒ１ ５００３ 外部入力ＢｕｓＥｎａｂｌｅ ５００４ 外部入力ＲｘＣＬＫ ５００５ 外部入力ＳＩｎ ５０１１〜５０１５ メモリセルアレイ制御信号 ６００１ 外部電源端子 ６０１１ 電圧検出回路出力 ８００１ アドレス最終番地検出回路出力
ＳＥＴ信号） １４０１ ＥＸＯＲゲート ３００１ ライトバッファ出力 ４００１ シフトレジスタ出力 ５００１ 外部入力ＴｘＣＬＫ ５００２ 外部入力ＢｕｓＣｔｒ１ ５００３ 外部入力ＢｕｓＥｎａｂｌｅ ５００４ 外部入力ＲｘＣＬＫ ５００５ 外部入力ＳＩｎ ５０１１〜５０１５ メモリセルアレイ制御信号 ６００１ 外部電源端子 ６０１１ 電圧検出回路出力 ８００１ アドレス最終番地検出回路出力
Claims (3)
- 【請求項１】Ｒａｍｂｕｓ ＤＲＡＭに搭載されるバイ
アステスト用のテスト回路であって、 電源端子のスーパーボルテージにてバイアステストモー
ドにエントリーし、該バイアステストモードにて内部メ
モリセルアレイ制御信号および内部シフトレジスタ用ク
ロック信号を発生し、シフトレジスタにデータをセット
し、 前記内部メモリセルアレイ制御信号により、ロウアドレ
ス、カラムアドレス制御およびメモリセルアレイヘデー
タを転送する手段を備えてなるテスト回路であって、 ロウアドレス、カラムアドレスの最終番地を検出した際
に検出信号を発生する手段と、 前記検出信号により前記シフトレジスタをセット／リセ
ットする手段と、 前記内部メモリセルアレイ制御信号により、前記シフト
レジスタからメモリセルアレイにセルデータとしてＨデ
ータ／Ｌデータを交互に転送する手段と、 を有することを特徴とするバイアステスト用のテスト回
路。 - 【請求項２】Ｒａｍｂｕｓ ＤＲＡＭに搭載されるバイ
アステスト用のテスト回路であって、 電源端子のスーパーボルテージにてバイアステストモー
ドにエントリーし、該バイアステストモードにて内部メ
モリセルアレイ制御信号および内部シフトレジスタ用ク
ロック信号を発生し、シフトレジスタにデータをセット
し、前記内部メモリセルアレイ制御信号により、ロウア
ドレス、カラムアドレス制御およびメモリセルアレイヘ
データを転送する手段を備えてなるテスト回路におい
て、 前記シフトレジスタがセット／リセット機能を備え、 バイアステストモード時に外部端子からのバスデータ入
力を前記シフトレジスタから切り離す手段と、 ロウアドレス、カラムアドレスの最終番地を検出した際
に検出信号を発生し、該検出信号の出力により前記シフ
トレジスタを交互にセット／リセットする信号を供給す
る手段と、を備え、 バイアステストモード時に、前記内部メモリセルアレイ
制御信号により、全ロウアドレス及び全カラムアドレス
をアクセスして前記シフトレジスタからメモリセルアレ
イに一の論理データを書き込んだ後に、逆の論理データ
を書き込む、ことを特徴とする、ＲａｍｂｕｓＤＲＡＭ
用バイアステスト回路。 - 【請求項３】前記ロウアドレスの偶奇に応じて、前記シ
フトレジスタをセット及びリセットする信号についてア
クティブとする信号の切換を行う手段を備えたことを特
徴とする、請求項２記載のＲａｍｂｕｓＤＲＡＭ用バイ
アステスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9187807A JP3061009B2 (ja) | 1997-06-27 | 1997-06-27 | ＲａｍｂｕｓＤＲＡＭ用バイアステスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9187807A JP3061009B2 (ja) | 1997-06-27 | 1997-06-27 | ＲａｍｂｕｓＤＲＡＭ用バイアステスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1125696A true JPH1125696A (ja) | 1999-01-29 |
| JP3061009B2 JP3061009B2 (ja) | 2000-07-10 |
Family
ID=16212596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9187807A Expired - Fee Related JP3061009B2 (ja) | 1997-06-27 | 1997-06-27 | ＲａｍｂｕｓＤＲＡＭ用バイアステスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3061009B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6256261B1 (en) | 1999-06-28 | 2001-07-03 | Hyundai Electronics Industries Co., Ltd. | Memory device with packet command |
| US6342801B1 (en) | 1999-06-29 | 2002-01-29 | Hyundai Electronics Industries Co., Ltd. | Duty cycle correction circuit of delay locked loop |
| KR100403343B1 (ko) * | 2001-09-13 | 2003-11-01 | 주식회사 하이닉스반도체 | 램버스 디램 |
| US6643190B1 (en) | 1999-06-28 | 2003-11-04 | Hyundai Electronics Industries Co., Ltd. | Packet command driving type memory device |
| US6948046B2 (en) * | 2002-06-07 | 2005-09-20 | Renesas Technology Corp. | Access controller that efficiently accesses synchronous semiconductor memory device |
| US7013413B1 (en) | 1999-06-28 | 2006-03-14 | Hyundai Electronics Industries Co., Ltd. | Method for compressing output data and a packet command driving type memory device |
-
1997
- 1997-06-27 JP JP9187807A patent/JP3061009B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6256261B1 (en) | 1999-06-28 | 2001-07-03 | Hyundai Electronics Industries Co., Ltd. | Memory device with packet command |
| US6643190B1 (en) | 1999-06-28 | 2003-11-04 | Hyundai Electronics Industries Co., Ltd. | Packet command driving type memory device |
| US7013413B1 (en) | 1999-06-28 | 2006-03-14 | Hyundai Electronics Industries Co., Ltd. | Method for compressing output data and a packet command driving type memory device |
| US6342801B1 (en) | 1999-06-29 | 2002-01-29 | Hyundai Electronics Industries Co., Ltd. | Duty cycle correction circuit of delay locked loop |
| KR100403343B1 (ko) * | 2001-09-13 | 2003-11-01 | 주식회사 하이닉스반도체 | 램버스 디램 |
| US6948046B2 (en) * | 2002-06-07 | 2005-09-20 | Renesas Technology Corp. | Access controller that efficiently accesses synchronous semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3061009B2 (ja) | 2000-07-10 |
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Legal Events
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