JPH0877769A - 同期型半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 すべてのメモリセルをリフレッシュするため
に必要とされる時間を低減する。 【構成】 リフレッシュモード検出回路３０からのリフ
レッシュモード検出信号／ＡＲに従ってアドレス発生回
路６１がメモリバンクＢＫＡおよびＢＫＢ両者に対し共
通にリフレッシュ行アドレス信号ＲＡＤを発生し、マル
チプレクサ２１ａおよび２１ｂがリフレッシュモード検
出信号ＡＲの活性化に従ってこのリフレッシュ行アドレ
ス信号ＲＡＤを行選択系回路６０ａおよび６０ｂへ伝達
する。リフレッシュバンク活性化回路６４は、リフレッ
シュモード検出信号／ＡＲの活性化に応答してメモリバ
ンクＢＫＡおよびＢＫＢ両者に対し活性状態とされたリ
フレッシュ行選択系駆動信号を生成し、ゲート回路６６
ａおよび６６ｂを介して行選択系回路６０ａおよび６０
ｂへ与える。２つのメモリバンクにおいて同時にリフレ
ッシュが実行され、すべてのメモリセルをリフレッシュ
するために必要とされる時間を低減することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、外部クロック信号に
同期して外部制御信号、外部アドレス信号および入力デ
ータを含む外部信号を取込む同期型半導体記憶装置（シ
ンクロナス・ダイナミック・ランダム・アクセス・メモ
リ：ＳＤＲＡＭ）に関し、特に、高速でメモリセルデー
タのリフレッシュを行なうための構成に関する。

【０００２】

【従来の技術】図１３は、従来の同期型半導体記憶装置
（以下、ＳＤＲＡＭと称す）の全体の構成を概略的に示
す図である。図１３において、ＳＤＲＡＭは、互いに独
立にアドレス指定およびアクセスが可能な同じ構成を備
える２つのメモリバンクＢＫＡおよびＢＫＢと、これら
２つのメモリバンクＢＫＡおよびＢＫＢと外部データＤ
Ｑの入出力を行なうデータ入出力端子９と、メモリバン
クＢＫＡおよびＢＫＢ両者に対し共通に設けられ、外部
アドレス信号ＡＤから内部アドレス信号を生成するアド
レスバッファ１０と、外部クロック信号（入力バッファ
回路によりバッファ処理された信号であってもよい）Ｃ
ＬＫと、チップセレクト信号／ＣＳ、ロウアドレススト
ローブ信号／ＲＡＳ、コラムアドレスストローブ信号／
ＣＡＳ、およびライトイネーブル信号／ＷＥとアドレス
バッファ１０からのバンクアドレス信号ＢＡとに従って
メモリバンクＢＫＡおよびＢＫＢの一方を活性状態とし
かつ活性状態とされたメモリバンクの動作を制御する信
号を発生するバンク制御回路８とを含む。

【０００３】メモリバンクＢＫＡは、行および列のマト
リックス状に配列される複数のメモリセル（ダイナミッ
ク型メモリセル）を有するメモリアレイ１ａと、アドレ
スバッファ１０からの行アドレス信号ＲＡをラッチする
Ｘバッファ２ａと、Ｘバッファ２ａからの行アドレス信
号をデコードし、メモリアレイ１ａにおけるアドレス指
定された行（ワード線）を選択状態とするＸデコーダ３
ａと、アドレスバッファ１０からの列アドレス信号ＣＡ
をラッチするＹバッファ４ａと、Ｙバッファ４ａからの
列アドレス信号をデコードし、メモリアレイ１ａにおけ
るアドレス指定された列（ビット線対）を選択する信号
を発生するＹデコーダ５ａとを含む。

【０００４】メモリアレイ１ａに対してはさらに、各列
に対して設けられ、対応の列（ビット線対）上に読出さ
れたメモリセルのデータの検知および増幅ならびにラッ
チを行なう複数のセンスアンプと、Ｙデコーダ５ａから
の列選択信号に従ってメモリアレイ１ａの対応の列を選
択して入出力回路７ａへ結合するＩＯゲート回路とを含
む。図１３においては、複数のセンスアンプおよびＩＯ
ゲートを１つのブロック６ａで示す。入出力回路７ａ
は、通常、複数の１ビットデータレジスタを含み、該ク
ロック信号ＣＬＫに従ってこれらの複数の１ビットデー
タレジスタとデータ入出力端子９との間でデータの入出
力を行なう。このデータ入出力動作については後に説明
する。

【０００５】メモリバンクＢＫＢは、メモリバンクＢＫ
Ａと同様、メモリアレイ１ｂ、Ｘバッファ２ｂ、Ｘデコ
ーダ３ｂ、Ｙバッファ４ｂ、Ｙデコーダ５ｂ、（センス
アンプ＋ＩＯゲート）ブロック６ｂ、および入出力回路
７ｂを含む。これらの要素の構成は、メモリバンクＢＫ
Ａの対応の構成要素と同じである。

【０００６】バンク制御回路８は、外部クロック信号
（クロック入力バッファ回路が出力するクロック信号で
あってもよいため、以下単にクロック信号と称す）ＣＬ
Ｋの立上がりエッジにおける外部制御信号／ＣＳ、／Ｒ
ＡＳ、／ＣＡＳ、および／ＷＥの状態に従って、指定さ
れた動作モードを判別し、その判別結果に従って指定さ
れた動作モードに必要とされる内部制御信号を発生す
る。すなわち、このＳＤＲＡＭにおいては、外部からの
動作モードの指定はコマンド（外部制御信号／ＣＳ、／
ＲＡＳ、／ＣＡＳ、および／ＷＥの状態の組合わせ）に
より与えられる。バンク制御回路８は、また、アドレス
バッファ１０から与えられるバンクアドレス信号ＢＡに
より指定されたメモリバンクに対してのみこの内部制御
信号を与える。図１３においては、バンク制御回路８が
発生する内部制御信号として、メモリバンクＢＫＡの行
選択に関連する動作を行なう行選択系回路（Ｘバッフ
ァ、Ｘデコーダ、およびセンスアンプ）を活性化する信
号φＡＲと、メモリバンクＢＫＡにおける列選択に関連
する動作およびデータ入出力に関連する動作を行なう列
選択系回路（Ｙバッファ、Ｙデコーダ、および入出力回
路）を制御する列選択系駆動信号φＡＣと、メモリバン
クＢＫＢに対する行選択系駆動信号φＢＲと、メモリバ
ンクＢＫＢに対する列選択系駆動信号φＢＣを代表的に
示す。この内部制御信号については後に詳細に説明す
る。

【０００７】アドレスバッファ１０は、クロック信号Ｃ
ＬＫに従って外部アドレス信号ＡＤを取込み内部アドレ
ス信号およびバンクアドレス信号を生成するように示さ
れているが、これはチップセレクト信号／ＣＳの活性状
態の時のみバンク制御回路８の制御とともにアドレス信
号を取込むように構成されてもよい。次に動作について
簡単に説明する。

【０００８】ＳＤＲＡＭにおいては、バンクアドレス信
号ＢＡが指定するメモリバンクにおいて複数のメモリセ
ルが同時に選択状態とされる（８ビットデータを入出力
する場合には、通常６４ビットのメモリセルが選択状態
とされる）。メモリサイクルの開始は、信号／ＣＳおよ
び／ＲＡＳをともにクロック信号ＣＬＫの立上がりエッ
ジにおいてＬレベルとすることにより指定される。この
レベルではＳＤＲＡＭはアクティブサイクルに入り、バ
ンクアドレス信号ＢＡにより指定されたメモリバンクに
おいて行選択系回路が活性化され、このときに与えられ
た行アドレス信号ＲＡに対応する行のメモリセルが選択
され、この選択された１行のメモリセルデータがセンス
アンプにより検知増幅される。データ書込モードである
かデータ読出モードであるかは、信号／ＣＳ、／ＣＡＳ
および／ＷＥにより決定される。データ読出が指定され
た場合には、アドレスバッファ１０からの内部列アドレ
ス信号ＣＡに従って複数ビット（１つのデータ入出力端
子に対して８ビット）のメモリセルが選択され、この選
択された複数のメモリセルデータが入出力回路（７ａま
たは７ｂ）に含まれる出力回路に同時に伝達される。次
いで、クロック信号に同期して、この入出力回路（７ａ
または７ｂ）から順次データが読出される（ただし通常
の読出動作モードのとき）。

【０００９】データ書込時においては、クロック信号Ｃ
ＬＫに従って、データ入出力端子９へ与えられた入力デ
ータが指定されたメモリバンク（ＢＫＡまたはＢＫＢ）
の入出力回路（７ａまたは７ｂ）の入力回路へ順次伝達
され、この入出力回路（７ａまたは７ｂ）に格納される
入力データがそれぞれ所定のタイミングで選択されたメ
モリセルへ順次または同時に伝達されて書込まれる。

【００１０】図１４は、図１３に示すバンク制御回路の
内部構成を概略的に示す図である。図１４においては、
このバンク制御回路８における行選択系駆動信号を発生
する部分の構成を示す。図１４において、バンク制御回
路８は、外部制御信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、お
よび／ＷＥとクロック信号ＣＬＫに従ってアクティブサ
イクルが指定されたか否かを判別するアクティブモード
検出回路１１と、クロック信号ＣＬＫとバンクアドレス
信号ＢＡとに従って、バンクＢＫＡおよびＢＫＢのいず
れが指定されたかを判別するバンク検出回路１２と、ア
クティブモード検出回路１１とバンク検出回路１２のそ
れぞれの出力に応答して、メモリバンクＢＫＡおよびメ
モリバンクＢＫＢに対する行選択系活性化信号／ＲＡＳ
ＡＮ（φＡＲに対応）および／ＲＡＳＢＮ（信号φＢＲ
に対応）を生成するバンク活性化回路１３を含む。バン
ク活性化回路１３からの行選択系活性化信号／ＲＡＳＡ
Ｎは、メモリバンクＢＫＡのＸバッファ２ａおよびＸデ
コーダ３ａへ与えられる。バンク活性化回路１３からの
行選択系活性化信号／ＲＡＳＢＮはメモリバンクＢＫＢ
のＸバッファ２ｂおよびＸデコーダ３ｂへ与えられる。
Ｘデコーダ３ａからメモリバンクＢＫＡに含まれるワー
ド線（１行のメモリセルが接続される）を選択するワー
ド線駆動信号ＷＬＡが発生される。Ｘデコーダ３ｂから
メモリバンクＢＫＢにおいて１行のメモリセル（ワード
線）を選択するワード線選択信号ＷＬＢが発生される。

【００１１】なお、図１４において、バンク活性化回路
１３からの行選択系活性化信号／ＲＡＳＡＮ（／ＲＡＳ
ＢＮ）はＸバッファ２ａ（２ｂ）およびＸデコーダ３ａ
（３ｂ）へともに与えられるように示される。しかしな
がら、実際には、Ｘバッファ２ａ（２ｂ）およびＸデコ
ーダ３ａ（３ｂ）の活性化タイミングは異なる。バンク
活性化回路１３は、このバンク検出回路１２が検出した
指定されたメモリバンクに対してのみこの行選択系活性
化信号／ＲＡＳＡＮまたは／ＲＡＳＢＮを活性状態とす
る。これにより、指定されたメモリバンクにおいてのみ
行選択動作が行なわれる。なお、このバンク活性化回路
１３からの信号は、また対応のメモリバンクのセンスア
ンプへも与えられる。さらに、これらの行選択系活性化
信号／ＲＡＳＡＮおよび／ＲＡＳＢＮは、それぞれメモ
リバンクＢＫＡおよびＢＫＢにおけるメモリサイクル開
始指示信号として機能し、この信号／ＲＡＳＡＮおよび
ＲＡＳＢＮが活性状態とされたときにおいてのみ列選択
系回路がイネーブル状態とされる。

【００１２】図１５は、メモリアレイ１ａおよび１ｂに
含まれるメモリセルの構成を示す図である。図１５にお
いて、メモリセルＭＣは、情報を電荷の形態で格納する
キャパシタＣと、ワード線ＷＬ上の信号電位に応答して
導通し、キャパシタＣをビット線ＢＬ（または／ＢＬ）
に接続するトランスファーゲートＴＧを含む。ビット線
ＢＬおよび／ＢＬは対をなして配設され、ビット線対Ｂ
Ｌおよび／ＢＬとワード線ＷＬの交差部に対応して１つ
のメモリセルＭＣが配設される。図１６においては、ワ
ード線ＷＬとビット線ＢＬの交差部に対応して配置され
るメモリセルＭＣを一例として示す。この配置の場合に
は、ビット線ＢＬにメモリセルＭＣのデータが読出さ
れ、他方のビット線／ＢＬは所定のプリチャージ電位
（中間電位）を維持し、センスアンプに対する基準電位
を与える。センスアンプは、このビット線ＢＬおよび／
ＢＬの電位差を増幅することにより、メモリセルＭＣの
データの検知、増幅およびラッチを行なう。

【００１３】図１５に示すように、メモリセルＭＣは、
キャパシタＣに電荷の形態で情報を格納する。したがっ
てリーク電流などにより、キャパシタＣの蓄積電荷が失
われる状態が生じ、これを防止するために、周期的にメ
モリセルＭＣの記憶データを再書込する必要が生じる。
すなわち、メモリセルＭＣの記憶データをビット線ＢＬ
（または／ＢＬ）へ読出し、センスアンプを活性化して
この読出されたデータを増幅した後再びメモリセルＭＣ
へ書込む。このメモリセルＭＣのデータの再書込動作は
リフレッシュと呼ばれる。

【００１４】図１６は、従来のＳＤＲＡＭにおけるリフ
レッシュに関連する部分の構成を示す図である。図１６
において、バンクＡ（ＢＫＡ）に対して、メモリアレイ
１ａのリフレッシュされるべきメモリセル（１行を単位
とするメモリセル）を指定するリフレッシュアドレスを
発生するアドレス発生回路２０ａと、リフレッシュモー
ド指定信号／ＡＲに応答してアドレス発生回路２０ａか
らのリフレッシュアドレス信号とＸバッファ２ａからの
内部アドレス信号の一方を選択するマルチプレクサ２１
ａと、メモリバンクＢＫＡのリフレッシュ動作時に活性
状態とされるリフレッシュ行選択系活性信号／ＲＡＳＡ
Ｒとリフレッシュモード以外の動作時（以下、通常動作
モードと称す）メモリバンクＢＫＡが指定されたとき活
性状態とされる行選択系駆動信号／ＲＡＳＡＮとを受
け、一方が活性状態となると行選択系駆動信号／ＲＡＳ
Ａを生成してＸデコーダ３ａおよびセンスアンプ回路６
ａａへ与えるゲート回路２ａが設けられる。マルチプレ
クサ２１ａは、リフレッシュモード指定信号／ＡＲが活
性状態にありリフレッシュモードを指定しているときに
はアドレス発生回路２０ａからのリフレッシュアドレス
信号を選択してＸデコーダ３ａへ与える。センスアンプ
回路６ａａは、図１３に示すブロック６ａに含まれる。
アドレス発生回路２０ａは、リフレッシュ行選択系活性
信号／ＲＡＳＡＲに応答して活性化され、後に説明する
リフレッシュアドレスカウンタからのリフレッシュアド
レス信号Ｑ０〜Ｑ１０を取込みリフレッシュアドレス信
号を生成する。Ｘバッファ２ａは、通常モード時にメモ
リバンクＢＫＡが選択状態とされたときに活性状態とさ
れる信号／ＲＡＳＡＮに応答して活性化される。

【００１５】メモリバンクＢＫＢに対しても、メモリバ
ンクＢＫＡと同様に、信号／ＲＡＳＢＲに応答してリフ
レッシュアドレス信号を発生するアドレス発生回路２０
ｂと、リフレッシュモード指定信号／ＡＲに応答してＸ
バッファ２ｂおよびアドレス発生回路２０ｂの出力の一
方を選択してＸデコーダ３ｂへ与えるマルチプレクサ２
１ｂと、行選択系活性化信号／ＲＡＳＢＲおよび／ＲＡ
ＳＢＮを受けてメモリバンクＢＫＢの行選択系駆動信号
／ＲＡＳＢを発生するゲート回路２２ｂが設けられる。
ゲート回路２２ｂからの信号／ＲＡＳＢはＸデコーダ３
ｂおよびセンスアンプ回路６ｂａに与えられる。なお、
Ｘデコーダ（３ａまたは３ｂ）とセンスアンプ回路（６
ａａまたは６ｂａ）の活性化タイミングは異なるが、図
１６においては、図面を簡略化するためにＸデコーダ
（３ａまたは３ｂ）およびセンスアンプ回路（６ａａま
たは６ｂａ）は同じ信号を受けるように示される。次に
動作について簡単に説明する。

【００１６】ＳＤＲＡＭのリフレッシュ方式は、ＪＥＤ
ＥＣ（ジョイント・エレクトロン・デバイス・エンジニ
アリング・カウンシル）で標準化されている。この標準
化されたリフレッシュ方法においては、メモリバンクＢ
ＫＡおよびＢＫＢが交互にリフレッシュされる。

【００１７】リフレッシュモードの指定は、外部制御信
号／ＣＳ、／ＲＡＳ、／ＣＡＳ、および／ＷＥをクロッ
ク信号ＣＬＫの立上がりにおいてすべてＬレベルとする
ことにより行なわれる。このリフレッシュモード指定に
従って、ＳＤＲＡＭにおいては、後に説明するリフレッ
シュモード検出回路からリフレッシュモード指定信号／
ＡＲが発生される（活性状態とされる）。活性状態のリ
フレッシュモード指定信号／ＡＲに応答して、マルチプ
レクサ２１ａおよび２１ｂは、アドレス発生回路２０ａ
および２０ｂの出力信号を選択する状態に設定される。

【００１８】メモリバンクＢＫＡのリフレッシュ動作時
には、リフレッシュ行選択系活性化信号／ＲＡＳＡＲが
活性状態とされ、アドレス発生回路２０ａがリフレッシ
ュ行アドレス信号を発生する。メモリバンクＢＫＢのた
めのリフレッシュ行選択系活性化信号／ＲＡＳＢＲは非
活性状態にあり、アドレス発生回路２０ｂはリフレッシ
ュアドレス信号を発生しない。またこのときゲート回路
２２ａが、信号／ＲＡＳＡＲに応答して行選択系駆動信
号／ＲＡＳＡを活性状態とする。これにより、アドレス
発生回路２０ａからのリフレッシュ行アドレス信号に従
ってメモリアレイ１ａ内の指定されたメモリセルデータ
がリフレッシュされる。メモリセルアレイ１ａにおいて
選択される行（ワード線）の数はこのメモリアレイ１ａ
の構成により異なる。メモリアレイ１ａが複数のブロッ
クを有する場合には、これら複数のメモリブロックのう
ちの所定数のブロックにおいて同時にリフレッシュが実
行される。このとき、通常動作モード時に発生される行
選択系活性化信号／ＲＡＳＡＮおよび／ＲＡＳＢＮはと
もに非活性状態にある。

【００１９】メモリバンクＢＫＢのリフレッシュを行な
う場合には、信号／ＲＡＳＢＲが活性状態とされ、信号
／ＲＡＳＡＲは非活性状態とされる。また信号／ＲＡＳ
ＡＮおよび／ＲＡＳＢＮは非活性状態にある。この場合
には、ゲート回路２２ｂがメモリバンクＢＫＢに対する
行選択系駆動信号／ＲＡＳＢを活性状態とし、アドレス
発生回路２０ｂから発生されたリフレッシュアドレス信
号に従ってメモリアレイ１ｂ内の指定されたメモリセル
のデータのリフレッシュが実行される。

【００２０】図１７は、図１６に示すリフレッシュ行選
択系活性化信号を発生する構成を概略的に示す図であ
る。図１７に示すリフレッシュ行選択系活性化信号発生
回路は、図１３に示すバンク制御回路８に含まれる。

【００２１】図１７において、リフレッシュ行選択系活
性化信号発生回路は、クロック信号ＣＬＫの立上がりエ
ッジで、外部制御信号／ＲＡＳ、／ＣＡＳ、／ＷＥおよ
び／ＣＳがリフレッシュモードを指定する状態に設定さ
れているか否かを判別するリフレッシュモード検出回路
３０と、リフレッシュモード検出回路３０からのリフレ
ッシュモード検出信号／ＡＲに応答してそのカウント値
が増分されるリフレッシュアドレスカウンタ３２とを含
む。このリフレッシュアドレスカウンタ３２は、後に説
明するように複数の１ビットカウンタを含み、最下位ビ
ットのカウンタの出力がバンク指定信号ＢＣとして用い
られる。残りの上位ビットがリフレッシュ行アドレス信
号Ｑとして用いられる。

【００２２】リフレッシュ行選択系活性化信号発生回路
はさらに、リフレッシュモード検出回路３０からのリフ
レッシュモード検出信号／ＡＲとリフレッシュアドレス
カウンタ３２からのリフレッシュバンクアドレス信号Ｂ
Ｃとに従ってメモリバンクＢＫＡに対するリフレッシュ
行選択系活性化信号／ＲＡＳＡＲおよびメモリバンクＢ
ＫＢに対するリフレッシュ行選択系活性化信号／ＲＡＳ
ＢＲを発生するリフレッシュバンク活性回路３４を含
む。このリフレッシュバンク活性回路３４は、リフレッ
シュアドレスカウンタ３２からのリフレッシュバンクア
ドレス信号ＢＣが指定するメモリバンクに対してのみリ
フレッシュ行選択系活性化信号を活性状態とする。

【００２３】リフレッシュモード検出回路３０は、外部
制御信号／ＲＡＳ、／ＣＡＳ、／ＷＥ、および／ＣＳが
クロック信号ＣＬＫの立上がり時にすべてＬレベルに設
定されたときにリフレッシュモードが指定されたと判定
し、所定の時間幅を有するリフレッシュモード検出信号
／ＡＲを活性状態とする。リフレッシュアドレスカウン
タ３２は、以下にその構成について詳細に説明するが、
リフレッシュモード検出信号／ＡＲの非活性化に応答し
てそのカウント値を１増分する。リフレッシュアドレス
カウンタ３２の出力の最下位ビットをメモリバンク指定
用の信号として利用することにより、メモリバンクＢＫ
ＡおよびＢＫＢに対し交互にかつ同じ行アドレスのメモ
リセルをリフレッシュすることができる。

【００２４】図１８（Ａ）は、図１７に示すリフレッシ
ュアドレスカウンタ３２の構成を概略的に示す図であ
る。図１８（Ａ）においてはリフレッシュ行アドレス信
号が１１ビットＱ０〜Ｑ１０を有する場合が一例として
示される。図１８において、リフレッシュアドレスカウ
ンタ３２は、リフレッシュ検出信号／ＡＲの立上がりに
応答してそのカウント値が増分される（出力ビットが反
転する）１ビットカウンタ４０と、この１ビットカウン
タ４０の出力信号（リフレッシュバンクアドレス信号Ｂ
Ｃ）の変化に応答してそのカウント値が増分されるカス
ケード接続された１ビットカウンタ４１−０〜４１−１
０を含む。カスケード接続された１ビットカウンタ４１
−０〜４１−１０はリフレッシュ行アドレス信号ビット
Ｑ０〜Ｑ１０をそれぞれ出力する。これらの１ビットカ
ウンタ４１−０〜４１−１０は前段のカウンタの出力信
号が立下がるとそのカウント値が１増分される（出力が
反転する）。このような１ビットカウンタ４０、４１−
０〜４１−１０の構成としては、非同期カウンタにおい
て一般に用いられる１ビットカウンタの構成を利用する
ことができる。図１８（Ｂ）は、この図１８（Ａ）に示
すリフレッシュアドレスカウンタの動作を示す信号波形
図である。以下、図１８（Ｂ）を参照してこの図１８
（Ａ）に示すリフレッシュアドレスカウンタの動作につ
いて説明する。

【００２５】最下位ビットに設けられた１ビットカウン
タ４０は、リフレッシュモード検出信号／ＡＲの立上が
りに応答してその出力信号すなわちリフレッシュバンク
アドレス信号ＢＣを１増分する。リフレッシュモード検
出信号／ＡＲは活性化時にＬレベルであり、リフレッシ
ュサイクル期間を決定する。したがって、このリフレッ
シュモード検出信号／ＡＲが立上がると１つのリフレッ
シュサイクルが完了し、１ビットカウンタ４０からの出
力信号すなわちリフレッシュバンクアドレス信号ＢＣが
１増分される（状態が変化する）。リフレッシュバンク
アドレス信号ＢＣがたとえば、０のときにバンクＡ（Ｂ
ＫＡ）を指定し、１のときにバンクＢ（ＢＫＢ）を指定
する場合には、メモリバンクＢＫＡおよびＢＫＢが交互
にリフレッシュされる。１ビットカウンタ４１−０〜４
１−１０は、それぞれ前段のカウンタの出力信号の立下
がりに応答してそのカウント値が１増分される（出力状
態が反転する）。バンクアドレス信号ＢＣを発生する１
ビットカウンタ４０の出力信号が立下がるのは２つのリ
フレッシュサイクル完了時ごとである。すなわち、２つ
のリフレッシュサイクルごとに、この１ビットカウンタ
４１−０〜４１−１０からの出力信号（リフレッシュ行
アドレス信号）Ｑ０〜Ｑ１０が１増分される。これによ
り、メモリバンクＢＫＡおよびＢＫＢにおいて同じ行ア
ドレスを有するメモリセルのリフレッシュが交互に実行
される。図１８（Ｂ）においては、最初の２つのリフレ
ッシュサイクルにおいて、リフレッシュ行アドレス信号
（０００）に対するリフレッシュが実行され、次の２つ
のリフレッシュサイクルにおいて、リフレッシュ行アド
レス信号（００１）に対するメモリセルのリフレッシュ
が実行され、次いで（０１０）、（０１１）、…のリフ
レッシュ行アドレス信号に対応するメモリセルのリフレ
ッシュが実行される状態が一例として示される。

【００２６】図１９は、図１７に示すリフレッシュバン
ク活性回路３４の構成を示す図である。図１９におい
て、リフレッシュバンク活性回路３４は、リフレッシュ
モード検出信号／ＡＲとリフレッシュバンクアドレス信
号ＢＣを受けるＮＯＲゲート４３ａと、このＮＯＲゲー
ト４３ａの出力を受けるインバータ４４ａを含む。イン
バータ４４ａからメモリバンクＢＫＡに対するリフレッ
シュ行選択系活性化信号／ＲＡＳＡＲが出力される。

【００２７】リフレッシュバンク活性回路３４は、さら
にリフレッシュバンクアドレス信号ＢＣを反転するイン
バータ回路４５と、インバータ回路４５の出力とリフレ
ッシュモード検出信号／ＡＲを受けるＮＯＲゲート４３
ｂと、ＮＯＲゲート４３ｂの出力を受けるインバータ４
４ｂを含む。インバータ４４ｂからメモリバンクＢＫＢ
に対するリフレッシュ行選択系活性化信号／ＲＡＳＢＲ
が出力される。次に動作について簡単に説明する。

【００２８】リフレッシュモードが指定されないときに
は、リフレッシュモード検出信号／ＡＲは非活性状態の
Ｈレベルにある。このときには、ＮＯＲゲート４３ａお
よび４３ｂの出力信号はともにＬレベルであり、したが
ってリフレッシュ行選択系活性化信号／ＲＡＳＡＲおよ
び／ＲＡＳＢＲはともに非活性状態のＨレベルにある。

【００２９】リフレッシュモードが指定されると、リフ
レッシュモード検出信号／ＡＲがＬレベルとなる。この
ときには、ＮＯＲゲート４３ａおよび４３ｂがインバー
タとして機能する。したがって、リフレッシュバンクア
ドレス信号ＢＣが０すなわちＬレベルの場合には、メモ
リバンクＢＫＡに対するリフレッシュ行選択系活性化信
号／ＲＡＳＡＲがＬレベルとなり、一方、リフレッシュ
バンクアドレス信号ＢＣが１（Ｈレベル）の場合にはメ
モリバンクＢＫＢに対するリフレッシュ行選択系活性化
信号／ＲＡＳＢＲが活性状態のＬレベルとされる。リフ
レッシュバンクアドレス信号ＢＣに従って、リフレッシ
ュ行選択系活性化信号／ＲＡＳＢＲおよび／ＲＡＳＡＲ
の一方のみがリフレッシュサイクル時に活性状態とされ
る。

【００３０】図２０は、図１６に示すアドレス発生回路
２０ａおよび２０ｂの構成を概略的に示す図である。図
２０（Ａ）において、アドレス発生回路２０ａは、リフ
レッシュアドレスカウンタ３２からのリフレッシュアド
レス信号Ｑ（Ｑ０〜Ｑ１０）の各ビットに対応して設け
られるラッチ機能を備えるアドレス発生器５０−０〜５
０−１０を含む。アドレス発生器５０−０〜５０−１０
の各々は、リフレッシュ行選択系活性化信号／ＲＡＳＡ
Ｒに応答して、対応のリフレッシュ行アドレス信号ビッ
トをラッチし、リフレッシュ行アドレス信号ＲＡＤ０Ａ
〜ＲＡＤ１０ａを生成する。図２０（Ｂ）に示すアドレ
ス発生回路２０ｂも同様、リフレッシュアドレス信号ビ
ットＱ０〜Ｑ１０それぞれに対応して設けられるアドレ
ス発生器５０−０〜５０−１０を含む。このアドレス発
生回路２０ｂに含まれるアドレス発生器５０−０〜５０
−１０の各々は、リフレッシュ行選択系回路活性化信号
／ＲＡＳＢＲに応答して対応のリフレッシュ行アドレス
信号ビットをラッチし、メモリバンクＢＫＢに対するリ
フレッシュ行アドレス信号ＲＡＤ０Ｂ〜ＲＡＤ１０Ｂを
生成する。

【００３１】アドレス発生器５０−０〜５０−１０の構
成は、通常のＤＲＡＭに用いられているアドレスラッチ
の構成を利用することができ、この構成の一例を図２１
に示す。図２１において、メモリバンクＢＫＡに対する
アドレス発生器の構成を示す。図２１において、アドレ
ス発生器５０（５０−０〜５０〜１０）は、リフレッシ
ュ行選択系活性化信号／ＲＡＳＡＲの活性化に応答して
所定の期間Ｌレベルとなるパルス信号を発生するワンシ
ョットパルス信号発生回路５１と、このワンショットパ
ルス発生回路５１の出力を反転するインバータ５２と、
ワンショットパルス発生回路５１およびインバータ５２
の出力に従って導通し、リフレッシュアドレスカウンタ
３２（図１７参照）から与えられるリフレッシュ行アド
レス信号ビットＱｉ（ｉ＝０〜１０）を通過させるトラ
ンスミッションゲート５３と、このトランスミッション
ゲート５３から与えられた信号をラッチする偶数段（図
２１においては２段）のインバータで構成されるラッチ
回路５４と、ラッチ回路５４のラッチする信号とリフレ
ッシュ行選択系活性化信号／ＲＡＳＡＲを受けるＮＯＲ
ゲート５５と、ＮＯＲゲート５５の出力を反転するイン
バータ５６を含む。インバータ５６からリフレッシュ行
アドレス信号ビットＲＡＤｉＡが出力される。次に動作
について簡単に説明する。

【００３２】リフレッシュ行選択系活性化信号／ＲＡＳ
ＡＲが非活性状態のＨレベルの場合には、ＮＯＲゲート
５５の出力信号はラッチ回路５４のラッチデータに係わ
らずＬレベルとされ、リフレッシュ行アドレス信号ビッ
トＲＡＤｉＡはＨレベルとされる。リフレッシュ行選択
系活性化信号／ＲＡＳＡＲが活性状態のＬレベルに立下
がると、ワンショットパルス発生回路５１が所定の時間
幅を有するＬレベルのパルス信号を発生する。これによ
りトランスミッションゲート５３が導通し、リフレッシ
ュアドレスカウンタ３２（図１７参照）から与えられた
リフレッシュ行アドレス信号ビットＱｉが内部へ取込ま
れ、ラッチ回路５４によりラッチされる。所定時間が経
過すると、このトランスミッションゲート５３は非導通
状態とされる。ＮＯＲゲート５５は、信号／ＲＡＳＡＲ
がＬレベルにあるため、インバータとして機能し、した
がって、インバータ５６からは、このリフレッシュ行ア
ドレス信号ビットＱｉに対応する信号ＲＡＤｉＡが出力
される。

【００３３】なお図２１に示すアドレス発生器の構成は
単なる一例であり、信号／ＲＡＳＡＲが非活性状態のＨ
レベルのときには、リフレッシュ行アドレス信号ＲＡＤ
ｉＡがＬレベルに設定される構成が利用されてもよい。
この図２１に示すアドレス発生器５０は、メモリバンク
ＢＫＡおよびＢＫＢそれぞれに設けられたアドレス発生
回路２０ａおよび２０ｂにおいて利用される。

【００３４】

【発明が解決しようとする課題】図２２は、リフレッシ
ュサイクルが繰り返されるときの内部信号の波形を概略
的に示す図である。以下、この図２２を参照して、リフ
レッシュサイクルが繰り返されるときの動作について簡
単に説明する。

【００３５】リフレッシュモードはクロック信号ＣＬＫ
の立上がりエッジで信号／ＣＳ、／ＲＡＳ、／ＷＥ、お
よび／ＣＡＳをすべてＬレベルに設定することにより指
定される。このリフレッシュモードの指定に応答して、
内部でリフレッシュモード検出信号／ＡＲが所定期間活
性状態のＬレベルとされる。リフレッシュアドレスカウ
ンタの出力信号がすべて０にリセットされている場合に
は、まずバンクＢＫＡが指定され、バンクＢＫＡに対す
るリフレッシュ行選択系活性化信号／ＲＡＳＡＲが活性
状態のＬレベルとされる。リフレッシュアドレスカウン
タの出力するカウント値がすべて０であるため、リフレ
ッシュ行アドレス信号ＲＡＤ０Ａ〜ＲＡＤ２Ａはすべて
０であり、メモリバンクＢＫＡにおける行アドレスＡｄ
ｄが０のメモリセルに対するリフレッシュが実行され
る。所定時間が経過すると、リフレッシュモード検出信
号／ＡＲが非活性状態のＨレベルとなり、リフレッシュ
アドレスカウンタから出力するリフレッシュバンクアド
レス信号ＢＣが増分される（状態が反転する）。またリ
フレッシュモード検出信号／ＡＲの非活性化に応答し
て、リフレッシュ行選択系活性化信号／ＲＡＳＡＲが非
活性状態とされる。

【００３６】次のサイクルにおいて再びリフレッシュモ
ードが指定されると、リフレッシュモード検出信号／Ａ
Ｒが活性状態とされ、リフレッシュバンクアドレス信号
ＢＣの値に従ってメモリバンクＢＫＢに対する行選択系
活性化信号／ＲＡＳＢＲがＬレベルの活性状態とされ
る。このとき、リフレッシュアドレスカウンタの最下位
ビットが増分されているだけであり、上位ビットＱ０〜
Ｑ２（Ｑ１０）が増分されていないため、メモリバンク
ＢＫＢにおいて、行アドレスＡｄｄが０のメモリセルに
対するリフレッシュが実行される。

【００３７】メモリバンクＢＫＢに対するリフレッシュ
が完了すると、信号／ＡＲが非活性状態とされ、リフレ
ッシュバンクアドレス信号ＢＣが増分され、メモリバン
クＢＫＡを指定する状態に設定される。このメモリバン
ク指定信号ＢＣの立下がりに応答して行アドレス信号ビ
ットＱ０が増分され、１となる。

【００３８】次のサイクルでリフレッシュモードが指定
されると、リフレッシュモード検出信号／ＡＲが活性状
態のＬレベルとなり、０のリフレッシュバンクアドレス
信号ＢＣに従ってメモリバンクＢＫＡに対するリフレッ
シュ行選択系活性化信号／ＲＡＳＡＲが活性状態のＬレ
ベルとされる。これにより、行アドレス発生器２０ａが
そのときのリフレッシュアドレスカウンタからの出力信
号ビットＱ０〜Ｑ２をラッチし、リフレッシュ行アドレ
ス信号ＲＡＤ０Ａ〜ＲＡＤ２Ａを出力する。したがって
このサイクルにおいては、行アドレスＡｄｄが１のメモ
リセルに対しメモリバンクＢＫＡにおいてリフレッシュ
が実行される。

【００３９】次のサイクルにおいて再びリフレッシュモ
ードが指定されると、そのときにはメモリバンク指定信
号ＢＣが増分されて、メモリバンクＢＫＢ指定状態とさ
れており、したがって、メモリバンクＢＫＢにおいて行
アドレスＡｄｄが１のメモリセルに対するリフレッシュ
が実行される。以降この動作が繰り返される。すなわち
バンクＢＡＫおよびＢＫＢが交互にリフレッシュされて
いる。２つのリフレッシュサイクルにわたって同じリフ
レッシュ行アドレス信号が発生される。

【００４０】なお、図２２に示す波形図おいては、リフ
レッシュ行アドレスを明確にするために少し簡略化して
いるが、リフレッシュアドレス発生回路が出力されるリ
フレッシュアドレス信号ＲＡＤ０Ａ〜ＲＡＤ１０Ａおよ
びＲＡＤ０Ｂ〜ＲＡＤ１０Ｂは、対応のリフレッシュ行
選択系活性化信号／ＲＡＳＡＲおよび／ＲＡＳＢＲが非
活性状態の場合に非活性状態のＨレベルまたはＬレベル
に設定される（図２０および図２１参照）。また、図２
２において動作波形図を簡略化するために、３ビットの
リフレッシュ行アドレス信号のみを代表的に示してい
る。

【００４１】上述のように、ＪＥＤＥＣで標準化された
リフレッシュ方式のように、メモリバンクＢＫＡおよび
ＢＫＢを交互にリフレッシュする場合、すべてのメモリ
セルをリフレッシュするためには、メモリバンクＢＫＡ
およびＢＫＢ両者を同時にリフレッシュする構成に比べ
て２倍の時間が必要となり、リフレッシュに要する時間
が長くなるという問題が生じる。

【００４２】メモリセルデータを正確に保持するために
は、メモリセルはすべて、所定時間内に一度リフレッシ
ュする必要がある。したがって、すべてのメモリセルを
所定時間内に一度リフレッシュするためには、リフレッ
シュ間隔を短くしてリフレッシュする必要が生じる。こ
の場合、リフレッシュのために外部処理装置であるプロ
セサが待ち状態となるクロックサイクル数が増加し、Ｓ
ＤＲＡＭの利用効率が低下し、応じてシステム全体の性
能が低下する。

【００４３】また、外部では、いずれのメモリバンクに
対するリフレッシュが実行されているかは知ることがで
きない（リフレッシュバンクアドレス信号は内部のカウ
ンタにより発生されている）。一方のメモリバンクへの
アクセス中に他方のメモリバンクにおいてリフレッシュ
を行なうといういわゆる「ヒドンリフレッシュ」方式は
用いることはできないため、このような「ヒドンリフレ
ッシュ方式」を用いたリフレッシュを行ない、実効的に
リフレッシュに要する時間を短くすることはできない。
また、当然このとき、メモリバンクＢＫＡおよびＢＫＢ
が外部から交互にアクセスされるいわゆるインタリーブ
方式が利用されるとは限らないため、効率的にこのよう
な「ヒドンリフレッシュ」方式を利用することはできな
い。

【００４４】また、リフレッシュされるメモリバンク
は、メモリバンクＢＫＡおよびＢＫＢのいずれか一方の
みであり、常にリフレッシュされるメモリバンクの数は
固定されており、ＳＤＲＡＭが使用されるアクティブモ
ード時（信号／ＣＸＳの活性化時）と単にデータを保持
することが要求されるデータ保持モード時（信号／ＣＳ
の非活性化時）のようなＳＤＲＡＭの使用状況に応じて
リフレッシュされるメモリバンクの数を変更することが
できず、このＳＤＲＡＭの使用状況に応じて柔軟にリフ
レッシュされるメモリバンクの数を変更することはでき
ないという問題があった。

【００４５】それゆえ、この発明の目的は、効率的にメ
モリセルデータのリフレッシュを行なうことのできるＳ
ＤＲＡＭを提供することである。

【００４６】この発明の他の目的は、すべてのメモリセ
ルをリフレッシュするのに要する時間を短縮することの
できるＳＤＲＡＭを提供することである。

【００４７】この発明のさらに他の目的は、同時にリフ
レッシュされるメモリバンクの数を容易に変更すること
のできるＳＤＲＡＭを提供することである。

【００４８】

【課題を解決するための手段】請求項１に係るＳＤＲＡ
Ｍは、各々が、行列状に配列される複数のメモリセルを
有するメモリアレイと、このメモリアレイのアドレス信
号が指定する行の選択に関連する動作を行なう行選択系
回路とを少なくとも含む複数のメモリバンクと、クロッ
ク信号に同期して取込まれた外部制御信号と外部アドレ
ス信号とに従って、この外部アドレス信号に含まれるバ
ンクアドレス信号が指定するメモリバンクの行選択系回
路へバンクアドレス信号以外の外部アドレス信号から生
成された内部アドレス信号を与えかつ該指定されたメモ
リバンクの行選択系回路を活性化するバンク活性制御手
段と、リフレッシュモードを指定する外部制御信号に応
答して、リフレッシュされるべきメモリセルを指定する
リフレッシュアドレスを発生して複数のメモリバンクの
行選択系回路へ与えかつこれら複数のメモリバンクの行
選択系回路をすべて活性化するリフレッシュ制御手段と
を備える。

【００４９】請求項２に係るＳＤＲＡＭは、各々が、行
列状に配列される複数のメモリセルを有するメモリアレ
イと、このメモリアレイのアドレス信号が指定する行の
選択に関連する動作を行なう行選択系回路とを少なくと
も含む複数のメモリバンクと、外部クロック信号に同期
して取込まれたアクセス要求信号、バンクアドレス信
号、およびアドレス信号に従って、このバンクアドレス
信号が指定するメモリバンクの行選択系回路を活性化し
かつこのアドレス信号に対応する内部アドレス信号をこ
の指定されたメモリバンクの行選択系回路へ与えるバン
ク活性制御手段と、外部クロック信号に同期して取込ま
れたリフレッシュ指示信号に応答して、リフレッシュさ
れるべきメモリセルを指定するリフレッシュアドレス信
号を発生して複数のメモリバンクのうちの２以上の所定
数のメモリバンクの行選択系回路へ与えかつそれら２以
上の所定数のメモリバンクの行選択系回路を活性化する
リフレッシュ制御手段とを備える。

【００５０】請求項３に係るＳＤＲＡＭは、各々が、行
列状に配列される複数のメモリセルを有するメモリアレ
イと、メモリアレイのアドレス信号が指定する行の選択
に関連する動作を行なう行選択系回路とを少なくとも含
む複数のメモリバンクと、外部クロック信号に同期して
取込まれた外部制御信号と外部アドレス信号とに従っ
て、この外部アドレス信号に含まれるバンクアドレス信
号が指定するメモリバンクの行選択系回路へバンクアド
レス信号以外の外部アドレス信号以外から生成された内
部アドレス信号を与えかつ該バンクアドレス信号により
指定されたメモリバンクの行選択系回路を活性化するバ
ンク活性制御手段と、リフレッシュモードを指定する外
部制御信号とリフレッシュされるべきバンク数を指定す
るリフレッシュバンク数指定信号とに応答して、複数の
メモリバンクのうち、このリフレッシュバンク数指定信
号が示す数のメモリバンクの行選択系回路へリフレッシ
ュされるべきメモリセルを指定するリフレッシュアドレ
ス信号を与えかつこのリフレッシュアドレスが与えられ
た行選択系回路を活性化するリフレッシュ活性化手段を
含む。このリフレッシュ活性化手段は、メモリバンク数
指定信号に従って、リフレッシュされるべきメモリバン
クを指定するリフレッシュバンクアドレス信号を発生す
る手段を含む。

【００５１】請求項４に係るＳＤＲＡＭは、リフレッシ
ュバンクアドレス発生手段は、複数のメモリバンクのう
ち１つのメモリバンクを指定する第１のリフレッシュバ
ンクアドレス信号を発生する手段と、複数のメモリバン
クのうち２以上の所定数のメモリバンクを同時に指定す
る第２のリフレッシュバンクアドレス信号を発生する手
段と、リフレッシュバンク数指定信号に従って、第１の
リフレッシュバンクアドレス信号と第２のリフレッシュ
バンクアドレス信号の一方を選択する選択手段と、この
選択手段により選択されたリフレッシュバンクアドレス
信号に従って、アドレス指定されたメモリバンクの行選
択系回路を活性化する手段を含む。

【００５２】請求項５に係るＳＤＲＡＭは、この第２の
リフレッシュバンクアドレス信号発生手段が、複数のメ
モリバンクのうちの２以上すべて未満のメモリバンクを
同時に指定する第３のリフレッシュバンクアドレス信号
を発生する手段と、複数のメモリバンクすべてを同時に
指定する第４のリフレッシュバンクアドレス信号を発生
する手段と、バンク数指定信号に従ってこの第３および
第４のリフレッシュバンクアドレス信号の一方を選択す
る手段を含む。

【００５３】

【作用】請求項１のＳＤＲＡＭにおいては、複数のメモ
リブロックにおいて同時にリフレッシュが実行され、し
たがってすべてのメモリセルをリフレッシュするのに必
要とされる時間を大幅に低減することができる。

【００５４】請求項２のＳＤＲＡＭにおいては、複数の
メモリバンクのうち２以上の所定数のメモリバンクにお
いて同時にリフレッシュが実行されるため、すべてのメ
モリセルのリフレッシュに必要とされる時間を大幅に短
縮することができる。また、２以上の所定数をメモリバ
ンクすべての数未満とすることにより、すべてのメモリ
バンクを同時にリフレッシュする場合よりもリフレッシ
ュ時の消費電流を低減することができ、システムが許容
する消費電流条件を満足しつつすべてのメモリセルのリ
フレッシュに必要とされる時間を低減することができ
る。

【００５５】請求項３のＳＤＲＡＭにおいては、メモリ
バンク数指定信号に応じて同時にリフレッシュが実行さ
れるメモリバンクの数を設定することができ、使用条件
（クロック信号周波数、動作モード（データ保持モード
等））に応じてリフレッシュを受けるメモリバンクの数
を適当な値に設定することができる。

【００５６】請求項４に係るＳＤＲＡＭにおいては、リ
フレッシュが実行されるメモリバンクの数を選択手段に
より１と２以上の所定数との間で切換えることができ、
ＳＤＲＡＭの動作状況（使用状況）に応じて適当な数に
設定することができる。

【００５７】請求項５のＳＤＲＡＭにおいては、２以上
の所定数が複数のメモリバンクすべてと複数のメモリバ
ンクの一部のメモリバンクのいずれかを示し、したがっ
て複数のメモリバンクすべておよび複数のメモリバンク
の一部のメモリバンクのいずれかにおいてリフレッシュ
を行なうことができ、ＳＤＲＡＭの使用状況に応じてよ
り柔軟にリフレッシュされるメモリバンクの数を設定す
ることができる。

【００５８】

【実施例】

［実施例１］図１は、この発明の第１の実施例であるＳ
ＤＲＡＭの要部の構成を示す図である。図１において、
図１６に示す従来のＳＤＲＡＭの構成要素と対応する部
分には同一の参照番号を付す。また、図１においてはノ
ーマルモード時（リフレッシュモード以外のアクティブ
動作モード）により発生される行選択系活性化信号／Ｒ
ＡＳＢＮおよび／ＲＡＳＡＮを発生するバンク制御回路
およびアドレスバッファは図面を簡略化するために示し
ていない。これらは図１６に示す構成と同様に設けられ
ている。

【００５９】図１において、リフレッシュ制御回路は、
リフレッシュモード検出回路３０からのリフレッシュ検
出信号／ＡＲに応答してそのカウント値が増分されるリ
フレッシュカウンタ６２と、リフレッシュモード検出回
路３０からのリフレッシュモード検出信号／ＡＲに応答
してこのリフレッシュカウンタ６２からのリフレッシュ
アドレス信号Ｑ０〜Ｑ１０をラッチしてリフレッシュ行
アドレス信号ＲＡＤを発生するアドレス発生回路６１
と、リフレッシュモード検出信号／ＡＲに応答して、ア
ドレス発生回路６１からのリフレッシュ行アドレス信号
ＲＡＤを対応の行選択系回路６０ａおよび６０ｂへ伝達
するマルチプレクサ（ＭＵＸ）２１ａおよび２１ｂを含
む。リフレッシュカウンタ６２は、単にリフレッシュさ
れる行アドレスを指定する信号を発生するだけであり、
メモリバンクを指定するリフレッシュバンクアドレスは
発生しない（この構成については後に説明する）。マル
チプレクサ２１ａおよび２１ｂはそれぞれ他方入力に対
応のＸバッファ２ａおよび２ｂからの内部行アドレス信
号ＲＡＡおよびＲＢＢを受ける。マルチプレクサ２１ａ
および２１ｂは、リフレッシュモード検出信号／ＡＲが
活性状態のＬレベルのときのみこのＸバッファ２ａおよ
び２ｂからの内部行アドレス信号ＲＡＡ、ＲＢＢに代え
てアドレス発生回路６１からのリフレッシュ行アドレス
信号ＲＡＤを通過させる。行選択系回路６０ａおよび６
０ｂは、Ｘデコーダおよびセンスアンプを含む。

【００６０】Ｘバッファ２ａおよび２ｂからの内部行ア
ドレス信号ＲＡＡおよびＲＢＢは、メモリアレイが複数
のメモリブロックを含む場合、このアレイブロックを指
定する信号とアレイブロック内の行（ワード線）を指定
する信号両者を含む。アドレス発生回路６１から発生さ
れるリフレッシュ行アドレス信号ＲＡＤは、リフレッシ
ュ態様に応じてその構成が異なる。すなわち、メモリア
レイが複数のメモリブロックを含み、複数のメモリブロ
ックにおいて所定数のメモリブロックに同時にリフレッ
シュが実行される場合、このリフレッシュ行アドレス信
号は所定数のメモリブロックを指定するブロック指定信
号と各メモリブロック内におけるワード線を指定する信
号両者を含む。

【００６１】リフレッシュ制御回路はさらに、リフレッ
シュモード検出回路３０からのリフレッシュモード検出
信号／ＡＲに応答して、メモリバンクＢＫＡおよびＢＫ
Ｂ両者に対し行選択動作を活性化する行選択系活性化信
号／ＲＡＳＲを発生するリフレッシュバンク活性化回路
６４と、リフレッシュバンク活性化回路６４からのリフ
レッシュ行選択系活性化信号／ＲＡＳＲとノーマル時に
発生される行選択系活性化信号／ＲＡＳＡＮを受けるゲ
ート回路６６ａと、リフレッシュ行選択系活性化信号／
ＲＡＳＲとノーマル時に発生される行選択系活性化信号
／ＲＡＳＢＮを受けるゲート回路６６ｂを含む。

【００６２】リフレッシュバンク活性化回路６４は、リ
フレッシュモード検出回路３０からのリフレッシュモー
ド検出信号／ＡＲをバッファ処理してリフレッシュ行選
択系活性化信号／ＲＡＳＲを生成する。この場合、リフ
レッシュ行選択系活性化信号／ＲＡＳＲに変えてリフレ
ッシュモード検出信号／ＡＲが直接利用されてもよい。

【００６３】ゲート回路６６ａは、行選択系活性化信号
／ＲＡＳＲおよび／ＲＡＳＡＮの一方の活性化に応答し
て活性状態とされる行選択系駆動信号ＲＡＳＡをメモリ
バンクＢＫＡに対して設けられた行選択系回路６０ａへ
与える。ゲート回路６６ｂは、信号／ＲＡＳＲおよび／
ＲＡＳＢＮの一方の活性化に応答しで活性状態とされる
行選択系駆動信号／ＲＡＳＢを行選択系回路６０ｂへ与
える。ゲート回路６６ａおよび６６ｂは、たとえばＮＡ
ＮＤ回路により構成される。

【００６４】図１に示す構成においては、メモリバンク
ＢＫＡおよびＢＫＢ両者に対し共通にリフレッシュ行ア
ドレス信号を発生するアドレス発生器６１が設けられ
る。次に動作について簡単に説明する。

【００６５】外部信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、お
よび／ＷＥのクロック信号ＣＬＫの立上がりエッジにお
ける状態に従ってリフレッシュモード検出回路３０がリ
フレッシュモードが指定されたことを検出し、リフレッ
シュモード検出信号／ＡＲを活性状態のＬレベルとす
る。これにより、リフレッシュカウンタ６２からのリフ
レッシュカウント値Ｑ０〜Ｑ１０がアドレス発生回路６
１において取込まれ、リフレッシュ行アドレス信号ＲＡ
Ｄが発生される。リフレッシュモード検出信号／ＡＲの
活性化に応答して、マルチプレクサ２１ａおよび２１ｂ
はアドレス発生回路６１からのリフレッシュ行アドレス
信号ＲＡＤを選択して対応の行選択系回路６０ａおよび
６０ｂへ与える。リフレッシュバンク活性化回路６４か
らのリフレッシュ行選択系活性化信号／ＲＡＳＲがこの
リフレッシュモード検出信号／ＡＲの活性化に応答して
活性化され、応じてゲート回路６６ａおよび６６ｂから
の行選択系駆動信号／ＲＡＳＡおよび／ＲＡＳＢがとも
に活性状態とされる。これにより、行選択系回路６０ａ
および６０ｂが行選択動作およびセンス動作を実行し、
このリフレッシュ行アドレス信号ＲＡＤが指定するメモ
リセルのリフレッシュが実行される。すなわちメモリバ
ンクＢＫＡおよびＢＫＢ両者において同時にリフレッシ
ュが実行される。

【００６６】上述のように、メモリバンクＢＫＡおよび
ＢＫＢ両者において同時にリフレッシュを実行すること
により、すべてのメモリセルをリフレッシュするのに必
要とされる時間を低減することができる（１／２とする
ことができる）。次に、各部の構成について説明する。

【００６７】図２（Ａ）は、図１に示すリフレッシュカ
ウンタ６２の構成を概略的に示す図である。図２（Ａ）
においてリフレッシュカウンタ６２は、カスケード接続
された１ビットカウンタ７０および７１−１〜７１−１
０を含む。初段の１ビットカウンタ７０は、リフレッシ
ュモード検出信号／ＡＲを受ける。残りのカスケード接
続された１ビットカウンタ７１−１〜７１−１０は、前
段の１ビットカウンタの出力信号を受ける。１ビットカ
ウンタ７０は、リフレッシュアドレス信号の最下位ビッ
トＱ０を出力し、１ビットカウンタ７１−１〜７１−１
０は、リフレッシュアドレス信号Ｑ１〜Ｑ１０をそれぞ
れ出力する。１ビットカウンタ７０は、リフレッシュモ
ード検出信号／ＡＲの立上がりに応答してそのカウント
値を増分する（出力状態を反転する）。残りの１ビット
カウンタ７１−１〜７１−１０は、それぞれ入力信号の
立下がりに応答してそのカウント値を増分する（出力状
態を反転する）。１ビットカウンタ７０は、アップエッ
ジトリガ型のフリップフロップで構成することができ、
１ビットカウンタ７１−１〜７１−１０はダウンエッジ
型フリップフロップで構成することができる。次にこの
図２（Ａ）に示すリフレッシュカウンタ６２の動作をそ
の動作波形図である図２（Ｂ）を参照して説明する。た
だし、カウンタ６２のカウント値Ｑ１〜Ｑ１０はすべて
０にリセットされているとする。

【００６８】リフレッシュモード検出信号／ＡＲが活性
状態のＬレベルとされると、このときには、１ビットカ
ウンタ７０はカウント動作を行なわず、初期値を出力す
る。したがって、このリフレッシュサイクルにおいては
行アドレス（０００）に対するリフレッシュがメモリバ
ンクＢＫＡおよびＢＫＢ両者に対して実行される。この
リフレッシュサイクルが完了するとリフレッシュモード
検出信号／ＡＲがＨレベルに立上がる。このＨレベルへ
のリフレッシュモード検出信号／ＡＲの立上がりに応答
して、１ビットカウンタ７０がカウント動作を行ない、
その出力信号Ｑ０が１（Ｈレベル）となる。残りの１ビ
ットカウンタ７１−１〜７１−１０はそのときのカウン
ト値を維持する。次にリフレッシュモード検出信号／Ａ
ＲがＬレベルに立下がると、リフレッシュカウンタ６２
の出力は（００１）となり、メモリバンクＢＫＡおよび
ＢＫＢ両者においてこの行アドレス（００１）のメモリ
セルのリフレッシュが実行される。このリフレッシュサ
イクルが完了すると、リフレッシュモード検出信号／Ａ
ＲがＨレベルに立上がり、応じて１ビットカウンタ７０
の出力Ｑ０がＬレベルに立下がる。この１ビットカウン
タ７０の出力信号Ｑ０の立下がりに応答して、次段の１
ビットカウンタ７１−１がカウント動作を行ない、その
出力信号Ｑ１が“１”に立上がる。この状態において、
リフレッシュカウンタ６１の出力は（０１０）となる。
次いでリフレッシュモードが指定され、この行アドレス
（０１０）に存在するメモリセルに対するリフレッシュ
が実行される。以降、リフレッシュサイクルの完了する
ごとに、リフレッシュカウンタ６２のカウント値が１ず
つ増分される。この図２（Ｂ）に示す信号波形図のビッ
トＱ０〜Ｑ３の動作が、上位ビットのＱ４〜Ｑ１０に対
してまで行なわれ、メモリバンクＢＫＡおよびＢＫＢに
対するすべてのメモリセルに対するリフレッシュが実行
される。

【００６９】図３は、図１に示すアドレス発生回路６１
の構成を示す図である。図３において、アドレス発生回
路６１は、リフレッシュカウンタの出力信号Ｑ０〜Ｑ１
０にそれぞれ対応して設けられるアドレス発生器７５−
０〜７５−１０を含む。アドレス発生器７５−０〜７５
−１０はすべてリフレッシュモード検出信号／ＡＲの活
性化時にリフレッシュカウンタ６２の出力信号Ｑ０〜Ｑ
１０を取込み、リフレッシュ行アドレス信号ＲＡＤ０〜
ＲＡＤ１０を出力する。この図３に示すアドレス発生器
７５−０〜７５−１０の構成は図２１に示すアドレス発
生器の構成と同じ構成であってもよい。リフレッシュモ
ード検出信号／ＡＲの活性化時（Ｌレベル）に与えられ
た信号をラッチして出力するとともに、リフレッシュモ
ード検出信号／ＡＲの非活性化時には出力信号を非活性
状態にする構成であれば、任意の構成を利用することが
できる。

【００７０】図３に示すアドレス発生回路６１の構成に
おいては、単にリフレッシュモード検出信号／ＡＲに従
ってリフレッシュカウンタ６２の出力信号Ｑ０〜Ｑ１０
のラッチおよび内部リフレッシュ行アドレス信号ＲＡＤ
０〜ＲＡＤ１０の発生が行なわれている。これにより、
メモリバンクＢＫＡおよびＢＫＢ両者に対し同時にリフ
レッシュ行アドレス信号を与えることができる。またメ
モリバンクＢＫＡおよびＢＫＢ両者に対し共通にアドレ
ス発生回路６１を設けることができ、このメモリバンク
ＢＫＡおよびＢＫＢそれぞれに対しアドレス発生回路を
設ける構成に比べてリフレッシュ制御回路の占有面積を
低減することができる。

【００７１】図４は、この発明の第１の実施例であるＳ
ＤＲＡＭのリフレッシュサイクルを繰り返し実行した際
の動作シーケンスを示す信号波形図である。図４に示す
ように、リフレッシュモード検出信号／ＡＲは、クロッ
ク信号ＣＬＫの立上がりエッジで外部制御信号／ＣＳ，
／ＲＡＳ，／ＷＥ，／ＣＡＳをすへでＬレベルに設定す
ることにより、活性状態のＬレベルとされる。このリフ
レッシュモード検出信号／ＡＲは所定の期間活性状態の
Ｌレベルとされる。このリフレッシュモード検出信号／
ＡＲが活性状態となる期間は、リフレッシュ動作が実行
されるリフレッシュ期間を設定する。このリフレッシュ
モード検出信号／ＡＲの活性化に応答して、リフレッシ
ュバンク活性化回路６４からのリフレッシュ行選択系活
性化信号／ＲＡＳＲ（図１参照）が活性状態のＬレベル
とされ、ゲート回路６６ａおよび６６ｂ（図１参照）か
らの行選択系駆動信号／ＲＡＳＡおよび／ＲＡＳＢがと
もに活性状態のＬレベルとされる。行アドレス発生回路
６１からのアドレス信号に従ってメモリバンクＢＫＡお
よびＢＫＢに対し同時にリフレッシュが実行される。リ
フレッシュサイクルごとにリフレッシュカウンタ６２の
カウント値が１増分される。したがって行アドレスＡｄ
ｄが０から始まって各リフレッシュサイクルごとに行ア
ドレスが１増分されてメモリバンクＢＫＡおよびＢＫＢ
両者に対しリフレッシュが実行される。

【００７２】なお、図４に示す信号波形図において、ア
ドレス発生回路６１から発生されるリフレッシュ行アド
レス信号ＲＡＤ０〜ＲＡＤ２は、リフレッシュモード検
出信号／ＡＲの非活性化時においてもその状態を維持し
ているように示される（図２１のＮＯＲゲートおよびイ
ンバータを省略すれば実現できる）。これは、リフレッ
シュモード検出信号／ＡＲの非活性化時にはアドレス発
生回路６１が出力するリフレッシュ行アドレス信号ＲＡ
Ｄは非活性状態とされる構成が利用されてもよい（図２
１に示す回路と同様の構成を利用することができる）。
ここで、図４においては、図面を簡略化するために３ビ
ットのカウンタ出力Ｑ０〜Ｑ２と３ビットリフレッシュ
行アドレス信号ＲＡＤ０〜ＲＡＤ２のみを示している
が、これはそれぞれＱ０〜Ｑ１０およびＲＡＤ０〜ＲＡ
Ｄ１０に拡張しても同様の動作が繰り返されるだけであ
る。図４においては、これらの示していないカウンタ出
力信号Ｑ３〜Ｑ１０およびＲＡＤ３〜ＲＡＤ１０はすべ
て０であり変化しないため示していない。

【００７３】以上のように、この発明の第１の実施例に
従えば、複数のメモリバンクにおいて同時にリフレッシ
ュを実行するように構成したため、すべてのメモリセル
をリフレッシュするのに必要とされる時間を大幅に短縮
することができる。特に、バンク数が４以上に増加した
場合、特にこのリフレッシュ時間短縮効果は顕著とな
る。

【００７４】［実施例２］図５は、この発明の第２の実
施例であるＳＤＲＡＭの要部の構成を示す図である。図
５に示す構成においては、同時にリフレッシュを受ける
メモリバンクの数を指定するリフレッシュバンク数指定
信号発生回路８０と、このリフレッシュバンク数指定信
号発生回路８０からのバンク数指定信号ＢＢＲに従って
そのカウント動作が変更されるリフレッシュカウンタ８
２と、このリフレッシュカウンタ８２からのメモリバン
クアドレス信号ＢＣとリフレッシュモード検出回路３０
からのリフレッシュモード検出信号／ＡＲとリフレッシ
ュバンク数指定信号発生回路８０からのバンク数指定信
号ＢＢＲとに従ってリフレッシュされるべきメモリバン
クへリフレッシュ行選択系活性化信号／ＲＡＳＡＲおよ
び／ＲＡＳＢＲを与えるリフレッシュバンク活性化回路
８４が設けられる。

【００７５】リフレッシュモード検出回路３０は、図１
に示すリフレッシュモード検出回路３０と同じ構成を備
え、外部制御信号（図５には示さず）に従ってリフレッ
シュモードが指定されたときにリフレッシュモード検出
信号／ＡＲを活性状態のＬレベルとする。リフレッシュ
バンク数指定信号発生回路８０は、同時にリフレッシュ
を受けるメモリバンクの数を１または複数個の所定の値
に設定する。リフレッシュカウンタ８２からのカウント
値Ｑ０〜Ｑ１０は、図１に示すアドレス発生回路６１へ
与えられる。リフレッシュカウンタ８２の構成について
は後に説明する。

【００７６】リフレッシュバンク活性化回路８４は、メ
モリバンクが２または４以上の複数個存在する場合、１
つのメモリバンクずつリフレッシュを行なうか、２以上
の所定数のメモリバンクに対し同時にリフレッシュを行
なうかを示すリフレッシュバンク数指定信号ＢＢＲに従
ってこのリフレッシュ行選択系活性化信号の発生態様を
切換える。リフレッシュバンク数指定信号に応じてリフ
レッシュを受けるメモリバンクの数を切換えることによ
り、ＳＤＲＡＭの動作状況に応じて最適な数およびリフ
レッシュ間隔をもってメモリセルのリフレッシュを行な
うことができる。たとえばＳＤＲＡＭがアクセスを受け
ず、その記憶データを保持することが必要とされるだけ
の場合には、すべてのメモリセルがリフレッシュされる
時間が長くなっても低消費電力性が要求される。このよ
うな場合には、１つのメモリバンクずつリフレッシュが
実行される。ＳＤＲＡＭがアクセスされるノーマルサイ
クル時においては、外部プロセサのウェイトサイクル数
低減のため複数のメモリバンクに対し同時にリフレッシ
ュが実行される。このとき、ＳＤＲＡＭの動作周波数
（クロック信号ＣＬＫの周波数）が高く高速動作が要求
される場合には、すべてのメモリバンクを同時にリフレ
ッシュし、クロック信号の周波数が比較的低い場合には
所定数のメモリバンクを単位としてリフレッシュを行な
う。これにより消費電力性および動作状況に応じて柔軟
に対応してリフレッシュされるメモリバンクの数を設定
することができる。以下具体的構成について説明する。

【００７７】図６は、図５に示すリフレッシュバンク活
性化回路の具体的構成を示す図である。図６に示す構成
においては、メモリバンクの数は２つであり、リフレッ
シュを受けるメモリバンクの数が１つの場合とすべての
場合の２つの構成を選択的に実現することができる。

【００７８】図６において、リフレッシュバンク活性化
回路８４は、リフレッシュカウンタ８２の最下位ビット
とバンクアドレス信号ＢＣを受けるインバータ９１と、
インバータ９１の出力を受ける３状態インバータバッフ
ァ９２ａと、リフレッシュバンクアドレス信号ＢＣを受
ける３状態インバータバッファ９２ｂと、電源電位ＶＣ
Ｃ（論理１；Ｈレベル）を受ける３状態インバータバッ
ファ９３ａおよび９３ｂと、リフレッシュモード検出回
路３０からのリフレッシュモード検出信号／ＡＲと３状
態インバータバッファ９２ａおよび９３ａの出力とを受
ける２入力ＮＯＲゲート９３ｎと、ＮＯＲゲート９３ｎ
の出力を受けるインバータ９４ａと、リフレッシュモー
ド検出信号／ＡＲと３状態インバータバッファ９２ｂお
よび９３ｂの出力とを受けるＮＯＲゲート９３ｍと、Ｎ
ＯＲゲート９３ｍの出力を受けるインバータ９４ｂとを
含む。インバータ９４ａからメモリバンクＢＫＡに対す
るリフレッシュ行選択系活性化信号／ＲＡＳＡＲが出力
される。インバータ９４ｂからメモリバンクＢＫＢに対
するリフレッシュ行選択系活性化信号／ＲＡＳＢＲが出
力される。

【００７９】３状態インバータバッファ９２ａおよび９
２ｂは、バンク数指定信号ＢＢＲがＬレベル、かつ反転
信号／ＢＢＲがＬレベルのときにインバータとして機能
し、そうでない場合には出力ハイインピーダンス状態と
される。３状態インバータバッファ９３ａおよび９３ｂ
は、３状態インバータバッファ９２ａおよび９２ｂと相
補的に動作状態とされる。

【００８０】図６には、図１に示す行選択系回路６０ａ
および６０ｂへそれぞれ与えられる行選択系駆動信号／
ＲＡＳＡおよび／ＲＡＳＢを発生するゲート回路６６ａ
および６６ｂの構成も示される。ゲート回路６６ａ、行
選択系活性化信号／ＲＡＳＡＲおよび／ＲＡＳＡＮを受
けるＮＡＮＤゲート９６ａと、このＮＡＮＤゲート９６
ａの出力を受けるインバータ９７ａを含む。ゲート回路
６６ｂは、行選択系活性化信号／ＲＡＳＢＲおよび／Ｒ
ＡＳＢＮを受けるＮＡＮＤゲート９６ｂと、このＮＡＮ
Ｄゲート９６ｂの出力信号を受けるインバータ９７ｂを
含む。次にこのリフレッシュバンク活性化回路の動作に
ついて簡単に説明する。

【００８１】バンク数指定信号ＢＢＲはＬレベルのとき
には、リフレッシュされるバンクの数を１に設定し、Ｈ
レベルのときには同時にリフレッシュされるメモリバン
クの数を２に指定する。

【００８２】バンク数指定信号ＢＢＲは、外部からリフ
レッシュ時に特定のピン端子（たとえばリフレッシュ時
に使用されないアドレス信号入力ピン）を介して与えら
れてもよく、特定の動作モードにより、専用のレジスタ
に設定される構成が利用されてもよい。信号ＢＢＲがＬ
レベルのときには、３状態インバータバッファ９３ｎお
よび９３ｍは出力ハイインピーダンス状態とされる。一
方、３状態インバータバッファ９２ａおよび９２ｂがイ
ンバータとして動作する。リフレッシュモード検出信号
／ＡＲがＨレベルの場合には、行選択系活性化信号／Ｒ
ＡＳＡＲおよび／ＲＡＳＢＲはともに非活性状態のＨレ
ベルである。リフレッシュモード検出信号ＡＲが活性状
態のＬレベルとなると、ＮＯＲゲート９３ｎがインバー
タとして動作する。リフレッシュメモリバンクアドレス
信号ＢＣは２つのインバータ９１および９２ａを介して
ＮＯＲゲート９３ｎへ与えられ、また１つのインバータ
９２ｂを介してＮＯＲ９３ｍへ与えられる。したがっ
て、信号ＢＢＲがＬレベルのときには、リフレッシュ行
選択系活性化信号／ＲＡＳＡＲおよび／ＲＡＳＢＲはバ
ンクアドレス信号ＢＣに従って一方のみが活性状態のＬ
レベルとされる。すなわちリフレッシュバンクアドレス
信号ＢＣが０（Ｌレベルのとき）には行選択系活性化信
号／ＲＡＳＡＲが活性状態のＬレベルとなり、リフレッ
シュバンクアドレス信号ＢＣがＨレベルのときには、メ
モリバンクＢＫＢに対するリフレッシュ行選択系活性化
信号／ＲＡＳＢＲが活性状態のＬレベルとされる。リフ
レッシュモード時には信号／ＲＡＳＡＮおよび／ＲＡＳ
ＢＮはともにＨレベルであり、したがって行選択系駆動
信号／ＲＡＳＡおよび／ＲＡＳＢがゲート回路６６ａお
よび６６ｂを介してそれぞれリフレッシュ行選択系活性
化信号／ＲＡＳＡＲおよび／ＲＡＳＢＲにおいて活性状
態とされる。これにより、リフレッシュバンクアドレス
信号ＢＣが指定するメモリバンクに対してリフレッシュ
が実行される。

【００８３】バンク数指定信号ＢＢＲがＨレベルのとき
には、３状態インバータバッファ９２ａおよび９２ｂが
出力ハイインピーダンス状態とされ、３状態インバータ
バッファ９３ａおよび９３ｂが動作状態とされる。この
ときには、ＮＯＲゲート９３ｎおよび９３ｍへは電源電
位ＶＣＣを反転した信号すなわちＬレベルの信号が与え
られる。したがって、リフレッシュモード検出信号／Ａ
Ｒが活性状態のＬレベルとなるとリフレッシュ行選択系
活性化信号／ＲＡＳＡＲおよび／ＲＡＳＢＲはともに同
時に活性状態とされる。したがって、メモリバンクＢＫ
ＡおよびＢＫＢに対し同時にリフレッシュが実行され
る。

【００８４】図７は、この図５に示すリフレッシュカウ
ンタ８２の構成を示す図である。図７（Ａ）において、
リフレッシュカウンタ８２は、リフレッシュモード検出
信号／ＡＲの立上がりに応答してカウントアップ動作を
行なうリフレッシュバンクアドレス信号ＢＣを出力する
１ビットカウンタ９０と、バンク数指定信号ＢＢＲがＬ
レベルのときに導通状態とされて１ビットカウンタ９０
の出力を伝達する３状態バッファ９２と、３状態バッフ
ァ９２と並列に設けられてバンク数指定信号ＢＢＲがＨ
レベルのときに作動状態とされて、リフレッシュモード
検出信号／ＡＲを反転する３状態インバータバッファ９
３と、３状態インバータバッファ９３および３状態バッ
ファ９２の出力信号の立下がりに応答してカウントアッ
プ動作を行なうカスケード接続された１ビットカウンタ
９１−０〜９１−１０を含む。カスケード接続された１
ビットカウンタ９１−１〜９１−１０は、それぞれ前段
の１ビットカウンタ９１−０〜９１−９（図示せず）の
出力信号の立下がりに応答してカウントアップ動作を実
行する。１ビットカウンタ９１−０〜９１−１０からカ
ウント値Ｑ０〜Ｑ１０がそれぞれ出力される。次このリ
フレッシュカウンタの動作について簡単に説明する。

【００８５】図７（Ｂ）に示すように、バンク数指定信
号ＢＢＲがＬレベルのときには、３状態インバータバッ
ファ９３が出力ハイインピーダンス状態とされ、１ビッ
トカウンタ９０の出力はバッファ９２を介して１ビット
カウンタ９１−０へ伝達される。この状態においてはリ
フレッシュモード検出信号／ＡＲの立上がり（リフレッ
シュサイクル完了）に応答してリフレッシュバンクアド
レス信号ＢＣが変化し、１ビットカウンタ９１−０の出
力信号Ｑ０は、このリフレッシュバンクアドレス信号Ｂ
Ｃの立下がりに応答してその状態が変化する。したがっ
て、従来と同様、バンクＢＫＡおよびＢＫＢが交互にリ
フレッシュされる。

【００８６】図７（Ｃ）に示すように、バンク数指定信
号ＢＢＲがＨレベルの場合には、３状態バッファ９２が
出力ハイインピーダンス状態とされ、１ビットカウンタ
９０の出力は１ビットカウンタ９１−０へは伝達されな
い。一方、３状態インバータバッファ９３が動作状態と
され、リフレッシュモード検出信号／ＡＲを反転して１
ビットカウンタ９１−０へ伝達する。すなわち、リフレ
ッシュモード検出信号／ＡＲの立上がり（リフレッシュ
サイクル完了）に応答して１ビットカウンタ９１−０の
カウント値Ｑ０がカウントアップ（状態変化）される。
したがって、カウント値Ｑ０〜Ｑ１０からなる２進数
は、このリフレッシュモード検出信号／ＡＲの非活性化
ごとに１増分される。すなわち、各リフレッシュサイク
ル完了時にリフレッシュアドレス信号が１変化する。次
に全体の動作について説明する。

【００８７】図８は、バンクＢＫＡおよびＢＫＢを交互
にリフレッシュするときの内部信号の波形を示す図であ
る。この動作モード時においては、バンク数指定信号Ｂ
ＢＲはＬレベルに設定される。リフレッシュモード検出
信号／ＡＲが立下がると、リフレッシュバンクアドレス
信号ＢＣに従って、まずメモリバンクＢＫＡに対する行
選択系駆動信号／ＲＡＳＡが活性状態のＬレベルとされ
る。このときリフレッシュカウンタの出力Ｑ０〜Ｑ２
（Ｑ３ないしＱ１０も同様に変化するが、図示のサイク
ルにおいては、これらはすべて０であり、変化しないた
め示していない）は、すべて０であり、バンクＢＫＡの
行アドレスＡｄｄが０のメモリセルに対するリフレッシ
ュが実行される。リフレッシュサイクルが完了すると、
リフレッシュモード検出信号／ＡＲが非活性状態のＨレ
ベルとなり、応じてリフレッシュバンクアドレス信号Ｂ
ＣがＨに立上がり、また行選択系駆動信号／ＲＡＳＡが
非活性状態のＨレベルとされる。

【００８８】次いでリフレッシュモード検出信号／ＡＲ
が活性状態のＬレベルとなると、今度はメモリバンクＢ
ＫＢに対する行選択系駆動信号／ＲＡＳＢが活性状態の
Ｌレベルとされる（リフレッシュバンクアドレス信号Ｂ
ＣはＨレベル「１」である）。このときも、リフレッシ
ュカウンタのカウント値Ｑ０〜Ｑ２はまだ変化していな
いため、メモリバンクＢＫＢの行アドレスＡｄｄが０の
メモリセルに対するリフレッシュが実行される。

【００８９】このリフレッシュサイクルが完了すると、
信号／ＡＲの立上がりに応答して、メモリバンクアドレ
ス信号ＢＣがＬレベルに立下がり、応じてリフレッシュ
カウンタのカウント値Ｑ０がＨレベル１に立上がる。

【００９０】次に新しくリフレッシュサイクルが指定さ
れると、バンクＢＫＡの行アドレスＡｄｄが１のメモリ
セルに対するリフレッシュ動作が実行される。次のリフ
レッシュサイクルにおいては、単にリフレッシュバンク
アドレス信号ＢＣが変化するだけであり、同様にメモリ
バンクＢＫＢの行アドレスＡｄｄが１のメモリセルに対
するリフレッシュが実行される。以降メモリバンクＢＫ
ＡおよびＢＫＢが交互にリフレッシュされる。２つのリ
フレッシュサイクルごとにリフレッシュカウンタのカウ
ント値Ｑ０〜Ｑ１０が１増分される。

【００９１】図９は、メモリバンクＢＫＡおよびＢＫＢ
を同時にリフレッシュする際の内部信号の波形を示す図
である。２つのメモリバンクを同時に指定する場合に
は、バンク数指定信号ＢＢＲはＨレベルに指定される。
この状態において、リフレッシュメモリバンクアドレス
信号ＢＣはリフレッシュサイクル完了時にその状態が変
化する。このとき、また図７（Ｃ）に示すように、リフ
レッシュモード検出信号／ＡＲの立上がりに応答してリ
フレッシュカウンタのカウント値Ｑ０の状態が変化す
る。信号ＢＢＲがＨレベルのときには、リフレッシュメ
モリバンクアドレス信号ＢＣは無視されており、メモリ
バンクＢＫＡおよびＢＫＢ両者に対する行選択系駆動信
号／ＲＡＳＡおよび／ＲＡＳＢがともに同時に活性状態
とされる。リフレッシュサイクル完了時にリフレッシュ
カウンタのカウント値Ｑ０〜Ｑ１０の２進数が１増分さ
れるため、各リフレッシュサイクル時ごとにリフレッシ
ュアドレスが１増分されて別の行アドレスに対するリフ
レッシュがメモリバンクＢＫＡおよびＢＫＢに対して同
時に実行される。

【００９２】上述のようにバンク数指定信号ＢＢＲによ
り、リフレッシュバンクアドレス信号の有効／無効を決
定するとともに、リフレッシュアドレスカウンタのカウ
ント動作を変更することにより、容易に所望の数のメモ
リバンクに対しリフレッシュを実行することができる。

【００９３】なお、図８および図９に示す波形図におい
ては、メモリバンクＡおよびメモリバンクＢに対してそ
れぞれ別々にリフレッシュ行アドレス信号ＲＡＤＡおよ
びＲＡＤＢが発生されるように示される。しかしながら
１つのアドレス発生回路から２つのメモリバンクＢＫＡ
およびＢＫＢ両者に対し同時にリフレッシュアドレス信
号が与えられても、メモリバンクＢＫＡおよびＢＫＢに
おいて行選択系回路は対応の行選択系駆動信号／ＲＡＳ
Ａまたは／ＲＡＳＢが活性状態のときにのみ動作するた
め、何ら問題は生じない。

【００９４】［変更例］図１０は、この発明の第２の実
施例の変更例の構成を示す図である。図１０においては
リフレッシュカウンタの構成を示す。図１０において、
リフレッシュカウンタ８２は、リフレッシュモード検出
信号／ＡＲを受ける１ビットカウンタ９５と、バンク数
指定信号ＢＢＲ１の活性化時に１ビットカウンタ９５の
出力を次段の１ビットカウンタ９６−０へ伝達する３状
態バッファ９７と、バンク数指定信号ＢＢＲ２の活性化
時にリフレッシュモード検出信号／ＡＲを反転して次段
の１ビットカウンタ９６−０へ伝達する３状態インバー
タバッファ９８と、１ビットカウンタ９６−０と１ビッ
トカウンタ９６−１の間に設けられる３状態バッファ１
００と、バンク数指定信号ＢＢＲの活性化時に動作し、
リフレッシュモード検出信号／ＡＲを反転して１ビット
カウンタ９６−１の入力部へ伝達する３状態インバータ
バッファ９９と、バッファ１００および９９の出力を受
けるようにカスケード接続される１ビットカウンタ９６
−１〜９６−１０を含む。

【００９５】１ビットカウンタ９６−１〜９６−１０か
らリフレッシュ行アドレス信号Ｑ１〜Ｑ１０が出力され
る。これら１ビットカウンタ９６−０〜９６−１０はそ
の入力に与えられる信号の立下がりに応答してカウンタ
動作を行ないその出力状態を変化させる。３状態バッフ
ァ１００は、バンク数指定信号ＢＢＲ４の非活性化時に
動作状態とされ、バンク数指定信号ＢＢＲ４の活性化時
には出力ハイインピーダンス状態とされる。バンク数指
定信号ＢＢＲ１は、リフレッシュされるメモリバンクの
数が１であることを示し、バンク数指定信号ＢＢＲ２
は、リフレッシュされるメモリバンクの数が２であるこ
とを示し、バンク数指定信号ＢＢＲ４は、リフレッシュ
されるメモリバンクの数が４であることを示す。ビット
ＢＣおよびＱ０がバンクアドレスとして用いられ、ビッ
トＱ１〜Ｑ１０がリフレッシュアドレスとして用いられ
る。次に動作について簡単に説明する。

【００９６】バンク数指定信号ＢＢＲ１が活性状態のと
きには、バッファ９７が動作状態とされ、３状態インバ
ータバッファ９８および９９が出力ハイインピーダンス
状態とされる。このときまた３状態バッファ１００は動
作状態とされ、１ビットカウンタ９６−０の出力信号を
１ビットカウンタ９６−１の入力部へ伝達する。この状
態は、図７（Ｂ）に示す状態と同じであり、バンクアド
レス信号ＢＣがリフレッシュモード検出信号／ＡＲの非
活性化に応答してその状態が変化する。バンクアドレス
信号ＢＣがＬレベルに立下がるごとにカウント値Ｑ０〜
Ｑ１０が増分される。バンクアドレス信号ＢＣおよびカ
ウント値Ｑ０が４つのメモリバンクのうちの１つのメモ
リバンクを特定するために利用される。したがって、後
に説明するように、この２ビットＢＣ，Ｑ０の値はリフ
レッシュサイクルごとに変化し、４つのメモリバンクが
順次指定され、順次指定されたメモリバンクにおいてリ
フレッシュが実行される。４つのメモリバンクが順次す
べて指定されたときに、１ビットカウンタ９０−０の出
力信号がＬレベルに立下がり、応じて１ビットカウンタ
９６−１の出力信号Ｑ１がＨレベルに立上がる。すなわ
ち４つのメモリバンクに対し順番に同じ行アドレスにお
いてリフレッシュが実行される。

【００９７】バンク数指定信号ＢＢＲ２が活性状態のと
きには３状態バッファ９７が出力ハイインピーダンス状
態とされ、また３状態インバータバッファ９９は出力ハ
イインピーダンス状態とされる。３状態インバータバッ
ファ９８がリフレッシュモード検出信号／ＡＲを反転し
て１ビットカウンタ９６−０の入力部へ伝達する。この
とき３状態バッファ１００は動作状態にあり、１ビット
カウンタ９６−０の出力信号を１ビットカウンタ９６−
１の入力部へ伝達する。この状態は、図７（Ｃ）の状態
に対応する。２つのメモリバンクが同時に指定される。
このとき、バンクアドレス信号ＢＣとカウント値ビット
Ｑ０は同じ変化を行なう（図９参照）。したがってこの
２ビットの値の０および１に従って４つのメモリバンク
のうちの２つのメモリバンクを同時に指定することがで
きる。２つのリフレッシュサイクルごとに１ビットカウ
ンタ９６−１の出力信号Ｑ１が変化する。これにより、
２バンク単位でリフレッシュを実行することができる。

【００９８】バンク数指定信号ＢＢＲ４が活性状態のと
きには、バッファ９７、９８および１００はすべて出力
ハイインピーダンス状態とされる。３状態インバータバ
ッファ９９がリフレッシュモード検出信号／ＡＲを反転
して１ビットカウンタ９６−１の入力部へ伝達する。こ
の状態においては、カウント値Ｑ１〜Ｑ１０がリフレッ
シュサイクル完了に応答して１増分される。このバンク
数指定信号ＢＢＲ４の活性化時にはバンクアドレス信号
ＢＣおよびＱ０は無視され、すべてのメモリバンクが同
時に活性状態とされる。これにより、４つのメモリバン
クを同時にリフレッシュすることができる。

【００９９】図１１（Ａ）はこのバンク数指定信号に従
い各メモリバンク（４つ）に対する行選択系活性化信号
を発生するための構成を示す図である。図１１（Ａ）に
おいて、リフレッシュバンク活性化回路８４は、リフレ
ッシュカウンタ８２からの２ビットの信号ＢＣおよびＱ
０を一時的に格納するレジスタ（これは特に設けられな
くてもよい）１０１と、バンク数指定信号発生回路８０
からのバンク数指定信号ＢＢＲ（ＢＢＲ１、ＢＢＲ２、
およびＢＢＲ４）とレジスタ１０１からの２ビットの信
号ＢＣおよびＱ０に従って各メモリバンクＢＫＡ〜ＢＫ
Ｄに対するリフレッシュ行選択系活性化信号／ＲＡＳＡ
Ｒ、／ＲＡＳＢＲ、／ＲＡＳＣＲ、および／ＲＡＳＤＲ
を出力するデコード回路１０２を含む。

【０１００】図１１（Ｂ）は図１１（Ａ）に示すデコー
ド回路１０２の論理を一覧にして示す図である。図１１
（Ｂ）において、デコード回路１０２は、１ビットの信
号ＢＣおよびＱ０が（０，０）、（１，０）、（０，
１）、および（１，１）に従ってそれぞれメモリバンク
ＢＫＡ、メモリバンクＢＫＢ、メモリバンクＢＫＣ、お
よびメモリバンクＢＫＤを活性状態とする。

【０１０１】バンク数指定信号ＢＢＲ２が活性状態のと
き、デコード回路１０２は、２ビットのうちの信号（Ｂ
Ｃ，Ｑ０）の（０，０）および（１，１）にそれぞれ対
応してメモリバンクＢＫＡ，ＢＫＢおよびメモリバンク
ＢＫＣ，ＢＫＤをそれぞれ活性状態とする。

【０１０２】バンク数指定信号ＢＢＲ４が活性状態のと
きには、デコード回路１０２は、メモリバンクＢＫＡ，
ＢＫＢ，ＢＫＣ，およびＢＫＤをすべて活性状態とす
る。

【０１０３】図１２は、図１１に示すデコード回路１０
２の構成を概略的に示す図である。図１２（Ａ）におい
て、デコード回路１０２は、レジスタ１０１からの２ビ
ットの信号ＢＣおよびＱ０をデコードし、出力信号線１
２０ａおよび１２０ｂの一方を選択状態（Ｈレベル）と
するデコーダ１１０と、レジスタ１２０からの２ビット
信号ＢＣおよびＱ０をデコードし、４本の出力信号線１
２２ａ〜１２２ｄのうちの１本を選択状態（Ｈレベル）
とするデコーダ１１２と、電源電圧ＶＣＣ（Ｈレベル）
を伝達する信号線１２４と、メモリバンクＢＫＡ〜ＢＫ
Ｄそれぞれに対応して設けられ、バンク数指定信号ＢＢ
Ｒに従ってデコーダ１１０の出力とデコーダ１１２の出
力と電源電圧発生部１１１の出力のいずれかを選択する
セレクタ１１４ａ，１１４ｂ，１１４ｃ，１１４ｄと、
セレクタ１１４ａ〜１１４ｄそれぞれに対応して設けら
れ、リフレッシュモード検出信号ＡＲの活性化時（Ｈレ
ベル）のときに対応のセレクタ１１４ａ〜１１４ｄの出
力を反転して対応のメモリバンクに対するリフレッシュ
行選択系活性化信号／ＲＡＳＡＲ、／ＲＡＳＢＲ、／Ｒ
ＡＳＣＲ、および／ＲＡＳＤＲをそれぞれ発生するＮＡ
ＮＤゲート１１６ａ、１１６ｂ、１１６ｃ、および１１
６ｄを含む。

【０１０４】セレクタ１１４ａは、信号線１２０ａ、１
２２ａ、および１２４上の信号を受ける。セレクタ１１
４ｂは、信号線１２０ａ、１２２ｂおよび１２４上の信
号を受ける。セレクタ１１４ｃは、信号線１２０ｂ、１
２２ｃ、および１２４上の信号を受ける。セレクタ１１
４ｄは、信号線１２０ｂ、１２０ｄ、および１２４上の
信号を受ける。セレクタ１１４ａ〜１１４ｄは、この３
ビットのバンク数指定信号ＢＢＲ（ＢＢＲ１〜ＢＢＲ
４）に従って３本の対応の信号線４５上の信号電位のう
ちのいずれかを選択して出力する。

【０１０５】図１２（Ｂ）はセレクタ１１４ａ〜１１４
ｄの構成を概略的に示す図である。図１２（Ｂ）におい
ては、１つのセレクタの構成のみを代表的に示す。セレ
クタ１１４ａ〜１１４ｄはそれぞれ同じ構成を備える。

【０１０６】図１２（Ｂ）において、セレクタ１１４
（１１４ａ〜１１４ｄ）は、信号線１２２（１２２ａ〜
１２２ｄのいずれか）とバンク数指定信号ＢＢＲ１を受
けるＡＮＤゲート１３２ａと、信号線１２０（１２０ａ
または１２０ｂ）上の信号とバンク数指定信号ＢＢＲ２
を受けるＡＮＤゲート１３２ｂと、信号線１２４上の信
号とバンク数指定信号ＢＢＲ４を受けるＡＮＤ回路１３
２ｃを含む。これらのＡＮＤゲート１３２ａ〜１３２ｃ
の出力信号は出力信号線１３５にワイヤードＯＲ接続さ
れる。次に動作について簡単に説明する。

【０１０７】図１２（Ａ）に示すデコーダ１１０は、２
つのメモリバンクを同時に指定する。デコーダ１１２
は、４つのメモリバンクのうちの１つを指定する。電源
電圧発生部１１１は、４つのメモリバンクを同時に指定
する信号を発生する。セレクタ１１４ａ〜１１４ｄは、
バンク数指定信号に従って、３本の入力信号線のうちの
１つを選択する。バンク数指定信号ＢＢＲ１が活性状態
のＨレベルのとき、ＡＮＤゲート１３２ｂおよび１３２
ｃの出力信号はＬレベルとなる（バンク数指定信号ＢＢ
Ｒ１、ＢＢＲ２、およびＢＢＲ４が同時にＨレベルとな
ることはなく常に１つのみが活性状態のＨレベルとされ
る）。したがってこの場合には、デコーダ１１２の出力
信号線１２２ａ〜１２２ｄの信号電位に従ってセレクタ
１１４ａ〜１１４ｄのいずれかの出力信号がＨレベルと
される。リフレッシュモード検出信号ＡＲが活性状態の
Ｈレベルとされると、選択状態とされたセレクタ１１４
ａ〜１１４ｄに対応するＮＡＮＤゲート１１６ａ〜１１
６ｄの出力信号のみがＬレベルとされる。これにより１
つのメモリバンクのみが活性状態とされる。

【０１０８】バンク数指定信号ＢＢＲ２が活性状態のＨ
レベルとされたときには、ＡＮＤ回路１３２ａおよび１
３２ｃは出力信号がＬレベルとされる。その場合には、
デコーダ１１０の出力信号に従って２つのメモリバンク
が同時に選択状態とされる。

【０１０９】バンク数指定信号ＢＢＲ４が選択状態とさ
れたときには、信号線１２４上の電位はＨレベルであ
り、セレクタ１１４ａ〜１１４ｄの出力信号はすべてＨ
レベルとされる。したがってリフレッシュモード検出信
号ＡＲが活性状態のＨレベルとなると、４つのメモリバ
ンクＢＫＡ〜ＢＫＤに対するリフレッシュ行選択系活性
化信号／ＲＡＳＡＲ〜／ＲＡＳＤＲがすべて活性状態の
Ｌレベルとされる。

【０１１０】なお、図１２（Ｂ）に応じてセレクタ１１
４の構成として、単にバンク数指定信号ＢＢＲ１、ＢＢ
Ｒ２、およびＢＢＲ４に対して対応の信号線を出力信号
線１３５へ伝達するトランスファーゲート（またはトラ
ンスミッションゲート）が利用されてもよい。

【０１１１】以上のように、この発明の第２の実施例に
従えば、リフレッシュを受けるメモリバンクの数を任意
の数に設定することができ、ＳＤＲＡＭの動作状況に応
じてリフレッシュを受けるメモリバンクの数を設定する
ことができ、ＳＤＲＡＭの動作状況に柔軟に対応するリ
フレッシュ方式を実現することができる。

【０１１２】

【発明の効果】請求項１に係る発明に従えば、リフレッ
シュモードが指定されたとき複数のメモリバンクをすべ
て同時にリフレッシュを実行するように構成したため、
すべてのメモリセルをリフレッシュするために必要とさ
れる時間を大幅に低減することができ、リフレッシュ間
隔を短くする必要がなく、外部処理装置のウェイトサイ
クル数が低減され、システム性能を改善することができ
る。

【０１１３】請求項２に係る発明に従えば、複数のメモ
リバンクのうち、２以上の所定数のメモリバンクを同時
にリフレッシュするように構成したため、リフレッシュ
時における消費電流を大幅に増加させることなくすべて
のメモリセルがリフレッシュされるのに必要とされる時
間を低減することができる。

【０１１４】請求項３に係る発明に従えば、リフレッシ
ュを受けるメモリバンクの数を１個バンク数指定信号に
従って設定することができるように構成したため、ＳＤ
ＲＡＭの動作状況（使用状況）および適用分野に応じて
最適なリフレッシュを受けるメモリバンクの数を設定す
ることができ、動作環境に応じて最適なリフレッシュを
受けるメモリバンクの数を設定することができる。

【０１１５】請求項４に係る発明に従えば、リフレッシ
ュを受けるメモリバンクの数が１または２以上の所定数
のいずれかに設定するように構成したため、ＳＤＲＡＭ
の動作環境において柔軟に対応してリフレッシュを受け
るメモリバンクの数を最適な数に設定することができ
る。

【０１１６】請求項５に係る発明に従えば、リフレッシ
ュをされるメモリバンクの数が、１個、２以上の所定数
およびすべてのいずれかに設定することができるため、
より柔軟にＳＤＲＡＭの動作環境（使用状況）に応じて
必要な数のメモリバンクのリフレッシュを実行すること
ができ、動作環境（使用状況）に応じたリフレッシュ構
成を柔軟に構築することができる。

【図面の簡単な説明】

【図１】 この発明の第１の実施例である同期型半導体
記憶装置の要部の構成を示す図である。

【図２】 図１に示すリフレッシュカウンタの構成およ
び動作波形を示す図である。

【図３】 図１に示すアドレス発生回路の構成を概略的
に示す図である。

【図４】 この発明の第１の実施例である同期型半導体
記憶装置の動作を示す信号波形図である。

【図５】 この発明の第２の実施例である同期型半導体
記憶装置の要部の構成を概略的に示す図である。

【図６】 図５に示すリフレッシュバンク活性化回路の
構成を具体的に示す図である。

【図７】 図５に示すリフレッシュカウンタの構成およ
び動作態様を概略的に示す図である。

【図８】 この発明の第２の実施例である同期型半導体
記憶装置におけるメモリバンクを交互にリフレッシュす
る際の動作を示す信号波形図である。

【図９】 この発明の第２の実施例である同期型半導体
記憶装置においてメモリバンクを同時にリフレッシュす
る際の動作波形を示す図である。

【図１０】 この発明の第２の実施例の変更例で用いら
れるリフレッシュカウンタの構成を示す図である。

【図１１】 この発明の第２の実施例の変更例において
用いられるリフレッシュバンク活性化回路の構成および
その論理を示す図である。

【図１２】 図１１に示すデコード回路の構成を示す図
である。

【図１３】 従来の同期型半導体記憶装置の全体の構成
を概略的に示す図である。

【図１４】 従来の同期型半導体記憶装置における行選
択系活性化信号発生部の構成を概略的に示す図である。

【図１５】 従来の同期型半導体記憶装置に含まれるメ
モリセルの構成を概略的に示す図である。

【図１６】 従来の同期型半導体記憶装置におけるリフ
レッシュおよびノーマルモードにおける行選択系の構成
を概略的に示す図である。

【図１７】 従来の同期型半導体記憶装置におけるリフ
レッシュ制御回路の構成を概略的に示す図である。

【図１８】 図１７に示すリフレッシュアドレスカウン
タの構成および動作を概略的に示す図である。

【図１９】 図１７に示すリフレッシュバンク活性回路
の構成を概略的に示す図である。

【図２０】 図１６に示すアドレス発生回路の構成を概
略的に示す図である。

【図２１】 図２０に示すアドレス発生器の構成の一例
を示す図である。

【図２２】 従来の同期型半導体記憶装置におけるリフ
レッシュモード時における動作を示す信号波形図であ
る。

【符号の説明】 ２ａ，２ｂ Ｘバッファ、３ａ，３ｂ Ｘデコーダ、６
ａａ，６ｂｂ センスアンプ回路、８ バンク制御回
路、１１ アクティブモード検出回路、１２ バンク検
出回路、１３ バンク活性化回路、３０ リフレッシュ
モード検出回路、６０ａ，６０ｂ 行選択系回路、６１
アドレス発生回路、６２ リフレッシュカウンタ、６
４ リフレッシュバンク活性化回路、６６ａ，６６ｂ
ゲート回路、８５ リフレッシュバンク数指定信号発生
回路、８２ リフレッシュカウンタ、８４ リフレッシ
ュバンク活性化回路、１０２ デコーダ回路。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 外部から与えられる所定のパルス幅およ
   び周期を有する外部クロック信号に同期して、外部制御
   信号および外部アドレス信号を含む外部信号を取込む同
   期型半導体記憶装置であって、 各々が、行列状に配列される複数のメモリセルを有する
   メモリアレイと、前記メモリアレイのアドレス信号が指
   定する行の選択に関連する動作を行なう行選択系回路と
   を少なくとも含む複数のメモリバンクと、 前記外部制御信号と前記外部アドレス信号とに従って、
   前記外部アドレス信号に含まれるバンクアドレス信号が
   指定するメモリバンクの行選択系回路へ前記バンクアド
   レス信号以外の外部アドレス信号から生成された内部ア
   ドレス信号を与えかつ該指定されたメモリバンクの行選
   択系回路を活性化するバンク活性制御手段と、 リフレッシュモードを指定する前記外部制御信号に応答
   して、リフレッシュされるべきメモリセルを指定するリ
   フレッシュアドレスを発生して前記複数のメモリバンク
   の行選択系回路へ与えかつ前記複数のメモリバンクの行
   選択系回路をすべて活性化するリフレッシュ制御手段と
   を備える、同期型半導体記憶装置。
2. 【請求項２】 各々が、行列状に配列される複数のメモ
   リセルを有するメモリアレイと、前記メモリアレイのア
   ドレス信号が指定する行の選択に関連する動作を行なう
   行選択系回路とを少なくとも含む複数のメモリバンク
   と、 所定のパルス幅および周期を有する外部クロック信号に
   同期して取込まれたアクセス要求信号、バンクアドレス
   信号およびアドレス信号に従って、前記バンクアドレス
   信号が指定するメモリバンクの行選択系回路を活性化し
   かつ前記アドレス信号に対応する内部アドレス信号を該
   指定されたメモリバンクの行選択系回路へ与えるバンク
   活性制御手段と、 前記外部クロック信号に同期して取込まれたリフレッシ
   ュ指示信号に応答して、リフレッシュされるべきメモリ
   セルを指定するリフレッシュアドレス信号を発生して前
   記複数のメモリバンクのうちの２以上の所定数のメモリ
   バンクの行選択系回路へ与えかつ前記２以上の所定数の
   メモリバンクの行選択系回路を同時に活性化するリフレ
   ッシュ制御手段とを備える、同期型半導体記憶装置。
3. 【請求項３】 外部から与えられる所定のパルス幅およ
   び周期を有する外部クロック信号に同期して、外部制御
   信号および外部アドレス信号を含む外部信号を取込む同
   期型半導体記憶装置であって、 各々が、行列状に配列される複数のメモリセルを有する
   メモリアレイと、前記メモリアレイのアドレス信号が指
   定する行の選択に関連する動作を行なう行選択系回路と
   を少なくとも含む複数のメモリバンクと、 前記外部制御信号と前記外部アドレス信号とに従って、
   前記外部アドレス信号に含まれるバンクアドレス信号が
   指定するメモリバンクの行選択系回路へ前記バンクアド
   レス信号以外の外部アドレス信号以外から生成された内
   部アドレス信号を与えかつ該指定されたメモリバンクの
   行選択系回路を活性化するバンク活性制御手段と、 リフレッシュモードを指定する前記外部制御信号とリフ
   レッシュされるべきバンク数を指定するリフレッシュバ
   ンク数指定信号とに応答して、前記複数のメモリバンク
   のうち、前記リフレッシュバンク数指定信号が示す数の
   メモリバンクの行選択系回路へ、リフレッシュされるべ
   きメモリセルを指定するリフレッシュアドレス信号を与
   えかつ該行選択系回路を活性化するリフレッシュ活性化
   手段とを備え、前記リフレッシュ活性化手段は、前記メ
   モリバンク数指定信号に従って、リフレッシュされるべ
   きメモリバンクを指定するリフレッシュバンクアドレス
   を発生するリフレッシュバンクアドレス発生手段を含
   む、同期型半導体記憶装置。
4. 【請求項４】 前記リフレッシュバンクアドレス発生手
   段は、 前記複数のメモリバンクのうち１つのメモリバンクを指
   定する第１のリフレッシュバンクアドレス信号を発生す
   る手段と、 前記複数のメモリバンクのうち２以上の所定数のメモリ
   バンクを同時に指定する第２のリフレッシュバンクアド
   レス信号を発生する手段と、 前記リフレッシュバンク数指定信号に従って、前記第１
   のリフレッシュバンクアドレス信号と前記第２のリフレ
   ッシュバンクアドレス信号の一方を選択する選択手段
   と、 前記選択手段により選択されたリフレッシュバンクアド
   レス信号に従って該アドレス指定されたメモリバンクの
   行選択系回路を活性化する手段とを含む、請求項３記載
   の同期型半導体記憶装置。
5. 【請求項５】 前記第２のリフレッシュバンクアドレス
   信号発生手段は、前記複数のメモリバンクのうち前記複
   数よりも少ない数のメモリバンクを同時に指定する第３
   のリフレッシュバンクアドレス信号を発生する手段と、 前記複数のメモリバンクすべてを同時に指定する第４の
   リフレッシュバンクアドレス信号を発生する手段とを備
   え、 前記選択手段は、前記リフレッシュバンク数指定信号に
   従って前記第３および第４のリフレッシュバンクアドレ
   ス信号の一方を選択する手段を含む、請求項４記載の同
   期型半導体記憶装置。