JP2007310960A - 半導体メモリ - Google Patents

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Abstract

【課題】 半導体メモリのアクセス効率を向上する。
【解決手段】 コア制御回路は、リフレッシュ要求生成回路からの内部リフレッシュ要求と外部リフレッシュ要求とに応答して、リフレッシュ動作を実行するためにメモリコアに動作制御信号を出力する。コア制御回路は、外部リフレッシュ要求に応答してリフレッシュ動作が実行されるメモリセルの数を、内部リフレッシュ要求に応答してリフレッシュ動作が実行されるメモリセルの数より多く設定する。１回の外部リフレッシュ要求に応答してリフレッシュ動作を実行するメモリセルの数を相対的に増やすことで、全てのメモリセルをリフレッシュさせるために必要な外部リフレッシュ要求の回数を減らすことができる。したがって、外部リフレッシュ要求を半導体メモリに供給する頻度を下げることができ、アクセス効率を向上できる。
【選択図】 図１

Description

本発明は、ＤＲＡＭのメモリセルを有し、ＳＲＡＭのインタフェースを有する半導体メモリに関する。
擬似ＳＲＡＭは、ＤＲＡＭのメモリセル（ダイナミックメモリセル）を有し、メモリセルのリフレッシュ動作を内部で自動的に実行することでＳＲＡＭとして動作する。擬似ＳＲＡＭは、読み出し動作および書き込み動作が実行されていない期間に、コントローラに認識されることなくリフレッシュ動作を実行する。リフレッシュ動作を挿入するために、例えば、読み出しコマンドの最小供給間隔である読み出しサイクル時間は、読み出し動作時間にリフレッシュ動作時間を加えた値に設定される。さらに、リフレッシュ動作を読み出し動作より優先して実行するために、読み出しコマンドが供給されてから読み出しデータが出力されるまでの読み出しアクセス時間は、リフレッシュ動作時間を含んでいる。書き込み動作も同様である。このように、従来の擬似ＳＲＡＭでは、読み出しサイクル時間および書き込みサイクル時間は長くなり、データ転送レートは下がる。
一方、データ転送レートを向上するために、擬似ＳＲＡＭの内部でリフレッシュ要求が生じたときにリフレッシュ要求を外部に出力する手法が提案されている（例えば、特許文献１参照）。この手法では、擬似ＳＲＡＭをアクセスするコントローラは、擬似ＳＲＡＭからの内部リフレッシュ要求に応答して、外部リフレッシュ要求を擬似ＳＲＡＭに供給する。擬似ＳＲＡＭは、外部リフレッシュ要求に応答してリフレッシュ動作を実行する。外部リフレッシュ要求は、外部アクセス要求の１つである。このため、外部リフレッシュ要求に応答するリフレッシュ動作は、読み出し動作や書き込み動作と競合することはない。したがって、読み出し動作サイクルにリフレッシュ動作時間を含める必要がなくなる。
特開２００５−３３２５３８号公報
しかしながら、擬似ＳＲＡＭからの内部リフレッシュ要求に応答してコントローラが外部リフレッシュ要求を出力する場合、例えば、コントローラは、連続する読み出し動作を実行中に外部リフレッシュ要求を割り込ませる必要がある。コントローラが意図しないタイミングで読み出し動作を中断することで、アクセス効率は低下する。
本発明の目的は、外部リフレッシュ要求を受け付け可能な擬似ＳＲＡＭのアクセス効率を向上することである。
本発明の半導体メモリでは、コア制御回路は、リフレッシュ要求生成回路からの内部リフレッシュ要求と、外部リフレッシュ入力回路を介して半導体メモリの外部から供給される外部リフレッシュ要求とに応答して、リフレッシュ動作を実行するためにメモリコアに動作制御信号を出力する。コア制御回路は、外部リフレッシュ要求に応答してリフレッシュ動作が実行されるメモリセルの数を、内部リフレッシュ要求に応答してリフレッシュ動作が実行されるメモリセルの数より多く設定する。１回の外部リフレッシュ要求に応答してリフレッシュ動作を実行するメモリセルの数を相対的に増やすことで、全てのメモリセルをリフレッシュさせるために必要な外部リフレッシュ要求の回数を減らすことができる。したがって、外部リフレッシュ要求を半導体メモリに供給する頻度を下げることができ、アクセス効率を向上できる。
本発明では、外部リフレッシュ要求を受け付け可能な擬似ＳＲＡＭのアクセス効率を向上できる。
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。先頭に”／”の付いている信号は、負論理を示している。末尾に”Ｚ”の付いている信号は、正論理を示している。図中の二重丸は、外部端子を示している。
図１は、本発明の第１の実施形態を示している。半導体メモリＭＥＭは、例えば、外部クロックＣＬＫに同期して動作するクロック同期式のＦＣＲＡＭ（Fast Cycle RAM）である。ＦＣＲＡＭは、ＤＲＡＭのメモリセルを有し、ＳＲＡＭのインタフェースを有する擬似ＳＲＡＭである。メモリＭＥＭは、コマンドデコーダ１０、動作制御回路１２、リフレッシュタイマ１４（リフレッシュ要求生成回路）、リフレッシュ制御回路１６、アドレスバッファ１８、リフレッシュアドレス生成回路２０、アドレススイッチ回路２２、２４、バンク制御回路２６、２８、タイミング調整回路３０、データ入出力バッファ３２およびバンクＢＫ０、ＢＫ１を有している。バンクＢＫ０、ＢＫ１は、メモリセルおよびメモリセルにデータを入出力するための回路を有するメモリコアである。バンクＢＫ０−１の詳細は、後述する図４で説明する。ＦＣＲＡＭは、クロックＣＬＫをクロック端子で受け、受けたクロックＣＬＫを図示しないクロックバッファを介して各回路ブロックに供給する。
コマンドデコーダ１０は、チップイネーブル信号／ＣＥ、アドレスバリッド信号／ＡＤＶ、ライトイネーブル信号／ＷＥおよびオートリフレッシュ信号／ＲＦの論理レベルに応じて認識したコマンドを、バンクＢＫ０−１のアクセス動作を実行するためのアクセスコマンドＣＭＤとして出力する。以降の説明では、例えば、チップイネーブル信号／ＣＥを／ＣＥ信号、ライトイネーブル信号／ＷＥを／ＷＥ信号のように略す場合がある。アクセスコマンドＣＭＤとして、読み出しコマンドＲＤ、書き込みコマンドＷＲおよびオートリフレッシュコマンドＡＲＥＦ等がある。動作コマンドの詳細は、後述する図５で説明する。
チップイネーブル端子／ＣＥ、アドレスバリッド端子／ＡＤＶ、ライトイネーブル端子／ＷＥおよびオートリフレッシュ端子／ＲＦは、読み出しコマンド、書き込みコマンドおよびオートリフレッシュコマンド（外部リフレッシュ要求）を受けるコマンド端子として機能する。すなわち、コマンドデコーダ１０は、外部リフレッシュ要求を受ける外部リフレッシュ入力回路としても動作する。また、コマンドデコーダ１０は、セルフリフレッシュモード（内部リフレッシュモード）中に、セルフリフレッシュモード信号ＳＭＤＺを活性化し、オートリフレッシュモード（外部リフレッシュモード）中に、セルフリフレッシュモード信号ＳＭＤＺを非活性化する。コマンドデコーダ１０は、セルフリフレッシュモード中にオートリフレッシュコマンドＡＲＥＦを受けたときに、オートリフレッシュコマンドＡＲＥＦに応答して、動作モードをセルフリフレッシュモードからオートリフレッシュモードに切り替えるモード切り替え回路としても機能する。セルフリフレッシュモードおよびオートリフレッシュモードの詳細は、後述する図６で説明する。
動作制御回路１２は、読み出しコマンドＲＤおよび書き込みコマンドＷＲに応答してバンクＢＫ０−１を読み出し動作および書き込み動作を実行するための基本タイミング信号である読み書き信号ＲＷＺを出力する。動作制御回路１２は、読み出しコマンドＲＤおよ
び書き込みコマンドＷＲと、セルフリフレッシュ要求ＳＲＥＦとの優先順を決めるための図示しないアービタを有している。例えば、動作制御回路１２は、読み出しコマンドＲＤとセルフリフレッシュ要求ＳＲＥＦを同時に受けたときに、セルフリフレッシュ要求ＳＲＥＦを優先させる。セルフリフレッシュ要求ＳＲＥＦに応答するリフレッシュ動作が完了するまで読み出しコマンドＲＤは一時的に保持され、読み書き信号ＲＷＺの出力は禁止される。なお、複数の読み出しコマンドＲＤまたは書き込みコマンドＷＲが連続して供給され、あるいは、バースト読み出し動作やバースト書き込み動作が実行され、セルフリフレッシュ要求ＳＲＥＦに応答するリフレッシュ動作が実行できない場合がある。このような場合、後述する図２で説明するように、セルフリフレッシュ要求ＳＲＥＦは、リフレッシュ制御回路１６により一時的に保持される。
リフレッシュタイマ１４は、セルフリフレッシュ要求ＳＲＥＦ（内部リフレッシュ要求）を所定の周期で生成する発振器を有している。リフレッシュ制御回路１６は、オートリフレッシュモード中に、セルフリフレッシュ要求ＳＲＥＦをマスクし、オートリフレッシュコマンドＡＲＥＦに応答してリフレッシュ開始信号ＲＥＦＳＺを出力する。また、リフレッシュ制御回路１６は、セルフリフレッシュモード中に、セルフリフレッシュ要求ＳＲＥＦに応答してリフレッシュ開始信号ＲＥＦＳＺを出力する。リフレッシュ制御回路１６の詳細は、後述する図２で説明する。
アドレスバッファ１８は、アドレスＡＤ０−２２を受け、受けたアドレスをコラムアドレスＣＡＤ０−７（ＡＤ０−７）、ロウアドレスＲＡＤ９−２２（ＡＤ９−２２）およびバンクアドレスＢＡＤ８（ＡＤ８）として出力する。コラムアドレスＣＡＤ０−７は、ビット線ＢＬ、／ＢＬを選択するために供給される。ロウアドレスＲＡＤ９−２２は、ワード線ＷＬを選択するために供給される。バンクアドレスＢＡＤ８は、バンクＢＫ０−１を選択するために供給される。この実施形態のＦＣＲＡＭは、コラムアドレスＣＡＤ０−７、ロウアドレスＲＡＤ９−２２およびバンクアドレスＢＡＤ８を、互いに異なるアドレス端子ＡＤで一度に受けるアドレスノンマルチプレクスタイプの半導体メモリである。
リフレッシュアドレス生成回路２０は、バンクＢＫ０−１がリフレッシュ動作を実行中に、後述するセンスアンプＳＡを動作させるためのセンスアンプ活性化信号ＬＥ０Ｚ、ＬＥ１Ｚに同期してリフレッシュバンクアドレスＲＢＡＤ８およびリフレッシュロウアドレスＲＲＡＤ９−２２を順次生成する。すなわち、リフレッシュロウアドレスＲＲＡＤ９−２２およびリフレッシュバンクアドレスＲＢＡＤ８は、バンクＢＫ０−１のいずれかがリフレッシュ動作を実行する毎に順次更新される。リフレッシュ信号ＲＥＦＺは、リフレッシュ動作中にバンクＢＫ０−１により活性化される信号をＯＲ論理した信号である。リフレッシュバンクアドレスＲＢＡＤ８は、リフレッシュ動作を実行するバンクＢＫ０−１を選択するための内部アドレスである。リフレッシュロウアドレスＲＲＡＤ９−２２は、各バンクＢＫ０−１のワード線ＷＬを選択するためのアドレスである。リフレッシュアドレス生成回路２０の詳細は、後述する図３で説明する。
アドレススイッチ回路２２は、リフレッシュ開始信号ＲＥＦＳＺおよびリフレッシュ信号ＲＥＦＺがともに非活性化しているときにバンクアドレスＢＡＤ８を内部バンクアドレスＩＢＡＤ８として出力し、リフレッシュ開始信号ＲＥＦＳＺまたはリフレッシュ信号ＲＥＦＺの活性化中にリフレッシュバンクアドレスＲＢＡＤ８を内部バンクアドレスＩＢＡＤ８として出力する。アドレススイッチ２４は、リフレッシュ開始信号ＲＥＦＳＺおよびリフレッシュ信号ＲＥＦＺがともに非活性化しているときにロウアドレスＲＡＤ９−２２を内部ロウアドレスＩＲＡＤ９−２２として出力し、リフレッシュ開始信号ＲＥＦＳＺまたはリフレッシュ信号ＲＥＦＺの活性化中にリフレッシュロウアドレスＲＲＡＤ９−２２を内部ロウアドレスＩＲＡＤ９−２２として出力する。これにより、読み出し動作および書き込み動作は、アドレス端子ＡＤで受ける外部アドレスＡＤに応じて実行され、セルフ
リフレッシュ動作およびオートリフレッシュ動作は、リフレッシュアドレス生成回路２０により生成される内部アドレスＲＲＡＤ９−２２、ＲＢＡＤ８に応じて実行される。
バンク制御回路２６（第１バンク制御回路）は、バンクＢＫ１のアクセスを制御するために、内部バンクアドレスＩＢＡＤ８が高論理レベルのときに読み書き信号ＲＷＺまたはリフレッシュ開始信号ＲＥＦＳＺに同期して動作制御信号ＣＮＴ１を出力する。バンク制御回路２８（第２バンク制御回路）は、バンクＢＫ０のアクセスを制御するために、内部バンクアドレスＩＢＡＤ８が低論理レベルのときに読み書き信号ＲＷＺ、リフレッシュ開始信号ＲＥＦＳＺまたはタイミング信号ＢＫ０ＡＣＴＺに同期して動作制御信号ＣＮＴ０を出力する。
各動作制御信号ＣＮＴ０−１は、後述する図４に示すように、ワード線ＷＬの活性化タイミングを決めるワード線活性化信号ＷＬ０Ｚ、ＷＬ１Ｚ、センスアンプＳＡの活性化タイミングを決めるセンスアンプ活性化信号ＬＥ０Ｚ、ＬＥ１Ｚ、コラムスイッチＣＳＷのオンタイミングを決めるコラム選択信号ＣＬ０Ｚ、ＣＬ１Ｚおよびビット線ＢＬ、／ＢＬのプリチャージタイミングを決めるビット線リセット信号ＢＲＳ０Ｚ、ＢＲＳ１Ｚを含む。動作制御信号ＣＮＴ０−１の出力タイミングは、読み出し動作、書き込み動作およびリフレッシュ動作で同じにしてもよく、互いに変えてもよい。
タイミング調整回路３０は、オートリフレッシュモード中（ＳＭＤＺ信号＝低論理レベル）に、バンク制御回路２６から出力されるセンスアンプ活性化信号ＬＥ１Ｚをタイミング信号ＢＫ０ＡＣＴＺとしてバンク制御回路２８に出力する。タイミング調整回路３０は、セルフリフレッシュモード中（ＳＭＤＺ信号＝高論理レベル）に、バンク制御回路２６から出力されるセンスアンプ活性化信号ＬＥ１Ｚに対応するタイミング信号ＢＫ０ＡＣＴＺのバンク制御回路２８への出力を停止する。タイミング調整回路３０の動作により、オートリフレッシュモード中にバンクＢＫ１にリフレッシュ動作が実行されるときに、バンクＢＫ１のセンスアンプＳＡが活性化されるタイミングに同期してバンクＢＫ０のリフレッシュ動作が開始される。これにより、オートリフレッシュ動作は、リフレッシュバンクアドレスＲＢＡＤ８がバンクＢＫ０を示すときを除き、１回のオートリフレッシュコマンドＡＲＥＦ毎にバンクＢＫ１、ＢＫ０で実行される。セルフリフレッシュ動作は、１回のセルフリフレッシュ要求ＳＲＥＦ毎にバンクＢＫ０−１のいずれかで実行される。このため、オートリフレッシュ動作によりリフレッシュされるメモリセルの数は、セルフリフレッシュ動作によりリフレッシュされるメモリセルの数の２倍になる。
バンク制御回路２６、２８およびタイミング調整回路３０は、セルフリフレッシュ要求ＳＲＥＦおよびオートリフレッシュコマンドＡＲＥＦに応答して動作制御信号ＣＮＴ０−１をバンクＢＫ０−１に出力するコア制御回路として動作する。換言すれば、コア制御回路は、セルフリフレッシュ要求ＳＲＥＦに応答してバンクＢＫ０−１のいずれかに動作制御信号ＣＮＴを出力し、オートリフレッシュコマンドＡＲＥＦに応答してバンクＢＫ０、あるいはバンクＢＫ０−１の両方に動作制御信号ＣＮＴを出力する。また、コア制御回路は、上述したように、オートリフレッシュコマンドＡＲＥＦに応答してリフレッシュ動作が実行されるメモリセルＭＣの数を、セルフリフレッシュ要求ＳＲＥＦに応答してリフレッシュ動作が実行されるメモリセルＭＣの数の２倍に設定する。リフレッシュ動作の詳細は、後述する図６および図７で説明する。
データ入出力バッファ３２は、書き込みデータをデータ端子ＤＱを介して受信し、受信したデータをデータバスＤＢに出力する。また、データ入出力バッファ３２は、メモリセルＭＣからの読み出しデータをデータバスＤＢを介して受信し、受信したデータをデータ端子ＤＱに出力する。
この実施形態では、読み出しコマンドの最小供給間隔の仕様である読み出しサイクル時間（外部アクセスサイクル時間）は、各バンクＢＫ０−１の１回の読み出し動作時間より長く設定されている。同様に、書き込みコマンドの最小供給間隔の仕様である書き込みサイクル時間（外部アクセスサイクル時間）は、各バンクＢＫ０−１の１回の書き込み動作時間より長く設定されている。すなわち、外部アクセスサイクル時間は、バンクＢＫ０−１の読み出し動作時間（書き込み動作時間）に余裕時間を加えた値に等しい。読み出しサイクル時間および書き込みサイクル時間は、互いに同じであり、読み出し動作時間および書き込み動作時間は、互いに同じである。各バンクＢＫ０−１の実際のリフレッシュ動作時間は、読み出し動作時間および書き込み動作時間のほぼ半分の時間である。
セルフリフレッシュ要求ＳＲＥＦと読み出しコマンドまたは書き込みコマンドが競合するとき、セルフリフレッシュ動作は、上記余裕時間を用いて実行される。具体的には、例えば、読み出しサイクル時間は、読み出し動作時間の１．５倍であり、書き込みサイクル時間は、書き込み動作時間の１．５倍である。このとき、余裕時間は、読み出し動作時間（書き込み動作時間）の０．５倍である。これにより、例えば、リフレッシュ動作が読み出し動作より優先して実行される場合にも、０．５倍の余裕時間を含んだ１回の読み出しサイクルを実行することで、１回のセルフリフレッシュ動作を実行する時間を確保できる。換言すれば、リフレッシュ動作を優先したことによる読み出しコマンドＲＤに対する読み出し動作の遅れを１回の読み出しサイクル時間内に隠すことができる。
なお、オートリフレッシュコマンドＡＲＥＦのみに応答してリフレッシュ動作が実行されるオートリフレッシュモード中、リフレッシュ動作の挿入タイミングは、コントローラにより制御される。このため、読み出しサイクル時間および書き込みサイクル時間は、上記余裕時間を含む必要はない。すなわち、読み出しサイクル時間および書き込みサイクル時間を、読み出し動作時間および書き込み動作時間と等しくできる。この結果、オートリフレッシュモード中の読み出しサイクル時間および書き込みサイクル時間を短縮でき、アクセス効率を向上できる。
図２は、図１に示したリフレッシュ制御回路１６の詳細を示している。リフレッシュ制御回路１６は、リフレッシュ要求マスク回路３４、３６、リセット回路３８およびリフレッシュ要求蓄積回路４０を有している。
リフレッシュ要求マスク回路３４（内部要求マスク回路）は、セルフリフレッシュモード信号ＳＭＤＺの活性化中（セルフリフレッシュモード）に、セルフリフレッシュ要求ＳＲＥＦをリフレッシュ要求蓄積回路４０に出力し、セルフリフレッシュモード信号ＳＭＤＺの非活性化中（オートリフレッシュモード）にセルフリフレッシュ要求ＳＲＥＦの出力を禁止する。これにより、オートリフレッシュモード中にセルフリフレッシュ要求ＳＲＥＦに対応するリフレッシュ動作が実行されることを防止できる。出力が禁止されたセルフリフレッシュ要求ＳＲＥＦは、保持されることなく消去される。オートリフレッシュモード中、オートリフレッシュコマンドＡＲＥＦは、ＦＣＲＡＭをアクセスするコントローラにより周期的に供給される。このため、セルフリフレッシュ要求ＳＲＥＦが消去されてもメモリセルＭＣに保持されているデータが消失することはない。
リフレッシュ要求マスク回路３６（外部要求マスク回路）は、オートリフレッシュコマンドＡＲＥＦをリフレッシュ要求蓄積回路４０に出力する。但し、リフレッシュ要求マスク回路３４は、セルフリフレッシュ動作の実行中（ＲＥＦＺ信号＝高論理レベル）、オートリフレッシュコマンドＡＲＥＦの出力を禁止する。これにより、セルフリフレッシュ動作の実行中にオートリフレッシュコマンドＡＲＥＦが供給されて、動作モードがセルフリフレッシュモードからオートリフレッシュモードに移行する場合に、オートリフレッシュコマンドＡＲＥＦは無視される。このため、例えば、セルフリフレッシュ要求ＳＲＥＦが
読み出しコマンドＲＤと競合し、セルフリフレッシュ動作後に読み出し動作が実行される場合に、読み出し動作がオートリフレッシュ動作によりさらに遅れることを防止できる。なお、オートリフレッシュコマンドＡＲＥＦがキャンセルされる場合にも、同じタイミングでセルフリフレッシュ動作が実行されているため、メモリセルＭＣに保持されているデータが消失することはない。
リセット回路３８は、セルフリフレッシュモード信号ＳＭＤＺの非活性化（立ち下がりエッジ）に同期してリセット信号ＲＳＴＺを活性化する。すなわち、リセット信号ＲＳＴＺは、オートリフレッシュモードがエンターされる毎に出力される。
リフレッシュ要求蓄積回路４０は、セルフリフレッシュ要求ＳＲＥＦおよびオートリフレッシュコマンドＡＲＥＦに応答してリフレッシュ開始信号ＲＥＦＳＺを出力する。また、リフレッシュ要求蓄積回路４０は、読み出し動作または書き込み動作が連続して実行されることによりセルフリフレッシュ動作が実行できないとき、あるいはバースト読み出し動作やバースト書き込み動作によりセルフリフレッシュ動作が実行できないときに、セルフリフレッシュ要求ＳＲＥＦを蓄積する。リフレッシュ要求蓄積回路４０は、例えば、５ビットのカウンタを有しており、３２個のセルフリフレッシュ要求ＳＲＥＦを蓄積可能である。
リフレッシュ要求蓄積回路４０は、蓄積しているセルフリフレッシュ要求ＳＲＥＦを、読み出し動作または書き込み動作が実行されていないスタンバイ期間に順次出力する。読み出し動作または書き込み動作の実行期間は、読み書き信号ＲＷＺにより判定される。蓄積されたセルフリフレッシュ要求ＳＲＥＦは、リフレッシュ開始信号ＲＥＦＳＺの出力に応答して１つずつ減らされる。
また、リフレッシュ要求蓄積回路４０は、リセット信号ＲＳＴＺの活性化に応答して、蓄積された全てのセルフリフレッシュ要求ＳＲＥＦを消去する。動作モードがセルフリフレッシュモードからオートリフレッシュモードに切り替わったときに、リフレッシュ要求蓄積回路４０に蓄積されているセルフリフレッシュ要求ＳＲＥＦを消去することにより、オートリフレッシュモード中にセルフリフレッシュ要求ＳＲＥＦに対応するセルフリフレッシュ動作が実行されることが防止される。ＦＣＲＡＭをアクセスするコントローラが管理できないタイミングで実行されるセルフリフレッシュ動作が実行されないため、上述したように、読み出しサイクル時間および書き込みサイクル時間を最小限にできる。
図３は、図１に示したリフレッシュドレス生成回路２０の詳細を示している。リフレッシュアドレス生成回路２０は、カウンタ制御回路４２と、直列に接続された１５個の２進カウンタＣＯＵＮＴとを有している。カウンタ制御回路４２は、バンクＢＫ０−１のリフレッシュ動作に応答してカウントアップ信号ＣＵＰ（正のパルス信号）を生成する。バンクＢＫ０−１のリフレッシュ動作は、センスアンプ活性化信号ＬＥ０Ｚ、ＬＥ１Ｚ、バンクアドレス信号ＢＡ８Ｚ、ＢＡ８Ｘにより検出される。バンクアドレス信号ＢＡ８Ｚは、バンクアドレスＢＡＤ８が高論理レベルのときに高論理レベルに変化する。バンクアドレス信号ＢＡ８Ｘは、バンクアドレスＢＡＤ８が低論理レベルのときに高論理レベルに変化する。
初段のカウンタＣＯＵＮＴは、カウントアップ信号ＣＵＰの立ち上がりエッジに同期してカウント動作する。２段目以降のカウンタＣＯＵＮＴは、前段のカウンタＣＯＵＮＴからの出力信号の立ち上がりエッジに同期してカウント動作する。初段のカウンタＣＯＵＮＴは、リフレッシュバンクアドレスＲＢＡＤ８を出力し、２段目以降のカウンタＣＯＵＮＴは、リフレッシュロウアドレスＲＲＡＤ９−２２をそれぞれ出力する。リフレッシュアドレス生成回路２０により、リフレッシュアドレスバンクＲＢＡＤ８は、バンクＢＫ０−
１のリフレッシュ動作が実行される毎に更新され、リフレッシュロウアドレスＲＲＡＤ９−２２は、リフレッシュバンクアドレスＲＢＡＤ８が一巡する毎に順次更新される。
図４は、図１に示したバンクＢＫ０−１の詳細を示している。バンクＢＫ０−１は、同一の構成を有しており、互いに独立に動作する。各バンクＢＫ０−１は、ロウアドレスデコーダＲＤＥＣ、コラムアドレスデコーダＣＤＥＣ、センスアンプＳＡ、コラムスイッチＣＳＷ、リードアンプＲＡ、ライトアンプＷＡおよびメモリセルアレイＡＲＹを有している。メモリセルアレイＡＲＹは、ダイナミックメモリセルＭＣと、ダイナミックメモリセルＭＣに接続されたワード線ＷＬおよびビット線対ＢＬ、／ＢＬを有している。メモリセルＭＣは、ワード線ＷＬとビット線対ＢＬ、／ＢＬとの交差部分に形成される。
ロウアドレスデコーダＲＤＥＣは、ワード線ＷＬのいずれかを選択するために、ロウアドレスＩＲＡＤ９−２２をデコードする。ロウアドレスデコーダＲＤＥＣは、ワード線活性化信号ＷＬ１Ｚ（またはＷＬ０Ｚ）に同期してワード線ＷＬのいずれかを活性化する。ワード線ＷＬの活性化レベル（高レベル）は、電源電圧より高い昇圧電圧である。このため、ＦＣＲＡＭは、昇圧電圧を生成するための図示しない昇圧回路を有している。コラムアドレスデコーダＣＤＥＣは、ビット線対ＢＬ、／ＢＬを選択するために、コラムアドレスＣＡＤ０−７をデコードする。センスアンプＳＡは、センスアンプ活性化信号ＬＥ１Ｚ（またはＬＥ０Ｚ）に同期して活性化され、ビット線対ＢＬ、／ＢＬに読み出されたデータ信号の信号量の差を増幅する。
コラムスイッチＣＳＷは、コラム選択信号ＣＬ１Ｚ（またはＣＬ０Ｚ）に同期して、コラムアドレスＣＡＤに対応するビット線ＢＬ、／ＢＬをリードアンプＲＡおよびライトアンプＷＡに接続する。ビット線対ＢＬ、／ＢＬは、ビット線リセット信号ＢＲＳ１Ｚ（またはＢＲＳ０Ｚ）が高論理レベルの期間にプリチャージ電圧に設定される。リードアンプＲＡは、読み出しアクセス動作時に、コラムスイッチＣＳＷを介して出力される相補の読み出しデータを増幅する。ライトアンプＷＡは、書き込みアクセス動作時に、データバスＤＢを介して供給される相補の書き込みデータを増幅し、ビット線対ＢＬ、／ＢＬに供給する。
図１に示したバンク制御回路２６は、ＲＷＺ信号、ＲＥＦＳＺ信号に応答して、ＷＬ１Ｚ信号、ＬＥ１Ｚ信号およびＣＬ１Ｚ信号を順次活性化する。同様に、バンク制御回路２８は、ＲＷＺ信号、ＲＥＦＳＺ信号またはＢＫ０ＡＣＴＺ信号に応答して、ＷＬ０Ｚ信号、ＬＥ０Ｚ信号およびＣＬ０Ｚ信号を順次活性化する。すなわち、ＬＥ１Ｚ信号はＷＬ１Ｚ信号から生成され、ＬＥ０Ｚ信号は、ＷＬ０Ｚ信号から生成される。
図５は、図１に示したＦＣＲＡＭの動作コマンドを示している。図１に示したコマンドデコーダ１０は、／ＣＥ信号、／ＲＦ信号、／ＡＤＶ信号および／ＷＥ信号の論理レベルをクロックＣＬＫの立ち上がりエッジに同期して受け、各動作コマンドを判定する。読み出しコマンドＲＤは、低論理レベル（Ｌ）の／ＣＥ信号、高論理レベル（Ｈ）の／ＲＦ信号、低論理レベル（Ｌ）の／ＡＤＶ信号および高論理レベル（Ｈ）の／ＷＥ信号のとき認識される。書き込みコマンドＷＲは、／ＣＥ信号、／ＲＦ信号、／ＡＤＶ信号および／ＷＥ信号の論理レベルがＬ、Ｈ、Ｌ、Ｌのとき認識される。
オートリフレッシュコマンドＡＲＥＦは、／ＣＥ信号、／ＲＦ信号、／ＡＤＶ信号および／ＷＥ信号の論理レベルがＬ、Ｌ、Ｈ、Ｌのとき認識される。セルフリフレッシュモード中にオートリフレッシュコマンドＡＲＥＦが供給されると、動作モードは、オートリフレッシュモードに切り替わる。すなわち、オートリフレッシュコマンドＡＲＥＦは、オートリフレッシュモードへのエントリコマンドを兼ねている。セルフリフレッシュイネーブルコマンドＳＲＥＮは、／ＣＥ信号、／ＲＦ信号、／ＡＤＶ信号および／ＷＥ信号の論理
レベルがＬ、Ｌ、Ｈ、Ｈのとき認識される。セルフリフレッシュイネーブルコマンドＳＲＥＮは、オートリフレッシュモード中に、セルフリフレッシュモードに復帰するときに供給される。
図６は、第１の実施形態におけるリフレッシュ動作の一例を示している。この実施形態では、例えば、セルフリフレッシュ要求ＳＲＥＦの生成周期およびオートリフレッシュコマンドＡＲＥＦの平均供給間隔は、２μｓである。図６では、セルフリフレッシュモードＳＭＤ中にオートリフレッシュコマンドＡＲＥＦが供給され（図６（ａ））、動作モードは、オートリフレッシュモードＡＭＤに切り替わる（図６（ｂ））。オートリフレッシュモードＡＭＤは、セルフリフレッシュモードＳＭＤ中にオートリフレッシュコマンドＡＲＥＦを受けてからセルフリフレッシュイネーブルコマンドＳＲＥＮを受けるまでの期間である。この例では、２番目のオートリフレッシュコマンドＡＲＥＦが供給された後（図６（ｃ））、セルフリフレッシュイネーブルコマンドＳＲＥＮが供給される（図６（ｄ））。そして、動作モードは、セルフリフレッシュモードＳＭＤに再び戻る（図６（ｅ））。
最初のセルフリフレッシュモード要求ＳＲＥＦが発生したときに、リフレッシュアドレス生成回路２０は、高論理レベルＨのリフレッシュバンクアドレスＲＢＡＤ８を出力している（図６（ｆ））。このため、バンクＢＫ１に対応するバンク制御回路２６が動作し、ＬＥ１Ｚ信号が活性化される（図６（ｇ））。そして、リフレッシュ信号ＲＥＦＺの活性化期間にバンクＢＫ１のセルフリフレッシュ動作が実行される（図６（ｈ））。リフレッシュアドレス生成回路２０は、ＬＥ１Ｚ信号に応答してカウントアップし（図６（ｉ））、リフレッシュバンクアドレスＲＢＡＤ８を低論理レベルＬに変化する（図６（ｊ））。
次のセルフリフレッシュモード要求ＳＲＥＦが発生したとき、リフレッシュバンクアドレスＲＢＡＤ８は低論理レベルＬである。このため、バンクＢＫ０に対応するバンク制御回路２８が動作し、ＬＥ０Ｚ信号が活性化される（図６（ｋ））。そして、ＲＥＦＺ信号の活性化期間にバンクＢＫ０のセルフリフレッシュ動作が実行される（図６（ｌ））。リフレッシュアドレス生成回路２０は、ＬＥ０Ｚ信号に応答してカウントアップし、リフレッシュバンクアドレスＲＢＡＤ８およびリフレッシュロウアドレスＲＲＡＤ９を高論理レベルＨおよび低論理レベルＬにそれぞれ変化する（図６（ｍ））。
次に、オートリフレッシュコマンドＡＲＥＦが供給されたとき、動作モードはセルフリフレッシュモードＳＭＤからオートリフレッシュモードＡＭＤに切り替わる。リフレッシュ制御回路１６は、リフレッシュタイマ１４からのセルフリフレッシュ要求ＳＲＥＦをマスクする。これにより、リフレッシュタイマ１４を止めることなく、セルフリフレッシュ要求ＳＲＥＦに応答してリフレッシュ動作が実行されることを防止できる。オートリフレッシュモード中に、セルフリフレッシュ要求ＳＲＥＦに応答するリフレッシュ動作を禁止することにより、読み出し動作および書き込み動作が、セルフリフレッシュ動作により遅れることを防止できる。したがって、アクセス効率が低下することを防止できる。
オートリフレッシュコマンドＡＲＥＦが供給されたとき、リフレッシュバンクアドレスＲＢＡＤ８は、高論理レベルＨである。このため、バンクＢＫ１に対応するバンク制御回路２８が動作し、ＬＥ１Ｚ信号が活性化される（図６（ｎ））。オートリフレッシュモードＡＭＤ中のため、ＬＥ１Ｚ信号に応答してＢＫ０ＡＣＴＺ信号が活性化される（図６（ｏ））。ＢＫ０ＡＣＴＺ信号に同期して、バンク制御回路２８は、ＷＬ０Ｚ信号、ＬＥ０Ｚ信号、ＣＬ０Ｚ信号等を順次活性化する（図６（ｐ））。
オートリフレッシュモードＡＭＤでは、オートリフレッシュコマンドＡＲＥＦに応答して、リフレッシュロウアドレスの最下位ビットＲＲＡＤ９の値が変化するまで、リフレッシュバンクアドレスＲＢＡＤ８の変化にそれぞれ同期してＬＥ１Ｚ信号およびＬＥ０Ｚ信
号が順次出力される。この動作は、リフレッシュアドレス生成回路２０、バンク制御回路２６、２８およびタイミング調整回路３０により実現される。これ等回路により、オートリフレッシュ動作後にリフレッシュバンクアドレスＲＢＡＤ８は、常に高論理レベルＨになる。したがって、一度にリフレッシュされるメモリセルＭＣの数が、動作モードＳＭＤ、ＡＭＤによって異なる場合にも、共通のリフレッシュアドレス生成回路２０を用いて共通のリフレッシュアドレスＲＢＡＤ８、ＲＲＡＤ９−２２を生成できる。特に、バンクＢＫ１、ＢＫ０を動作させる動作制御信号であるＬＥ１Ｚ、ＬＥ０Ｚ信号を用いてリフレッシュアドレス生成回路２０をカウントアップすることにより、一度にリフレッシュされるメモリセルＭＣの数が動作モードＳＭＤ、ＡＭＤによって異なる場合にも、リフレッシュアドレスＲＢＡＤ８、ＲＲＡＤ９−２２を確実に生成できかつ更新順を正しく維持できる。
オートリフレッシュモードＡＭＤ中に、リフレッシュ動作が連続して実行されるとき、ＬＥ１Ｚ信号、ＬＥ０Ｚ信号等の動作制御信号ＣＮＴの活性化期間の一部は重複する。これにより、リフレッシュ動作期間の一部は互いに重複する。したがって、１回のオートリフレッシュコマンドＡＲＥＦに応答してバンクＢＫ１、ＢＫ０でそれぞれリフレッシュ動作が実行される場合にも、リフレッシュ動作期間（ＲＥＦＺ信号の活性化期間）を最小限にできる。これにより、オートリフレッシュ動作サイクルを短くできるため、読み出しコマンドおよび書き込みコマンドの供給頻度が低下することを防止できる。すなわち、アクセス効率が低下することを防止できる。なお、バンクＢＫ１、ＢＫ０のリフレッシュ動作期間が互いに重複するため、ＲＥＦＺ信号はバンクＢＫ１のリフレッシュ動作が開始されてからバンクＢＫ０のリフレッシュ動作が完了するまで活性化される（図６（ｑ））。
また、図４で説明したように、ＬＥ１Ｚ、ＬＥ０Ｚ信号の活性化タイミングは、ＷＬ１Ｚ、ＷＬ０Ｚ信号から生成される。特に図示していないが、オートリフレッシュモード中、ＷＬ１Ｚ信号およびＷＬ０Ｚ信号は、ＬＥ１Ｚ信号およびＬＥ０Ｚ信号と同様に、活性化期間の一部が重複する。換言すれば、ＷＬ１Ｚ信号およびＷＬ０Ｚ信号の活性化タイミング（立ち上がりエッジ）は、互いにずれている。バンクＢＫ１、ＢＫ０のリフレッシュ動作を順次開始することにより、オートリフレッシュ動作時にピーク電流が増加することを防止できる。特に、ワード線ＷＬの高レベルは、昇圧電圧を使用して生成される。このため、ワード線ＷＬの活性化タイミングを互いにずらすことにより、昇圧回路の能力が不足することを防止できる。換言すれば、昇圧電圧の生成能力が高い昇圧回路を形成する必要はない。したがって、昇圧回路の回路サイズが大きくなることを防止でき、昇圧回路に接続される電源線の配線幅が太くなることを防止できる。この結果、ＦＣＲＡＭのチップサイズが大きくなることを防止できる。
２回目以降のオートリフレッシュコマンドＡＲＥＦにおいても、オートリフレッシュコマンドＡＲＥＦに対応して、ＬＥ１Ｚ信号およびＬＥ０Ｚ信号が順次活性化され、バンクＢＫ１、ＢＫ０のリフレッシュ動作が互いに重複して実行される。また、リフレッシュアドレス生成回路２０は、２回カウント動作する（図６（ｒ））。オートリフレッシュコマンドＡＲＥＦに応答してリフレッシュされるメモリセルＭＣの数を、セルフリフレッシュ要求ＳＲＥＦに応答してリフレッシュされるメモリセルＭＣの数の２倍に増やすことにより、オートリフレッシュコマンドＡＲＥＦの供給頻度を削減できる。この結果、読み出しコマンドＲＤおよび書き込みコマンドＷＲの供給頻度を相対的に増やすことができ、ＦＣＲＡＭのアクセス効率を向上できる。
次に、セルフリフレッシュイネーブルコマンドＳＲＥＮが供給された後、リフレッシュ制御回路１６は、セルフリフレッシュ要求ＳＲＥＦのマスクを解除する。これにより、上述したように、セルフリフレッシュ要求ＳＲＥＦ毎に、リフレッシュバンクアドレスＲＢＡＤ８が更新され、バンクＢＫ１、ＢＫ０のセルフリフレッシュ動作が順次実行される（
図６（ｓ、ｔ））。
オートリフレッシュ動作の挿入タイミングは、ＦＣＲＡＭをアクセスするコントローラにより管理されるため、オートリフレッシュ動作は読み出し動作や書き込み動作と競合しない。すなわち、オートリフレッシュ動作の直後に読み出し動作や書き込み動作が実行されることはない。したがって、オートリフレッシュ動作時間は、比較的余裕を持って設計できる。これにより、ピーク電流を下げるために、オートリフレッシュ動作の開始タイミングをバンクＢＫ０−１でずらすことが容易になる。この結果、１回のオートリフレッシュコマンドＡＲＥＦに応答してリフレッシュされる領域を大きくでき、オートリフレッシュコマンドＡＲＥＦの供給頻度を下げることができる。
図７は、第１の実施形態におけるリフレッシュ動作の別の例を示している。図６と同じ動作については詳細な説明を省略する。図６との違いは、最初のオートリフレッシュコマンドＡＲＥＦが供給されるときに、低論理レベルＬのリフレッシュバンクアドレスＲＢＡＤ８が出力されていることである。このため、最初のオートリフレッシュ動作が図６と相違する。その他の動作は、図６と同じである。
リフレッシュバンクアドレスＲＢＡＤ８が低論理レベルＬのため、最初のオートリフレッシュコマンドＡＲＥＦに応答して、バンクＢＫ０に対応するバンク制御回路２８のみが動作し、ＬＥ０Ｚ信号を活性化する（図７（ａ））。この動作は、リフレッシュバンクアドレスＲＢＡＤ８が低論理レベルＬのときのセルフリフレッシュ動作と同じである。図７では、オートリフレッシュコマンドＡＲＥＦに応答する１回のリフレッシュ動作によりリフレッシュバンクアドレスＲＢＡＤ８が一巡して低論理レベルＬに変化し（図７（ｂ））、リフレッシュロウアドレスの最下位ビットＲＲＡＤ９の値が変化する（図７（ｃ））。この場合には、オートリフレッシュコマンドＡＲＥＦに応答してＬＥ０Ｚ信号のみが活性化される。不要なリフレッシュ動作（この場合には、バンクＢＫ１のリフレッシュ動作）を実行しないため、回路が無駄に動作することを防止できる。また、無駄なリフレッシュ動作により、リフレッシュアドレス生成回路２０のカウンタ値がずれて、誤動作することを防止できる。
最初のオートリフレッシュ動作により、リフレッシュバンクアドレスＲＢＡＤ８は高論理レベルＨに変化する。このため、２回目以降のオートリフレッシュコマンドＡＲＥＦに対応するオートリフレッシュ動作は、図６と同じになる。
以上、第１の実施形態では、オートリフレッシュコマンドＡＲＥＦに応答してリフレッシュ動作を実行するバンクＢＫの数（すなわちメモリセルＭＣの数）を、セルフリフレッシュモード要求ＳＲＥＦに応答してリフレッシュ動作を実行するバンクＢＫの数に比べて増やすことで、全てのメモリセルＭＣをリフレッシュさせるために必要なオートリフレッシュコマンドＡＲＥＦの回数を減らすことができる。したがって、オートリフレッシュコマンドＡＲＥＦをＦＣＲＡＭに供給する頻度を下げることができ、アクセス効率を向上できる。
図８は、本発明の第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のＦＣＲＡＭは、第１の実施形態のコマンドデコーダ１０およびタイミング調整回路３０の代わりに、コマンドデコーダ１０Ａおよびタイミング調整回路３０Ａを有している。また、プログラム回路４４が新たに形成されている。その他の構成は、第１の実施形態と同じである。
コマンドデコーダ１０Ａは、第１の実施形態のコマンドデコーダ１０に調整コマンドＡ
ＤＪＣを受ける機能を追加して構成されている。調整コマンドＡＤＪＣは、テストコマンドであり、ＦＣＲＡＭの製造工程で使用される。ＦＣＲＡＭを使用するユーザは使用できない。調整コマンドＡＤＪＣは、例えば、テストモード中のみ有効になる。テストモードは、例えば、ユーザが通常使用しない組み合わせの動作コマンドをＦＣＲＡＭに供給することでエンターされる。
プログラム回路４４は、調整コマンドＡＤＪＣに応答してアドレスＡＤ０−２を受け、アドレスＡＤ０−２の論理に応じた調整値を記憶する。調整値は、例えば、ラッチ等により記憶され、ＦＣＲＡＭに電源が供給されている間のみ保持される。また、プログラム回路４４は、後述する図９に示すように調整値を記憶するヒューズ回路４６を有している。プログラム回路４４は、記憶している調整値に応じた論理を有する調整信号ＡＤＪを出力する。
タイミング調整回路３０Ａは、タイミング信号ＢＫ０ＡＣＴＺの出力タイミングを調整するために、調整信号ＡＤＪに応じて遅延時間が変化する可変遅延回路ＤＬＹを有している。これにより、オートリフレッシュモードＡＭＤ中にリフレッシュ動作を実行するバンクＢＫ０のリフレッシュ開始タイミングを調整できる。
図９は、図８に示したプログラム回路４４の詳細を示している。プログラム回路４４は、ヒューズ回路４６、テスト回路４８およびセレクタ５０を有している。ヒューズ回路４６は、複数のヒューズを有し、ヒューズのプログラム状態に応じた論理の調整信号ＦＡＤＪを出力する。テスト回路４８は、調整コマンドＡＤＪＣに応答してアドレスＡＤ０−２を受け、アドレスＡＤ０−２の論理に応じた調整値を記憶する。記憶した調整値は、調整信号ＴＡＤＪとして出力される。
セレクタ５０は、調整コマンドＡＤＪＣが有効のとき、すなわちテストモード中に、テスト回路４８からの調整信号ＴＡＤＪを調整信号ＡＤＪとして出力する。また、セレクタ５０は、調整コマンドＡＤＪＣが無効のとき、すなわちテストモード以外では、ヒューズ回路４６からの調整信号ＦＡＤＪを調整信号ＡＤＪとして出力する。
この実施形態では、まず、製造工程において調整コマンドＡＤＪＣを有効にして、調整信号ＡＤＪの値を変えながらＦＣＲＡＭが評価される。そして、消費電流が規格内に収まり、かつオートリフレッシュ動作時間を最も短くするためのオートリフレッシュ動作の開始タイミングが決められる。この後、決められた開始タイミングを得るためのヒューズがプログラムされ、ＦＣＲＡＭは出荷される。
以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、オートリフレッシュコマンドＡＲＥＦに応答して動作するバンクＢＫ０のリフレッシュ開始タイミングを最適に調整できる。オートリフレッシュ動作時間を、ピーク電流が規格内に収まる中で最短にできる。このため、読み出しコマンドＲＤおよび書き込みコマンドＷＲの供給頻度を相対的に増やすことができ、ＦＣＲＡＭのアクセス効率を向上できる。
なお、上述した実施形態では、本発明を２つのバンクＢＫ０−１を有するＦＣＲＡＭに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、図１０に示すように、本発明を４つのバンクＢＫ０−３を有するＦＣＲＡＭに適用してもよい。この場合、ＦＣＲＡＭは、バンクＢＫ３に対応するバンク制御回路２６と、バンクＢＫ２−０にそれぞれ対応するバンク制御回路２８およびタイミング調整回路３０とを有している。図中の動作制御信号ＣＮＴ０−３の数字は、バンクＢＫの番号に対応する。
特に図示していないが、リフレッシュアドレス生成回路が生成するリフレッシュアドレスの下位２ビットは、バンクＢＫ０−３を選択するためのリフレッシュバンクアドレスＲＢＡＤ８−９である。このとき、リフレッシュロウアドレスは、ＲＲＡＤ１０−２２である。このため、バンク制御回路２６、２８は、バンクアドレスＩＢＡＤ８−９を受ける。最初のオートリフレッシュコマンドＡＲＥＦに応答するリフレッシュ動作では、リフレッシュバンクアドレスＲＢＡＤ８−９に応じて選択される少なくとも１つのバンクＢＫでリフレッシュ動作が実行される。２回目以降のオートリフレッシュコマンドＡＲＥＦに応答するリフレッシュ動作では、バンクＢＫ３−０のリフレッシュ動作が互いに重複して順次実行される。
また、上述した実施形態では、本発明をＦＣＲＡＭに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、クロック同期式の擬似ＳＲＡＭに適用してもよい。
上述した実施形態では、オートリフレッシュモードＡＭＤ中に、バンクＢＫ０のリフレッシュ動作をバンクＢＫ１のＬＥ１Ｚ信号に同期して開始する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、バンクＢＫ０のリフレッシュ動作をＷＬ１Ｚ信号またはＣＬ１Ｚに同期して開始してもよい。あるいは、第２の実施形態に示したセレクタ４４と同様のセレクタを用いて、ＷＬ１Ｚ信号、ＬＥ１Ｚ信号またはＣＬ１Ｚ信号のいずれかをヒューズ回路を用いて選択できるようにしてもよい。
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
メモリセルを有するメモリコアと、
内部リフレッシュ要求を所定の周期で生成するリフレッシュ要求生成回路と、
外部リフレッシュ要求を受ける外部リフレッシュ入力回路と、
前記内部リフレッシュ要求および前記外部リフレッシュ要求に応答してリフレッシュ動作を実行するために前記メモリコアに動作制御信号を出力し、前記外部リフレッシュ要求に応答してリフレッシュ動作が実行されるメモリセルの数を、前記内部リフレッシュ要求に応答してリフレッシュ動作が実行されるメモリセルの数より多く設定するコア制御回路とを備えていることを特徴とする半導体メモリ。
（付記２）
付記１記載の半導体メモリにおいて、
前記メモリコアは、互いに独立に動作する複数のバンクにより構成され、
前記コア制御回路は、前記バンクにリフレッシュ動作を実行させるための前記動作制御信号をそれぞれ出力し、前記内部リフレッシュ要求に応答して前記バンクのいずれかに前記動作制御信号を出力し、前記外部リフレッシュ要求に応答して２以上の前記バンクに動作制御信号を出力することを特徴とする半導体メモリ。
（付記３）
付記２記載の半導体メモリにおいて、
前記各バンクに形成され、複数のメモリセルにそれぞれ接続された複数のワード線と、
リフレッシュ動作を実行するバンクのアドレスおよびワード線を示すリフレッシュアドレスを、前記動作制御信号に応答して生成するリフレッシュアドレス生成回路とを備えていることを特徴とする半導体メモリ。
（付記４）
付記３記載の半導体メモリにおいて、
前記リフレッシュアドレス生成回路は、
前記動作制御信号に応答してカウントアップ信号を生成するカウンタ制御回路と、
直列に接続され、初段で前記カウントアップ信号を受ける複数の２進カウンタとを備え、下位側のカウンタの少なくとも１つは、前記バンクを選択するためのリフレッシュバン
クアドレスを出力し、リフレッシュバンクアドレスを出力するカウンタを除くカウンタは、ワード線を選択するためのリフレッシュロウアドレスを出力することを特徴とする半導体メモリ。
（付記５）
付記４記載の半導体メモリにおいて、
前記コア制御回路は、前記外部リフレッシュ要求に応答して、リフレッシュアドレス生成回路が出力するリフレッシュロウアドレスの最下位ビットの値が変化するまで、前記リフレッシュバンクアドレスの変化にそれぞれ同期して前記動作制御信号を順次出力することを特徴とする半導体メモリ。
（付記６）
付記２記載の半導体メモリにおいて、
半導体メモリは、前記外部リフレッシュ要求のみに応答してリフレッシュ動作を実行する外部リフレッシュモードと、前記内部リフレッシュ要求のみに応答してリフレッシュ動作を実行する内部リフレッシュモードとを有し、
前記コア制御回路は、
前記外部リフレッシュモード中に、１回の外部リフレッシュ要求に応答して２以上の前記バンクのリフレッシュ動作を実行するために、前記バンクにそれぞれ対応して形成され、前記動作制御信号を各々出力するバンク制御回路と、
リフレッシュ動作が相対的に早く実行されるバンクに対応するバンク制御回路である第１バンク制御回路から出力される動作制御信号を受け、受けた動作制御信号を、リフレッシュ動作が相対的に遅く実行されるバンクに対応するバンク制御回路である第２バンク制御回路にタイミング信号として出力するタイミング調整回路とを備え、
前記第２バンク制御回路は、前記タイミング信号に同期して自身の動作制御信号を出力することを特徴とする半導体メモリ。
（付記７）
付記６記載の半導体メモリにおいて、
前記各バンクは、複数のメモリセルにそれぞれ接続された複数のワード線と、前記ワード線の選択に応答してメモリセルから読み出されるデータの信号量を増幅するセンスアンプとを備え、
前記動作制御信号は、前記ワード線を選択するためのワード線活性化信号と、前記センスアンプを活性化するためのセンスアンプ活性化信号とを含み、
前記タイミング信号は、前記センスアンプ活性化信号であることを特徴とする半導体メモリ。
（付記８）
付記６記載の半導体メモリにおいて、
前記タイミング調整回路は、前記タイミング信号の出力タイミングを調整する機能を備えていることを特徴とする半導体メモリ。
（付記９）
付記８記載の半導体メモリにおいて、
予め設定される設定値に応じた論理の調整信号を出力するプログラム回路を備え、
前記タイミング調整回路は、前記調整信号の論理に応じて前記タイミング信号の出力タイミングを調整可能な可変遅延回路を有していることを特徴とする半導体メモリ。
（付記１０）
付記９記載の半導体メモリにおいて、
前記プログラム回路は、ヒューズを備え、ヒューズのプログラム状態に応じた論理の調整信号を出力することを特徴とする半導体メモリ。
（付記１１）
付記２記載の半導体メモリにおいて、
前記コア制御回路は、前記外部リフレッシュ要求に対応して２以上の前記バンクにリフレッシュ動作を実行させるときに、リフレッシュ動作期間の一部を互いに重複するタイミ
ングで前記動作制御信号を出力することを特徴とする半導体メモリ。
（付記１２）
付記１１記載の半導体メモリにおいて、
前記各バンクに形成され、複数のメモリセルにそれぞれ接続された複数のワード線を備え、
前記コア制御回路は、前記外部リフレッシュ要求に対応するリフレッシュ動作を実行するときに、前記ワード線の活性化タイミングを互いにずらすことを特徴とする半導体メモリ。
（付記１３）
付記１記載の半導体メモリにおいて、
内部リフレッシュモード中に前記外部リフレッシュ要求を受けたときに、前記外部リフレッシュ要求に応答して、前記内部リフレッシュモードを外部リフレッシュモードに切り替えるモード切り替え回路と、
前記内部リフレッシュモード中に前記内部リフレッシュ要求を前記コア制御回路に出力し、前記外部リフレッシュモード中に前記内部リフレッシュ要求が前記コア制御回路に供給されることを禁止する内部要求マスク回路とを備え、
前記内部リフレッシュモードは、前記内部リフレッシュ要求のみに応答してリフレッシュ動作を実行する動作モードであり、前記外部リフレッシュモードは、前記外部リフレッシュ要求のみに応答してリフレッシュ動作を実行する動作モードであることを特徴とする半導体メモリ。
（付記１４）
付記１３記載の半導体メモリにおいて、
前記内部リフレッシュモードから前記外部リフレッシュモードへの切り替えに応答してリセット信号を出力するリセット回路と、
前記内部要求マスク回路から出力される内部リフレッシュ要求を受け、読み出し動作または書き込み動作との競合によりリフレッシュ動作を実行できない内部リフレッシュ要求を保持し、前記読み出し動作および書き込み動作が実行されていない期間に、保持している内部リフレッシュ要求を前記コア制御回路に出力し、リセット信号に応答して保持されている内部リフレッシュ要求を消去するリフレッシュ要求蓄積回路とを備えていることを特徴とする半導体メモリ。
（付記１５）
付記１３記載の半導体メモリにおいて、
前記内部リフレッシュ要求に応答するリフレッシュ動作中に、前記外部リフレッシュ要求が前記コア制御回路に出力されることを禁止する外部要求マスク回路を備えていることを特徴とする半導体メモリ。
（付記１６）
付記１記載の半導体メモリにおいて、
前記コア制御回路は、読み出しコマンドまたは書き込みコマンドに応答して、読み出し動作または書き込み動作をそれぞれ実行するために前記メモリコアに前記動作制御信号を出力し、
読み出しコマンドまたは書き込みコマンドの最小供給間隔の仕様である外部アクセスサイクル時間は、前記メモリコアが１回の読み出し動作または１回の書き込み動作を実行するコア動作時間に余裕時間を加えた値に等しく、
前記内部リフレッシュ要求に応答するリフレッシュ動作は、前記余裕時間を用いて実行されることを特徴とする半導体メモリ。
本発明は、ＤＲＡＭのメモリセルを有し、ＳＲＡＭのインタフェースを有する半導体メモリに適用可能である。
本発明の第１の実施形態を示すブロック図である。 図１に示したリフレッシュ制御回路１６の詳細を示すブロック図である。 図１に示したリフレッシュドレス生成回路２０の詳細を示すブロック図である。 図１に示したバンクＢＫ０−１の詳細を示すブロック図である。 図１に示したＦＣＲＡＭの動作コマンドを示す説明図である。 第１の実施形態のリフレッシュ動作の一例を示すタイミング図である。 第１の実施形態のリフレッシュ動作の別の例を示すタイミング図である。 本発明の第２の実施形態を示すブロック図である。 図７に示したプログラム回路の詳細を示すブロック図である。 本発明の別の構成例を示すブロック図である。
符号の説明
１０‥コマンドデコーダ；１２‥動作制御回路；１４‥リフレッシュタイマ；１６‥リフレッシュ制御回路；１８‥アドレスバッファ；２０‥リフレッシュアドレス生成回路；２２、２４‥アドレススイッチ回路；２６、２８‥バンク制御回路；３０‥タイミング調整回路；３２‥データ入出力バッファ；ＢＫ０、ＢＫ１‥バンク

Claims (10)

  1. メモリセルを有するメモリコアと、
    内部リフレッシュ要求を所定の周期で生成するリフレッシュ要求生成回路と、
    外部リフレッシュ要求を受ける外部リフレッシュ入力回路と、
    前記内部リフレッシュ要求および前記外部リフレッシュ要求に応答してリフレッシュ動作を実行するために前記メモリコアに動作制御信号を出力し、前記外部リフレッシュ要求に応答してリフレッシュ動作が実行されるメモリセルの数を、前記内部リフレッシュ要求に応答してリフレッシュ動作が実行されるメモリセルの数より多く設定するコア制御回路とを備えていることを特徴とする半導体メモリ。
  2. 請求項１記載の半導体メモリにおいて、
    前記メモリコアは、互いに独立に動作する複数のバンクにより構成され、
    前記コア制御回路は、前記バンクにリフレッシュ動作を実行させるための前記動作制御信号をそれぞれ出力し、前記内部リフレッシュ要求に応答して前記バンクのいずれかに前記動作制御信号を出力し、前記外部リフレッシュ要求に応答して２以上の前記バンクに動作制御信号を出力することを特徴とする半導体メモリ。
  3. 請求項２記載の半導体メモリにおいて、
    前記各バンクに形成され、複数のメモリセルにそれぞれ接続された複数のワード線と、
    リフレッシュ動作を実行するバンクのアドレスおよびワード線を示すリフレッシュアドレスを、前記動作制御信号に応答して生成するリフレッシュアドレス生成回路とを備えていることを特徴とする半導体メモリ。
  4. 請求項３記載の半導体メモリにおいて、
    前記リフレッシュアドレス生成回路は、
    前記動作制御信号に応答してカウントアップ信号を生成するカウンタ制御回路と、
    直列に接続され、初段で前記カウントアップ信号を受ける複数の２進カウンタとを備え、下位側のカウンタの少なくとも１つは、前記バンクを選択するためのリフレッシュバンクアドレスを出力し、リフレッシュバンクアドレスを出力するカウンタを除くカウンタは、ワード線を選択するためのリフレッシュロウアドレスを出力することを特徴とする半導体メモリ。
  5. 請求項４記載の半導体メモリにおいて、
    前記コア制御回路は、前記外部リフレッシュ要求に応答して、リフレッシュアドレス生成回路が出力するリフレッシュロウアドレスの最下位ビットの値が変化するまで、前記リフレッシュバンクアドレスの変化にそれぞれ同期して前記動作制御信号を順次出力することを特徴とする半導体メモリ。
  6. 請求項２記載の半導体メモリにおいて、
    半導体メモリは、前記外部リフレッシュ要求のみに応答してリフレッシュ動作を実行する外部リフレッシュモードと、前記内部リフレッシュ要求のみに応答してリフレッシュ動作を実行する内部リフレッシュモードとを有し、
    前記コア制御回路は、
    前記外部リフレッシュモード中に、１回の外部リフレッシュ要求に応答して２以上の前記バンクのリフレッシュ動作を実行するために、前記バンクにそれぞれ対応して形成され、前記動作制御信号を各々出力するバンク制御回路と、
    リフレッシュ動作が相対的に早く実行されるバンクに対応するバンク制御回路である第１バンク制御回路から出力される動作制御信号を受け、受けた動作制御信号を、リフレッシュ動作が相対的に遅く実行されるバンクに対応するバンク制御回路である第２バンク制
    御回路にタイミング信号として出力するタイミング調整回路とを備え、
    前記第２バンク制御回路は、前記タイミング信号に同期して自身の動作制御信号を出力することを特徴とする半導体メモリ。
  7. 請求項６記載の半導体メモリにおいて、
    前記各バンクは、複数のメモリセルにそれぞれ接続された複数のワード線と、前記ワード線の選択に応答してメモリセルから読み出されるデータの信号量を増幅するセンスアンプとを備え、
    前記動作制御信号は、前記ワード線を選択するためのワード線活性化信号と、前記センスアンプを活性化するためのセンスアンプ活性化信号とを含み、
    前記タイミング信号は、前記センスアンプ活性化信号であることを特徴とする半導体メモリ。
  8. 請求項６記載の半導体メモリにおいて、
    前記タイミング調整回路は、前記タイミング信号の出力タイミングを調整する機能を備えていることを特徴とする半導体メモリ。
  9. 請求項８記載の半導体メモリにおいて、
    予め設定される設定値に応じた論理の調整信号を出力するプログラム回路を備え、
    前記タイミング調整回路は、前記調整信号の論理に応じて前記タイミング信号の出力タイミングを調整可能な可変遅延回路を有していることを特徴とする半導体メモリ。
  10. 請求項１記載の半導体メモリにおいて、
    内部リフレッシュモード中に前記外部リフレッシュ要求を受けたときに、前記外部リフレッシュ要求に応答して、前記内部リフレッシュモードを外部リフレッシュモードに切り替えるモード切り替え回路と、
    前記内部リフレッシュモード中に前記内部リフレッシュ要求を前記コア制御回路に出力し、前記外部リフレッシュモード中に前記内部リフレッシュ要求が前記コア制御回路に供給されることを禁止する内部要求マスク回路とを備え、
    前記内部リフレッシュモードは、前記内部リフレッシュ要求のみに応答してリフレッシュ動作を実行する動作モードであり、前記外部リフレッシュモードは、前記外部リフレッシュ要求のみに応答してリフレッシュ動作を実行する動作モードであることを特徴とする半導体メモリ。
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