JPH0268791A - ダイナミックランダムアクセスメモリ装置およびその動作方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、−１にダイナミックランダムアクセスメモ
リ装置に関し、特に、周期的なリフレッシュ動作を自動
的に始めるセルフリフレッシュモードを有するダイナミ
ックランダムアクセスメモリ装置に関する。

［従来の技術〕 近年、パーソナルコンピュータの普及が著しい。

特に最近では携帯型パーソナルコンピュータに対する需
要が増大している。このような携帯型パーソナルコンピ
ュータに用いられる記憶ＢＩＮは、バッテリバックアッ
プ（電池保持）の可能な低消費電力のものが要求される
。このような用途の記憶装置として、スタティックラン
ダムアクセスメモリまたはダイナミックランダムアクセ
スメモリ（以下ＤＲＡＭと称す）が用いられている。

このうちＤＲＡＭは、通常、１つのメモリセルが各々１
個のトランジスタおよびキャパシタにより構成される。

これはいわゆる１トランジスタ１キヤパシタ型メモリセ
ルと呼ばれ、セル面積を小さくすることができ、高集積
化に適している。

第１２図は、従来の１メガビットＤＲＡＭを示すブロッ
ク図である。第１２図を参照して、このＤＲＡＭは、各
々がデータ信号をストアするためのメモリセルＭＣを備
えた４つのメモリアレイ２１ないし２４と、各々のメモ
リアレイ２１ないし２４に接続されて各々のメモリアレ
イブロックを構成する、行デコーダ１１、列デコーダ１
３、およびセンスアンプ１２と、各々の行デコーダ１１
に接続されたワード線駆動回路７０と、各々のセンスア
ンプ１２に接続されたセンスアンプ駆動回路６０と、読
出されたデータ信号を層幅するためのプリアンプ１１１
ないし１１４とを含む。これに加え、このＤＲＡＭには
、外部から行アドレスストローブ（以下ＲＡＳと称す）
信号を受けるＲＡＳバッファ１０１と、列アドレスス１
〜ローブ（以下ＣＡＳと称寸）信号を受けるＣＡＳバッ
ファ１０２と、行アドレス信号ＲＡｏないしＲＡＳを受
けるための行アドレスバッファ１０４と、列アドレス信
号ＣＡ　ｏないしＣＡ９を受けるための列アドレスバッ
ファ１０５と、書込制御信号Ｗを受ける書込バッファ１
０６と、入力データ信号Ｄｎを受【プる入力バッファ１
０７と、出力データ信号ＤＯを一時保持する出力バッフ
ァ１０８とが設けられる。ＲＡＳバッファ１０１とＣＡ
Ｓバッファ１０２との間にリフレッシュモードを判定す
るためのリフレッシュ判定回路９ａが設けられ、その出
力にリフレッシュ動作を制御するリフレッシュ制御回路
５０ａが接続される。アドレスカウンタ１０３はリフレ
ッシュのためのアドレス信号ＱｏないしＱ８を内部で発
生するために設けられる。

次に、動作について簡単に説明する。まず、行および列
のアドレス信号ＲＡ、ないしＲＡ　９およびＣＡ、ない
しＣＡ　９がアドレス入力端子を介してこのＤＲＡＭに
与えられる。ＲＡＳおよびＣＡＳ信号の降下エツジタイ
ミングに応答して各々のアドレス信号が行アドレスバッ
ファ１０４および列アドレスバッファ１０５に保持され
る。次に、行アドレス信号ＲＡｏないしＲＡａに応答し
て４つの行デコーダ１１の各々においてワード線が選択
される。各々の行デコーダ１１にワード線駆動回路７０
からワード線駆動信号ＷＬが出力され、そこに接続され
ているワード線が活性化される。

この後、たとえば、読出動作において、メモリセルＭＣ
にストアされた信号がビット線ＢＬ１に与えられる。こ
の信号は、センスアンプ１２により増幅された後、列デ
コーダ１３により選択されることにより読出書込線１１
０１に与えられる。

以上の動作により４つのメモリアレイ２１ないし２４か
ら読出された信号が読出崗込線１１０．ないしＩｌｏ、
に各々与えられ、プリアンプ１１１ないし１１４がさら
にそれらの信号を増幅する。

ニブルモードでは、ニブルデコーダ１０９がシフトレジ
スタとして動作するので、ＣＡＳ信号のトグルにより読
出された４ビツトのデータ信号がトランジスタＱ５１な
いし０５４を介して順次高速に出力バッファ１０８に転
送される。ニブルモードを除く通常のモードでは、ニブ
ルデコーダ１０９が最上位のアドレス信号ＲＡ　９およ
びＣＡｓのデコーダとして動作し、デコードされた信号
により４ビツトのうちの１ビツトのデータ信号がトラン
ジスタＱｓ＋ないしＱ３４を介して出力バッフ１１０８
に転送される。

なお、書込動作では、これとは逆に入力データ信号Ｄｉ
ｎが読出閤込線Ｉ１０．ないし１１０４を介してメモリ
セルＭＣに書込まれる。

第１３Ａ図は、第１２図に示されたメモリアレイブロッ
クの具体的な回路の例を示す回路図である。また、第１
３Ｂ図は、その動作を説明するためのタイミングチャー
トである。これらは、たとえば、１９８５年に開催され
た国際固体回路会議ｌ５ＳＣＣ８５）のダイジェスト・
オブ・テクニカルペーパーズの２５２頁ないし２５３頁
に記載されている。

第１３Ａ図を参照して、このメモリアレイブロックは、
２５６にビットのデータ信号を扱うメモリアレイおよび
センスアンプを含む。そのために、行デコーダに接続さ
れた５１２本のワード線ＷＬコないしＷＬ５１２が設け
られ、それらと直交する方向に各々がセンスアンプ２に
接続された５１２組のビット線対ＢＬＩおよびＢＬｌな
いしＢＬ５１２およびＢＬ５１２が設けられる。また、
各々の列に列デコーダの出力線Ｙ１ないしＹ５１２が接
続される。

たとえば、ビット線８１１およびＢＬｌを含む列５にお
いて、ビット線ＢＬ１とワード線ＷＬＩとの間にメモリ
セルＭＣが接続される。メモリセルＭＣは、スイッチン
グのためのＮＭＯＳトランジスタＱ。と、信号をストア
するためのキャパシタＣ８とを含む。キャパシタＣ６の
一端がチップ内で発生される一定電圧Ｖｃｐ（たとえば
電源電圧ＶＣＣの１／２の電圧）を受けるように接続さ
れる。センスアンプ２は、ＮＭＯＳＭＯＳトランジスタ
ＱびＱ２よりなるＮチ↑？ネルフリップフロップと、Ｐ
ＭＯＳトランジスタＱ、およびＱ４よりなるＰチ１νネ
ルフリツブフロツブとを含む。トランジスタＱｊおよび
Ｑ、の各々のソースが共通ソース線ＳＰに一体接続され
、トランジスタＱ１およびＱ２のソースが共通ソース線
ＳＮに一体接続される。ゲート回路３は、ビット線ＢＬ
１およびＢＬＩと線Ｉ１０および「７σとの間に各々接
続されたＮＭＯ８トランジスタＱ、およびＱ６を含む。

トランジスタＱ、およびＱ６のゲートが列デコーダの出
力ａＹ１に接続される。ビット線イコライズおよびホー
ルド回路４は、各々のゲートがイコライズ信号ＥＱを受
けるように一体接続されたＮＭＯＳトランジスタＱ７な
いしＱ、を含む。

ビット線８Ｌ１および８Ｌ１は、この回路４を介してビ
ット線プリチャージ電圧ＶらＬ　　（１／２ＶＣＣ）を
受けるように接続される。電圧ＶａｃはＲＡＳ信号が高
レベルのとぎ（スタンバイ状態のとき）ビット、？Ｊ８
Ｌ１および８１１に与えられる。

上記のような１＃ｉのビット線対に接続された種々の回
路の列５は、合計５１２個設けられている。

このようにして、合計２６２，１４４ビツト（２５６Ｋ
）メモリアレイブロックが構成される。

センスアンプ活性化回路６は、電源ＶＣＣと共通ソース
線ＳＰとの間に接続されたＰＭＯ８トランジスタＱｚ　
と、接地と共通ソースｍｓＮとの間に接続されたＮＭＯ
８トランジスタＱ、。とを含む。トランジスタＱ、。お
よびＱｌ＋の各々のゲートはセンスアンプ駆動回路６０
から信号Ｓ。

およびＳＯを受けるように接続されるっ次に、第１３Ａ
図および第１３Ｂ図を参照して動作について説明する。

イコライズ信号ＥＱは外部ＲＡＳ信号にほぼ同期されて
いる。この信号ＥＱは、時刻ｔ１以前は高レベルであり
、ＤＲＡＭは、ＲＡＳ信号が高レベルの状態、すなわち
、スタンバイ状態にもたらされる。この状態ではトラン
ジスタＱ７ないしＱ、がオンし、すべてのビット線対Ｂ
Ｌ１ないしＢＬ５１２が１／２Ｖｃｃにもたらされる。

この電圧は前の動作サイクルにおいてビット線対のうち
の一方が電源Ｖｃｃレベル、他方が接地レベルにもたら
された後、そのサイクルの終了時にトランジスタＱ７が
オンすることにより１／２ＶＣＣとなる。したがって、
電源Ｖ［ＩＬから１／２Ｖｃｃの電圧を供給する必要は
ないが、スタンバイ状態が長く続くとき、何らかの雑音
によりビット線対の電圧が変動するのを防ぐ目的で、電
圧Ｖ８Ｌが供給される。すなわち、電圧Ｖ［ＩＬは、ビ
ット線対の電圧の供給というより、保持用の電圧であり
、トランジスタＱ８およびＱ９を介してビット線対に与
えられる。

まず、読出動作において、はぼ時刻１．１にＲＡＳ信号
が低レベルに変化し、信号ＥＱも低レベルに変化すう。

トランジスタＱ７ないしＱつは信号ＥＱに応答してオフ
し、ビット線対ＢＬＩおよびＢＬＩがフローティング状
態にもたらされる。

方、このとき前述のようにＲＡ　Ｓ　（Ｈ号の降下エツ
ジタイミングで行アドレス信号ＲＡｏないしＲＡ、が入
力される。行デコーダは信号ＲＡ、なり）シＲＡａをデ
コードし、５１２本のワード線ＷＬＩないしＷＬ５１２
のうちの１本（たとえばＷＬｌ）を高レベルにもたらす
。第１３Ａ図に示すように、ワード４１１ＷＬ１には各
列について２本のビット線のうちのいずれかに接続され
た合計５１２＠のメモリセルが接続される。ワード線Ｗ
Ｌ１が高レベルにもたらされることにより、トランジス
タＱ。

がオンし、メモリセルにストアされている信号がビット
線に与えられる。メモリセルのキャパシタｃｏの容量値
とビット線の持つ容量値との比は、１：１０程度である
ので、電源電圧Ｖｃｃの１０分の１程度の電圧変化がビ
ット線に現われる。たとえば、第３Ａ図に示されるよう
に、ビット線Ｂ［１の電圧がわずかに上昇する。一方、
ビット線ＢＬ１の電圧は１／２Ｖｃｃのままである。

時刻ｔ３においてセンスアンプ駆０信号ＳＯおよびＳＯ
が各々高レベルおよび低レベルに変化する。トランジス
タＱ、。およびＱ、＋はこれらの信号に応答してオンし
、５１２個のセンスアンプ２が駆動される。これにより
、たとえば゛、ビット線ＢＬ１と８１１との間にわずか
に現われた微少な電圧変化が増幅され、ビット線ＢＬ１
が高レベルに、ビット線ＢＬ１は低レベルにもたらされ
る。

この時点で、５１２絹のビット線対は、５１２個のメモ
リセルにストアされたデータ信号に従って、５１２個の
センスアンプによりモの電圧が変化する。

時刻ｔ４に列デコーダから、５１２組のビット線対のう
ちの１つを選ぶための出力信号（たとえば高レベルの信
号Ｙ１）が出力される。トランジスタＱ５およびＱ６は
信号Ｙ１に応答してオン１ノ、増幅されたデータ信号が
続出書込線対Ｉ１０およびＩｌｏに与えられる。この続
出書込線対は予めフローティング状態にもたらされてお
り、ビット線対からの信号のレベルに応じてそのレベル
が変化する。

時刻ｔ５にワード線ＷＬ１の電圧が低レベルに変化し、
このワード線ＷＬ１に接続されたメモリセルと各ビット
線との接続が電気的に切離される。

また、時刻ｔ６にセンスアンプ駆動信号ＳＯおよびＳｏ
が各々低レベルおよび高レベルに変化し、イコライズ信
号ＥＱも高レベルに変化する。これにより、すべてのビ
ット線対が１　／’　２　Ｖ　ｃ　ｃレベルにもたらさ
れ、ＤＲＡＭが次のナイクルに備えてスタンバイ状態に
もたらされる。以上で１回の動作サイクルが終了する。

なお、ワード線ＷＬ１に接続されたすべてのメモリセル
は、時刻ｔ３ないしｔ５の期間において増幅されたビッ
ト線の電圧により、そのレベルが再書込される。また、
第１３Ｂ図に点線で示された電圧変化は、上記に示され
た場合とは相反するレベルのデータ信号がメモリセルに
ストアされている場合を示す。

次に、書込動作において、入力バッファ１０７に入力さ
れた入力データ信号により、続出書込線対Ｉ１０および
Ｉｌｏが書込すべきデータ信号のレベルにもたらされる
。この電圧信号は、時刻ｔ４の後、列デコーダにより選
択されたビット線対に与えられ、高レベルにもたらされ
たワード線に接続されているメモリセルにストアされる
。

次に、リフレッシュ動作について説明する。

ＤＲＡＭのメモリセルは前述のように１個のトランジス
タと１個のキャパシタとによって構成される。したがっ
て、たとえば、ＤＲＡＭは長い間スタンバイ状態にもた
らされ続けると、接合リークなどによりキャパシタに蓄
積されている記憶のための電荷が次第に失われる。その
ため、成る一定時間ごとにストアされている信号を読出
して、それを再明込する必要がある。その動作はリフレ
ッシュと呼ばれ、これを実行するモードとして通常法の
２つのモードがある。まず、ＲＡＳオンリーリフレッシ
ュモードでは、ＲＡＳ信号および行アドレス信号を外部
から与えることによりリフレッシュ動作を実行するもの
である。次に、ＣＡＳビフォアＲＡＳ　（オート）リフ
レッシュモードは、外部からＲＡＳおよびＣＡＳ信号の
みが与えられ、内部のアドレスカウンタから出力される
信号を用いてリフレッシュ動作を行なうものである。以
下の説明において、これらのリフレッシュモードを通常
のリフレッシュモードと呼ぶこととする。

次に、ＣＡＳビフォアＲＡＳリフレッシュ動作について
説明する。通常の続出または間違動作が始まるとき、Ｒ
ＡＳ信号が立下げられた後ＣＡＳ信号が立下げられるよ
う規定されている。これに号が変化するタイミングを検
出するために、第１２図に示されるリフレッシュ判定回
路９ａが設けられている。回路９ａによりＣＡＳビフ４
アＲＡＳリフレッシュモードの指定が検出されると、リ
フレッシュ制御回路５０ａがアドレスカウンタ１０３の
動作を開始させる。また、行アドレスバッファ１０４は
、制御回路５０ａからの信号に応答して、外部から与え
られるアドレス信号へ〇ないし八うに代えて、アドレス
カウンタ１０３から出力された信号Ｑ。ないしＱ８を受
ける。行アドレスバッフ戸１０４からリフレッシュのた
めの行アドレス信号ＲＡｏないしＲＡａが出力される。

この後の動作（よ、ビット線対に読出されたデータ信号
か読出書込線対に与えられないことを除いて・ｊ）う述
の読出動作とほぼ同じ動作が行なわれる・すなわち、再
ひ第１３Ａ図を参照して、５１２本のワード線のうちの
１本が選択されて、５１２藺のメモリセルが５１２１の
ビット線対に接続される。各々のビット線対に与えられ
たメモリセルからのデータ信号は、５１２＠のセンスア
ンプ２により増幅された後、各メモリセルに再書込され
る。すなわち、１回のメモリサイクルにより５１２個の
メモリセルがリフレッシュされる。このようなリフレッ
シュ動作では読出されたデータ信号を出力する必要がな
いので、列アドレス信号を与える必要がない。

回繰返すことにより、アドレスカウンタ１０３が５１２
回カウントアツプされる。これにより、５１２本のワー
ド線（第１３Ａ図のＷＬｌないしＷ１５１２＞が順次活
性化され、２５６にビットのすべてのメモリセルがリフ
レッシュされる。したがって、４つのメモリアレイが設
けられているので合計１メガビツトのすべてのメモリセ
ルがリフレッシュされることになる。

一般に、ＤＲＡＭでは平均１６μｓに１回のリフレッシ
ュが行なわれることが規定されている。

すなわち、１メガビツトのＤＲＡＭの場合、約１６μ５
Ｘ５１２サイクル−約８ｍｓ以内にリフレッシュするこ
とが標準の規格で定められており、通常これをリフレッ
シュ時間という。参考までに、記憶容量ごとのりフレッ
シコ時間を次に挙げておく。すなわち、６４にでは１６
μｓｘ１２８＝２ｍｓ、２５６にでは１６μＳＸ２５６
＝４ｍｓ。

４Ｍ（メガ）では１６μｓｘ１０２４＝１６ｍｓであり
、記憶容量が４倍になるごとに、リフレッシュサイクル
およびリフレッシュ時間が２倍に増えるよう規定されて
いる。

最初に述べたようなバッテリバックアップ機能を有する
機器にＤＲＡＭが用いられた場合、バッテリバックアッ
プ時においてＤＲＡＭがスタンバイ状態にもたらされ続
ける。したがって、一定時間間隔ごとにリフレッシュ動
作を行なう必要がある。前述のような通常のリフレッシ
ュモードによりリフレッシュを行なうためには、ＲＡＳ
、ｕよびＣＡＳ信号を１サイクルずつ制御Ｉ（トグル）
して与える必要がある。バッテリバックアップ時にこの
ような通常のリフレッシュモードによりリフレッシュ動
作を行なうためには、ＲＡＳおよびＣＡＳ信号をタイミ
ング制御して出力する回路を設ける必要があり、これに
より機器のサイズが大きくなることや、電力清貧が増加
することなどの問題が生じ好ましくない。

そこで、この問題を解決するため、セルフリフレッシュ
モードを有するＤＲＡＭが発表され、既に商用に供され
ている。セルフリフレッシュモードについては、たとえ
ば、山田他による「オート／１ルフリフレツシユ橢能内
１６４キロビツトＭＯＳダイナミックＲＡＭＪと題され
た論文（電子通信学会論文誌１９８３年１月、Ｊ６６−
Ｃ巻。

１号、６２頁ないし６９頁）に見られる。

第１４図は、セルフリフレッシュモードを有する従来の
ＤＲＡＭの一例を示すブロック図である。

高レベルの外部ＲＡＳＭ号を与え（スタンバイ状態）、
かつ、外部リフレッシュ信号ＲＥＦがタイマのセット時
間（最大１６μｓ）以上低レベルに保持され続けたとき
、セルフリフレッシュモードの指定が回路９１により検
出される。リフレッシュ制御回路９２は、この検出に応
答して、タイマ９３を動作させる。タイマ９３は最大１
６μｓごとに信号を回路９２を介してリフレッシュアド
レスカウンタ９４に出力する。カウンタ９４からの出力
信号Ｑ。ないしＱ６はアドレス切換回路９５およびアド
レスバッフ１９６を介して行デコーダ９８に与えられる
。行デコーダ９８は、信号Ｑ。

ないしＱ６をデコードすることにより、前述の通常のリ
フレッシュと同様に順次ワード線を選択し、メモリアレ
イ９７中のデータ信号をリフレッシュする。信号ＲＥＦ
が低レベルに保持され続ける限り、セルフリフレッシュ
モードによるリフレッシュ動作が継続される。す、なわ
ち、通常のリフレツシュモードの場合と同様に、６４Ｋ
ＤＲＡＭの規格で定められた最大２ｍｓごとに１２８音
ナイクルのリフレッシュが行なわれ、全メモリセルがリ
フレッシュされる。

このように、前述のＣＡＳビフ４アＲＡ　Ｓリフレッシ
ュと異なる点は、アドレスカウンタ９４の歩進が外部か
らのクロック信号により制御されるのでなく、内蔵され
たタイマ９３により一定時間ごとに自動的に行なわれる
ことである。

［発明が解決しようとする課題１ 前述のようにセルフリフレッシュモードを有する従来の
ＤＲＡＭは、モードを設定することにより周期的なリフ
レッシュ動作を自動的に始めることができるので、バッ
テリバックアップ機能を有する機器に適用することは、
バッテリバックアップ時の電力消費を減じる観点からよ
り適しているということができる。しかしながら、セル
フリフレッシュ動作そのものに必要な消費電力が、通常
のリフレッシュ動作に必要な消費電力と同じとなるとい
う課題がある。

第１５図は、第１２図に示されたＤＲＡＭの通常のリフ
レッシュ動作を説明するためのタイミングチャートであ
る。第１２図に示されたＤＲＡＭは、通常のリフレッシ
ュ動作において４つのメモリアレイ２１ないし２４が同
時にリフレッシュされる。すなわち、４つの行デコーダ
１１はワード線駆動信号ＷＬを受け、−斉に各々のメモ
リアレイ２１ないし２４中のワード線を順次選択する。

同時に、各々のメモリアレイ２１ないし２４中のセンス
アンプも、センスアンプ駆動信号ＳＯにより駆動される
。同様の動作が、セルフリフレッシュモードを有するＤ
ＲＡＭのセルフリフレッシュ動作においても行なわれる
。

この発明は、上記のような課題を解決するためになされ
たもので、セルフリフレッシュモードにおける動作に必
要なりＲＡＭの電力消費を減じることを目的とする。

［課題を解決するための手段１ この発明に係るダイナミックランダムアクセスメモリ装
置は、データ信号をストアするためのメモリセルを備え
た第１の複数個のメモリアレイブロックと、メモリアレ
イブロック中のメモリぜルを順次リフレッシュするため
のリフレッシュアドレス信号を発生する手段と、リフレ
ッシュアドレス１５１号に応答してメモリアレイブロッ
ク中のデータ１．−８号をリフレッシュするリフレッシ
ュ手段とを含む。リフレッシュ手段は、外部からリフレ
ッシュ命令信号が与えられたとひ、第１の複数個以下の
第２の複数個のメモリアレイブロックのデータ信号をリ
フレッシュする。また、外部からのセルフリフレッシュ
モードの指定を検出する手段と、セルフリフレッシュモ
ードの検出に応答して第２の複数個より少ない第３の複
数個のメモリアレイブロックを選択するブロック選択手
段とが設けられる。リフレッシュ手段は、ブロック選択
手段に応答して第３の複数個のメモリアレイブロックの
データ信号を順次リフレッシュする。

好ましい実施例では、リフレッシュアドレス信号を５１
生づる手段とブロック選択手段とがアドレスカウンタに
より構！戊される。アドレスカウンタは、リフレッシュ
アドレス信号として複数ピッ１〜を有する信号を出力し
、また、セルフリフレッシュモードの検出に応答してリ
フレッシュアドレス信号に追加されたビットの信号をブ
ロック選択のための信号として出力する。

この発明の別の局面におけるダイナミックランダムアク
セスメモリ装置の動作方法は、メしリアレイ中のメモリ
セルを順次リフレッシュづるｌζめのりフレッシュアド
レス信号を発生するステップと、リフレッシュ命令信号
が外部から与えられたとき、リフレッシュアドレス信号
に応答して第１の複数以下の第２の複数個のメモリアレ
イブロック中のデータ信号をリフレッシュするステップ
と、外部からのセルフリフレッシュモードの指定を検出
するステップと、セルフリフレッシュモードの検出に応
答して第２の複数より少ない第３の複数個のメモリアレ
イブロックを選択するステップと、リフレッシュアドレ
ス信号に応答して選択された第３の複数個のメモリアレ
イブロックのデータ信号を順次リフレッシュするステッ
プとを含む。

［作用］ こノ光明にＪｊ（ブるダイナミックラングムアクセスメ
モリ装ｊハでは、通常のリフレッシュモードにＪｊいて
第２の複数個のメモリアレイブロックに対してリフレッ
シュ動作が行なわれる。一方、セルフリフレッシュモー
ドにおいて、まず、第３の複数個のメしリアレイブロッ
クに対しでリフレッシュ動作が行なわれる。これに続い
て、残されたメモリアレイブロックに対してリフレッシ
ュ動作が行なわれる。セルフリフレッシュ動作において
リフレッシュされるメモリアレイフロックの数か通常の
リフレッシュ動作における数より少ないので、電力？ｌ
！ｌ費が低減される。

好ましい実施例では、メモリアレイブロックを選択する
ための信号がアドレスカウンタの出力信号のビットの追
加により得られる。その結果、メモリアレイフロックを
選択する手段が容易に１４られる。

［発明の実施例１ 第１図は、この発明の一実施例を示す４メガビットＤＲ
ＡＭのブロック図である。第１図を参照して、第１２図
に示された従来のＤＲＡＭと比較して、主な相違点は次
のとおりである。すなわち、４メガビツトの記憶容量を
実現するため各々のメモリアレイ２コないし２４中に４
倍の数のメモリセルが設けられ、また、２倍の数のワー
ド線、ビット線、およびセンスアンプが設けられる。そ
のため、外部からアドレス信号Ａ。ないしＡｇｏか与え
られる。

これに加え、セルフリフレッシュ動作における電力消費
を減じるため、各々２つに分割された、ワード線駆動回
路７１および７２と、センスアンプ駆動回路６１および
６２とが設けられ、これらは分割動作制御回路８ａによ
り制御される。分割動作制御回路８ａは、読出、当逃、
および通常のリフレッシュ動作のいずれにおいても、ワ
ード線駆動回路７１および７２ならひにセンスアンプ駆
動回路６１および６２を各々同時に動作させる。

一方、セルフリフレッシュ動作において、アドレスカウ
ンタ１０３ａから出力される信号Ｑ、。より得られる行
アドレス信号ＲＡ＋ｏに応答して、回路７１および６１
または７２および６２を交互に動作させる。

アドレスカウンタ１０３ａは、ＣＡＳビフｔアＲＡＳリ
フレッシュ動作において信号Ｑ。ないしＱ９を出力し、
一方、セルフリフレッシュ動作において信号Ｑ。ないし
ＱＩＯを出力する。

次に、動作について説明する。セルフリフレッシュモー
ドにおける動作を除いて、他の動作は基本的に第１２図
に示された従来のＤＲＡＭの動作と同様である。したが
って、読出動作およびＣＡＳビフォアＲＡＳリフレッシ
ュ動作についてのみ以下に簡単に説明する。

まず、読出動作において、ＲＡＳおよびＣＡＳの降下エ
ツジタイミングに応答して、外部から行アドレス信ｆ’
ｉ　ＲＡ　ｏないしＲＡ＋ｏおよび列アドレス信号ＣＡ
、ないしＣＡ＋ｏが各々行アドレスバッファ１０４およ
び列アドレスバッファ１０５に入力される。各々のメモ
リアレイ２１ないし２４に接続された行ｆ′コーダ１１
は、行アドレス信号ＲＡＱないしＲＡ　９に応答して１
０２４本のワード線を順次活性化させる。ワード線を１
本活性化させることにより１０２４個のメモリセルにス
トアされたデータ信号が１０２４対のビット線対に与え
られる。センスアンプ駆動回路６１および６２から同時
に出力される信号３ｏａおよびＳ。

ｂに応答して１０２４個のセンスアンプが活性化され、
ビット線対に与えられた微小電圧を増幅する。列デコー
ダ１３は列アドレス信号ＣＡ、ないしＣＡ　ｓに応答し
て１０２４１！ＩＩのビット線対の中から１対を選択す
る。こうして、４つのメモリアレイ２１ないし２４の各
々からメモリセルストアされたデータ信号が対応する続
出書込線Ｉ１０に出力される。線Ｉ１０に与えられた信
号はプリアンプ１１１ないし１１４により増幅された後
、トランジスタＱｓ＋ないしＱ１０を介して出力バッフ
ァ１０８に転送される。

次に、ＲＡＳ信号に先立ってＣＡＳ信号が低レベルに変
化したとき、リフレッシュ判定回路９ｂにより■へ５じ
ノオノ′しハ５リルツンユ七−トの指定が検出される。

リフレッシュ制御回路５０ａは、この検出に応答して外
部からのアドレス信号ＡＯないしＡｌｏの入力を禁止し
、アドレスカウンタ１０３ａからの出力信号Ｑｏないし
Ｑ９を行アドレスバッファ１０４に与える。４つのメモ
リアレイ２コないし２４に接続された行デコーダ１１は
、行アドレスバッファ１０４からの行アドレス信号ＣＡ
　ｏないしＣＡ　９に応答して１０２４本のワード線を
順次活性化させる。各々のワード線についてそこに接続
された１０２４個のメモリセルにストアされたデータ信
号が１０２４対のビット線対に与えられる。４つのセン
スアンプ１２は、センスアンプ駆動回路６１および６２
からの信号３ｏａおよびＳｏｂに応答して駆動され、ピ
ット線対に与えられた信号を増幅する。これにより、１
つのメモリアレイにおいて１０２４個のメモリセルにス
トアされたデータ信号が再出込される。このＣＡＳビフ
ォアＲＡＳリフレッシュ動作を平均１６μｓごとに１０
２４回繰返すことにより、約１６ｍ５　（−１６μ５Ｘ
１０２４）の間に１０２４Ｘ１０２４Ｘ４　（４メガ）
個のメモリセルがすべてリフレッシュされる。

次に、セルフリフレッシュモードにおける動作について
説明する。セルフリフレッシュモードの指定は、ＲＡＳ
およびＣＡ　Ｓ　（ｉｉ号をタイミング制御して与える
ことにより、リフレッシュ判定回路９ｂにより検出され
る。リフレッシュ制御回路５Ｑａは、この検出に応答し
て外部からのアドレス信号Ａ。ないしＡ１゜の入力を禁
止し、アドレスカウンタ１０３ａの出力信号Ｑ。ないし
Ｑ＋ｏを行アドレスバッファ１０４に与える。このとき
アドレスカウンタ１０３ａからの出力信号は前述のＣＡ
ＳビフォアＲＡＳリフレッシュの場合よりも出力信号Ｑ
＋ｏが追加されている。行アドレスバッファ１０４は、
信号Ｑ。ないしＱ、。を受り、行アドレス信号ＲＡ、な
いしＲＡ、ｏを出カブる。

分割動作制御回路８ａは、行アドレスバッファ１０４か
らの信号ＲＡ、、に応答してワード線駆動回路７１およ
びセンスアンプ駆動回路６１またはワード線駆動回路７
２およびセンスアンプ駆動回路６２のいずれかを駆動さ
せる。すなわち、信号ＲＡ、。がｉｔ　Ｏｕのとき、回
路７１および６１を駆動させ、信号ＲＡ＋ｏが１″のと
き、回路６２および７２のみを駆動させる。

たとえば、信号ＲＡ、ａがＯ”のとき・回路７１および
６１が駆動される。メモリアレイ２１および２４の各々
において信＠ＲＡ、ないしＲＡＳにより選択された１本
のワード線が選択される。

メモリアレイ２１および２２に接続されたセンスアンプ
１２が回路６１からの駆動信号３ｏａに応答して駆動さ
れるので、そのワード線に接続された１０２４個のメモ
リセルの信号がリフレッシュされる。一方、メモリアレ
イ２３および２４のワード線およびセンスアンプは活性
化されないので、スタンバイ状態とほぼ同じ状態に保た
れている。

なお、第１図では省略されているが、イコライズ信号Ｅ
Ｑも分割動作制御回路８ａにより制御されており、動作
されないメモリアレイ（この例では２３および２４）に
おいて高レベルの信号ＥＱが与えられる。

また、信号ＲＡ、　ｏが′１″のとき、これとは逆にメ
モリアレイ２１および２２がスタンバイ状態にもたらさ
れ、メモリアレイ２３および２４においてリフレッシュ
動作が行なわれる。

タイマ１１０は、１６μｓごとに信号をアドレスカウン
タ１０３ａに与える。アドレスカウンタ１０３ａは、こ
の信号を順次カウントアツプし、約１６ｍ５　（＝１６
μ５ｘ１０２４サイクル）の間に１０２４木のワード線
をすべて選択するのに必要な信号Ｑ０ないしＱ９を出力
する。したがって、メモリアレイ２１および２２をリフ
レッシュするのに約１６ｍ５の時間を要し、続いて、メ
モリアレイ２３および２４をリフレッシュするのに約１
６ｍ５の時間を要す。すなわち、このセルフリフレッシ
ュモードにおいて４つのメモリアレイ２１ないし２４を
リフレッシュするのに約３２ｍ５の時間が必要となる。

第２Ａ図および第２Ｂ図は、各々第１図に示されたＤＲ
ＡＭの通常のリフレッシュモードおよびセルフリフレッ
シュモードに、おける動作の違いを承りタイミングチャ
ートである。第２Ａ図を参照して、通常の（ＣＡＳビフ
ォアＲＡＳ＞リフレッシュ動作では、すべてのメモリア
レイ２１ないし２４の各々のワードａＷＬ１ないしＷＬ
４を駆動するための駆動信号ＷＬａおよびＷＬｂが同時
に出力され、かつ、すべてのセンスアンプ１２を駆動づ
るための駆動信号３０ａａ＞よび３ｏｂが同時に出力さ
れる。

方、第２Ｂ図を参照して、セルフリフレッシュモードに
おいて、期間Ｔ１において信号ＷＬａおよび３ｏａが出
力され、続いて、期間Ｔ２において信号ＷＬｂおよび３
ｏｂが出力される。したがって、メモリアレイ２１およ
び２２のデータ信号は期間Ｔ１においてリフレッシュさ
れ、メモリアレイ２３および２４のデータ信号は期間Ｔ
２においてリフレッシュされる。

以上に述べたセルフリフレッシュモードの動作の例では
、通常のリフレッシュモードでの動作に比較して、単位
時間あたりにリフレッシュ動作するメモリアレイの数が
１／２に減じられるのぐ、これに伴ない電力消費も１／
２に減じられる。なお、このようなセルフリフレッシュ
モードが適用された場合、リフレッシュ時間が標準の規
格により規定されている時間よりも長くなるが、通常の
メモリセルは空温で１秒以上のリフレッシュ時間の実力
値を持つので十分な読出マージンが得られ問題はない。

なお、上記の実施例ではセルフリフレッシュ動作におい
て４つのメモリアレイ２１ないし２４のうち２つずつを
同時に動作させる場合が示されたが、メモリアレイ２１
ないし２４の各々を１喰次動作させてもよい。これによ
り、電力消費はさらに低減される。この場合、アドレス
カウンタ１０３ａとして、信号Ｑ。ないしＱｌ＋を出力
可能なものを設ければよい。このうち信号Ｑ＋ｏおよび
Ｑｏ、が駆動すべきメモリアレイブロックを選択するの
に使われる。

第３図は、第１図に示された分割動作制御回路８ａの一
例を示す回路図である。また、この回路の入出力信号の
関係を次の表１に示す。

表１ 第３図を参照して、この分割動作制御回路８ａは、セル
フリフレッシュ制御信号ΦＳおよび行アドレス信号ＲＡ
、ｏを受けるように接続されたＮＡＮＤゲート８１と、
信号ΦＳおよび信号ＲＡ。

０を受けるように接続されたＮＡＮＤゲート８２とを含
む。ＮＡＮＤゲート８１および８２から各々駆動信号Φ
ａおよびΦｂが出力される。ここで、信号ΦＳは、セル
フリフレッシュ動作時にリフレッシュ制御回路５０ａか
ら出力される。信号ＲＡ、。およびＲＡ、。は、アドレ
スカウンタ１０３ａからの出力信号Ｑ、。に対応してお
り、行アドレスバッフ？１０４を介してこの回路８ａに
与えられる。

動作において、表１に示されるように、セルフリフレッ
シュを除く動作では（信号ΦＳが低レベルのとき）、信
号ＲＡ、、の値によらず高レベルの活性化信号Φａおよ
びΦｂが出力される。一方、セルフリフレッシュ動作に
おいて、信号ＲＡ、。

に応答して信号ΦａまたはΦｂのうち一方のみが高レベ
ルとなる。したがって、第１図に示された回２８７１お
よび６１または７２および６２のうちいずれかのみを活
性化させる。

第４図は、この発明のもう１つの実施例を示づ４メガビ
ットＤＲＡＭのブロック図である。このＤＲＡＭも、第
１図に示きれたものと同様に、ＣＡｓビア１７ＲＡＳリ
フレツシユのような通常のリフレッシュモードに加えて
、セルフリフレッシュモードを有する。第１図に示され
たＤＲＡＭと比較して異なる点は、このＤＲＡＭがセル
フリフレッシュを除くモードにおいてもメモリアレイを
分割して動作（この例の場合２分割動作）することが可
能で、セルフリフレッシュモードにおいてその分割数を
さらに増や勺（この例の場合２分割から４分？Ｊに増や
す）ことができる。このような＠戊にすることにより、
第１図に示されたＤＲＡＭと比較して、続出、書込、お
よび通常のリフレッシュ動作の各々における消費電力を
減らずことができる。加えて、以下に述べるようにセル
フリフレッシュモードにおける消費電力も減じられる。

第４図を参照して、このＤＲＡＭは、各々が５１２にビ
ットの記憶容量を有する８つのメモリアレイ２１ないし
２８と、各々のメモリアレイブロックに対応して設けら
れた８つのプリアンプとを含む。分割数が増えたことに
伴ない、ワード線駆動回路７１ないし７４およびセンス
アンプ駆動回路６１ないし６４の数が増やされ、それら
を活性化するための分割動作制御回路８ｂも改善されて
いる。また、数の増やされたプリアンプを制御するため
の分に］動作制御回路８Ｃが新たに設けられる。

改善された分割動作制御回路８ｂは、行アドレス信号Ｒ
Ａ９およびＲＡ、、を受けるように接続される。回路８
ｂは、続出、書込、および通常のリフレッシュモードに
おいて、信号ＲＡ　ｇに応答して８つのメモリアレイブ
ロックを２つのグループに分けて動作させ、セルフリフ
レッシュモードに６（１で、信号ＲＡＳおよびＲＡＩＱ
に応答１）でさらに４つのグループに分けて各々の異な
ったタイミングで動作させる。

次に、動作について説明する。読出動作において、ＲＡ
　ＳおよびＣＡＳ信号の下部エツジタイミングに応答し
て外部からアドレス信ｊｆｆＡθないしＡ、。が入力さ
れ、行アドレス信号ＲＡｏないしＲＡ＋ｏおよび列アド
レス信＠　ＣＡ　ｏないしＣＡ、０が各々行アドレスバ
ッフ戸１０４および列アドレスバッファ１０５に保持さ
れる。分割動作制御回路８ｂは、信号ＲＡＳに応答して
活性化信号ΦａないしΦｄを出力する。たとえば、信号
ＲＡＳがＯ″のとき、回路７１および６１を活性化する
信号Φａと、回路７２および６２を活性化プる信号Φｂ
とが出力される。したがって、メモリアレイ２コないし
２４の各々においてのみ、５１２イ（のワード線の中の
１本が活性化され、指定されたメモリセルのデータ信号
がセンスアンプにより増幅されて読出される。分割動作
制御回路８ｃは、プリアンプ１１１ないし１１４のみを
動作させ、データ信号はさらに増幅されて出力される。

一方、信号ＲＡｓが′１″のとき、メモリアレイ２５な
いし２８について同轡の動作がなされる。

この例では、１つのメモリアレイ中に存在するワード線
の数は５１２本であり、第１図に示されたＤＲＡＭの半
数である。したがって、ビット線の長さも１／２どなっ
ている。メモリアレイにおける消費電力の大部分は、ビ
ット線容量の充放電電流によっており、ピッ１〜線長が
１／２になれば当然１７／２に低減される。

次に、ＣＡＳビフォアＲＡＳリフレッシュ動作について
説明する。まず、リフレッシュ判定回路９ｂによりこの
モードの指定が検出される。リフレッシュ制御回路５０
ｂは、この検出に応答してアドレスカウンタ１０３ａか
らの出力信号Ｑ、ないしＱ９を行アドレスバッフＦ１０
４に出力する。

この後の動作は、前述の読出動作と同様に、信号ＲＡＳ
に応答して分割動作がなされる。但し、リフレッシュ動
作であるので、データ信号は出力されない。

たとえば、信号ＲＡ９がｉｔ　Ｏｕのとき、回路７１．
７２．６１　、Ｊ５よび６２が信号ΦａおよびΦｂによ
り活性化される。したがって、メモリアレイ２１ないし
２４の各々においてのみ、５１２本のワード線の中の１
本が順次活性化され、１０２４個のメモリセルのデータ
信号がリフレッシュされる。平均１６μｓごとに、信号
ＲＡ　Ｓが○″のサイクルを５１２回、信号ＲＡＳが１
１１１１のサイクルを５１２回、プなわち、合ｆｆ１ｔ
　１０２４回のＣＡＳビフォアＲＡＳリフレッシュサイ
クルを１６ｍ５　（＝１６μ５ｘ１０２４）繰返すこと
ニヨり全メモリセルがリフレッシュされる。このように
、ＣＡＳビフォアＲＡＳリフレッシュ動作においても続
出９ｈ作と同じ理由で消費電力が低減される。

次に、セルフリフレッシュモードにおける動作について
説明する。

リフレッシュ判定回路９ｂによりこのモードが検出され
る。リフレッシュ制御回路５０ｂは、この検出に応答し
て、セルフリフレッシュ検出信号φＳを分割動作制御回
路８ｂに出力し、タイマ１１０を動作させる。アドレス
カウンタ１０３ａは、タイマ１１０からの信号に応答し
て動作し、前述のＣＡＳビフォアＲＡＳリフレッシュの
場合よりも１桁多い出力信号Ｑ０ないしＱ、。を行アド
レスバッフ？１０４に出力する。行アドレスバッファ１
０４は行アドレス信＠ＲＡ、ないしＲＡ、。

を出力する。

分割動作制御回路８ｂは、信号ＲＡ９およびＲＡ、。に
応答して次のような分割動作を制御する。

すなわち、メモリアレイ２１ないし２８が４つのグルー
プに分かれて動作する。

たとえば、信号ＲＡ９およびＲＡ、。が′０″および０
′のとき、回路７１および６１が活性化信号φａにより
活性化される。これにより、メモリアレイ２１および２
２の各々において、５１２本のワード線のうち１本が順
次活性化され、１０２４個のメモリセルのデータ信号が
リフレッシュされる。一方、メモリアレイ２３ないし２
８においては、回路７２ないし７４および６２ないし６
４が活性化されないので、スタンバイ状態が保たれる。

なお、第４図では省略されているが、第１３Ａ図に対応
する回路において、分割動作制御回路８ｂにより制御さ
れた高レベルのイコライズ信号ＥＱがメモリアレイ２３
ないし２８に与えられている。

アドレスカウンタ１０３ａがタイマ１１０から１６μｓ
ごとに出力される信号に応答して信号Ｑ。ないしＱ、。

を出力するので、約８ｍｓ　（＝１６μ５ｘ５１２サイ
クル）の間にメモリアレイ２１および２２の合計１メガ
ビツトのデータ信号がリフレッシュされる。そして、続
（３ｍｓの間にメモリアレイ２５および２６の信号がリ
フレッシュされ、さらに、次の１６ｍ５の間にメモリア
レイ２３．２４．２７、および２８の信号がリフレッシ
ュされる。すなわち、３２ｍｓの間に４メガのメモリセ
ルの信号がすべてリフレッシュされる。

このように、セルフリフレッシュ動作において、読出、
書込、および通常のリフレッシュ動作と比較して、単位
時間あたりに動作するメモリアレイの数が１／２になる
ので、メモリアレイの動作に伴なって消費される電力も
１／２に低減される。

第５Ａ図および第５Ｂ図は、第４図に示されたＤＲＡＭ
の各々通常のリフレッシュモードおよびセルフリフレッ
シュモードにおける動作を説明するためのタイミングチ
ャートである。通常のリフレッシュモードにおいて、信
号ＲＡＳに応答して、ワード線駆動信号ＷＬａおよびＷ
Ｌｂとセンスアンプ駆動信号３ｏａおよびＳＯｂとが同
一の期間ＴＣに出力され、別の期間に信号ＷＬＣおよび
Ｗｌｄと信号ＳＯＣおよび３ｏｄとが出力される。

したがって、成る期間ＴＣにおいて、４つのメモリアレ
イ２１ないし２４に関連する回路が同時に動作し、次の
期間において残りのメモリアレイ２５ないし２８に関連
する回路が動作することがわかる。

第５Ｂ図を参照して、セルフリフレッシュモードにおい
ては、信号ＲＡ９およびＲＡ、ｏに応答して、信号ＷＬ
ａおよび５ｏａと、ＷＬＣおよび３ｏｃと、ＷＬｂおよ
び３ｏｂと、ＷＬｄおよび３ｏｄとが順次出力され、メ
モリアレイ２１ないし２８が４つのグループに分かれて
順次動作する。

したがって、各期間において２つのメモリアレイに関連
する回路のみが動作することがわかる。

第６図は、第４図に示された分割動作制御回路８ｂの一
例を示す回路図である。また、この回路表２ 第６図を参照して、この分割動作制御回路８ｂは、セル
フリフレッシュモード検出信号φＳと行アドレス信号Ｒ
Ａ　＋。またはＲＡ、。を受けるように接続されたＮＡ
ＮＤゲート８３ないし８６と、ＮＡＮＤゲート８３ない
し８６の出力信号および信号ＲＡ　ＳまたはＲＡ　Ｓを
受けるように接続されたＡＮＤゲート８７ないし９０と
を含む。ＡＮＤケート８７ないし９０から各々活性化信
号φａないしφｄが出力される。

ａノ作において、表２に示されるように、セルフリフレ
ッシュモードを除く動作（信号φＳが低レベルのとき）
では、信号φａおよびφｂと信号φＣおよびφｄとが信
号ＲＡＳに応答して出力される。一方、セルフリフレッ
シュモードにおける動作（信号φＳが高レベルのとき）
では、各々の信号φａないしφｄが信号ＲＡ９およびＲ
Ａ、。に応答して出力される。

第７八図ないし第７Ｃ図は、この発明の他の実施例を示
すＤＲＡＭのブロック図である。なお、第７図は、第７
八図ないし第７Ｃ図間の接続を示す図である。このＤＲ
ＡＭの特徴は、セルフリフレッシュを除くモードにおい
て全メモリアレイが８つのグループに分かれて分割動作
を行ない、セルフリフレッシュモードにおいて３２に分
かれて分割動作を行なうことである。

第７八図ないし第７Ｃ図を参照して、第４図に示された
ＤＲＡＭとの主な相違点は次のとおりである。まず、各
メモリアレイが左側（Ｌ）と右側（Ｒ）の２つに分割さ
れ、分割された両側のメモリアレイについて１つのセン
スアンプが設けられている。すなわち、このＤＲＡＭは
シェアドセンスアンプ（ＳＳＡ）方式が適用されている
。図中ではシェアドセンスアンプ５ＳＡ１ないし５ＳＡ
１６が示される。また、コラムデコーダＣＤＬおよびＣ
ＤＲが各々２メガのメモリアレイごとに設けられ、チッ
プ面積の増大が防がれている。また、分割数が増えたこ
とから、各ワード線駆動回路７１ないし７４とメモリア
レイブロックとの間にワード線分割動作制御回路７５な
いし７８が新たに設けられ、同様に、各センスアンプ駆
動回路６１ないし６４とメモリアレイブロックとの間に
センスアンプ分割動作制御回路６５ないし６８が新たに
設けられている。なお、第７Ｄ図に、−例として、分割
されたメモリアレイ２１Ｌおよび２１Ｒならびに行デコ
ーダＲＤＩＬおよびＲＤｌＲとシェアドセンスアンプ５
ＳＡ１のブロック図が示される。

動作において、セルフリフレッシュモードを除くモード
では行アドレス信号ＲＡ　？ないしＲＡＳに応答して全
メモリアレイが４つに分けられ、各々について１／８分
割動作がなされる。一方、セルフリフレッシュモードで
は前述の４つの部分がさらに行アドレス信号ＲＡＯない
しＲＡ、に応答して１つの部分のみが活性化される。し
たがって、１／３２分割動作がなされる。

第８図は、第７Ｂ図に示されたメモリアレイブロックの
具体的な回路の例を示す回路図である。

第８図を参照して、第１３Ａ図に示された回路と異なる
主な点は、分割されたメモリアレイ２１Ｌと２１Ｒとの
間にシェアドセンスアンプ５ＳＡ１が設けられ、各々の
接続部分にスイッチ回路７Ｌおよび７Ｒが接続される。

各々のスイッチ回路７Ｌおよび７Ｒは、ＮＭＯＳトラン
ジスタＱＩ２Ｌ＋Ｑ＋　３ＬＩ　Ｑ＋　２ｇ＋およびＱ
７５．により構成され、信号ＳＬおよびＳＲに応答して
動作する。

動作において、行アドレス信号ＲＡ７に応答して信号Ｓ
ＬおよびＳＲのうち一方が高レベルに変化する。スイッ
チ回路７Ｌまたは７Ｒは、この信号に応答してオンし、
センスアンプ５ＳＡＩおよび読出書込１！ｉ！対Ｉ１０
およびＩｌｏを左右どちらかのビット線対に接続する。

接続されない側はスタンバイ状態にもたらされ、この段
陥で既に１／２分割動作がなされる。センスアンプ駆動
信＠ＳＱおよび３ｏは行アドレス信号ＲＡａおよびＲＡ
、に応答して発生されており、センスアンプについても
１／４分割動作がなされる。

第９Ａ図は、この発明のさらに他の実施例を示す４メガ
ビットＤＲＡＭのブロック図である。第９Ａ図を参照し
て、第１図に示されたＤＲＡＭと異なる点は、行アドレ
ス信号ＲＡｏないしＲＡ。

。を受けるように接続された改善された分割動作制御回
路８ｄが設けられていることである。そして、回路８ｄ
から行アドレス信号として信号ＲＡ。ａないしＲＡ９ａ
およびＲＡＯｂないしＲＡｓｂがメモリアレイブロック
に出力される。

第９Ｂ図は、第９Ａ図に示された分割動作制御回路８ｄ
の一例を示１回路図である。第９Ｂ図を参照して、この
分割動作制御回路８ｄは、第３図に示された回路に加え
て、行デコーダを分割動作させるための回路８１ａおよ
び８２ｂが設けられる。たどえば、回路８１ａは、ＮＡ
ＮＤゲー）・８１の出力信号である活性化信号φａをそ
の一方入力に接続された２０個のＡＮＤゲートを含む。

各ＡＮＤゲートの他方入力は行アドレス１３号ＲＡ。

ないしＲＡ９およびそれらの反転された信号の各々を受
けるように接続される。回路８２ｂも同球の回路構成を
持つ。

動作において、セルフリフレッシュモードでは信号ＲＡ
、　ｏがＯ″のとき、メモリアレイ２１および２２に接
続された行デコーダが信号ＲＡ。

ａないｌ／ＲＡ９ａに応答して選択的に動作する。

また、信号ＲＡ、ｏが′１″のとき、メモリアレイ２３
および２４に接続された行デコーダ１１が信号ＲＡｏｂ
ないしＲＡ、ｂに応答して選択的に動作する。一方、セ
ルフリフレッシュモードを除くモードでは信号ＲＡ、。

の値によらず４つの行デコーダ１１が同時に動作する。

このように、セルフリフレッシュモードにおいてメモリ
アレイ２１ないし２４に接続された４つの行デコーダ１
１をも分割して動作させることができ、電力消費をより
低減することができる。

第１ＯＡ図ないし第１０Ｃ図は、第１図に示されたリフ
レッシュ判定回路９ｂの動作を説明するためのタイミン
グチャートである。各図ではＲＡＳｊ５よびＣＡＳ信号
の変化が示される。なお、時刻ｔＲおよびｔ、は各々Ｒ
ＡＳおよびＣＡＳ信号が立下がるタイミングを示す。

第１０Ａ図は通常の読出または書込モードが検出される
場合を示す。時刻ｔＲにＲＡＳ信号が立下がり、その後
時刻ｔ、にＣＡＳ信号が立下がる。

リフレッシュ判定回路９ｂは、これらの信号が変化する
タイミングを検出して、読出または書込モードの指定を
検出する。

また、第１０Ｂ図は、ＣＡＳビフ４アＲＡＳリフレッシ
ュモードが検出される場合を示す。この場合、時刻ｔＣ
にＣＡＳ信号が立下がり、その後時刻ｔ、にＲＡＳ信号
が立下がる。判定回路９ｂは、これらの信号が変化する
タイミングを検出し定されたことを認識ツる。なお、第
１０Ａ図および第１０８図に示されるモードの検出でＣ
よ、１回のメしリサイクルに要する時間ｊ（ｙ（が規定
されている最大のリフレッシュ時間’ｊ、ＥＦ以下にな
っている。

第１０Ｃ図はセルフリフレッシュモードが検出信号が立
下がった後ＲＡ　Ｓ　（、ｉ号が立下がる。これに加え
、判定回路９ｂは、メモリサイクル時間ｔｃｙｃが規定
されｌζリフレッシュ時間ｔ８ε「を越えることを検出
する。こうして、セルフリフレッシュモードが認識され
る。

第１１Ａ図は、第１図に示されたリフレッシュ判定回路
９ｂの一例を示すブロック図である。また、第１１８図
は、その動作を説明するためのタイミングチャートであ
る。第１１Ａ図を参照して、この判定回路９ｂは、その
セット入力およびリセット入力が各々ＲＡＳおよびＣＡ
Ｓ信号を受けるように接続されたＳＲフリップフロップ
９０１と、フリップフロップ９０１の一方出力に接続さ
れた比較回路９０２と、比較回路９０２に接続されたタ
イマ９０３とを含む。

セルフリフレッシュモードの検出動作において、高レベ
ルのＲＡＳ信号によりフリップフロップ９０１がセット
され、高レベルの出力信号ＣＢＲが出力される。タイマ
９０３がこの信号ＣＢＲに応答して動作し、比較回路９
０２は、所定の時間Ｔ（〉１４ＥＦ）を越えて信号ＣＢ
Ｒが高レベルのとき、高レベルの活性化信号φＳを出力
する。その後、ＣＡＳ信号が高レベルに変化したとき、
フリップフロップ９０１がリセットされ、信号ＣＢＲお
よびφＳが低レベルに変化する。このようにしてセルフ
リフレッシュモードの検出が判定回路９ｂによりなされ
る。

以上、４つの実施例を挙げて説明がなされたが、セルフ
リフレッシュモードにおける分割数はいずれも例として
示されたものである。すなわち、これらの例に限らず、
セルフリフレッシュモードにおいて通常のリフレッシュ
モードでの分割数を越える数に分割して、メモリアレイ
のデータ信号をリフレッシュすること（こより、？肖Ｓ
２電力を減らすことができる。

また、上記の実施例では、タイマ１１０のヒツト時間が
１６μｓ１すなわち、アドレスカウンタ１０３ａおよび
１０３ｂが１６μｓごとにカウントアツプする場合につ
いて記されたが、このセット時間をたとえば３２μｓに
してもよい。これによりさらに消費電力が低減される。

さらには、メモリセルのリフレッシュ時間の実力値を越
えない範囲でタイマのセット時間を長く設定すれば、そ
れに応じて消費電力を低減することはできる。この場合
、たとえば第１３Ａ図に示されるピッ１へ線プリチャー
ジ電圧ＶＰＬのレベルを制御するなど、セルフリフレッ
シュ時においてのみメモリセルのリフレッシュ時間の実
力値を長くづるための手段を併用すればさらに効果が上
がる。

さらに、これらの実施例では、メモリセルがＮＭＯＳト
ランジスタにより構成されたが、ＰＭＯＳトランジスタ
を使用することも可能である。また、メモリセルのキャ
パシタとして、ＭＯＳキセバシタ、スタックドキャパシ
タなど、どのような４１１造のキャパシタをも用いるこ
とができる。

また、上記の実施例では、４メガワ一ド×１ビツトＤＲ
ＡＭについて説明がなされたが、これに限らず、たとえ
ば１メガワ一ド×４ビツトＤＲＡＭ（４ビット並列入出
力タイプ）でもこの弁明は適用できる。また、ニブルモ
ード機能の有無にもかかわらず適用できる。

さらに、セルフリフレッシュモードの指定を検出するの
に、たとえば第１４図に示された専用のセルフリフレッ
シュニード検出回路を設けてもよい。

［発明の効果１ 以上のように、この発明によれば、セルフリフレッシュ
モードにおいてメモリアレイブロックが通常のリフレッ
シュモードでの分割数を越える数に分割され、データ信
号のリフレッシュがなされるので、ダイナミックランダ
ムアクセスメモリ装置のセルフリフレッシュモード時の
電力消費を減しることができる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す４メガビットＤＲ
ＡＭのブロック図である。第２Ａ図および第２Ｂ図は、
各々第１図に示されたＤＲＡＭの通常のリフレッシュモ
ードおよびセルフリフレッシュモードでの動作を説明づ
るタイミングチャートである。第３図は、第１図に示さ
れた分割動作制御回路の一例を示す回路図である。第４
図は、この発明のもう１つの実施例を示す４メガビット
ＤＲＡＭのブロック図である。第５Ａ図および第５Ｂ図
は、各々第４図に示されたＤＲＡＭの通常のリフレッシ
ュモードおよびセルフリフレッシュモードでの動作を説
明するタイミングチャートである。第６図は、第４図に
示された分割動作制御回路の一例を示す回路図である。 第７図は、第７八図ないし第７Ｃ図間の接続を示す図で
ある。第７八図ないし第７Ｃ図は、この発明の他の実施
例を示す４メガビットＤＲＡＭのブロック図である。 第７Ｄ図は、第７Ｂ図に示されたメモリアレイプロック
を示すブロック図である。第８図は、第７Ｂ図に示され
たメモリアレイブロックの回路図である。第９Ａ図は、
この発明のさらに他の実施例を小す４メガビットＤＲＡ
Ｍのブロック図である。 第９Ｂ図は、第９Ａ図に示された分割動作制御回路の一
例を示す回路図である。第１０Ａ図ないし第１０Ｃ図は
、第１図に示されたリフレッシュ判定回路の動作を説明
するためのタイミングチャートである。第１１Ａ図は、
第１図に示されたリフレッシュ判定回路の一例を示すブ
ロック図である。 第１１Ｂ図は、第１１Ａ図に示された回路の動作を説明
するためのタイミングチャートである。第１２図は、従
来のＤＲＡＭの一例を示すブロック図である。第１３Ａ
図は、第１２図に示されたメモリアレイブロックの回路
図である。第１３８図は、第１３Ａ図に示された回路の
動作を説明するだめのタイミングチャートである。第１
４図は、セルフリフレッシュモードを有する従来のＤＲ
ＡＭの一例を示すブロック図である。第１５図は、第１
２図に示されたＤＲＡＭの１通常のりフレッシュ動作を
説明するタイミングチャートである。 図において、８ａない１ノ８ｅは分割動作制御回路、９
ａおよび９ｂはリフレッシュ判定回路、２１ないし２８
はメモリアレイ、５０ａおよび５０ｂはリフレッシュ制
御回路、６１ないし６４はセンスアンプ駆動回路、７１
ないし７４はワード線駆動回路、６５ないし６８はセン
スアンプ分割動作制御回路、７５ないし７８はワード線
分割動作制御回路である。 なお、図中、同一符号は同一または相当部分をボす。

Claims (3)

【特許請求の範囲】
1. （１）外部から与えられるリフレッシュ命令信号に応答
   して所定のリフレッシュ動作を行なう通常のリフレッシ
   ュモードに加えて、周期的なリフレッシュ動作を自動的
   に始めるセルフリフレッシュモードを有するダイナミッ
   クランダムアクセスメモリ装置であって、 各々がデータ信号をストアするためのメモリセルを備え
   た第１の複数個のメモリアレイブロックを含み、 前記第１の複数個のメモリアレイブロックに接続され、
   前記メモリアレイブロック中のメモリセルを順次リフレ
   ッシュするためのリフレッシュアドレス信号を発生する
   リフレッシュアドレス発生手段と、 前記リフレッシュアドレス発生手段に接続され、前記リ
   フレッシュアドレス信号に応答して前記メモリアレイブ
   ロック中の前記メモリセルにストアされたデータ信号を
   リフレッシュするリフレッシュ手段とを含み、 前記リフレッシュ手段は、前記リフレッシュ命令信号が
   与えられたとき、第２の複数個の前記メモリアレイブロ
   ックのデータ信号をリフレッシユし、前記第２の複数は
   前記第１の複数以下であり、前記セルフリフレッシュモ
   ードを指定するための信号を外部から受ける手段と、 前記セルフリフレッシュモードの指定を検出するセルフ
   リフレッシュモード検出手段と、 前記セルフリフレッシュモードの検出に応答して、前記
   第１の複数個の前記メモリアレイブロックのうち、第３
   の複数個のメモリアレイブロックを順次選択するための
   ブロック選択信号を出力するブロック選択手段とを含み
   、 前記第３の複数は前記第２の複数より少なく、前記リフ
   レッシュ手段は、前記ブロック選択手段からのブロック
   選択信号に応答して前記第３の複数個の前記メモリアレ
   イブロックのデータ信号をリフレッシュする、ダイナミ
   ックランダムアクセスメモリ装置。
2. （２）前記リフレッシュアドレス発生手段と前記ブロッ
   ク選択手段とがアドレスカウンタにより構成され、 前記アドレスカウンタは前記リフレッシュアドレス信号
   として第４の複数のビットを有する信号を出力し、 前記アドレスカウンタは、前記セルフリフレッシュモー
   ドの検出に応答して、前記リフレッシュアドレス信号に
   追加されたビットの信号を前記ブロック選択信号として
   出力する、請求項（１）記載のダイナミックランダムア
   クセスメモリ装置。
3. （３）外部から与えられるリフレッシュ命令信号に応答
   して所定のリフレッシュ動作を行なう通常のリフレッシ
   ュモードに加えて、周期的なリフレッシュ動作を自動的
   に始めるセルフリフレッシュモードを有するダイナミッ
   クランダムアクセスメモリ装置であって、 各々がデータ信号をストアするためのメモリセルを備え
   た第１の複数個のメモリアレイブロックを含む、 そのようなダイナミックランダムアクセスメモリ装置を
   動作させる方法であつて、 前記メモリアレイブロック中のメモリセルを順次リフレ
   ッシュするためのリフレッシュアドレス信号を発生する
   ステップと、 前記リフレッシュ命令信号が外部から与えられたとき、
   前記リフレッシュアドレス信号に応答して第２の複数個
   の前記メモリアレイブロック中のデータ信号をリフレッ
   シュするステップとを含み、前記第２の複数は前記第１
   の複数以下であり、前記セルフリフレッシュモードを指
   定するための信号を外部から受けるステップと、 前記セルフリフレッシュモードの指定を検出するステッ
   プと、 前記セルフリフレッシュモードの検出に応答して第３の
   複数個のメモリアレイブロックを部分的に順次選択する
   ためのブロック選択信号を出力するステップとを含み、 前記第３の複数は前記第２の複数より少なく、前記リフ
   レッシュアドレス信号に応答して前記ブロック選択信号
   により選択された前記メモリアレイブロックごとにその
   中のデータ信号を順次リフレッシュするステップを含む
   、ダイナミックランダムアクセスメモリ装置の動作方法
   。