JPH0268791A - ダイナミックランダムアクセスメモリ装置およびその動作方法 - Google Patents
ダイナミックランダムアクセスメモリ装置およびその動作方法Info
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- JPH0268791A JPH0268791A JP63221108A JP22110888A JPH0268791A JP H0268791 A JPH0268791 A JP H0268791A JP 63221108 A JP63221108 A JP 63221108A JP 22110888 A JP22110888 A JP 22110888A JP H0268791 A JPH0268791 A JP H0268791A
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- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は、−1にダイナミックランダムアクセスメモ
リ装置に関し、特に、周期的なリフレッシュ動作を自動
的に始めるセルフリフレッシュモードを有するダイナミ
ックランダムアクセスメモリ装置に関する。
リ装置に関し、特に、周期的なリフレッシュ動作を自動
的に始めるセルフリフレッシュモードを有するダイナミ
ックランダムアクセスメモリ装置に関する。
[従来の技術〕
近年、パーソナルコンピュータの普及が著しい。
特に最近では携帯型パーソナルコンピュータに対する需
要が増大している。このような携帯型パーソナルコンピ
ュータに用いられる記憶BINは、バッテリバックアッ
プ(電池保持)の可能な低消費電力のものが要求される
。このような用途の記憶装置として、スタティックラン
ダムアクセスメモリまたはダイナミックランダムアクセ
スメモリ(以下DRAMと称す)が用いられている。
要が増大している。このような携帯型パーソナルコンピ
ュータに用いられる記憶BINは、バッテリバックアッ
プ(電池保持)の可能な低消費電力のものが要求される
。このような用途の記憶装置として、スタティックラン
ダムアクセスメモリまたはダイナミックランダムアクセ
スメモリ(以下DRAMと称す)が用いられている。
このうちDRAMは、通常、1つのメモリセルが各々1
個のトランジスタおよびキャパシタにより構成される。
個のトランジスタおよびキャパシタにより構成される。
これはいわゆる1トランジスタ1キヤパシタ型メモリセ
ルと呼ばれ、セル面積を小さくすることができ、高集積
化に適している。
ルと呼ばれ、セル面積を小さくすることができ、高集積
化に適している。
第12図は、従来の1メガビットDRAMを示すブロッ
ク図である。第12図を参照して、このDRAMは、各
々がデータ信号をストアするためのメモリセルMCを備
えた4つのメモリアレイ21ないし24と、各々のメモ
リアレイ21ないし24に接続されて各々のメモリアレ
イブロックを構成する、行デコーダ11、列デコーダ1
3、およびセンスアンプ12と、各々の行デコーダ11
に接続されたワード線駆動回路70と、各々のセンスア
ンプ12に接続されたセンスアンプ駆動回路60と、読
出されたデータ信号を層幅するためのプリアンプ111
ないし114とを含む。これに加え、このDRAMには
、外部から行アドレスストローブ(以下RASと称す)
信号を受けるRASバッファ101と、列アドレスス1
〜ローブ(以下CASと称寸)信号を受けるCASバッ
ファ102と、行アドレス信号RAoないしRASを受
けるための行アドレスバッファ104と、列アドレス信
号CA oないしCA9を受けるための列アドレスバッ
ファ105と、書込制御信号Wを受ける書込バッファ1
06と、入力データ信号Dnを受【プる入力バッファ1
07と、出力データ信号DOを一時保持する出力バッフ
ァ108とが設けられる。RASバッファ101とCA
Sバッファ102との間にリフレッシュモードを判定す
るためのリフレッシュ判定回路9aが設けられ、その出
力にリフレッシュ動作を制御するリフレッシュ制御回路
50aが接続される。アドレスカウンタ103はリフレ
ッシュのためのアドレス信号QoないしQ8を内部で発
生するために設けられる。
ク図である。第12図を参照して、このDRAMは、各
々がデータ信号をストアするためのメモリセルMCを備
えた4つのメモリアレイ21ないし24と、各々のメモ
リアレイ21ないし24に接続されて各々のメモリアレ
イブロックを構成する、行デコーダ11、列デコーダ1
3、およびセンスアンプ12と、各々の行デコーダ11
に接続されたワード線駆動回路70と、各々のセンスア
ンプ12に接続されたセンスアンプ駆動回路60と、読
出されたデータ信号を層幅するためのプリアンプ111
ないし114とを含む。これに加え、このDRAMには
、外部から行アドレスストローブ(以下RASと称す)
信号を受けるRASバッファ101と、列アドレスス1
〜ローブ(以下CASと称寸)信号を受けるCASバッ
ファ102と、行アドレス信号RAoないしRASを受
けるための行アドレスバッファ104と、列アドレス信
号CA oないしCA9を受けるための列アドレスバッ
ファ105と、書込制御信号Wを受ける書込バッファ1
06と、入力データ信号Dnを受【プる入力バッファ1
07と、出力データ信号DOを一時保持する出力バッフ
ァ108とが設けられる。RASバッファ101とCA
Sバッファ102との間にリフレッシュモードを判定す
るためのリフレッシュ判定回路9aが設けられ、その出
力にリフレッシュ動作を制御するリフレッシュ制御回路
50aが接続される。アドレスカウンタ103はリフレ
ッシュのためのアドレス信号QoないしQ8を内部で発
生するために設けられる。
次に、動作について簡単に説明する。まず、行および列
のアドレス信号RA、ないしRA 9およびCA、ない
しCA 9がアドレス入力端子を介してこのDRAMに
与えられる。RASおよびCAS信号の降下エツジタイ
ミングに応答して各々のアドレス信号が行アドレスバッ
ファ104および列アドレスバッファ105に保持され
る。次に、行アドレス信号RAoないしRAaに応答し
て4つの行デコーダ11の各々においてワード線が選択
される。各々の行デコーダ11にワード線駆動回路70
からワード線駆動信号WLが出力され、そこに接続され
ているワード線が活性化される。
のアドレス信号RA、ないしRA 9およびCA、ない
しCA 9がアドレス入力端子を介してこのDRAMに
与えられる。RASおよびCAS信号の降下エツジタイ
ミングに応答して各々のアドレス信号が行アドレスバッ
ファ104および列アドレスバッファ105に保持され
る。次に、行アドレス信号RAoないしRAaに応答し
て4つの行デコーダ11の各々においてワード線が選択
される。各々の行デコーダ11にワード線駆動回路70
からワード線駆動信号WLが出力され、そこに接続され
ているワード線が活性化される。
この後、たとえば、読出動作において、メモリセルMC
にストアされた信号がビット線BL1に与えられる。こ
の信号は、センスアンプ12により増幅された後、列デ
コーダ13により選択されることにより読出書込線11
01に与えられる。
にストアされた信号がビット線BL1に与えられる。こ
の信号は、センスアンプ12により増幅された後、列デ
コーダ13により選択されることにより読出書込線11
01に与えられる。
以上の動作により4つのメモリアレイ21ないし24か
ら読出された信号が読出崗込線110.ないしIlo、
に各々与えられ、プリアンプ111ないし114がさら
にそれらの信号を増幅する。
ら読出された信号が読出崗込線110.ないしIlo、
に各々与えられ、プリアンプ111ないし114がさら
にそれらの信号を増幅する。
ニブルモードでは、ニブルデコーダ109がシフトレジ
スタとして動作するので、CAS信号のトグルにより読
出された4ビツトのデータ信号がトランジスタQ51な
いし054を介して順次高速に出力バッファ108に転
送される。ニブルモードを除く通常のモードでは、ニブ
ルデコーダ109が最上位のアドレス信号RA 9およ
びCAsのデコーダとして動作し、デコードされた信号
により4ビツトのうちの1ビツトのデータ信号がトラン
ジスタQs+ないしQ34を介して出力バッフ1108
に転送される。
スタとして動作するので、CAS信号のトグルにより読
出された4ビツトのデータ信号がトランジスタQ51な
いし054を介して順次高速に出力バッファ108に転
送される。ニブルモードを除く通常のモードでは、ニブ
ルデコーダ109が最上位のアドレス信号RA 9およ
びCAsのデコーダとして動作し、デコードされた信号
により4ビツトのうちの1ビツトのデータ信号がトラン
ジスタQs+ないしQ34を介して出力バッフ1108
に転送される。
なお、書込動作では、これとは逆に入力データ信号Di
nが読出閤込線I10.ないし1104を介してメモリ
セルMCに書込まれる。
nが読出閤込線I10.ないし1104を介してメモリ
セルMCに書込まれる。
第13A図は、第12図に示されたメモリアレイブロッ
クの具体的な回路の例を示す回路図である。また、第1
3B図は、その動作を説明するためのタイミングチャー
トである。これらは、たとえば、1985年に開催され
た国際固体回路会議l5SCC85)のダイジェスト・
オブ・テクニカルペーパーズの252頁ないし253頁
に記載されている。
クの具体的な回路の例を示す回路図である。また、第1
3B図は、その動作を説明するためのタイミングチャー
トである。これらは、たとえば、1985年に開催され
た国際固体回路会議l5SCC85)のダイジェスト・
オブ・テクニカルペーパーズの252頁ないし253頁
に記載されている。
第13A図を参照して、このメモリアレイブロックは、
256にビットのデータ信号を扱うメモリアレイおよび
センスアンプを含む。そのために、行デコーダに接続さ
れた512本のワード線WLコないしWL512が設け
られ、それらと直交する方向に各々がセンスアンプ2に
接続された512組のビット線対BLIおよびBLlな
いしBL512およびBL512が設けられる。また、
各々の列に列デコーダの出力線Y1ないしY512が接
続される。
256にビットのデータ信号を扱うメモリアレイおよび
センスアンプを含む。そのために、行デコーダに接続さ
れた512本のワード線WLコないしWL512が設け
られ、それらと直交する方向に各々がセンスアンプ2に
接続された512組のビット線対BLIおよびBLlな
いしBL512およびBL512が設けられる。また、
各々の列に列デコーダの出力線Y1ないしY512が接
続される。
たとえば、ビット線811およびBLlを含む列5にお
いて、ビット線BL1とワード線WLIとの間にメモリ
セルMCが接続される。メモリセルMCは、スイッチン
グのためのNMOSトランジスタQ。と、信号をストア
するためのキャパシタC8とを含む。キャパシタC6の
一端がチップ内で発生される一定電圧Vcp(たとえば
電源電圧VCCの1/2の電圧)を受けるように接続さ
れる。センスアンプ2は、NMOSMOSトランジスタ
QびQ2よりなるNチ↑?ネルフリップフロップと、P
MOSトランジスタQ、およびQ4よりなるPチ1νネ
ルフリツブフロツブとを含む。トランジスタQjおよび
Q、の各々のソースが共通ソース線SPに一体接続され
、トランジスタQ1およびQ2のソースが共通ソース線
SNに一体接続される。ゲート回路3は、ビット線BL
1およびBLIと線I10および「7σとの間に各々接
続されたNMO8トランジスタQ、およびQ6を含む。
いて、ビット線BL1とワード線WLIとの間にメモリ
セルMCが接続される。メモリセルMCは、スイッチン
グのためのNMOSトランジスタQ。と、信号をストア
するためのキャパシタC8とを含む。キャパシタC6の
一端がチップ内で発生される一定電圧Vcp(たとえば
電源電圧VCCの1/2の電圧)を受けるように接続さ
れる。センスアンプ2は、NMOSMOSトランジスタ
QびQ2よりなるNチ↑?ネルフリップフロップと、P
MOSトランジスタQ、およびQ4よりなるPチ1νネ
ルフリツブフロツブとを含む。トランジスタQjおよび
Q、の各々のソースが共通ソース線SPに一体接続され
、トランジスタQ1およびQ2のソースが共通ソース線
SNに一体接続される。ゲート回路3は、ビット線BL
1およびBLIと線I10および「7σとの間に各々接
続されたNMO8トランジスタQ、およびQ6を含む。
トランジスタQ、およびQ6のゲートが列デコーダの出
力aY1に接続される。ビット線イコライズおよびホー
ルド回路4は、各々のゲートがイコライズ信号EQを受
けるように一体接続されたNMOSトランジスタQ7な
いしQ、を含む。
力aY1に接続される。ビット線イコライズおよびホー
ルド回路4は、各々のゲートがイコライズ信号EQを受
けるように一体接続されたNMOSトランジスタQ7な
いしQ、を含む。
ビット線8L1および8L1は、この回路4を介してビ
ット線プリチャージ電圧VらL (1/2VCC)を
受けるように接続される。電圧VacはRAS信号が高
レベルのとぎ(スタンバイ状態のとき)ビット、?J8
L1および811に与えられる。
ット線プリチャージ電圧VらL (1/2VCC)を
受けるように接続される。電圧VacはRAS信号が高
レベルのとぎ(スタンバイ状態のとき)ビット、?J8
L1および811に与えられる。
上記のような1#iのビット線対に接続された種々の回
路の列5は、合計512個設けられている。
路の列5は、合計512個設けられている。
このようにして、合計262,144ビツト(256K
)メモリアレイブロックが構成される。
)メモリアレイブロックが構成される。
センスアンプ活性化回路6は、電源VCCと共通ソース
線SPとの間に接続されたPMO8トランジスタQz
と、接地と共通ソースmsNとの間に接続されたNMO
8トランジスタQ、。とを含む。トランジスタQ、。お
よびQl+の各々のゲートはセンスアンプ駆動回路60
から信号S。
線SPとの間に接続されたPMO8トランジスタQz
と、接地と共通ソースmsNとの間に接続されたNMO
8トランジスタQ、。とを含む。トランジスタQ、。お
よびQl+の各々のゲートはセンスアンプ駆動回路60
から信号S。
およびSOを受けるように接続されるっ次に、第13A
図および第13B図を参照して動作について説明する。
図および第13B図を参照して動作について説明する。
イコライズ信号EQは外部RAS信号にほぼ同期されて
いる。この信号EQは、時刻t1以前は高レベルであり
、DRAMは、RAS信号が高レベルの状態、すなわち
、スタンバイ状態にもたらされる。この状態ではトラン
ジスタQ7ないしQ、がオンし、すべてのビット線対B
L1ないしBL512が1/2Vccにもたらされる。
いる。この信号EQは、時刻t1以前は高レベルであり
、DRAMは、RAS信号が高レベルの状態、すなわち
、スタンバイ状態にもたらされる。この状態ではトラン
ジスタQ7ないしQ、がオンし、すべてのビット線対B
L1ないしBL512が1/2Vccにもたらされる。
この電圧は前の動作サイクルにおいてビット線対のうち
の一方が電源Vccレベル、他方が接地レベルにもたら
された後、そのサイクルの終了時にトランジスタQ7が
オンすることにより1/2VCCとなる。したがって、
電源V[ILから1/2Vccの電圧を供給する必要は
ないが、スタンバイ状態が長く続くとき、何らかの雑音
によりビット線対の電圧が変動するのを防ぐ目的で、電
圧V8Lが供給される。すなわち、電圧V[ILは、ビ
ット線対の電圧の供給というより、保持用の電圧であり
、トランジスタQ8およびQ9を介してビット線対に与
えられる。
の一方が電源Vccレベル、他方が接地レベルにもたら
された後、そのサイクルの終了時にトランジスタQ7が
オンすることにより1/2VCCとなる。したがって、
電源V[ILから1/2Vccの電圧を供給する必要は
ないが、スタンバイ状態が長く続くとき、何らかの雑音
によりビット線対の電圧が変動するのを防ぐ目的で、電
圧V8Lが供給される。すなわち、電圧V[ILは、ビ
ット線対の電圧の供給というより、保持用の電圧であり
、トランジスタQ8およびQ9を介してビット線対に与
えられる。
まず、読出動作において、はぼ時刻1.1にRAS信号
が低レベルに変化し、信号EQも低レベルに変化すう。
が低レベルに変化し、信号EQも低レベルに変化すう。
トランジスタQ7ないしQつは信号EQに応答してオフ
し、ビット線対BLIおよびBLIがフローティング状
態にもたらされる。
し、ビット線対BLIおよびBLIがフローティング状
態にもたらされる。
方、このとき前述のようにRA S (H号の降下エツ
ジタイミングで行アドレス信号RAoないしRA、が入
力される。行デコーダは信号RA、なり)シRAaをデ
コードし、512本のワード線WLIないしWL512
のうちの1本(たとえばWLl)を高レベルにもたらす
。第13A図に示すように、ワード411WL1には各
列について2本のビット線のうちのいずれかに接続され
た合計512@のメモリセルが接続される。ワード線W
L1が高レベルにもたらされることにより、トランジス
タQ。
ジタイミングで行アドレス信号RAoないしRA、が入
力される。行デコーダは信号RA、なり)シRAaをデ
コードし、512本のワード線WLIないしWL512
のうちの1本(たとえばWLl)を高レベルにもたらす
。第13A図に示すように、ワード411WL1には各
列について2本のビット線のうちのいずれかに接続され
た合計512@のメモリセルが接続される。ワード線W
L1が高レベルにもたらされることにより、トランジス
タQ。
がオンし、メモリセルにストアされている信号がビット
線に与えられる。メモリセルのキャパシタcoの容量値
とビット線の持つ容量値との比は、1:10程度である
ので、電源電圧Vccの10分の1程度の電圧変化がビ
ット線に現われる。たとえば、第3A図に示されるよう
に、ビット線B[1の電圧がわずかに上昇する。一方、
ビット線BL1の電圧は1/2Vccのままである。
線に与えられる。メモリセルのキャパシタcoの容量値
とビット線の持つ容量値との比は、1:10程度である
ので、電源電圧Vccの10分の1程度の電圧変化がビ
ット線に現われる。たとえば、第3A図に示されるよう
に、ビット線B[1の電圧がわずかに上昇する。一方、
ビット線BL1の電圧は1/2Vccのままである。
時刻t3においてセンスアンプ駆0信号SOおよびSO
が各々高レベルおよび低レベルに変化する。トランジス
タQ、。およびQ、+はこれらの信号に応答してオンし
、512個のセンスアンプ2が駆動される。これにより
、たとえば゛、ビット線BL1と811との間にわずか
に現われた微少な電圧変化が増幅され、ビット線BL1
が高レベルに、ビット線BL1は低レベルにもたらされ
る。
が各々高レベルおよび低レベルに変化する。トランジス
タQ、。およびQ、+はこれらの信号に応答してオンし
、512個のセンスアンプ2が駆動される。これにより
、たとえば゛、ビット線BL1と811との間にわずか
に現われた微少な電圧変化が増幅され、ビット線BL1
が高レベルに、ビット線BL1は低レベルにもたらされ
る。
この時点で、512絹のビット線対は、512個のメモ
リセルにストアされたデータ信号に従って、512個の
センスアンプによりモの電圧が変化する。
リセルにストアされたデータ信号に従って、512個の
センスアンプによりモの電圧が変化する。
時刻t4に列デコーダから、512組のビット線対のう
ちの1つを選ぶための出力信号(たとえば高レベルの信
号Y1)が出力される。トランジスタQ5およびQ6は
信号Y1に応答してオン1ノ、増幅されたデータ信号が
続出書込線対I10およびIloに与えられる。この続
出書込線対は予めフローティング状態にもたらされてお
り、ビット線対からの信号のレベルに応じてそのレベル
が変化する。
ちの1つを選ぶための出力信号(たとえば高レベルの信
号Y1)が出力される。トランジスタQ5およびQ6は
信号Y1に応答してオン1ノ、増幅されたデータ信号が
続出書込線対I10およびIloに与えられる。この続
出書込線対は予めフローティング状態にもたらされてお
り、ビット線対からの信号のレベルに応じてそのレベル
が変化する。
時刻t5にワード線WL1の電圧が低レベルに変化し、
このワード線WL1に接続されたメモリセルと各ビット
線との接続が電気的に切離される。
このワード線WL1に接続されたメモリセルと各ビット
線との接続が電気的に切離される。
また、時刻t6にセンスアンプ駆動信号SOおよびSo
が各々低レベルおよび高レベルに変化し、イコライズ信
号EQも高レベルに変化する。これにより、すべてのビ
ット線対が1 /’ 2 V c cレベルにもたらさ
れ、DRAMが次のナイクルに備えてスタンバイ状態に
もたらされる。以上で1回の動作サイクルが終了する。
が各々低レベルおよび高レベルに変化し、イコライズ信
号EQも高レベルに変化する。これにより、すべてのビ
ット線対が1 /’ 2 V c cレベルにもたらさ
れ、DRAMが次のナイクルに備えてスタンバイ状態に
もたらされる。以上で1回の動作サイクルが終了する。
なお、ワード線WL1に接続されたすべてのメモリセル
は、時刻t3ないしt5の期間において増幅されたビッ
ト線の電圧により、そのレベルが再書込される。また、
第13B図に点線で示された電圧変化は、上記に示され
た場合とは相反するレベルのデータ信号がメモリセルに
ストアされている場合を示す。
は、時刻t3ないしt5の期間において増幅されたビッ
ト線の電圧により、そのレベルが再書込される。また、
第13B図に点線で示された電圧変化は、上記に示され
た場合とは相反するレベルのデータ信号がメモリセルに
ストアされている場合を示す。
次に、書込動作において、入力バッファ107に入力さ
れた入力データ信号により、続出書込線対I10および
Iloが書込すべきデータ信号のレベルにもたらされる
。この電圧信号は、時刻t4の後、列デコーダにより選
択されたビット線対に与えられ、高レベルにもたらされ
たワード線に接続されているメモリセルにストアされる
。
れた入力データ信号により、続出書込線対I10および
Iloが書込すべきデータ信号のレベルにもたらされる
。この電圧信号は、時刻t4の後、列デコーダにより選
択されたビット線対に与えられ、高レベルにもたらされ
たワード線に接続されているメモリセルにストアされる
。
次に、リフレッシュ動作について説明する。
DRAMのメモリセルは前述のように1個のトランジス
タと1個のキャパシタとによって構成される。したがっ
て、たとえば、DRAMは長い間スタンバイ状態にもた
らされ続けると、接合リークなどによりキャパシタに蓄
積されている記憶のための電荷が次第に失われる。その
ため、成る一定時間ごとにストアされている信号を読出
して、それを再明込する必要がある。その動作はリフレ
ッシュと呼ばれ、これを実行するモードとして通常法の
2つのモードがある。まず、RASオンリーリフレッシ
ュモードでは、RAS信号および行アドレス信号を外部
から与えることによりリフレッシュ動作を実行するもの
である。次に、CASビフォアRAS (オート)リフ
レッシュモードは、外部からRASおよびCAS信号の
みが与えられ、内部のアドレスカウンタから出力される
信号を用いてリフレッシュ動作を行なうものである。以
下の説明において、これらのリフレッシュモードを通常
のリフレッシュモードと呼ぶこととする。
タと1個のキャパシタとによって構成される。したがっ
て、たとえば、DRAMは長い間スタンバイ状態にもた
らされ続けると、接合リークなどによりキャパシタに蓄
積されている記憶のための電荷が次第に失われる。その
ため、成る一定時間ごとにストアされている信号を読出
して、それを再明込する必要がある。その動作はリフレ
ッシュと呼ばれ、これを実行するモードとして通常法の
2つのモードがある。まず、RASオンリーリフレッシ
ュモードでは、RAS信号および行アドレス信号を外部
から与えることによりリフレッシュ動作を実行するもの
である。次に、CASビフォアRAS (オート)リフ
レッシュモードは、外部からRASおよびCAS信号の
みが与えられ、内部のアドレスカウンタから出力される
信号を用いてリフレッシュ動作を行なうものである。以
下の説明において、これらのリフレッシュモードを通常
のリフレッシュモードと呼ぶこととする。
次に、CASビフォアRASリフレッシュ動作について
説明する。通常の続出または間違動作が始まるとき、R
AS信号が立下げられた後CAS信号が立下げられるよ
う規定されている。これに号が変化するタイミングを検
出するために、第12図に示されるリフレッシュ判定回
路9aが設けられている。回路9aによりCASビフ4
アRASリフレッシュモードの指定が検出されると、リ
フレッシュ制御回路50aがアドレスカウンタ103の
動作を開始させる。また、行アドレスバッファ104は
、制御回路50aからの信号に応答して、外部から与え
られるアドレス信号へ〇ないし八うに代えて、アドレス
カウンタ103から出力された信号Q。ないしQ8を受
ける。行アドレスバッフ戸104からリフレッシュのた
めの行アドレス信号RAoないしRAaが出力される。
説明する。通常の続出または間違動作が始まるとき、R
AS信号が立下げられた後CAS信号が立下げられるよ
う規定されている。これに号が変化するタイミングを検
出するために、第12図に示されるリフレッシュ判定回
路9aが設けられている。回路9aによりCASビフ4
アRASリフレッシュモードの指定が検出されると、リ
フレッシュ制御回路50aがアドレスカウンタ103の
動作を開始させる。また、行アドレスバッファ104は
、制御回路50aからの信号に応答して、外部から与え
られるアドレス信号へ〇ないし八うに代えて、アドレス
カウンタ103から出力された信号Q。ないしQ8を受
ける。行アドレスバッフ戸104からリフレッシュのた
めの行アドレス信号RAoないしRAaが出力される。
この後の動作(よ、ビット線対に読出されたデータ信号
か読出書込線対に与えられないことを除いて・j)う述
の読出動作とほぼ同じ動作が行なわれる・すなわち、再
ひ第13A図を参照して、512本のワード線のうちの
1本が選択されて、512藺のメモリセルが5121の
ビット線対に接続される。各々のビット線対に与えられ
たメモリセルからのデータ信号は、512@のセンスア
ンプ2により増幅された後、各メモリセルに再書込され
る。すなわち、1回のメモリサイクルにより512個の
メモリセルがリフレッシュされる。このようなリフレッ
シュ動作では読出されたデータ信号を出力する必要がな
いので、列アドレス信号を与える必要がない。
か読出書込線対に与えられないことを除いて・j)う述
の読出動作とほぼ同じ動作が行なわれる・すなわち、再
ひ第13A図を参照して、512本のワード線のうちの
1本が選択されて、512藺のメモリセルが5121の
ビット線対に接続される。各々のビット線対に与えられ
たメモリセルからのデータ信号は、512@のセンスア
ンプ2により増幅された後、各メモリセルに再書込され
る。すなわち、1回のメモリサイクルにより512個の
メモリセルがリフレッシュされる。このようなリフレッ
シュ動作では読出されたデータ信号を出力する必要がな
いので、列アドレス信号を与える必要がない。
回繰返すことにより、アドレスカウンタ103が512
回カウントアツプされる。これにより、512本のワー
ド線(第13A図のWLlないしW1512>が順次活
性化され、256にビットのすべてのメモリセルがリフ
レッシュされる。したがって、4つのメモリアレイが設
けられているので合計1メガビツトのすべてのメモリセ
ルがリフレッシュされることになる。
回カウントアツプされる。これにより、512本のワー
ド線(第13A図のWLlないしW1512>が順次活
性化され、256にビットのすべてのメモリセルがリフ
レッシュされる。したがって、4つのメモリアレイが設
けられているので合計1メガビツトのすべてのメモリセ
ルがリフレッシュされることになる。
一般に、DRAMでは平均16μsに1回のリフレッシ
ュが行なわれることが規定されている。
ュが行なわれることが規定されている。
すなわち、1メガビツトのDRAMの場合、約16μ5
X512サイクル−約8ms以内にリフレッシュするこ
とが標準の規格で定められており、通常これをリフレッ
シュ時間という。参考までに、記憶容量ごとのりフレッ
シコ時間を次に挙げておく。すなわち、64にでは16
μsx128=2ms、256にでは16μSX256
=4ms。
X512サイクル−約8ms以内にリフレッシュするこ
とが標準の規格で定められており、通常これをリフレッ
シュ時間という。参考までに、記憶容量ごとのりフレッ
シコ時間を次に挙げておく。すなわち、64にでは16
μsx128=2ms、256にでは16μSX256
=4ms。
4M(メガ)では16μsx1024=16msであり
、記憶容量が4倍になるごとに、リフレッシュサイクル
およびリフレッシュ時間が2倍に増えるよう規定されて
いる。
、記憶容量が4倍になるごとに、リフレッシュサイクル
およびリフレッシュ時間が2倍に増えるよう規定されて
いる。
最初に述べたようなバッテリバックアップ機能を有する
機器にDRAMが用いられた場合、バッテリバックアッ
プ時においてDRAMがスタンバイ状態にもたらされ続
ける。したがって、一定時間間隔ごとにリフレッシュ動
作を行なう必要がある。前述のような通常のリフレッシ
ュモードによりリフレッシュを行なうためには、RAS
、uよびCAS信号を1サイクルずつ制御I(トグル)
して与える必要がある。バッテリバックアップ時にこの
ような通常のリフレッシュモードによりリフレッシュ動
作を行なうためには、RASおよびCAS信号をタイミ
ング制御して出力する回路を設ける必要があり、これに
より機器のサイズが大きくなることや、電力清貧が増加
することなどの問題が生じ好ましくない。
機器にDRAMが用いられた場合、バッテリバックアッ
プ時においてDRAMがスタンバイ状態にもたらされ続
ける。したがって、一定時間間隔ごとにリフレッシュ動
作を行なう必要がある。前述のような通常のリフレッシ
ュモードによりリフレッシュを行なうためには、RAS
、uよびCAS信号を1サイクルずつ制御I(トグル)
して与える必要がある。バッテリバックアップ時にこの
ような通常のリフレッシュモードによりリフレッシュ動
作を行なうためには、RASおよびCAS信号をタイミ
ング制御して出力する回路を設ける必要があり、これに
より機器のサイズが大きくなることや、電力清貧が増加
することなどの問題が生じ好ましくない。
そこで、この問題を解決するため、セルフリフレッシュ
モードを有するDRAMが発表され、既に商用に供され
ている。セルフリフレッシュモードについては、たとえ
ば、山田他による「オート/1ルフリフレツシユ橢能内
164キロビツトMOSダイナミックRAMJと題され
た論文(電子通信学会論文誌1983年1月、J66−
C巻。
モードを有するDRAMが発表され、既に商用に供され
ている。セルフリフレッシュモードについては、たとえ
ば、山田他による「オート/1ルフリフレツシユ橢能内
164キロビツトMOSダイナミックRAMJと題され
た論文(電子通信学会論文誌1983年1月、J66−
C巻。
1号、62頁ないし69頁)に見られる。
第14図は、セルフリフレッシュモードを有する従来の
DRAMの一例を示すブロック図である。
DRAMの一例を示すブロック図である。
高レベルの外部RASM号を与え(スタンバイ状態)、
かつ、外部リフレッシュ信号REFがタイマのセット時
間(最大16μs)以上低レベルに保持され続けたとき
、セルフリフレッシュモードの指定が回路91により検
出される。リフレッシュ制御回路92は、この検出に応
答して、タイマ93を動作させる。タイマ93は最大1
6μsごとに信号を回路92を介してリフレッシュアド
レスカウンタ94に出力する。カウンタ94からの出力
信号Q。ないしQ6はアドレス切換回路95およびアド
レスバッフ196を介して行デコーダ98に与えられる
。行デコーダ98は、信号Q。
かつ、外部リフレッシュ信号REFがタイマのセット時
間(最大16μs)以上低レベルに保持され続けたとき
、セルフリフレッシュモードの指定が回路91により検
出される。リフレッシュ制御回路92は、この検出に応
答して、タイマ93を動作させる。タイマ93は最大1
6μsごとに信号を回路92を介してリフレッシュアド
レスカウンタ94に出力する。カウンタ94からの出力
信号Q。ないしQ6はアドレス切換回路95およびアド
レスバッフ196を介して行デコーダ98に与えられる
。行デコーダ98は、信号Q。
ないしQ6をデコードすることにより、前述の通常のリ
フレッシュと同様に順次ワード線を選択し、メモリアレ
イ97中のデータ信号をリフレッシュする。信号REF
が低レベルに保持され続ける限り、セルフリフレッシュ
モードによるリフレッシュ動作が継続される。す、なわ
ち、通常のリフレツシュモードの場合と同様に、64K
DRAMの規格で定められた最大2msごとに128音
ナイクルのリフレッシュが行なわれ、全メモリセルがリ
フレッシュされる。
フレッシュと同様に順次ワード線を選択し、メモリアレ
イ97中のデータ信号をリフレッシュする。信号REF
が低レベルに保持され続ける限り、セルフリフレッシュ
モードによるリフレッシュ動作が継続される。す、なわ
ち、通常のリフレツシュモードの場合と同様に、64K
DRAMの規格で定められた最大2msごとに128音
ナイクルのリフレッシュが行なわれ、全メモリセルがリ
フレッシュされる。
このように、前述のCASビフ4アRA Sリフレッシ
ュと異なる点は、アドレスカウンタ94の歩進が外部か
らのクロック信号により制御されるのでなく、内蔵され
たタイマ93により一定時間ごとに自動的に行なわれる
ことである。
ュと異なる点は、アドレスカウンタ94の歩進が外部か
らのクロック信号により制御されるのでなく、内蔵され
たタイマ93により一定時間ごとに自動的に行なわれる
ことである。
[発明が解決しようとする課題1
前述のようにセルフリフレッシュモードを有する従来の
DRAMは、モードを設定することにより周期的なリフ
レッシュ動作を自動的に始めることができるので、バッ
テリバックアップ機能を有する機器に適用することは、
バッテリバックアップ時の電力消費を減じる観点からよ
り適しているということができる。しかしながら、セル
フリフレッシュ動作そのものに必要な消費電力が、通常
のリフレッシュ動作に必要な消費電力と同じとなるとい
う課題がある。
DRAMは、モードを設定することにより周期的なリフ
レッシュ動作を自動的に始めることができるので、バッ
テリバックアップ機能を有する機器に適用することは、
バッテリバックアップ時の電力消費を減じる観点からよ
り適しているということができる。しかしながら、セル
フリフレッシュ動作そのものに必要な消費電力が、通常
のリフレッシュ動作に必要な消費電力と同じとなるとい
う課題がある。
第15図は、第12図に示されたDRAMの通常のリフ
レッシュ動作を説明するためのタイミングチャートであ
る。第12図に示されたDRAMは、通常のリフレッシ
ュ動作において4つのメモリアレイ21ないし24が同
時にリフレッシュされる。すなわち、4つの行デコーダ
11はワード線駆動信号WLを受け、−斉に各々のメモ
リアレイ21ないし24中のワード線を順次選択する。
レッシュ動作を説明するためのタイミングチャートであ
る。第12図に示されたDRAMは、通常のリフレッシ
ュ動作において4つのメモリアレイ21ないし24が同
時にリフレッシュされる。すなわち、4つの行デコーダ
11はワード線駆動信号WLを受け、−斉に各々のメモ
リアレイ21ないし24中のワード線を順次選択する。
同時に、各々のメモリアレイ21ないし24中のセンス
アンプも、センスアンプ駆動信号SOにより駆動される
。同様の動作が、セルフリフレッシュモードを有するD
RAMのセルフリフレッシュ動作においても行なわれる
。
アンプも、センスアンプ駆動信号SOにより駆動される
。同様の動作が、セルフリフレッシュモードを有するD
RAMのセルフリフレッシュ動作においても行なわれる
。
この発明は、上記のような課題を解決するためになされ
たもので、セルフリフレッシュモードにおける動作に必
要なりRAMの電力消費を減じることを目的とする。
たもので、セルフリフレッシュモードにおける動作に必
要なりRAMの電力消費を減じることを目的とする。
[課題を解決するための手段1
この発明に係るダイナミックランダムアクセスメモリ装
置は、データ信号をストアするためのメモリセルを備え
た第1の複数個のメモリアレイブロックと、メモリアレ
イブロック中のメモリぜルを順次リフレッシュするため
のリフレッシュアドレス信号を発生する手段と、リフレ
ッシュアドレス151号に応答してメモリアレイブロッ
ク中のデータ1.−8号をリフレッシュするリフレッシ
ュ手段とを含む。リフレッシュ手段は、外部からリフレ
ッシュ命令信号が与えられたとひ、第1の複数個以下の
第2の複数個のメモリアレイブロックのデータ信号をリ
フレッシュする。また、外部からのセルフリフレッシュ
モードの指定を検出する手段と、セルフリフレッシュモ
ードの検出に応答して第2の複数個より少ない第3の複
数個のメモリアレイブロックを選択するブロック選択手
段とが設けられる。リフレッシュ手段は、ブロック選択
手段に応答して第3の複数個のメモリアレイブロックの
データ信号を順次リフレッシュする。
置は、データ信号をストアするためのメモリセルを備え
た第1の複数個のメモリアレイブロックと、メモリアレ
イブロック中のメモリぜルを順次リフレッシュするため
のリフレッシュアドレス信号を発生する手段と、リフレ
ッシュアドレス151号に応答してメモリアレイブロッ
ク中のデータ1.−8号をリフレッシュするリフレッシ
ュ手段とを含む。リフレッシュ手段は、外部からリフレ
ッシュ命令信号が与えられたとひ、第1の複数個以下の
第2の複数個のメモリアレイブロックのデータ信号をリ
フレッシュする。また、外部からのセルフリフレッシュ
モードの指定を検出する手段と、セルフリフレッシュモ
ードの検出に応答して第2の複数個より少ない第3の複
数個のメモリアレイブロックを選択するブロック選択手
段とが設けられる。リフレッシュ手段は、ブロック選択
手段に応答して第3の複数個のメモリアレイブロックの
データ信号を順次リフレッシュする。
好ましい実施例では、リフレッシュアドレス信号を51
生づる手段とブロック選択手段とがアドレスカウンタに
より構!戊される。アドレスカウンタは、リフレッシュ
アドレス信号として複数ピッ1〜を有する信号を出力し
、また、セルフリフレッシュモードの検出に応答してリ
フレッシュアドレス信号に追加されたビットの信号をブ
ロック選択のための信号として出力する。
生づる手段とブロック選択手段とがアドレスカウンタに
より構!戊される。アドレスカウンタは、リフレッシュ
アドレス信号として複数ピッ1〜を有する信号を出力し
、また、セルフリフレッシュモードの検出に応答してリ
フレッシュアドレス信号に追加されたビットの信号をブ
ロック選択のための信号として出力する。
この発明の別の局面におけるダイナミックランダムアク
セスメモリ装置の動作方法は、メしリアレイ中のメモリ
セルを順次リフレッシュづるlζめのりフレッシュアド
レス信号を発生するステップと、リフレッシュ命令信号
が外部から与えられたとき、リフレッシュアドレス信号
に応答して第1の複数以下の第2の複数個のメモリアレ
イブロック中のデータ信号をリフレッシュするステップ
と、外部からのセルフリフレッシュモードの指定を検出
するステップと、セルフリフレッシュモードの検出に応
答して第2の複数より少ない第3の複数個のメモリアレ
イブロックを選択するステップと、リフレッシュアドレ
ス信号に応答して選択された第3の複数個のメモリアレ
イブロックのデータ信号を順次リフレッシュするステッ
プとを含む。
セスメモリ装置の動作方法は、メしリアレイ中のメモリ
セルを順次リフレッシュづるlζめのりフレッシュアド
レス信号を発生するステップと、リフレッシュ命令信号
が外部から与えられたとき、リフレッシュアドレス信号
に応答して第1の複数以下の第2の複数個のメモリアレ
イブロック中のデータ信号をリフレッシュするステップ
と、外部からのセルフリフレッシュモードの指定を検出
するステップと、セルフリフレッシュモードの検出に応
答して第2の複数より少ない第3の複数個のメモリアレ
イブロックを選択するステップと、リフレッシュアドレ
ス信号に応答して選択された第3の複数個のメモリアレ
イブロックのデータ信号を順次リフレッシュするステッ
プとを含む。
[作用]
こノ光明にJj(ブるダイナミックラングムアクセスメ
モリ装jハでは、通常のリフレッシュモードにJjいて
第2の複数個のメモリアレイブロックに対してリフレッ
シュ動作が行なわれる。一方、セルフリフレッシュモー
ドにおいて、まず、第3の複数個のメしリアレイブロッ
クに対しでリフレッシュ動作が行なわれる。これに続い
て、残されたメモリアレイブロックに対してリフレッシ
ュ動作が行なわれる。セルフリフレッシュ動作において
リフレッシュされるメモリアレイフロックの数か通常の
リフレッシュ動作における数より少ないので、電力?l
!l費が低減される。
モリ装jハでは、通常のリフレッシュモードにJjいて
第2の複数個のメモリアレイブロックに対してリフレッ
シュ動作が行なわれる。一方、セルフリフレッシュモー
ドにおいて、まず、第3の複数個のメしリアレイブロッ
クに対しでリフレッシュ動作が行なわれる。これに続い
て、残されたメモリアレイブロックに対してリフレッシ
ュ動作が行なわれる。セルフリフレッシュ動作において
リフレッシュされるメモリアレイフロックの数か通常の
リフレッシュ動作における数より少ないので、電力?l
!l費が低減される。
好ましい実施例では、メモリアレイブロックを選択する
ための信号がアドレスカウンタの出力信号のビットの追
加により得られる。その結果、メモリアレイフロックを
選択する手段が容易に14られる。
ための信号がアドレスカウンタの出力信号のビットの追
加により得られる。その結果、メモリアレイフロックを
選択する手段が容易に14られる。
[発明の実施例1
第1図は、この発明の一実施例を示す4メガビットDR
AMのブロック図である。第1図を参照して、第12図
に示された従来のDRAMと比較して、主な相違点は次
のとおりである。すなわち、4メガビツトの記憶容量を
実現するため各々のメモリアレイ2コないし24中に4
倍の数のメモリセルが設けられ、また、2倍の数のワー
ド線、ビット線、およびセンスアンプが設けられる。そ
のため、外部からアドレス信号A。ないしAgoか与え
られる。
AMのブロック図である。第1図を参照して、第12図
に示された従来のDRAMと比較して、主な相違点は次
のとおりである。すなわち、4メガビツトの記憶容量を
実現するため各々のメモリアレイ2コないし24中に4
倍の数のメモリセルが設けられ、また、2倍の数のワー
ド線、ビット線、およびセンスアンプが設けられる。そ
のため、外部からアドレス信号A。ないしAgoか与え
られる。
これに加え、セルフリフレッシュ動作における電力消費
を減じるため、各々2つに分割された、ワード線駆動回
路71および72と、センスアンプ駆動回路61および
62とが設けられ、これらは分割動作制御回路8aによ
り制御される。分割動作制御回路8aは、読出、当逃、
および通常のリフレッシュ動作のいずれにおいても、ワ
ード線駆動回路71および72ならひにセンスアンプ駆
動回路61および62を各々同時に動作させる。
を減じるため、各々2つに分割された、ワード線駆動回
路71および72と、センスアンプ駆動回路61および
62とが設けられ、これらは分割動作制御回路8aによ
り制御される。分割動作制御回路8aは、読出、当逃、
および通常のリフレッシュ動作のいずれにおいても、ワ
ード線駆動回路71および72ならひにセンスアンプ駆
動回路61および62を各々同時に動作させる。
一方、セルフリフレッシュ動作において、アドレスカウ
ンタ103aから出力される信号Q、。より得られる行
アドレス信号RA+oに応答して、回路71および61
または72および62を交互に動作させる。
ンタ103aから出力される信号Q、。より得られる行
アドレス信号RA+oに応答して、回路71および61
または72および62を交互に動作させる。
アドレスカウンタ103aは、CASビフtアRASリ
フレッシュ動作において信号Q。ないしQ9を出力し、
一方、セルフリフレッシュ動作において信号Q。ないし
QIOを出力する。
フレッシュ動作において信号Q。ないしQ9を出力し、
一方、セルフリフレッシュ動作において信号Q。ないし
QIOを出力する。
次に、動作について説明する。セルフリフレッシュモー
ドにおける動作を除いて、他の動作は基本的に第12図
に示された従来のDRAMの動作と同様である。したが
って、読出動作およびCASビフォアRASリフレッシ
ュ動作についてのみ以下に簡単に説明する。
ドにおける動作を除いて、他の動作は基本的に第12図
に示された従来のDRAMの動作と同様である。したが
って、読出動作およびCASビフォアRASリフレッシ
ュ動作についてのみ以下に簡単に説明する。
まず、読出動作において、RASおよびCASの降下エ
ツジタイミングに応答して、外部から行アドレス信f’
i RA oないしRA+oおよび列アドレス信号CA
、ないしCA+oが各々行アドレスバッファ104およ
び列アドレスバッファ105に入力される。各々のメモ
リアレイ21ないし24に接続された行f′コーダ11
は、行アドレス信号RAQないしRA 9に応答して1
024本のワード線を順次活性化させる。ワード線を1
本活性化させることにより1024個のメモリセルにス
トアされたデータ信号が1024対のビット線対に与え
られる。センスアンプ駆動回路61および62から同時
に出力される信号3oaおよびS。
ツジタイミングに応答して、外部から行アドレス信f’
i RA oないしRA+oおよび列アドレス信号CA
、ないしCA+oが各々行アドレスバッファ104およ
び列アドレスバッファ105に入力される。各々のメモ
リアレイ21ないし24に接続された行f′コーダ11
は、行アドレス信号RAQないしRA 9に応答して1
024本のワード線を順次活性化させる。ワード線を1
本活性化させることにより1024個のメモリセルにス
トアされたデータ信号が1024対のビット線対に与え
られる。センスアンプ駆動回路61および62から同時
に出力される信号3oaおよびS。
bに応答して1024個のセンスアンプが活性化され、
ビット線対に与えられた微小電圧を増幅する。列デコー
ダ13は列アドレス信号CA、ないしCA sに応答し
て10241!IIのビット線対の中から1対を選択す
る。こうして、4つのメモリアレイ21ないし24の各
々からメモリセルストアされたデータ信号が対応する続
出書込線I10に出力される。線I10に与えられた信
号はプリアンプ111ないし114により増幅された後
、トランジスタQs+ないしQ10を介して出力バッフ
ァ108に転送される。
ビット線対に与えられた微小電圧を増幅する。列デコー
ダ13は列アドレス信号CA、ないしCA sに応答し
て10241!IIのビット線対の中から1対を選択す
る。こうして、4つのメモリアレイ21ないし24の各
々からメモリセルストアされたデータ信号が対応する続
出書込線I10に出力される。線I10に与えられた信
号はプリアンプ111ないし114により増幅された後
、トランジスタQs+ないしQ10を介して出力バッフ
ァ108に転送される。
次に、RAS信号に先立ってCAS信号が低レベルに変
化したとき、リフレッシュ判定回路9bにより■へ5じ
ノオノ′しハ5リルツンユ七−トの指定が検出される。
化したとき、リフレッシュ判定回路9bにより■へ5じ
ノオノ′しハ5リルツンユ七−トの指定が検出される。
リフレッシュ制御回路50aは、この検出に応答して外
部からのアドレス信号AOないしAloの入力を禁止し
、アドレスカウンタ103aからの出力信号Qoないし
Q9を行アドレスバッファ104に与える。4つのメモ
リアレイ2コないし24に接続された行デコーダ11は
、行アドレスバッファ104からの行アドレス信号CA
oないしCA 9に応答して1024本のワード線を
順次活性化させる。各々のワード線についてそこに接続
された1024個のメモリセルにストアされたデータ信
号が1024対のビット線対に与えられる。4つのセン
スアンプ12は、センスアンプ駆動回路61および62
からの信号3oaおよびSobに応答して駆動され、ピ
ット線対に与えられた信号を増幅する。これにより、1
つのメモリアレイにおいて1024個のメモリセルにス
トアされたデータ信号が再出込される。このCASビフ
ォアRASリフレッシュ動作を平均16μsごとに10
24回繰返すことにより、約16m5 (−16μ5X
1024)の間に1024X1024X4 (4メガ)
個のメモリセルがすべてリフレッシュされる。
部からのアドレス信号AOないしAloの入力を禁止し
、アドレスカウンタ103aからの出力信号Qoないし
Q9を行アドレスバッファ104に与える。4つのメモ
リアレイ2コないし24に接続された行デコーダ11は
、行アドレスバッファ104からの行アドレス信号CA
oないしCA 9に応答して1024本のワード線を
順次活性化させる。各々のワード線についてそこに接続
された1024個のメモリセルにストアされたデータ信
号が1024対のビット線対に与えられる。4つのセン
スアンプ12は、センスアンプ駆動回路61および62
からの信号3oaおよびSobに応答して駆動され、ピ
ット線対に与えられた信号を増幅する。これにより、1
つのメモリアレイにおいて1024個のメモリセルにス
トアされたデータ信号が再出込される。このCASビフ
ォアRASリフレッシュ動作を平均16μsごとに10
24回繰返すことにより、約16m5 (−16μ5X
1024)の間に1024X1024X4 (4メガ)
個のメモリセルがすべてリフレッシュされる。
次に、セルフリフレッシュモードにおける動作について
説明する。セルフリフレッシュモードの指定は、RAS
およびCA S (ii号をタイミング制御して与える
ことにより、リフレッシュ判定回路9bにより検出され
る。リフレッシュ制御回路5Qaは、この検出に応答し
て外部からのアドレス信号A。ないしA1゜の入力を禁
止し、アドレスカウンタ103aの出力信号Q。ないし
Q+oを行アドレスバッファ104に与える。このとき
アドレスカウンタ103aからの出力信号は前述のCA
SビフォアRASリフレッシュの場合よりも出力信号Q
+oが追加されている。行アドレスバッファ104は、
信号Q。ないしQ、。を受り、行アドレス信号RA、な
いしRA、oを出カブる。
説明する。セルフリフレッシュモードの指定は、RAS
およびCA S (ii号をタイミング制御して与える
ことにより、リフレッシュ判定回路9bにより検出され
る。リフレッシュ制御回路5Qaは、この検出に応答し
て外部からのアドレス信号A。ないしA1゜の入力を禁
止し、アドレスカウンタ103aの出力信号Q。ないし
Q+oを行アドレスバッファ104に与える。このとき
アドレスカウンタ103aからの出力信号は前述のCA
SビフォアRASリフレッシュの場合よりも出力信号Q
+oが追加されている。行アドレスバッファ104は、
信号Q。ないしQ、。を受り、行アドレス信号RA、な
いしRA、oを出カブる。
分割動作制御回路8aは、行アドレスバッファ104か
らの信号RA、、に応答してワード線駆動回路71およ
びセンスアンプ駆動回路61またはワード線駆動回路7
2およびセンスアンプ駆動回路62のいずれかを駆動さ
せる。すなわち、信号RA、。がit Ouのとき、回
路71および61を駆動させ、信号RA+oが1″のと
き、回路62および72のみを駆動させる。
らの信号RA、、に応答してワード線駆動回路71およ
びセンスアンプ駆動回路61またはワード線駆動回路7
2およびセンスアンプ駆動回路62のいずれかを駆動さ
せる。すなわち、信号RA、。がit Ouのとき、回
路71および61を駆動させ、信号RA+oが1″のと
き、回路62および72のみを駆動させる。
たとえば、信号RA、aがO”のとき・回路71および
61が駆動される。メモリアレイ21および24の各々
において信@RA、ないしRASにより選択された1本
のワード線が選択される。
61が駆動される。メモリアレイ21および24の各々
において信@RA、ないしRASにより選択された1本
のワード線が選択される。
メモリアレイ21および22に接続されたセンスアンプ
12が回路61からの駆動信号3oaに応答して駆動さ
れるので、そのワード線に接続された1024個のメモ
リセルの信号がリフレッシュされる。一方、メモリアレ
イ23および24のワード線およびセンスアンプは活性
化されないので、スタンバイ状態とほぼ同じ状態に保た
れている。
12が回路61からの駆動信号3oaに応答して駆動さ
れるので、そのワード線に接続された1024個のメモ
リセルの信号がリフレッシュされる。一方、メモリアレ
イ23および24のワード線およびセンスアンプは活性
化されないので、スタンバイ状態とほぼ同じ状態に保た
れている。
なお、第1図では省略されているが、イコライズ信号E
Qも分割動作制御回路8aにより制御されており、動作
されないメモリアレイ(この例では23および24)に
おいて高レベルの信号EQが与えられる。
Qも分割動作制御回路8aにより制御されており、動作
されないメモリアレイ(この例では23および24)に
おいて高レベルの信号EQが与えられる。
また、信号RA、 oが′1″のとき、これとは逆にメ
モリアレイ21および22がスタンバイ状態にもたらさ
れ、メモリアレイ23および24においてリフレッシュ
動作が行なわれる。
モリアレイ21および22がスタンバイ状態にもたらさ
れ、メモリアレイ23および24においてリフレッシュ
動作が行なわれる。
タイマ110は、16μsごとに信号をアドレスカウン
タ103aに与える。アドレスカウンタ103aは、こ
の信号を順次カウントアツプし、約16m5 (=16
μ5x1024サイクル)の間に1024木のワード線
をすべて選択するのに必要な信号Q0ないしQ9を出力
する。したがって、メモリアレイ21および22をリフ
レッシュするのに約16m5の時間を要し、続いて、メ
モリアレイ23および24をリフレッシュするのに約1
6m5の時間を要す。すなわち、このセルフリフレッシ
ュモードにおいて4つのメモリアレイ21ないし24を
リフレッシュするのに約32m5の時間が必要となる。
タ103aに与える。アドレスカウンタ103aは、こ
の信号を順次カウントアツプし、約16m5 (=16
μ5x1024サイクル)の間に1024木のワード線
をすべて選択するのに必要な信号Q0ないしQ9を出力
する。したがって、メモリアレイ21および22をリフ
レッシュするのに約16m5の時間を要し、続いて、メ
モリアレイ23および24をリフレッシュするのに約1
6m5の時間を要す。すなわち、このセルフリフレッシ
ュモードにおいて4つのメモリアレイ21ないし24を
リフレッシュするのに約32m5の時間が必要となる。
第2A図および第2B図は、各々第1図に示されたDR
AMの通常のリフレッシュモードおよびセルフリフレッ
シュモードに、おける動作の違いを承りタイミングチャ
ートである。第2A図を参照して、通常の(CASビフ
ォアRAS>リフレッシュ動作では、すべてのメモリア
レイ21ないし24の各々のワードaWL1ないしWL
4を駆動するための駆動信号WLaおよびWLbが同時
に出力され、かつ、すべてのセンスアンプ12を駆動づ
るための駆動信号30aa>よび3obが同時に出力さ
れる。
AMの通常のリフレッシュモードおよびセルフリフレッ
シュモードに、おける動作の違いを承りタイミングチャ
ートである。第2A図を参照して、通常の(CASビフ
ォアRAS>リフレッシュ動作では、すべてのメモリア
レイ21ないし24の各々のワードaWL1ないしWL
4を駆動するための駆動信号WLaおよびWLbが同時
に出力され、かつ、すべてのセンスアンプ12を駆動づ
るための駆動信号30aa>よび3obが同時に出力さ
れる。
方、第2B図を参照して、セルフリフレッシュモードに
おいて、期間T1において信号WLaおよび3oaが出
力され、続いて、期間T2において信号WLbおよび3
obが出力される。したがって、メモリアレイ21およ
び22のデータ信号は期間T1においてリフレッシュさ
れ、メモリアレイ23および24のデータ信号は期間T
2においてリフレッシュされる。
おいて、期間T1において信号WLaおよび3oaが出
力され、続いて、期間T2において信号WLbおよび3
obが出力される。したがって、メモリアレイ21およ
び22のデータ信号は期間T1においてリフレッシュさ
れ、メモリアレイ23および24のデータ信号は期間T
2においてリフレッシュされる。
以上に述べたセルフリフレッシュモードの動作の例では
、通常のリフレッシュモードでの動作に比較して、単位
時間あたりにリフレッシュ動作するメモリアレイの数が
1/2に減じられるのぐ、これに伴ない電力消費も1/
2に減じられる。なお、このようなセルフリフレッシュ
モードが適用された場合、リフレッシュ時間が標準の規
格により規定されている時間よりも長くなるが、通常の
メモリセルは空温で1秒以上のリフレッシュ時間の実力
値を持つので十分な読出マージンが得られ問題はない。
、通常のリフレッシュモードでの動作に比較して、単位
時間あたりにリフレッシュ動作するメモリアレイの数が
1/2に減じられるのぐ、これに伴ない電力消費も1/
2に減じられる。なお、このようなセルフリフレッシュ
モードが適用された場合、リフレッシュ時間が標準の規
格により規定されている時間よりも長くなるが、通常の
メモリセルは空温で1秒以上のリフレッシュ時間の実力
値を持つので十分な読出マージンが得られ問題はない。
なお、上記の実施例ではセルフリフレッシュ動作におい
て4つのメモリアレイ21ないし24のうち2つずつを
同時に動作させる場合が示されたが、メモリアレイ21
ないし24の各々を1喰次動作させてもよい。これによ
り、電力消費はさらに低減される。この場合、アドレス
カウンタ103aとして、信号Q。ないしQl+を出力
可能なものを設ければよい。このうち信号Q+oおよび
Qo、が駆動すべきメモリアレイブロックを選択するの
に使われる。
て4つのメモリアレイ21ないし24のうち2つずつを
同時に動作させる場合が示されたが、メモリアレイ21
ないし24の各々を1喰次動作させてもよい。これによ
り、電力消費はさらに低減される。この場合、アドレス
カウンタ103aとして、信号Q。ないしQl+を出力
可能なものを設ければよい。このうち信号Q+oおよび
Qo、が駆動すべきメモリアレイブロックを選択するの
に使われる。
第3図は、第1図に示された分割動作制御回路8aの一
例を示す回路図である。また、この回路の入出力信号の
関係を次の表1に示す。
例を示す回路図である。また、この回路の入出力信号の
関係を次の表1に示す。
表1
第3図を参照して、この分割動作制御回路8aは、セル
フリフレッシュ制御信号ΦSおよび行アドレス信号RA
、oを受けるように接続されたNANDゲート81と、
信号ΦSおよび信号RA。
フリフレッシュ制御信号ΦSおよび行アドレス信号RA
、oを受けるように接続されたNANDゲート81と、
信号ΦSおよび信号RA。
0を受けるように接続されたNANDゲート82とを含
む。NANDゲート81および82から各々駆動信号Φ
aおよびΦbが出力される。ここで、信号ΦSは、セル
フリフレッシュ動作時にリフレッシュ制御回路50aか
ら出力される。信号RA、。およびRA、。は、アドレ
スカウンタ103aからの出力信号Q、。に対応してお
り、行アドレスバッフ?104を介してこの回路8aに
与えられる。
む。NANDゲート81および82から各々駆動信号Φ
aおよびΦbが出力される。ここで、信号ΦSは、セル
フリフレッシュ動作時にリフレッシュ制御回路50aか
ら出力される。信号RA、。およびRA、。は、アドレ
スカウンタ103aからの出力信号Q、。に対応してお
り、行アドレスバッフ?104を介してこの回路8aに
与えられる。
動作において、表1に示されるように、セルフリフレッ
シュを除く動作では(信号ΦSが低レベルのとき)、信
号RA、、の値によらず高レベルの活性化信号Φaおよ
びΦbが出力される。一方、セルフリフレッシュ動作に
おいて、信号RA、。
シュを除く動作では(信号ΦSが低レベルのとき)、信
号RA、、の値によらず高レベルの活性化信号Φaおよ
びΦbが出力される。一方、セルフリフレッシュ動作に
おいて、信号RA、。
に応答して信号ΦaまたはΦbのうち一方のみが高レベ
ルとなる。したがって、第1図に示された回2871お
よび61または72および62のうちいずれかのみを活
性化させる。
ルとなる。したがって、第1図に示された回2871お
よび61または72および62のうちいずれかのみを活
性化させる。
第4図は、この発明のもう1つの実施例を示づ4メガビ
ットDRAMのブロック図である。このDRAMも、第
1図に示きれたものと同様に、CAsビア17RASリ
フレツシユのような通常のリフレッシュモードに加えて
、セルフリフレッシュモードを有する。第1図に示され
たDRAMと比較して異なる点は、このDRAMがセル
フリフレッシュを除くモードにおいてもメモリアレイを
分割して動作(この例の場合2分割動作)することが可
能で、セルフリフレッシュモードにおいてその分割数を
さらに増や勺(この例の場合2分割から4分?Jに増や
す)ことができる。このような@戊にすることにより、
第1図に示されたDRAMと比較して、続出、書込、お
よび通常のリフレッシュ動作の各々における消費電力を
減らずことができる。加えて、以下に述べるようにセル
フリフレッシュモードにおける消費電力も減じられる。
ットDRAMのブロック図である。このDRAMも、第
1図に示きれたものと同様に、CAsビア17RASリ
フレツシユのような通常のリフレッシュモードに加えて
、セルフリフレッシュモードを有する。第1図に示され
たDRAMと比較して異なる点は、このDRAMがセル
フリフレッシュを除くモードにおいてもメモリアレイを
分割して動作(この例の場合2分割動作)することが可
能で、セルフリフレッシュモードにおいてその分割数を
さらに増や勺(この例の場合2分割から4分?Jに増や
す)ことができる。このような@戊にすることにより、
第1図に示されたDRAMと比較して、続出、書込、お
よび通常のリフレッシュ動作の各々における消費電力を
減らずことができる。加えて、以下に述べるようにセル
フリフレッシュモードにおける消費電力も減じられる。
第4図を参照して、このDRAMは、各々が512にビ
ットの記憶容量を有する8つのメモリアレイ21ないし
28と、各々のメモリアレイブロックに対応して設けら
れた8つのプリアンプとを含む。分割数が増えたことに
伴ない、ワード線駆動回路71ないし74およびセンス
アンプ駆動回路61ないし64の数が増やされ、それら
を活性化するための分割動作制御回路8bも改善されて
いる。また、数の増やされたプリアンプを制御するため
の分に]動作制御回路8Cが新たに設けられる。
ットの記憶容量を有する8つのメモリアレイ21ないし
28と、各々のメモリアレイブロックに対応して設けら
れた8つのプリアンプとを含む。分割数が増えたことに
伴ない、ワード線駆動回路71ないし74およびセンス
アンプ駆動回路61ないし64の数が増やされ、それら
を活性化するための分割動作制御回路8bも改善されて
いる。また、数の増やされたプリアンプを制御するため
の分に]動作制御回路8Cが新たに設けられる。
改善された分割動作制御回路8bは、行アドレス信号R
A9およびRA、、を受けるように接続される。回路8
bは、続出、書込、および通常のリフレッシュモードに
おいて、信号RA gに応答して8つのメモリアレイブ
ロックを2つのグループに分けて動作させ、セルフリフ
レッシュモードに6(1で、信号RASおよびRAIQ
に応答1)でさらに4つのグループに分けて各々の異な
ったタイミングで動作させる。
A9およびRA、、を受けるように接続される。回路8
bは、続出、書込、および通常のリフレッシュモードに
おいて、信号RA gに応答して8つのメモリアレイブ
ロックを2つのグループに分けて動作させ、セルフリフ
レッシュモードに6(1で、信号RASおよびRAIQ
に応答1)でさらに4つのグループに分けて各々の異な
ったタイミングで動作させる。
次に、動作について説明する。読出動作において、RA
SおよびCAS信号の下部エツジタイミングに応答し
て外部からアドレス信jffAθないしA、。が入力さ
れ、行アドレス信号RAoないしRA+oおよび列アド
レス信@ CA oないしCA、0が各々行アドレスバ
ッフ戸104および列アドレスバッファ105に保持さ
れる。分割動作制御回路8bは、信号RASに応答して
活性化信号ΦaないしΦdを出力する。たとえば、信号
RASがO″のとき、回路71および61を活性化する
信号Φaと、回路72および62を活性化プる信号Φb
とが出力される。したがって、メモリアレイ2コないし
24の各々においてのみ、512イ(のワード線の中の
1本が活性化され、指定されたメモリセルのデータ信号
がセンスアンプにより増幅されて読出される。分割動作
制御回路8cは、プリアンプ111ないし114のみを
動作させ、データ信号はさらに増幅されて出力される。
SおよびCAS信号の下部エツジタイミングに応答し
て外部からアドレス信jffAθないしA、。が入力さ
れ、行アドレス信号RAoないしRA+oおよび列アド
レス信@ CA oないしCA、0が各々行アドレスバ
ッフ戸104および列アドレスバッファ105に保持さ
れる。分割動作制御回路8bは、信号RASに応答して
活性化信号ΦaないしΦdを出力する。たとえば、信号
RASがO″のとき、回路71および61を活性化する
信号Φaと、回路72および62を活性化プる信号Φb
とが出力される。したがって、メモリアレイ2コないし
24の各々においてのみ、512イ(のワード線の中の
1本が活性化され、指定されたメモリセルのデータ信号
がセンスアンプにより増幅されて読出される。分割動作
制御回路8cは、プリアンプ111ないし114のみを
動作させ、データ信号はさらに増幅されて出力される。
一方、信号RAsが′1″のとき、メモリアレイ25な
いし28について同轡の動作がなされる。
いし28について同轡の動作がなされる。
この例では、1つのメモリアレイ中に存在するワード線
の数は512本であり、第1図に示されたDRAMの半
数である。したがって、ビット線の長さも1/2どなっ
ている。メモリアレイにおける消費電力の大部分は、ビ
ット線容量の充放電電流によっており、ピッ1〜線長が
1/2になれば当然17/2に低減される。
の数は512本であり、第1図に示されたDRAMの半
数である。したがって、ビット線の長さも1/2どなっ
ている。メモリアレイにおける消費電力の大部分は、ビ
ット線容量の充放電電流によっており、ピッ1〜線長が
1/2になれば当然17/2に低減される。
次に、CASビフォアRASリフレッシュ動作について
説明する。まず、リフレッシュ判定回路9bによりこの
モードの指定が検出される。リフレッシュ制御回路50
bは、この検出に応答してアドレスカウンタ103aか
らの出力信号Q、ないしQ9を行アドレスバッフF10
4に出力する。
説明する。まず、リフレッシュ判定回路9bによりこの
モードの指定が検出される。リフレッシュ制御回路50
bは、この検出に応答してアドレスカウンタ103aか
らの出力信号Q、ないしQ9を行アドレスバッフF10
4に出力する。
この後の動作は、前述の読出動作と同様に、信号RAS
に応答して分割動作がなされる。但し、リフレッシュ動
作であるので、データ信号は出力されない。
に応答して分割動作がなされる。但し、リフレッシュ動
作であるので、データ信号は出力されない。
たとえば、信号RA9がit Ouのとき、回路71.
72.61 、J5よび62が信号ΦaおよびΦbによ
り活性化される。したがって、メモリアレイ21ないし
24の各々においてのみ、512本のワード線の中の1
本が順次活性化され、1024個のメモリセルのデータ
信号がリフレッシュされる。平均16μsごとに、信号
RA Sが○″のサイクルを512回、信号RASが1
1111のサイクルを512回、プなわち、合ff1t
1024回のCASビフォアRASリフレッシュサイ
クルを16m5 (=16μ5x1024)繰返すこと
ニヨり全メモリセルがリフレッシュされる。このように
、CASビフォアRASリフレッシュ動作においても続
出9h作と同じ理由で消費電力が低減される。
72.61 、J5よび62が信号ΦaおよびΦbによ
り活性化される。したがって、メモリアレイ21ないし
24の各々においてのみ、512本のワード線の中の1
本が順次活性化され、1024個のメモリセルのデータ
信号がリフレッシュされる。平均16μsごとに、信号
RA Sが○″のサイクルを512回、信号RASが1
1111のサイクルを512回、プなわち、合ff1t
1024回のCASビフォアRASリフレッシュサイ
クルを16m5 (=16μ5x1024)繰返すこと
ニヨり全メモリセルがリフレッシュされる。このように
、CASビフォアRASリフレッシュ動作においても続
出9h作と同じ理由で消費電力が低減される。
次に、セルフリフレッシュモードにおける動作について
説明する。
説明する。
リフレッシュ判定回路9bによりこのモードが検出され
る。リフレッシュ制御回路50bは、この検出に応答し
て、セルフリフレッシュ検出信号φSを分割動作制御回
路8bに出力し、タイマ110を動作させる。アドレス
カウンタ103aは、タイマ110からの信号に応答し
て動作し、前述のCASビフォアRASリフレッシュの
場合よりも1桁多い出力信号Q0ないしQ、。を行アド
レスバッフ?104に出力する。行アドレスバッファ1
04は行アドレス信@RA、ないしRA、。
る。リフレッシュ制御回路50bは、この検出に応答し
て、セルフリフレッシュ検出信号φSを分割動作制御回
路8bに出力し、タイマ110を動作させる。アドレス
カウンタ103aは、タイマ110からの信号に応答し
て動作し、前述のCASビフォアRASリフレッシュの
場合よりも1桁多い出力信号Q0ないしQ、。を行アド
レスバッフ?104に出力する。行アドレスバッファ1
04は行アドレス信@RA、ないしRA、。
を出力する。
分割動作制御回路8bは、信号RA9およびRA、。に
応答して次のような分割動作を制御する。
応答して次のような分割動作を制御する。
すなわち、メモリアレイ21ないし28が4つのグルー
プに分かれて動作する。
プに分かれて動作する。
たとえば、信号RA9およびRA、。が′0″および0
′のとき、回路71および61が活性化信号φaにより
活性化される。これにより、メモリアレイ21および2
2の各々において、512本のワード線のうち1本が順
次活性化され、1024個のメモリセルのデータ信号が
リフレッシュされる。一方、メモリアレイ23ないし2
8においては、回路72ないし74および62ないし6
4が活性化されないので、スタンバイ状態が保たれる。
′のとき、回路71および61が活性化信号φaにより
活性化される。これにより、メモリアレイ21および2
2の各々において、512本のワード線のうち1本が順
次活性化され、1024個のメモリセルのデータ信号が
リフレッシュされる。一方、メモリアレイ23ないし2
8においては、回路72ないし74および62ないし6
4が活性化されないので、スタンバイ状態が保たれる。
なお、第4図では省略されているが、第13A図に対応
する回路において、分割動作制御回路8bにより制御さ
れた高レベルのイコライズ信号EQがメモリアレイ23
ないし28に与えられている。
する回路において、分割動作制御回路8bにより制御さ
れた高レベルのイコライズ信号EQがメモリアレイ23
ないし28に与えられている。
アドレスカウンタ103aがタイマ110から16μs
ごとに出力される信号に応答して信号Q。ないしQ、。
ごとに出力される信号に応答して信号Q。ないしQ、。
を出力するので、約8ms (=16μ5x512サイ
クル)の間にメモリアレイ21および22の合計1メガ
ビツトのデータ信号がリフレッシュされる。そして、続
(3msの間にメモリアレイ25および26の信号がリ
フレッシュされ、さらに、次の16m5の間にメモリア
レイ23.24.27、および28の信号がリフレッシ
ュされる。すなわち、32msの間に4メガのメモリセ
ルの信号がすべてリフレッシュされる。
クル)の間にメモリアレイ21および22の合計1メガ
ビツトのデータ信号がリフレッシュされる。そして、続
(3msの間にメモリアレイ25および26の信号がリ
フレッシュされ、さらに、次の16m5の間にメモリア
レイ23.24.27、および28の信号がリフレッシ
ュされる。すなわち、32msの間に4メガのメモリセ
ルの信号がすべてリフレッシュされる。
このように、セルフリフレッシュ動作において、読出、
書込、および通常のリフレッシュ動作と比較して、単位
時間あたりに動作するメモリアレイの数が1/2になる
ので、メモリアレイの動作に伴なって消費される電力も
1/2に低減される。
書込、および通常のリフレッシュ動作と比較して、単位
時間あたりに動作するメモリアレイの数が1/2になる
ので、メモリアレイの動作に伴なって消費される電力も
1/2に低減される。
第5A図および第5B図は、第4図に示されたDRAM
の各々通常のリフレッシュモードおよびセルフリフレッ
シュモードにおける動作を説明するためのタイミングチ
ャートである。通常のリフレッシュモードにおいて、信
号RASに応答して、ワード線駆動信号WLaおよびW
Lbとセンスアンプ駆動信号3oaおよびSObとが同
一の期間TCに出力され、別の期間に信号WLCおよび
Wldと信号SOCおよび3odとが出力される。
の各々通常のリフレッシュモードおよびセルフリフレッ
シュモードにおける動作を説明するためのタイミングチ
ャートである。通常のリフレッシュモードにおいて、信
号RASに応答して、ワード線駆動信号WLaおよびW
Lbとセンスアンプ駆動信号3oaおよびSObとが同
一の期間TCに出力され、別の期間に信号WLCおよび
Wldと信号SOCおよび3odとが出力される。
したがって、成る期間TCにおいて、4つのメモリアレ
イ21ないし24に関連する回路が同時に動作し、次の
期間において残りのメモリアレイ25ないし28に関連
する回路が動作することがわかる。
イ21ないし24に関連する回路が同時に動作し、次の
期間において残りのメモリアレイ25ないし28に関連
する回路が動作することがわかる。
第5B図を参照して、セルフリフレッシュモードにおい
ては、信号RA9およびRA、oに応答して、信号WL
aおよび5oaと、WLCおよび3ocと、WLbおよ
び3obと、WLdおよび3odとが順次出力され、メ
モリアレイ21ないし28が4つのグループに分かれて
順次動作する。
ては、信号RA9およびRA、oに応答して、信号WL
aおよび5oaと、WLCおよび3ocと、WLbおよ
び3obと、WLdおよび3odとが順次出力され、メ
モリアレイ21ないし28が4つのグループに分かれて
順次動作する。
したがって、各期間において2つのメモリアレイに関連
する回路のみが動作することがわかる。
する回路のみが動作することがわかる。
第6図は、第4図に示された分割動作制御回路8bの一
例を示す回路図である。また、この回路表2 第6図を参照して、この分割動作制御回路8bは、セル
フリフレッシュモード検出信号φSと行アドレス信号R
A +。またはRA、。を受けるように接続されたNA
NDゲート83ないし86と、NANDゲート83ない
し86の出力信号および信号RA SまたはRA Sを
受けるように接続されたANDゲート87ないし90と
を含む。ANDケート87ないし90から各々活性化信
号φaないしφdが出力される。
例を示す回路図である。また、この回路表2 第6図を参照して、この分割動作制御回路8bは、セル
フリフレッシュモード検出信号φSと行アドレス信号R
A +。またはRA、。を受けるように接続されたNA
NDゲート83ないし86と、NANDゲート83ない
し86の出力信号および信号RA SまたはRA Sを
受けるように接続されたANDゲート87ないし90と
を含む。ANDケート87ないし90から各々活性化信
号φaないしφdが出力される。
aノ作において、表2に示されるように、セルフリフレ
ッシュモードを除く動作(信号φSが低レベルのとき)
では、信号φaおよびφbと信号φCおよびφdとが信
号RASに応答して出力される。一方、セルフリフレッ
シュモードにおける動作(信号φSが高レベルのとき)
では、各々の信号φaないしφdが信号RA9およびR
A、。に応答して出力される。
ッシュモードを除く動作(信号φSが低レベルのとき)
では、信号φaおよびφbと信号φCおよびφdとが信
号RASに応答して出力される。一方、セルフリフレッ
シュモードにおける動作(信号φSが高レベルのとき)
では、各々の信号φaないしφdが信号RA9およびR
A、。に応答して出力される。
第7八図ないし第7C図は、この発明の他の実施例を示
すDRAMのブロック図である。なお、第7図は、第7
八図ないし第7C図間の接続を示す図である。このDR
AMの特徴は、セルフリフレッシュを除くモードにおい
て全メモリアレイが8つのグループに分かれて分割動作
を行ない、セルフリフレッシュモードにおいて32に分
かれて分割動作を行なうことである。
すDRAMのブロック図である。なお、第7図は、第7
八図ないし第7C図間の接続を示す図である。このDR
AMの特徴は、セルフリフレッシュを除くモードにおい
て全メモリアレイが8つのグループに分かれて分割動作
を行ない、セルフリフレッシュモードにおいて32に分
かれて分割動作を行なうことである。
第7八図ないし第7C図を参照して、第4図に示された
DRAMとの主な相違点は次のとおりである。まず、各
メモリアレイが左側(L)と右側(R)の2つに分割さ
れ、分割された両側のメモリアレイについて1つのセン
スアンプが設けられている。すなわち、このDRAMは
シェアドセンスアンプ(SSA)方式が適用されている
。図中ではシェアドセンスアンプ5SA1ないし5SA
16が示される。また、コラムデコーダCDLおよびC
DRが各々2メガのメモリアレイごとに設けられ、チッ
プ面積の増大が防がれている。また、分割数が増えたこ
とから、各ワード線駆動回路71ないし74とメモリア
レイブロックとの間にワード線分割動作制御回路75な
いし78が新たに設けられ、同様に、各センスアンプ駆
動回路61ないし64とメモリアレイブロックとの間に
センスアンプ分割動作制御回路65ないし68が新たに
設けられている。なお、第7D図に、−例として、分割
されたメモリアレイ21Lおよび21Rならびに行デコ
ーダRDILおよびRDlRとシェアドセンスアンプ5
SA1のブロック図が示される。
DRAMとの主な相違点は次のとおりである。まず、各
メモリアレイが左側(L)と右側(R)の2つに分割さ
れ、分割された両側のメモリアレイについて1つのセン
スアンプが設けられている。すなわち、このDRAMは
シェアドセンスアンプ(SSA)方式が適用されている
。図中ではシェアドセンスアンプ5SA1ないし5SA
16が示される。また、コラムデコーダCDLおよびC
DRが各々2メガのメモリアレイごとに設けられ、チッ
プ面積の増大が防がれている。また、分割数が増えたこ
とから、各ワード線駆動回路71ないし74とメモリア
レイブロックとの間にワード線分割動作制御回路75な
いし78が新たに設けられ、同様に、各センスアンプ駆
動回路61ないし64とメモリアレイブロックとの間に
センスアンプ分割動作制御回路65ないし68が新たに
設けられている。なお、第7D図に、−例として、分割
されたメモリアレイ21Lおよび21Rならびに行デコ
ーダRDILおよびRDlRとシェアドセンスアンプ5
SA1のブロック図が示される。
動作において、セルフリフレッシュモードを除くモード
では行アドレス信号RA ?ないしRASに応答して全
メモリアレイが4つに分けられ、各々について1/8分
割動作がなされる。一方、セルフリフレッシュモードで
は前述の4つの部分がさらに行アドレス信号RAOない
しRA、に応答して1つの部分のみが活性化される。し
たがって、1/32分割動作がなされる。
では行アドレス信号RA ?ないしRASに応答して全
メモリアレイが4つに分けられ、各々について1/8分
割動作がなされる。一方、セルフリフレッシュモードで
は前述の4つの部分がさらに行アドレス信号RAOない
しRA、に応答して1つの部分のみが活性化される。し
たがって、1/32分割動作がなされる。
第8図は、第7B図に示されたメモリアレイブロックの
具体的な回路の例を示す回路図である。
具体的な回路の例を示す回路図である。
第8図を参照して、第13A図に示された回路と異なる
主な点は、分割されたメモリアレイ21Lと21Rとの
間にシェアドセンスアンプ5SA1が設けられ、各々の
接続部分にスイッチ回路7Lおよび7Rが接続される。
主な点は、分割されたメモリアレイ21Lと21Rとの
間にシェアドセンスアンプ5SA1が設けられ、各々の
接続部分にスイッチ回路7Lおよび7Rが接続される。
各々のスイッチ回路7Lおよび7Rは、NMOSトラン
ジスタQI2L+Q+ 3LI Q+ 2g+およびQ
75.により構成され、信号SLおよびSRに応答して
動作する。
ジスタQI2L+Q+ 3LI Q+ 2g+およびQ
75.により構成され、信号SLおよびSRに応答して
動作する。
動作において、行アドレス信号RA7に応答して信号S
LおよびSRのうち一方が高レベルに変化する。スイッ
チ回路7Lまたは7Rは、この信号に応答してオンし、
センスアンプ5SAIおよび読出書込1!i!対I10
およびIloを左右どちらかのビット線対に接続する。
LおよびSRのうち一方が高レベルに変化する。スイッ
チ回路7Lまたは7Rは、この信号に応答してオンし、
センスアンプ5SAIおよび読出書込1!i!対I10
およびIloを左右どちらかのビット線対に接続する。
接続されない側はスタンバイ状態にもたらされ、この段
陥で既に1/2分割動作がなされる。センスアンプ駆動
信@SQおよび3oは行アドレス信号RAaおよびRA
、に応答して発生されており、センスアンプについても
1/4分割動作がなされる。
陥で既に1/2分割動作がなされる。センスアンプ駆動
信@SQおよび3oは行アドレス信号RAaおよびRA
、に応答して発生されており、センスアンプについても
1/4分割動作がなされる。
第9A図は、この発明のさらに他の実施例を示す4メガ
ビットDRAMのブロック図である。第9A図を参照し
て、第1図に示されたDRAMと異なる点は、行アドレ
ス信号RAoないしRA。
ビットDRAMのブロック図である。第9A図を参照し
て、第1図に示されたDRAMと異なる点は、行アドレ
ス信号RAoないしRA。
。を受けるように接続された改善された分割動作制御回
路8dが設けられていることである。そして、回路8d
から行アドレス信号として信号RA。aないしRA9a
およびRAObないしRAsbがメモリアレイブロック
に出力される。
路8dが設けられていることである。そして、回路8d
から行アドレス信号として信号RA。aないしRA9a
およびRAObないしRAsbがメモリアレイブロック
に出力される。
第9B図は、第9A図に示された分割動作制御回路8d
の一例を示1回路図である。第9B図を参照して、この
分割動作制御回路8dは、第3図に示された回路に加え
て、行デコーダを分割動作させるための回路81aおよ
び82bが設けられる。たどえば、回路81aは、NA
NDゲー)・81の出力信号である活性化信号φaをそ
の一方入力に接続された20個のANDゲートを含む。
の一例を示1回路図である。第9B図を参照して、この
分割動作制御回路8dは、第3図に示された回路に加え
て、行デコーダを分割動作させるための回路81aおよ
び82bが設けられる。たどえば、回路81aは、NA
NDゲー)・81の出力信号である活性化信号φaをそ
の一方入力に接続された20個のANDゲートを含む。
各ANDゲートの他方入力は行アドレス13号RA。
ないしRA9およびそれらの反転された信号の各々を受
けるように接続される。回路82bも同球の回路構成を
持つ。
けるように接続される。回路82bも同球の回路構成を
持つ。
動作において、セルフリフレッシュモードでは信号RA
、 oがO″のとき、メモリアレイ21および22に接
続された行デコーダが信号RA。
、 oがO″のとき、メモリアレイ21および22に接
続された行デコーダが信号RA。
aないl/RA9aに応答して選択的に動作する。
また、信号RA、oが′1″のとき、メモリアレイ23
および24に接続された行デコーダ11が信号RAob
ないしRA、bに応答して選択的に動作する。一方、セ
ルフリフレッシュモードを除くモードでは信号RA、。
および24に接続された行デコーダ11が信号RAob
ないしRA、bに応答して選択的に動作する。一方、セ
ルフリフレッシュモードを除くモードでは信号RA、。
の値によらず4つの行デコーダ11が同時に動作する。
このように、セルフリフレッシュモードにおいてメモリ
アレイ21ないし24に接続された4つの行デコーダ1
1をも分割して動作させることができ、電力消費をより
低減することができる。
アレイ21ないし24に接続された4つの行デコーダ1
1をも分割して動作させることができ、電力消費をより
低減することができる。
第1OA図ないし第10C図は、第1図に示されたリフ
レッシュ判定回路9bの動作を説明するためのタイミン
グチャートである。各図ではRASj5よびCAS信号
の変化が示される。なお、時刻tRおよびt、は各々R
ASおよびCAS信号が立下がるタイミングを示す。
レッシュ判定回路9bの動作を説明するためのタイミン
グチャートである。各図ではRASj5よびCAS信号
の変化が示される。なお、時刻tRおよびt、は各々R
ASおよびCAS信号が立下がるタイミングを示す。
第10A図は通常の読出または書込モードが検出される
場合を示す。時刻tRにRAS信号が立下がり、その後
時刻t、にCAS信号が立下がる。
場合を示す。時刻tRにRAS信号が立下がり、その後
時刻t、にCAS信号が立下がる。
リフレッシュ判定回路9bは、これらの信号が変化する
タイミングを検出して、読出または書込モードの指定を
検出する。
タイミングを検出して、読出または書込モードの指定を
検出する。
また、第10B図は、CASビフ4アRASリフレッシ
ュモードが検出される場合を示す。この場合、時刻tC
にCAS信号が立下がり、その後時刻t、にRAS信号
が立下がる。判定回路9bは、これらの信号が変化する
タイミングを検出し定されたことを認識ツる。なお、第
10A図および第108図に示されるモードの検出でC
よ、1回のメしリサイクルに要する時間j(y(が規定
されている最大のリフレッシュ時間’j、EF以下にな
っている。
ュモードが検出される場合を示す。この場合、時刻tC
にCAS信号が立下がり、その後時刻t、にRAS信号
が立下がる。判定回路9bは、これらの信号が変化する
タイミングを検出し定されたことを認識ツる。なお、第
10A図および第108図に示されるモードの検出でC
よ、1回のメしリサイクルに要する時間j(y(が規定
されている最大のリフレッシュ時間’j、EF以下にな
っている。
第10C図はセルフリフレッシュモードが検出信号が立
下がった後RA S (、i号が立下がる。これに加え
、判定回路9bは、メモリサイクル時間tcycが規定
されlζリフレッシュ時間t8ε「を越えることを検出
する。こうして、セルフリフレッシュモードが認識され
る。
下がった後RA S (、i号が立下がる。これに加え
、判定回路9bは、メモリサイクル時間tcycが規定
されlζリフレッシュ時間t8ε「を越えることを検出
する。こうして、セルフリフレッシュモードが認識され
る。
第11A図は、第1図に示されたリフレッシュ判定回路
9bの一例を示すブロック図である。また、第118図
は、その動作を説明するためのタイミングチャートであ
る。第11A図を参照して、この判定回路9bは、その
セット入力およびリセット入力が各々RASおよびCA
S信号を受けるように接続されたSRフリップフロップ
901と、フリップフロップ901の一方出力に接続さ
れた比較回路902と、比較回路902に接続されたタ
イマ903とを含む。
9bの一例を示すブロック図である。また、第118図
は、その動作を説明するためのタイミングチャートであ
る。第11A図を参照して、この判定回路9bは、その
セット入力およびリセット入力が各々RASおよびCA
S信号を受けるように接続されたSRフリップフロップ
901と、フリップフロップ901の一方出力に接続さ
れた比較回路902と、比較回路902に接続されたタ
イマ903とを含む。
セルフリフレッシュモードの検出動作において、高レベ
ルのRAS信号によりフリップフロップ901がセット
され、高レベルの出力信号CBRが出力される。タイマ
903がこの信号CBRに応答して動作し、比較回路9
02は、所定の時間T(〉14EF)を越えて信号CB
Rが高レベルのとき、高レベルの活性化信号φSを出力
する。その後、CAS信号が高レベルに変化したとき、
フリップフロップ901がリセットされ、信号CBRお
よびφSが低レベルに変化する。このようにしてセルフ
リフレッシュモードの検出が判定回路9bによりなされ
る。
ルのRAS信号によりフリップフロップ901がセット
され、高レベルの出力信号CBRが出力される。タイマ
903がこの信号CBRに応答して動作し、比較回路9
02は、所定の時間T(〉14EF)を越えて信号CB
Rが高レベルのとき、高レベルの活性化信号φSを出力
する。その後、CAS信号が高レベルに変化したとき、
フリップフロップ901がリセットされ、信号CBRお
よびφSが低レベルに変化する。このようにしてセルフ
リフレッシュモードの検出が判定回路9bによりなされ
る。
以上、4つの実施例を挙げて説明がなされたが、セルフ
リフレッシュモードにおける分割数はいずれも例として
示されたものである。すなわち、これらの例に限らず、
セルフリフレッシュモードにおいて通常のリフレッシュ
モードでの分割数を越える数に分割して、メモリアレイ
のデータ信号をリフレッシュすること(こより、?肖S
2電力を減らすことができる。
リフレッシュモードにおける分割数はいずれも例として
示されたものである。すなわち、これらの例に限らず、
セルフリフレッシュモードにおいて通常のリフレッシュ
モードでの分割数を越える数に分割して、メモリアレイ
のデータ信号をリフレッシュすること(こより、?肖S
2電力を減らすことができる。
また、上記の実施例では、タイマ110のヒツト時間が
16μs1すなわち、アドレスカウンタ103aおよび
103bが16μsごとにカウントアツプする場合につ
いて記されたが、このセット時間をたとえば32μsに
してもよい。これによりさらに消費電力が低減される。
16μs1すなわち、アドレスカウンタ103aおよび
103bが16μsごとにカウントアツプする場合につ
いて記されたが、このセット時間をたとえば32μsに
してもよい。これによりさらに消費電力が低減される。
さらには、メモリセルのリフレッシュ時間の実力値を越
えない範囲でタイマのセット時間を長く設定すれば、そ
れに応じて消費電力を低減することはできる。この場合
、たとえば第13A図に示されるピッ1へ線プリチャー
ジ電圧VPLのレベルを制御するなど、セルフリフレッ
シュ時においてのみメモリセルのリフレッシュ時間の実
力値を長くづるための手段を併用すればさらに効果が上
がる。
えない範囲でタイマのセット時間を長く設定すれば、そ
れに応じて消費電力を低減することはできる。この場合
、たとえば第13A図に示されるピッ1へ線プリチャー
ジ電圧VPLのレベルを制御するなど、セルフリフレッ
シュ時においてのみメモリセルのリフレッシュ時間の実
力値を長くづるための手段を併用すればさらに効果が上
がる。
さらに、これらの実施例では、メモリセルがNMOSト
ランジスタにより構成されたが、PMOSトランジスタ
を使用することも可能である。また、メモリセルのキャ
パシタとして、MOSキセバシタ、スタックドキャパシ
タなど、どのような411造のキャパシタをも用いるこ
とができる。
ランジスタにより構成されたが、PMOSトランジスタ
を使用することも可能である。また、メモリセルのキャ
パシタとして、MOSキセバシタ、スタックドキャパシ
タなど、どのような411造のキャパシタをも用いるこ
とができる。
また、上記の実施例では、4メガワ一ド×1ビツトDR
AMについて説明がなされたが、これに限らず、たとえ
ば1メガワ一ド×4ビツトDRAM(4ビット並列入出
力タイプ)でもこの弁明は適用できる。また、ニブルモ
ード機能の有無にもかかわらず適用できる。
AMについて説明がなされたが、これに限らず、たとえ
ば1メガワ一ド×4ビツトDRAM(4ビット並列入出
力タイプ)でもこの弁明は適用できる。また、ニブルモ
ード機能の有無にもかかわらず適用できる。
さらに、セルフリフレッシュモードの指定を検出するの
に、たとえば第14図に示された専用のセルフリフレッ
シュニード検出回路を設けてもよい。
に、たとえば第14図に示された専用のセルフリフレッ
シュニード検出回路を設けてもよい。
[発明の効果1
以上のように、この発明によれば、セルフリフレッシュ
モードにおいてメモリアレイブロックが通常のリフレッ
シュモードでの分割数を越える数に分割され、データ信
号のリフレッシュがなされるので、ダイナミックランダ
ムアクセスメモリ装置のセルフリフレッシュモード時の
電力消費を減しることができる。
モードにおいてメモリアレイブロックが通常のリフレッ
シュモードでの分割数を越える数に分割され、データ信
号のリフレッシュがなされるので、ダイナミックランダ
ムアクセスメモリ装置のセルフリフレッシュモード時の
電力消費を減しることができる。
第1図は、この発明の一実施例を示す4メガビットDR
AMのブロック図である。第2A図および第2B図は、
各々第1図に示されたDRAMの通常のリフレッシュモ
ードおよびセルフリフレッシュモードでの動作を説明づ
るタイミングチャートである。第3図は、第1図に示さ
れた分割動作制御回路の一例を示す回路図である。第4
図は、この発明のもう1つの実施例を示す4メガビット
DRAMのブロック図である。第5A図および第5B図
は、各々第4図に示されたDRAMの通常のリフレッシ
ュモードおよびセルフリフレッシュモードでの動作を説
明するタイミングチャートである。第6図は、第4図に
示された分割動作制御回路の一例を示す回路図である。 第7図は、第7八図ないし第7C図間の接続を示す図で
ある。第7八図ないし第7C図は、この発明の他の実施
例を示す4メガビットDRAMのブロック図である。 第7D図は、第7B図に示されたメモリアレイプロック
を示すブロック図である。第8図は、第7B図に示され
たメモリアレイブロックの回路図である。第9A図は、
この発明のさらに他の実施例を小す4メガビットDRA
Mのブロック図である。 第9B図は、第9A図に示された分割動作制御回路の一
例を示す回路図である。第10A図ないし第10C図は
、第1図に示されたリフレッシュ判定回路の動作を説明
するためのタイミングチャートである。第11A図は、
第1図に示されたリフレッシュ判定回路の一例を示すブ
ロック図である。 第11B図は、第11A図に示された回路の動作を説明
するためのタイミングチャートである。第12図は、従
来のDRAMの一例を示すブロック図である。第13A
図は、第12図に示されたメモリアレイブロックの回路
図である。第138図は、第13A図に示された回路の
動作を説明するだめのタイミングチャートである。第1
4図は、セルフリフレッシュモードを有する従来のDR
AMの一例を示すブロック図である。第15図は、第1
2図に示されたDRAMの1通常のりフレッシュ動作を
説明するタイミングチャートである。 図において、8aない1ノ8eは分割動作制御回路、9
aおよび9bはリフレッシュ判定回路、21ないし28
はメモリアレイ、50aおよび50bはリフレッシュ制
御回路、61ないし64はセンスアンプ駆動回路、71
ないし74はワード線駆動回路、65ないし68はセン
スアンプ分割動作制御回路、75ないし78はワード線
分割動作制御回路である。 なお、図中、同一符号は同一または相当部分をボす。
AMのブロック図である。第2A図および第2B図は、
各々第1図に示されたDRAMの通常のリフレッシュモ
ードおよびセルフリフレッシュモードでの動作を説明づ
るタイミングチャートである。第3図は、第1図に示さ
れた分割動作制御回路の一例を示す回路図である。第4
図は、この発明のもう1つの実施例を示す4メガビット
DRAMのブロック図である。第5A図および第5B図
は、各々第4図に示されたDRAMの通常のリフレッシ
ュモードおよびセルフリフレッシュモードでの動作を説
明するタイミングチャートである。第6図は、第4図に
示された分割動作制御回路の一例を示す回路図である。 第7図は、第7八図ないし第7C図間の接続を示す図で
ある。第7八図ないし第7C図は、この発明の他の実施
例を示す4メガビットDRAMのブロック図である。 第7D図は、第7B図に示されたメモリアレイプロック
を示すブロック図である。第8図は、第7B図に示され
たメモリアレイブロックの回路図である。第9A図は、
この発明のさらに他の実施例を小す4メガビットDRA
Mのブロック図である。 第9B図は、第9A図に示された分割動作制御回路の一
例を示す回路図である。第10A図ないし第10C図は
、第1図に示されたリフレッシュ判定回路の動作を説明
するためのタイミングチャートである。第11A図は、
第1図に示されたリフレッシュ判定回路の一例を示すブ
ロック図である。 第11B図は、第11A図に示された回路の動作を説明
するためのタイミングチャートである。第12図は、従
来のDRAMの一例を示すブロック図である。第13A
図は、第12図に示されたメモリアレイブロックの回路
図である。第138図は、第13A図に示された回路の
動作を説明するだめのタイミングチャートである。第1
4図は、セルフリフレッシュモードを有する従来のDR
AMの一例を示すブロック図である。第15図は、第1
2図に示されたDRAMの1通常のりフレッシュ動作を
説明するタイミングチャートである。 図において、8aない1ノ8eは分割動作制御回路、9
aおよび9bはリフレッシュ判定回路、21ないし28
はメモリアレイ、50aおよび50bはリフレッシュ制
御回路、61ないし64はセンスアンプ駆動回路、71
ないし74はワード線駆動回路、65ないし68はセン
スアンプ分割動作制御回路、75ないし78はワード線
分割動作制御回路である。 なお、図中、同一符号は同一または相当部分をボす。
Claims (3)
- (1)外部から与えられるリフレッシュ命令信号に応答
して所定のリフレッシュ動作を行なう通常のリフレッシ
ュモードに加えて、周期的なリフレッシュ動作を自動的
に始めるセルフリフレッシュモードを有するダイナミッ
クランダムアクセスメモリ装置であって、 各々がデータ信号をストアするためのメモリセルを備え
た第1の複数個のメモリアレイブロックを含み、 前記第1の複数個のメモリアレイブロックに接続され、
前記メモリアレイブロック中のメモリセルを順次リフレ
ッシュするためのリフレッシュアドレス信号を発生する
リフレッシュアドレス発生手段と、 前記リフレッシュアドレス発生手段に接続され、前記リ
フレッシュアドレス信号に応答して前記メモリアレイブ
ロック中の前記メモリセルにストアされたデータ信号を
リフレッシュするリフレッシュ手段とを含み、 前記リフレッシュ手段は、前記リフレッシュ命令信号が
与えられたとき、第2の複数個の前記メモリアレイブロ
ックのデータ信号をリフレッシユし、前記第2の複数は
前記第1の複数以下であり、前記セルフリフレッシュモ
ードを指定するための信号を外部から受ける手段と、 前記セルフリフレッシュモードの指定を検出するセルフ
リフレッシュモード検出手段と、 前記セルフリフレッシュモードの検出に応答して、前記
第1の複数個の前記メモリアレイブロックのうち、第3
の複数個のメモリアレイブロックを順次選択するための
ブロック選択信号を出力するブロック選択手段とを含み
、 前記第3の複数は前記第2の複数より少なく、前記リフ
レッシュ手段は、前記ブロック選択手段からのブロック
選択信号に応答して前記第3の複数個の前記メモリアレ
イブロックのデータ信号をリフレッシュする、ダイナミ
ックランダムアクセスメモリ装置。 - (2)前記リフレッシュアドレス発生手段と前記ブロッ
ク選択手段とがアドレスカウンタにより構成され、 前記アドレスカウンタは前記リフレッシュアドレス信号
として第4の複数のビットを有する信号を出力し、 前記アドレスカウンタは、前記セルフリフレッシュモー
ドの検出に応答して、前記リフレッシュアドレス信号に
追加されたビットの信号を前記ブロック選択信号として
出力する、請求項(1)記載のダイナミックランダムア
クセスメモリ装置。 - (3)外部から与えられるリフレッシュ命令信号に応答
して所定のリフレッシュ動作を行なう通常のリフレッシ
ュモードに加えて、周期的なリフレッシュ動作を自動的
に始めるセルフリフレッシュモードを有するダイナミッ
クランダムアクセスメモリ装置であって、 各々がデータ信号をストアするためのメモリセルを備え
た第1の複数個のメモリアレイブロックを含む、 そのようなダイナミックランダムアクセスメモリ装置を
動作させる方法であつて、 前記メモリアレイブロック中のメモリセルを順次リフレ
ッシュするためのリフレッシュアドレス信号を発生する
ステップと、 前記リフレッシュ命令信号が外部から与えられたとき、
前記リフレッシュアドレス信号に応答して第2の複数個
の前記メモリアレイブロック中のデータ信号をリフレッ
シュするステップとを含み、前記第2の複数は前記第1
の複数以下であり、前記セルフリフレッシュモードを指
定するための信号を外部から受けるステップと、 前記セルフリフレッシュモードの指定を検出するステッ
プと、 前記セルフリフレッシュモードの検出に応答して第3の
複数個のメモリアレイブロックを部分的に順次選択する
ためのブロック選択信号を出力するステップとを含み、 前記第3の複数は前記第2の複数より少なく、前記リフ
レッシュアドレス信号に応答して前記ブロック選択信号
により選択された前記メモリアレイブロックごとにその
中のデータ信号を順次リフレッシュするステップを含む
、ダイナミックランダムアクセスメモリ装置の動作方法
。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63221108A JPH0793003B2 (ja) | 1988-09-01 | 1988-09-01 | ダイナミックランダムアクセスメモリ装置およびその動作方法 |
US07/278,552 US4933907A (en) | 1987-12-03 | 1988-12-01 | Dynamic random access memory device and operating method therefor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63221108A JPH0793003B2 (ja) | 1988-09-01 | 1988-09-01 | ダイナミックランダムアクセスメモリ装置およびその動作方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0268791A true JPH0268791A (ja) | 1990-03-08 |
JPH0793003B2 JPH0793003B2 (ja) | 1995-10-09 |
Family
ID=16761609
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63221108A Expired - Fee Related JPH0793003B2 (ja) | 1987-12-03 | 1988-09-01 | ダイナミックランダムアクセスメモリ装置およびその動作方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0793003B2 (ja) |
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---|---|---|---|---|
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JP2007310960A (ja) * | 2006-05-18 | 2007-11-29 | Fujitsu Ltd | 半導体メモリ |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63152096A (ja) * | 1986-12-17 | 1988-06-24 | Hitachi Ltd | 半導体記憶装置 |
-
1988
- 1988-09-01 JP JP63221108A patent/JPH0793003B2/ja not_active Expired - Fee Related
Patent Citations (1)
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JPS63152096A (ja) * | 1986-12-17 | 1988-06-24 | Hitachi Ltd | 半導体記憶装置 |
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US6141288A (en) * | 1991-08-30 | 2000-10-31 | Kabushiki Kaisha Toshiba | Semiconductor memory device allowing change of refresh mode and address switching method therewith |
US5559748A (en) * | 1991-08-30 | 1996-09-24 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit allowing change of product specification and chip screening method therewith |
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