JPH0793003B2 - ダイナミックランダムアクセスメモリ装置およびその動作方法 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、一般にダイナミックランダムアクセスメモ
リ装置に関し、特に、周期的なリフレッシュ動作を自動
的に始めるセルフリフレッシュモードを有するダイナミ
ックランダムアクセスメモリ装置に関する。

［従来の技術］ 近年、パーソナルコンピュータの普及が著しい。特に最
近では携帯型パーソナルコンピュータに対する需要が増
大している。このような携帯型パーソナルコンピュータ
に用いられる記憶装置は、バッテリバックアップ（電池
保持）の可能な低消費電力のものが要求される。このよ
うな用途の記憶装置として、スタティックランダムアク
セスメモリまたはダイナミックランダムアクセスメモリ
（以下DRAMと称す）が用いられている。

このうちDRAMは、通常、１つのメモリセルが各々１個の
トランジスタおよびキャパシタにより構成される。これ
はいわゆる１トランジスタ１キャパシタ型メモリセルと
呼ばれ、セル面積を小さくすることができ、高集積化に
適している。

第12図は、従来の１メガビットDRAMを示すブロック図で
ある。第12図を参照して、このDRAMは、各々がデータ信
号をストアするためのメモリセルMCを備えた４つのメモ
リアレイ21ないし24と、各々のメモリアレイ21ないし24
に接続されて各々のメモリアレイブロックを構成する、
行デコーダ11、列デコーダ13、およびセンスアンプ12
と、各々の行デコーダ11に接続されたワード線駆動回路
70と、各々のセンスアンプ12に接続されたセンスアンプ
駆動回路60と、読出されたデータ信号を増幅するための
プリアンプ111ないし114とを含む。これに加え、このDR
AMには、外部から行アドレスストローブ（以下▲
▼と称す）信号を受けるRASバッファ101と、列アドレス
ストローブ（以下▲▼と称す）信号を受けるCAS
バッファ102と、行アドレス信号RA₀ないしRA₉を受ける
ための行アドレスバッファ104と、列アドレス信号CA₀な
いしCA₉を受けるための列アドレスバッファ105と、書込
制御信号を受ける書込バッファ106と、入力データ信
号Dinを受ける入力バッファ107と、出力データ信号Doを
一時保持する出力バッファ108とが設けられる。RASバッ
ファ101とCASバッファ102との間にリフレッシュモード
を判定するためのリフレッシュ判定回路9aが設けられ、
その出力にリフレッシュ動作を制御するリフレッシュ制
御回路50aが接続される。アドレスカウンタ103はリフレ
ッシュのためのアドレス信号Q₀ないしQ₈を内部で発生す
るために設けられる。

次に、動作について簡単に説明する。まず、行および列
のアドレス信号RA₀ないしRA₉およびCA₀ないしCA₉がアド
レス入力端子を介してこのDRAMに与えられる。▲
▼および▲▼信号の降下エッジタイミングに応答
して各々のアドレス信号が行アドレスバッファ104およ
び列アドレスバッファ105に保持される。次に、行アド
レス信号RA₀ないしRA₈に応答して４つの行デコーダ11の
各々においてワード線が選択される。各々の行デコーダ
11にワード線駆動回路70からワード線駆動信号WLが出力
され、そこに接続されているワード線が活性化される。

この後、たとえば、読出動作において、メモリセルMCに
ストアされた信号がビット線BL1に与えられる。この信
号は、センスアンプ12により増幅された後、列デコーダ
13により選択されることにより読出書込線I/O₁に与えら
れる。以上の動作により４つのメモリアレイ21ないし24
から読出された信号が読出書込線I/O₁ないしI/O₄に各々
与えられ、プリアンプ111ないし114がさらにそれらの信
号を増幅する。

ニブルモードでは、ニブルデコーダ109がシフトレジス
タとして動作するので、▲▼信号のトグルにより
読出された４ビットのデータ信号がトランジスタQ₅₁な
いしQ₅₄を介して順次高速に出力バッファ108に転送され
る。ニブルモードを除く通常のモードでは、ニブルデコ
ーダ109が最上位のアドレス信号RA₉およびCA₉のデコー
ダとして動作し、デコードされた信号により４ビットの
うちの１ビットのデータ信号がトランジスタQ₅₁ないしQ
₅₄を介して出力バッファ108に転送される。

なお、書込動作では、これとは逆に入力データ信号Din
が読出書込線I/O₁ないしI/O₄を介してメモリセルMCに書
込まれる。

第13A図は、第12図に示されたメモリアレイブロックの
具体的な回路の例を示す回路図である。また、第13B図
は、その動作を説明するためのタイミングチャートであ
る。これらは、たとえば、1985年に開催された国際固体
回路会議ISSCC85）のダイジェスト・オブ・テクニカル
ペーパーズの252頁ないし253頁に記載されている。

第13A図を参照して、このメモリアレイブロックは、256
Kビットのデータ信号を扱うメモリアレイおよびセンス
アンプを含む。そのために、行デコーダに接続された51
2本のワード線WL1ないしWL512が設けられ、それらと直
交する方向に各々がセンスアンプ２に接続された512組
のビット線対BL1および▲▼ないしBL512および▲
▼が設けられる。また、各々の列に列デコー
ダの出力線Y1ないしY512が接続される。

たとえば、ビット線BL1および▲▼を含む列５に
おいて、ビット線BL1とワード線WL1との間にメモリセル
MCが接続される。メモリセルMCは、スイッチングのため
のNMOSトランジスタQ₀と、信号をストアするためのキャ
パシタC₀とを含む。キャパシタC₀の一端がチップ内で発
生される一定電圧Vcp（たとえば電源電圧Vccの1/2電
圧）を受けるように接続される。センスアンプ２は、NM
OSトランジスタQ₁およびQ₂よりなるＮチャネルフリップ
フロップと、PMOSトランジスタQ₃およびQ₄よりなるＰチ
ャネルフリップフロップとを含む。トランジスタQ₃およ
びQ₄の各々のソースが共通ソース線SPに一体接続され、
トランジスタQ₁およびQ₂のソースが共通ソース線SNに一
体接続される。ゲート回路３は、ビット線BL1および▲
▼と線I/Oおよび▲▼との間に各々接続さ
れたNMOSトランジスタQ₅およびQ₆を含む。トランジスタ
Q₅およびQ₆のゲートが列デコーダの出力線Y1に接続され
る。ビット線イコライズおよびホールド回路４は、各々
のゲートがイコライズ信号EQを受けるように一体接続さ
れたNMOSトランジスタQ₇ないしQ₉を含む。ビット線BL1
および▲▼は、この回路４を介してビット線プリ
チャージ電圧V_BL（1/2Vcc）を受けるように接続され
る。電圧V_BLは▲▼信号が高レベルのとき（スタ
ンバイ状態のとき）ビット線BL1および▲▼に与
えられる。

上記のような１組のビット線対に接続された種々の回路
の列５は、合計512個設けられている。このようにし
て、合計262,144ビット（256K）メモリアレイブロック
が構成される。

センスアンプ活性化回路６は、電源Vccと共通ソース線S
Pとの間に接続されたPMOSトランジスタQ₁₁と、接地と共
通ソース線SNとの間に接続されたNMOSトランジスタQ₁₀
とを含む。トランジスタQ₁₀およびQ₁₁の各々のゲートは
センスアンプ駆動回路60から信号Soおよび▲▼を受
けるように接続される。

次に、第13A図および第13B図を参照して動作について説
明する。

イコライズ信号EQは外部▲▼信号にほぼ同期され
ている。この信号EQは、時刻t1以前は高レベルであり、
DRAMは、▲▼信号が高レベルの状態、すなわち、
スタンバイ状態にもたらされる。この状態ではトランジ
スタQ₇ないしQ₉がオンし、すべてのビット線対BL1ない
しBL512が1/2Vccにもたらされる。この電圧は前の動作
サイクルにおいてビット線対のうちの一方が電源Vccレ
ベル、他方が接地レベルにもたらされた後、そのサイク
ルの終了時にトランジスタQ₇がオンすることにより1/2V
ccとなる。したがって、電源V_BLから1/2Vccの電圧を供
給する必要はないが、スタンバイ状態が長く続くとき、
何らかの雑音によりビット線対の電圧が変動するのを防
ぐ目的で、電圧V_BLが供給される。すなわち、電圧V
_BLは、ビット線対の電圧の供給というより、保持用の電
圧であり、トランジスタQ₈およびQ₉を介してビット線対
に与えられる。

まず、読出動作において、ほぼ時刻t1に▲▼信号
が低レベルに変化し、信号EQも低レベルに変化する。ト
ランジスタQ₇ないしQ₉は信号EQに応答してオフし、ビッ
ト線対BL1および▲▼がフローティング状態にも
たらされる。一方、このとき前述のように▲▼信
号の降下エッジタイミングで行アドレス信号RA₀ないしR
A₉が入力される。行デコーダは信号RA₀ないしRA₈をデコ
ードし、512本のワード線WL1ないしWL512のうちの１本
（たとえばWL1）を高レベルにもたらす。第13A図に示す
ように、ワード線WL1には各列について２本のビット線
のうちのいずれかに接続された合計512個のメモリセル
が接続される。ワード線WL1が高レベルにもたらされる
ことにより、トランジスタQ₀がオンし、メモリセルにス
トアされている信号がビット線に与えられる。メモリセ
ルのキャパシタC₀の容量値とビット線の持つ容量値との
比は、1:10程度であるので、電源電圧Vccの10分の１程
度の電圧変化がビット線に現われる。たとえば、第3A図
に示されるように、ビット線BL1の電圧がわずかに上昇
する。一方、ビット線▲▼の電圧は1/2Vccのまま
である。

時刻t3においてセンスアンプ駆動信号Soおよび▲▼
が各々高レベルおよび低レベルに変化する。トランジス
タQ₁₀およびQ₁₁はこれらの信号に応答してオンし、512
個のセンスアンプ２が駆動される。これにより、たとえ
ば、ビット線BL1と▲▼との間にわずかに現われ
た微少な電圧変化が増幅され、ビット線BL1が高レベル
に、ビット線▲▼は低レベルにもたらされる。こ
の時点で、512組のビット線対は、512個のメモリセルに
ストアされたデータ信号に従って、512個のセンスアン
プによりその電圧が変化する。

時刻t4に列デコーダから、512組のビット線対のうちの
１つを選ぶための出力信号（たとえば高レベルの信号Y
1）が出力される。トランジスタQ₅およびQ₆は信号Y1に
応答してオンし、増幅されたデータ信号が読出書込線対
I/Oおよび▲▼に与えられる。この読出書込線対
は予めフローティング状態にもたらされており、ビット
線対からの信号のレベルに応じてそのレベルが変化す
る。

時刻t5にワード線WL1の電圧が低レベルに変化し、この
ワード線WL1に接続されたメモリセルと各ビット線との
接続が電気的に切離される。また、時刻t6にセンスアン
プ駆動信号Soおよび▲▼が各々低レベルおよび高レ
ベルに変化し、イコライズ信号EQも高レベルに変化す
る。これにより、すべてのビット線対が1/2Vccレベルに
もたらされ、DRAMが次のサイクルに備えてスタンバイ状
態にもたらされる。以上で１回の動作サイクルが終了す
る。

なお、ワード線WL1に接続されたすべてのメモリセル
は、時刻t3ないしt5の期間において増幅されたビット線
の電圧により、そのレベルが再書込される。また、第13
B図に点線で示された電圧変化は、上記に示された場合
とは相反するレベルのデータ信号がメモリセルにストア
されている場合を示す。

次に、書込動作において、入力バッファ107に入力され
た入力データ信号により、読出書込線対I/Oおよび▲
▼が書込すべきデータ信号のレベルにもたらされ
る。この電圧信号は、時刻t4の後、列デコーダにより選
択されたビット線対に与えられ、高レベルにもたらされ
たワード線に接続されているメモリセルにストアされ
る。

次に、リフレッシュ動作について説明する。

DRAMのメモリセルは前述のように１個のトランジスタと
１個のキャパシタとによって構成される。したがって、
たとえば、DRAMは長い間スタンバイ状態にもたらされ続
けると、接合リークなどによりキャパシタに蓄積されて
いる記憶のための電荷が次第に失われる。そのため、或
る一定時間ごとにストアされている信号を読出して、そ
れを再書込する必要がある。その動作はリフレッシュと
呼ばれ、これを実行するモードとして通常次の２つのモ
ードがある。まず、▲▼オンリーリフレッシュモ
ードでは、▲▼信号および行アドレス信号を外部
から与えることによりリフレッシュ動作を実行するもの
である。次に、▲▼ビフォア▲▼（オー
ト）リフレッシュモードは、外部から▲▼および
▲▼信号のみが与えられ、内部のアドレスカウン
タから出力される信号を用いてリフレッシュ動作を行な
うものである。以下の説明において、これらのリフレッ
シュモードを通常のリフレッシュモードと呼ぶこととす
る。

次に、▲▼ビフォア▲▼リフレッシュ動作
について説明する。通常の読出または書込動作が始まる
とき、▲▼信号が立下げられた後▲▼信号
が立下げられるよう規定されている。これに対し、▲
▼信号が▲▼信号に先立って立下げられたと
き、この▲▼ビフォア▲▼リフレッシュモ
ードが開始される。▲▼および▲▼信号が
変化するタイミングを検出するために、第12図に示され
るリフレッシュ判定回路9aが設けられている。回路9aに
より▲▼ビフォア▲▼リフレッシュモード
の指定が検出されると、リフレッシュ制御回路50aがア
ドレスカウンタ103の動作を開始させる。また、行アド
レスバッファ104は、制御回路50aからの信号に応答し
て、外部から与えられるアドレス信号A₀ないしA₉に代え
て、アドレスカウンタ103から出力された信号Q₀ないしQ
₈を受ける。行アドレスバッファ104からリフレッシュの
ための行アドレス信号RA₀ないしRA₈が出力される。この
後の動作は、ビット線対に読出されたデータ信号が読出
書込線対に与えられないことを除いて、前述の読出動作
とほぼ同じ動作が行なわれる。

すなわち、再び第13A図を参照して、512本のワード線の
うちの１本が選択されて、512個のメモリセルが512組の
ビット線対に接続される。各々のビット線対に与えられ
たメモリセルからのデータ信号は、512個のセンスアン
プ２により増幅された後、各メモリセルに再書込され
る。すなわち、１回のメモリサイクルにより512個のメ
モリセルがリフレッシュされる。このようなリフレッシ
ュ動作では読出されたデータ信号を出力する必要がない
ので、列アドレス信号を与える必要がない。

▲▼および▲▼信号によるこのような▲
▼ビフォア▲▼リフレッシュサイクルを512
回繰返すことにより、アドレスカウンタ103が512回カウ
ントアップされる。これにより、512本のワード線（第1
3A図のWL1ないしWL512）が順次活性化され、256Kビット
のすべてのメモリセルがリフレッシュされる。したがっ
て、４つのメモリアレイが設けられているので合計１メ
ガビットのすべてのメモリセルがリフレッシュされるこ
とになる。

一般に、DRAMでは平均16μｓに１回のリフレッシュが行
なわれることが規定されている。すなわち、１メガビッ
トのDRAMの場合、約16μｓ×512サイクル＝約8ms以内に
リフレッシュすることが標準の規格で定められており、
通常これをリフレッシュ時間という。参考までに、記憶
容量ごとのリフレッシュ時間を次に挙げておく。すなわ
ち、64Kでは16μｓ×128＝2ms、256Kでは16μｓ×256＝
4ms、4M（メガ）では16μｓ×1024＝16msであり、記憶
容量が４倍になるごとに、リフレッシュサイクルおよび
リフレッシュ時間が２倍に増えるよう規定されている。

最初に述べたようなバッテリバックアップ機能を有する
機器にDRAMが用いられた場合、バッテリバックアップ時
においてDRAMがスタンバイ状態にもたらされ続ける。し
たがって、一定時間間隔ごとにリフレッシュ動作を行な
う必要がある。前述のような通常のリフレッシュモード
によりリフレッシュを行なうためには、▲▼およ
び▲▼信号を１サイクルずつ制御（トグル）して
与える必要がある。バッテリバックアップ時にこのよう
な通常のリフレッシュモードによりリフレッシュ動作を
行なうためには、▲▼および▲▼信号をタ
イミング制御して出力する回路を設ける必要があり、こ
れにより機器のサイズが大きくなることや、電力消費が
増加することなどの問題が生じ好ましくない。

そこで、この問題を解決するため、セルフリフレッシュ
モードを有するDRAMが発表され、既に商用に供されてい
る。セルフリフレッシュモードについては、たとえば、
山田他による「オート／セルフリフレッシュ機能内蔵64
キロビットMOSダイナミックRAM」と題された論文（電子
通信学会論文誌1983年１月,J66−Ｃ巻,1号,62頁ないし6
9頁）に見られる。

第14図は、セルフリフレッシュモードを有する従来のDR
AMの一例を示すブロック図である。高レベルの外部▲
▼信号を与え（スタンバイ状態）、かつ、外部リフ
レッシュ信号▲▼がタイマのセット時間（最大16
μｓ）以上低レベルに保持され続けたとき、セルフリフ
レッシュモードの指定が回路91により検出される。リフ
レッシュ制御回路92は、この検出に応答して、タイマ93
を動作させる。タイマ93は最大16μｓごとに信号を回路
92を介してリフレッシュアドレスカウンタ94に出力す
る。カウンタ94からの出力信号Q₀ないしQ₆はアドレス切
換回路95およびアドレスバッファ96を介して行デコーダ
98に与えられる。行デコーダ98は、信号Q₀ないしQ₆をデ
コードすることにより、前述の通常のリフレッシュと同
様に順次ワード線を選択し、メモリアレイ97中のデータ
信号をリフレッシュする。信号▲▼が低レベルに
保持され続ける限り、セルフリフレッシュモードによる
リフレッシュ動作が継続される。すなわち、通常のリフ
レッシュモードの場合と同様に、64KDRAMの規格で定め
られた最大2msごとに128サイクルのリフレッシュが行な
われ、全メモリセルがリフレッシュされる。

このように、前述の▲▼ビフォア▲▼リフ
レッシュと異なる点は、アドレスカウンタ94の歩進が外
部からのクロック信号により制御されるのでなく、内蔵
されたタイマ93により一定時間ごとに自動的に行なわれ
ることである。

［発明が解決しようとする課題］ 前述のようにセルフリフレッシュモードを有する従来の
DRAMは、モードを設定することにより周期的なリフレッ
シュ動作を自動的に始めることができるので、バッテリ
バックアップ機能を有する機器に適用することは、バッ
テリバックアップ時の電力消費を減じる観点からより適
しているということができる。しかしながら、セルフリ
フレッシュ動作そのものに必要な消費電力が、通常のリ
フレッシュ動作に必要な消費電力と同じとなるという課
題がある。

第15図は、第12図に示されたDRAMの通常のリフレッシュ
動作を説明するためのタイミングチャートである。第12
図に示されたDRAMは、通常のリフレッシュ動作において
４つのメモリアレイ21ないし24が同時にリフレッシュさ
れる。すなわち、４つの行デコーダ11はワード線駆動信
号WLを受け、一斉に各々のメモリアレイ21ないし24中の
ワード線を順次選択する。同時に、各々のメモリアレイ
21ないし24中のセンスアンプも、センスアンプ駆動信号
Soにより駆動される。同様の動作が、セルフリフレッシ
ュモードを有するDRAMのセルフリフレッシュ動作におい
ても行なわれる。

この発明は、上記のような課題を解決するためになされ
たもので、セルフリフレッシュモードにおける動作に必
要なDRAMの電力消費を減じることを目的とする。

［課題を解決するための手段］ 請求項１に係る発明は、外部から与えられる外部リフレ
ッシュ命令信号に応答してリフレッシュ動作を行なうオ
ートリフレッシュモードおよび周期的なリフレッシュ動
作を自動的に行なうセルフリフレッシュモードを有する
ダイナミックランダムアクセスメモリ装置であって、複
数のメモリアレイブロックと、タイマ手段と、リフレッ
シュアドレス発生手段と、リフレッシュ手段と、分割リ
フレッシュ制御手段とを備える。複数のメモリアレイブ
ロックの各々は、データ信号をストアするためのメモリ
セルを含む。タイマ手段は、セルフリフレッシュモード
において所定時間ごとに内部リフレッシュ命令信号を発
生する。リフレッシュアドレス発生手段は、オートリフ
レッシュモードにおいては外部リフレッシュ命令信号に
応答して、セルフリフレッシュモードにおいては内部リ
フレッシュ命令信号に応答して、リフレッシュアドレス
信号を順次発生する。リフレッシュ手段は、リフレッシ
ュアドレス信号に応答してメモリアレイブロック中のメ
モリセルにストアされたデータ信号をリフレッシュす
る。分割リフレッシュ制御手段は、オートリフレッシュ
モードにおいては複数のメモリアレイブロックが第１の
数ごとに分割してリフレッシュされるようにリフレッシ
ュ手段を制御し、セルフリフレッシュモードにおいては
複数のメモリアレイブロックが第１の数よりも少ない第
２の数ごとに分割してリフレッシュされるようにリフレ
ッシュ手段を制御する。

請求項２に係るダイナミックランダムアクセスメモリ装
置においては、上記リフレッシュアドレス発生手段がリ
フレッシュアドレス信号に加えて分割制御信号を発生す
る。また、分割リフレッシュ制御手段は分割制御信号に
応答して分割してリフレッシュされるメモリアレイブロ
ックの数を第１または第２の数に設定する。

請求項３に係る発明は、外部から与えられる外部リフレ
ッシュ命令信号に応答してリフレッシュ動作を行なうオ
ートリフレッシュモードおよび周期的なリフレッシュ動
作を自動的に行なうセルフリフレッシュモードを有し、
かつ各々がデータ信号をストアするためのメモリセルを
含む複数のメモリアレイブロックを備えたダイナミック
ランダムアクセスメモリ装置を動作させる方法であっ
て、オートリフレッシュモードにおいては外部リフレッ
シュ命令信号に応答してオートリフレッシュアドレス信
号を順次発生するステップと、オートリフレッシュアド
レス信号に応答して複数のメモリアレイブロックを第１
の数ごとに分割してリフレッシュするステップと、セル
フリフレッシュモードにおいては所定時間ごとに内部リ
フレッシュ命令信号を発生するステップと、内部リフレ
ッシュ命令信号に応答してセルフリフレッシュアドレス
信号を順次発生するステップと、セルフリフレッシュア
ドレス信号に応答して複数のメモリアレイブロックを第
１の数よりも少ない第２の数ごとに分割してリフレッシ
ュするステップとを含む。

［作用］ この発明に係るダイナミックランダムアクセスメモリ装
置においては、オートリフレッシュモードにおいては複
数のメモリアレイブロックが第１の数ごとに分割してリ
フレッシュされるとともに、セルフリフレッシュモード
においては複数のメモリアレイブロックが第１の数より
も少ない第２の数ごとに分割してリフレッシュされる。
このようにセルフリフレッシュモードにおいてリフレッ
シュされるメモリアレイブロックの数がオートリフレッ
シュモードにおいてリフレッシュされるメモリアレイブ
ロックの数よりも少ないので、セルフリフレッシュモー
ドにおける消費電力が低減される。

また、リフレッシュアドレス発生手段によって発生され
た分割制御信号に応答してリフレッシュされるメモリア
レイブロックの数が設定されるため、リフレッシュされ
るメモリアレイブロックを選択するための回路の構成が
簡単になる。

［発明の実施例］ 第１図は、この発明の一実施例を示す４メガビットDRAM
のブロック図である。第１図を参照して、第12図に示さ
れた従来のDRAMと比較して、主な相違点は次のとおりで
ある。すなわち、４メガビットの記憶容量を実現するた
め各々のメモリアレイ21ないし24中に４倍の数のメモリ
セルが設けられ、また、２倍の数のワード線、ビット
線、およびセンスアンプが設けられる。そのため、外部
からアドレス信号A₀ないしA₁₀が与えられる。

これに加え、セルフリフレッシュ動作における電力消費
を減じるため、各々２つに分割された、ワード線駆動回
路71および72と、センスアンプ駆動回路61および62とが
設けられ、これらは分割動作制御回路8aにより制御され
る。分割動作制御回路8aは、読出、書込、および通常の
リフレッシュ動作のいずれにおいても、ワード線駆動回
路71および72ならびにセンスアンプ駆動回路61および62
を各々同時に動作させる。一方、セルフリフレッシュ動
作において、アドレスカウンタ103aから出力される信号
Q₁₀より得られる行アドレス信号RA₁₀に応答して、回路7
1および61または72および62を交互に動作させる。

アドレスカウンタ103aは、▲▼ビフォア▲
▼リフレッシュ動作において信号Q₀ないしQ₉を出力し、
一方、セルフリフレッシュ動作において信号Q₀ないしQ
₁₀を出力する。

次に、動作について説明する。セルフリフレッシュモー
ドにおける動作を除いて、他の動作は基本的に第12図に
示された従来のDRAMの動作と同様である。したがって、
読出動作および▲▼ビフォア▲▼リフレッ
シュ動作についてのみ以下に簡単に説明する。

まず、読出動作において、▲▼および▲▼
の降下エッジタイミングに応答して、外部から行アドレ
ス信号RA₀ないしRA₁₀および列アドレス信号CA₀ないしCA
₁₀が各々行アドレスバッファ104および列アドレスバッ
ファ105に入力される。各々のメモリアレイ21ないし24
に接続された行デコーダ11は、行アドレス信号RA₀ない
しRA₉に応答して1024本のワード線を順次活性化させ
る。ワード線を１本活性化させることにより1024個のメ
モリセルにストアされたデータ信号が1024対のビット線
対に与えられる。センスアンプ駆動回路61および62から
同時に出力される信号SoaおよびSobに応答して1024個の
センスアンプが活性化され、ビット線対に与えられた微
小電圧を増幅する。列デコーダ13は列アドレス信号CA₀
ないしCA₉に応答して1024組のビット線対の中から１対
を選択する。こうして、４つのメモリアレイ21ないし24
の各々からメモリセルにストアされたデータ信号が対応
する読出書込線I/Oに出力される。線I/Oに与えられた信
号はプリアンプ111ないし114により増幅された後、トラ
ンジスタQ₅₁ないしQ₅₄を介して出力バッファ108に転送
される。

次に、▲▼信号に先立って▲▼信号が低レ
ベルに変化したとき、リフレッシュ判定回路9bにより▲
▼ビフォア▲▼リフレッシュモードの指定
が検出される。リフレッシュ制御回路50aは、この検出
に応答して外部からのアドレス信号A₀ないしA₁₀の入力
を禁止し、アドレスカウンタ103aからの出力信号Q₀ない
しQ₉を行アドレスバッファ104に与える。４つのメモリ
アレイ21ないし24に接続された行デコーダ11は、行アド
レスバッファ104からの行アドレス信号RA₀ないしRA₉に
応答して1024本のワード線を順次活性化させる。各々の
ワード線についてそこに接続された1024個のメモリセル
にストアされたデータ信号が1024対のビット線対に与え
られる。４つのセンスアンプ12は、センスアンプ駆動回
路61および62からの信号SoaおよびSobに応答して駆動さ
れ、ビット線対に与えられた信号を増幅する。これによ
り、１つのメモリアレイにおいて1024個のメモリセルに
ストアされたデータ信号が再書込される。この▲
▼ビフォア▲▼リフレッシュ動作を平均16μｓご
とに1024回繰返すことにより、約16ms（＝16μｓ×102
4）の間に1024×1024×４（４メガ）個のメモリセルが
すべてリフレッシュされる。

次に、セルフリフレッシュモードにおける動作について
説明する。セルフリフレッシュモードの指定は、▲
▼および▲▼信号をタイミング制御して与える
ことにより、リフレッシュ判定回路9bにより検出され
る。リフレッシュ制御回路50aは、この検出に応答して
外部からのアドレス信号A₀ないしA₁₀の入力を禁止し、
アドレスカウンタ103aの出力信号Q₀ないしQ₁₀を行アド
レスバッファ104に与える。このときアドレスカウンタ1
03aからの出力信号は前述の▲▼ビフォア▲
▼リフレッシュの場合よりも出力信号Q₁₀が追加され
ている。行アドレスバッファ104は、信号Q₀ないしQ₁₀を
受け、行アドレス信号RA₀ないしRA₁₀を出力する。

分割動作制御回路8aは、行アドレスバッファ104からの
信号RA₁₀に応答してワード線駆動回路71およびセンスア
ンプ駆動回路61またはワード線駆動回路72およびセンス
アンプ駆動回路62のいずれかを駆動させる。すなわち、
信号RA₁₀が“0"のとき、回路71および61を駆動させ、信
号RA₁₀が“1"のとき、回路62および72のみを駆動させ
る。

たとえば、信号RA₁₀が“0"のとき、回路71および61が駆
動される。メモリアレイ21および24の各々において信号
RA₀ないしRA₉により選択された１本のワード線が選択さ
れる。メモリアレイ21および22に接続されたセンスアン
プ12が回路61からの駆動信号Soaに応答して駆動される
ので、そのワード線に接続された1024個のメモリセルの
信号がリフレッシュされる。一方、メモリアレイ23およ
び24のワード線およびセンスアンプは活性化されないの
で、スタンバイ状態とほぼ同じ状態に保たれている。な
お、第１図では省略されているが、イコライズ信号EQも
分割動作制御回路8aにより制御されており、動作されな
いメモリアレイ（この例では23および24）において高レ
ベル信号EQが与えられる。

また、信号RA₁₀が“1"のとき、これとは逆にメモリアレ
イ21および22がスタンバイ状態にもたらされ、メモリア
レイ23および24においてリフレッシュ動作が行なわれ
る。

タイマ110は、16μｓごとに信号をアドレスカウンタ103
aに与える。アドレスカウンタ103aは、この信号を順次
カウントアップし、約16ms（＝16μｓ×1024サイクル）
の間に1024本のワード線をすべて選択するのに必要な信
号Q₀ないしQ₉を出力する。したがって、メモリアレイ21
および22をリフレッシュするのに約16msの時間を要し、
続いて、メモリアレイ23および24をリフレッシュするの
に約16msの時間を要す。すなわち、このセルフリフレッ
シュモードにおいて４つのメモリアレイ21ないし24をリ
フレッシュするのに約32msの時間が必要となる。

第2A図および第2B図は、各々第１図に示されたDRAMの通
常のリフレッシュモードおよびセルフリフレッシュモー
ドにおける動作の違いを示すタイミングチャートであ
る。第2A図を参照して、通常の（▲▼ビフォア▲
▼）リフレッシュ動作では、すべてのメモリアレ
イ21ないし24の各々のワード線WL1ないしWL4を駆動する
ための駆動信号WLaおよびWLbが同時に出力され、かつ、
すべてのセンスアンプ12を駆動するための駆動信号Soa
およびSobが同時に出力される。

一方、第2B図を参照して、セルフリフレッシュモードに
おいて、期間T1において信号WLaおよびSoaが出力され、
続いて、期間T2において信号WLbおよびSobが出力され
る。したがって、メモリアレイ21および22のデータ信号
は期間T1においてリフレッシュされ、メモリアレイ23お
よび24のデータ信号は期間T2においてリフレッシュされ
る。

以上に述べたセルフリフレッシュモードの動作の例で
は、通常のリフレッシュモードでの動作に比較して、単
位時間あたりにリフレッシュ動作するメモリアレイの数
が1/2に減じられるので、これに伴ない電力消費も1/2に
減じられる。なお、このようなセルフリフレッシュモー
ドが適用された場合、リフレッシュ時間が標準の規格に
より規定されている時間よりも長くなるが、通常のメモ
リセルは室温で１秒以上のリフレッシュ時間の実力値を
持つので十分な読出マージンが得られ問題はない。

なお、上記の実施例ではセルフリフレッシュ動作におい
て４つのメモリアレイ21ないし24のうち２つずつを同時
に動作させる場合が示されたが、メモリアレイ21ないし
24の各々を順次動作させてもよい。これにより、電力消
費はさらに低減される。この場合、アドレスカウンタ10
3aとして、信号Q₀ないしQ₁₁を出力可能なものを設けれ
ばよい。このうち信号Q₁₀およびQ₁₁が駆動すべきメモリ
アレイブロックを選択するのに使われる。

第３図は、第１図に示された分割動作制御回路8aの一例
を示す回路図である。また、この回路の入出力信号の関
係を次の表１に示す。

第３図を参照して、この分割動作制御回路8aは、セルフ
リフレッシュ制御信号Φｓおよび行アドレス信号RA₁₀を
受けるように接続されたNANDゲート81と、信号Φｓおよ
び信号▲▼を受けるように接続されたNANDゲー
ト82とを含む。NANDゲート81および82から各々駆動信号
ΦａおよびΦｂが出力される。ここで、信号Φｓは、セ
ルフリフレッシュ動作時にリフレッシュ制御回路50aか
ら出力される。信号RA₁₀および▲▼は、アドレ
スカウンタ103aからの出力信号Q₁₀に対応しており、行
アドレスバッファ104を介してこの回路8aに与えられ
る。

動作において、表１に示されるように、セルフリフレッ
シュを除く動作では（信号Φｓが低レベルのとき）、信
号RA₁₀の値によらず高レベルの活性化信号ΦａおよびΦ
ｂが出力される。一方、セルフリフレッシュ動作におい
て、信号RA₁₀に応答して信号ΦａまたはΦｂのうち一方
のみが高レベルとなる。したがって、第１図に示された
回路71および61または72および62のうちいずれかのみを
活性化させる。

第４図は、この発明のもう１つの実施例を示す４メガビ
ットDRAMのブロック図である。このDRAMも、第１図に示
されたものと同様に、▲▼ビフォア▲▼リ
フレッシュのような通常のリフレッシュモードに加え
て、セルフリフレッシュモードを有する。第１図に示さ
れたDRAMと比較して異なる点は、このDRAMがセルフリフ
レッシュを除くモードにおいてもメモリアレイを分割し
て動作（この例の場合２分割動作）することが可能で、
セルフリフレッシュモードにおいてその分割数をさらに
増やす（この例の場合２分割から４分割に増やす）こと
ができる。このような構成にすることにより、第１図に
示されたDRAMと比較して、読出、書込、および通常のリ
フレッシュ動作の各々における消費電力を減らすことが
できる。加えて、以下に述べるようにセルフリフレッシ
ュモードにおける消費電力も減じられる。

第４図を参照して、このDRAMは、各々が512Kビットの記
憶容量を有する８つのメモリアレイ21ないし28と、各々
のメモリアレイブロックに対応して設けられた８つのプ
リアンプとを含む。分割数が増えたことに伴ない、ワー
ド線駆動回路71ないし74およびセンスアンプ駆動回路61
ないし64の数が増やされ、それらを活性化するための分
割動作制御回路8bも改善されている。また、数の増やさ
れたプリアンプを制御するための分割動作制御回路8cが
新たに設けられる。

改善された分割動作制御回路8bは、行アドレス信号RA₉
およびRA₁₀を受けるように接続される。回路8bは、読
出、書込、および通常のリフレッシュモードにおいて、
信号RA₉に応答して８つのメモリアレイブロックを２つ
のグループに分けて動作させ、セルフリフレッシュモー
ドにおいて、信号RA₉およびRA₁₀に応答してさらに４つ
のグループに分けて各々の異なったタイミングで動作さ
せる。

次に、動作について説明する。読出動作において、▲
▼および▲▼信号の下降エッジタイミングに
応答して外部からアドレス信号A₀ないしA₁₀が入力さ
れ、行アドレス信号RA₀ないしRA₁₀および列アドレス信
号CA₀ないしCA₁₀が各々行アドレスバッファ104および列
アドレスバッファ105に保持される。分割動作制御回路8
bは、信号RA₉に応答して活性化信号ΦａないしΦｄを出
力する。たとえば、信号RA₉が“0"のとき、回路71およ
び61を活性化する信号Φａと、回路72および62を活性化
する信号Φｂとが出力される。したがって、メモリアレ
イ21ないし24の各々においてのみ、512本のワード線の
中の１本が活性化され、指定されたメモリセルのデータ
信号がセンスアンプにより増幅されて読出される。分割
動作制御回路8cは、プリアンプ111ないし114のみを動作
させ、データ信号はさらに増幅されて出力される。一
方、信号RA₉が“1"のとき、メモリアレイ25ないし28に
ついて同様の動作がなされる。

この例では、１つのメモリアレイ中に存在するワード線
の数は512本であり、第１図に示されたDRAMの半数であ
る。したがって、ビット線の長さも1/2となっている。
メモリアレイにおける消費電力の大部分は、ビット線容
量の充放電電流によっており、ビット線長が1/2になれ
ば当然1/2に低減される。

次に、▲▼ビフォア▲▼リフレッシュ動作
について説明する。まず、リフレッシュ判定回路9bによ
りこのモードの指定が検出される。リフレッシュ制御回
路50bは、この検出に応答してアドレスカウンタ103aか
らの出力信号Q₀ないしQ₉を行アドレスバッファ104に出
力する。この後の動作は、前述の読出動作と同様に、信
号RA₉に応答して分割動作がなされる。但し、リフレッ
シュ動作であるので、データ信号は出力されない。

たとえば、信号RA₉が“0"のとき、回路71、72、61、お
よび62が信号ΦａおよびΦｂにより活性化される。した
がって、メモリアレイ21ないし24の各々においてのみ、
512本のワード線の中の１本が順次活性化され、1024個
のメモリセルのデータ信号がリフレッシュされる。平均
16μｓごとに、信号RA₉が“0"のサイクルを512回、信号
RA₉が“1"のサイクルを512回、すなわち、合計1024回の
▲▼ビフォア▲▼リフレッシュサイクルを
16ms（＝16μｓ×1024）繰返すことにより全メモリセル
がリフレッシュされる。このように、▲▼ビフォ
ア▲▼リフレッシュ動作においても読出動作と同
じ理由で消費電力が低減される。

次に、セルフリフレッシュモードにおける動作について
説明する。

リフレッシュ判定回路9bによりこのモードが検出され
る。リフレッシュ制御回路50bは、この検出に応答し
て、セルフリフレッシュ検出信号φｓを分割動作制御回
路8bに出力し、タイマ110を動作させる。アドレスカウ
ンタ103aは、タイマ110からの信号に応答して動作し、
前述の▲▼ビフォア▲▼リフレッシュの場
合よりも１桁多い出力信号Q₀ないしQ₁₀を行アドレスバ
ッファ104に出力する。行アドレスバッファ104は行アド
レス信号RA₀ないしRA₁₀を出力する。

分割動作制御回路8bは、信号RA₉およびRA₁₀に応答して
次のような分割動作を制御する。すなわち、メモリアレ
イ21ないし28が４つのグループに分かれて動作する。

たとえば、信号RA₉およびRA₁₀が“0"および“0"のと
き、回路71および61が活性化信号φａにより活性化され
る。これにより、メモリアレイ21および22の各々におい
て、512本のワード線のうち１本が順次活性化され、102
4個のメモリセルのデータ信号がリフレッシュされる。
一方、メモリアレイ23ないし28においては、回路72ない
し74および62ないし64が活性化されないので、スタンバ
イ状態が保たれる。なお、第４図では省略されている
が、第13A図に対応する回路において、分割動作制御回
路8bにより制御された高レベルのイコライズ信号EQがメ
モリアレイ23ないし28に与えられている。

アドレスカウンタ103aがタイマ110から16μｓごとに出
力される信号に応答して信号Q₀ないしQ₁₀を出力するの
で、約8ms（＝16μｓ×512サイクル）の間にメモリアレ
イ21および22の合計１メガビットのデータ信号がリフレ
ッシュされる。そして、続く8msの間にメモリアレイ25
および26の信号がリフレッシュされ、さらに、次の16ms
の間にメモリアレイ23、24、27、および28の信号がリフ
レッシュされる。すなわち、32msの間に４メガのメモリ
セルの信号がすべてリフレッシュされる。

このように、セルフリフレッシュ動作において、読出、
書込、および通常のリフレッシュ動作と比較して、単位
時間あたりに動作するメモリアレイの数が1/2になるの
で、メモリアレイの動作に伴なって消費される電力も1/
2に低減される。

第5A図および第5B図は、第４図に示されたDRAMの各々通
常のリフレッシュモードおよびセルフリフレッシュモー
ドにおける動作を説明するためのタイミングチャートで
ある。通常のリフレッシュモードにおいて、信号RA₉に
応答して、ワード線駆動信号WLaおよびWLbとセンスアン
プ駆動信号SoaおよびSobとが同一の期間Tcに出力され、
別の期間に信号WLcおよびWLdと信号SocおよびSodとが出
力される。したがって、或る期間Tcにおいて、４つのメ
モリアレイ21ないし24に関連する回路が同時に動作し、
次の期間において残りのメモリアレイ25ないし28に関連
する回路が動作することがわかる。

第5B図を参照して、セルフリフレッシュモードにおいて
は、信号RA₉およびRA₁₀に応答して、信号WLaおよびSoa
と、WLcおよびSocと、WLbおよびSobと、WLdおよびSodと
が順次出力され、メモリアレイ21ないし28が４つのグル
ープに分かれて順次動作する。したがって、各期間にお
いて２つのメモリアレイに関連する回路のみが動作する
ことがわかる。

第６図は、第４図に示された分割動作制御回路8bの一例
を示す回路図である。また、この回路の入出力信号の関
係を次の表２に示す。

第６図を参照して、この分割動作制御回路8bは、セルフ
リフレッシュモード検出信号φｓと行アドレス信号RA₁₀
または▲▼を受けるように接続されたNANDゲー
ト83ないし86と、NANDゲート83ないし86の出力信号およ
び信号RA₉または▲▼を受けるように接続されたA
NDゲート87ないし90とを含む。ANDゲート87ないし90か
ら各々活性化信号φａないしφｄが出力される。

動作において、表２に示されるように、セルフリフレッ
シュモードを除く動作（信号φｓが低レベルのとき）で
は、信号φａおよびφｂと信号φｃおよびφｄとが信号
RA₉に応答して出力される。一方、セルフリフレッシュ
モードにおける動作（信号φｓが高レベルのとき）で
は、各々の信号φａないしφｄが信号RA₉およびRA₁₀に
応答して出力される。

第7A図ないし第7C図は、この発明の他の実施例を示すDR
AMのブロック図である。なお、第７図は、第7A図ないし
第7C図間の接続を示す図である。このDRAMの特徴は、セ
ルフリフレッシュを除くモードにおいて全メモリアレイ
が８つのグループに分かれて分割動作を行ない、セルフ
リフレッシュモードにおいて32に分かれて分割動作を行
なうことである。

第7A図ないし第7C図を参照して、第４図に示されたDRAM
との主な相違点は次のとおりである。まず、各メモリア
レイが左側（Ｌ）と右側（Ｒ）の２つに分割され、分割
された両側のメモリアレイについて１つのセンスアンプ
が設けられている。すなわち、このDRAMはシェアドセン
スアンプ（SSA）方式が適用されている。図中ではシェ
アドセンスアンプSSA1ないしSSA16が示される。また、
コラムデコーダCDLおよびCDRが各々２メガのメモリアレ
イごとに設けられ、チップ面積の増大が防がれている。
また、分割数が増えたことから、各ワード線駆動回路71
ないし74とメモリアレイブロックとの間にワード線分割
動作制御回路75ないし78が新たに設けられ、同様に、各
センスアンプ駆動回路61ないし64とメモリアレイブロッ
クとの間にセンスアンプ分割動作制御回路65ないし68が
新たに設けられている。なお、第7D図に、一例として、
分割されたメモリアレイ21Lおよび21Rならびに行デコー
ダRD1LおよびRD1RとシェアドセンスアンプSSA1のブロッ
ク図が示される。

動作において、セルフリフレッシュモードを除くモード
では行アドレス信号RA₇ないしRA₉に応答して全メモリア
レイが４つに分けられ、各々について1/8分割動作がな
される。一方、セルフリフレッシュモードでは前述の４
つの部分がさらに行アドレス信号RA₀ないしRA₁に応答し
て１つの部分のみが活性化される。したがって、1/32分
割動作がなされる。

第８図は、第7B図に示されたメモリアレイブロックの具
体的な回路の例を示す回路図である。第８図を参照し
て、第13A図に示された回路と異なる主な点は、分割さ
れたメモリアレイ21Lと21Rとの間にシェアドセンスアン
プSSA1が設けられ、各々の接続部分にスイッチ回路7Lお
よび7Rが接続される。各々のスイッチ回路7Lおよび7R
は、NMOSトランジスタQ_12L,Q_13L,Q_12R,およびQ_13Rによ
り構成され、信号SLおよびSRに応答して動作する。

動作において、行アドレス信号RA₇に応答して信号SLお
よびSRのうち一方が高レベルに変化する。スイッチ回路
7Lまたは7Rは、この信号に応答してオンし、センスアン
プSSA1および読出書込線対I/Oおよび▲▼を左右
どちらかのビット線対に接続する。接続されない側はス
タンバイ状態にもたらされ、この段階で既に1/2分割動
作がなされる。センスアンプ駆動信号Soおよび▲▼
は行アドレス信号RA₈およびRA₉に応答して発生されてお
り、センスアンプについても1/4分割動作がなされる。

第9A図は、この発明のさらに他の実施例を示す４メガビ
ットDRAMのブロック図である。第9A図を参照して、第１
図に示されたDRAMと異なる点は、行アドレス信号RA₀な
いし₁RA₁₀を受けるように接続された改善された分割動
作制御回路8dが設けられていることである。そして、回
路8dから行アドレス信号として信号RA₀aないしRA₉aおよ
びRA₀bないしRA₉bがメモリアレイブロックに出力され
る。

第9B図は、第9A図に示された分割動作制御回路8dの一例
を示す回路図である。第9B図を参照して、この分割動作
制御回路8dは、第３図に示された回路に加えて、行デコ
ーダを分割動作させるための回路81aおよび82bが設けら
れる。たとえば、回路81aは、NANDゲート81の出力信号
である活性化信号φａをその一方入力に接続された20個
のANDゲートを含む。各ANDゲートの他方入力は行アドレ
ス信号RA₀ないしRA₉およびそれらの反転された信号の各
々を受けるように接続される。回路82bも同様の回路構
成を持つ。

動作において、セルフリフレッシュモードでは信号RA₁₀
が“0"のとき、メモリアレイ21および22に接続された行
デコーダが信号RA₀aないしRA₉aに応答して選択的に動作
する。また、信号RA₁₀が“1"のとき、メモリアレイ23お
よび24に接続された行デコーダ11が信号RA₀bないしRA₉b
に応答して選択的に動作する。一方、セルフリフレッシ
ュモードを除くモードでは信号RA₁₀の値によらず４つの
行デコーダ11が同時に動作する。

このように、セルフリフレッシュモードにおいてメモリ
アレイ21ないし24に接続された４つの行デコーダ11をも
分割して動作させることができ、電力消費をより低減す
ることができる。

第10A図ないし第10C図は、第１図に示されたリフレッシ
ュ判定回路9bの動作を説明するためのタイミングチャー
トである。各図では▲▼および▲▼信号の
変化が示される。なお、時刻t_Rおよびt_Cは各々▲
▼および▲▼信号が立下がるタイミングを示す。

第10A図は通常の読出または書込モードが検出される場
合を示す。時刻t_Rに▲▼信号が立下がり、その後
時刻t_Cに▲▼信号が立下がる。リフレッシュ判定
回路9bは、これらの信号が変化するタイミングを検出し
て、読出または書込モードの指定を検出する。

また、第10B図は、▲▼ビフォア▲▼リフ
レッシュモードが検出される場合を示す。この場合、時
刻t_Cに▲▼信号が立下がり、その後時刻t_Rに▲
▼信号が立下がる。判定回路9bは、これらの信号が
変化するタイミングを検出して▲▼ビフォア▲
▼リフレッシュモードが指定されたことを認識す
る。なお、第10A図および第10B図に示されるモードの検
出では、１回のメモリサイクルに要する時間t_CyCが規定
されている最大のリフレッシュ時間t_REF以下になってい
る。

第10C図はセルフリフレッシュモードが検出される場合
を示す。この場合、▲▼ビフォア▲▼リフ
レッシュモードの場合と同様に、▲▼信号が立下
がった後▲▼信号が立下がる。これに加え、判定
回路9bは、メモリサイクル時間t_CyCが規定されたリフレ
ッシュ時間t_REFを越えることを検出する。こうして、セ
ルフリフレッシュモードが認識される。

第11A図は、第１図に示されたリフレッシュ判定回路9b
の一例を示すブロック図である。また、第11B図は、そ
の動作を説明するためのタイミングチャートである。第
11A図を参照して、この判定回路9bは、そのセット入力
およびリセット入力が各々▲▼および▲▼
信号を受けるように接続されたSRフリップフロップ901
と、フリップフロップ901の一方出力に接続された比較
回路902と、比較回路902に接続されたタイマ903とを含
む。

セルフリフレッシュモードの検出動作において、高レベ
ルの▲▼信号によりフリップフロップ901がセッ
トされ、高レベルの出力信号CBRが出力される。タイマ9
03がこの信号CBRに応答して動作し、比較回路902は、所
定の時間Ｔ（＞t_REF）を越えて信号CBRが高レベルのと
き、高レベルの活性化信号φｓを出力する。その後、▲
▼信号が高レベルに変化したとき、フリップフロ
ップ901がリセットされ、信号CBRおよびφｓが低レベル
に変化する。このようにしてセルフリフレッシュモード
の検出が判定回路9bによりなされる。

以上、４つの実施例を挙げて説明がなされたが、セルフ
リフレッシュモードにおける分割数はいずれも例として
示されたものである。すなわち、これらの例に限らず、
セルフリフレッシュモードにおいて通常のリフレッシュ
モードでの分割数を越える数に分割して、メモリアレイ
のデータ信号をリフレッシュすることにより、消費電力
を減らすことができる。

また、上記の実施例では、タイマ110のセット時間が16
μｓ、すなわち、アドレスカウンタ103aおよび103bが16
μｓごとにカウントアップする場合について記された
が、このセット時間をたとえば32μｓにしてもよい。こ
れによりさらに消費電力が低減される。さらには、メモ
リセルのリフレッシュ時間の実力値を越えない範囲でタ
イマのセット時間を長く設定すれば、それに応じて消費
電力を低減することはできる。この場合、たとえば第13
A図に示されるビット線プリチャージ電圧V_PLのレベルを
制御するなど、セルフリフレッシュ時においてのみメモ
リセルのリフレッシュ時間の実力値を長くするための手
段を併用すればさらに効果が上がる。

さらに、これらの実施例では、メモリセルがNMOSトラン
ジスタにより構成されたが、PMOSトランジスタを使用す
ることも可能である。また、メモリセルのキャパシタと
して、MOSキャパシタ、スタックドキャパシタなど、ど
のような構造のキャパシタをも用いることができる。

また、上記の実施例では、４メガワード×１ビットDRAM
について説明がなされたが、これに限らず、たとえば１
メガワード×４ビットDRAM（４ビット並列入出力タイ
プ）でもこの発明は適用できる。また、ニブルモード機
能の有無にもかかわらず適用できる。

さらに、セルフリフレッシュモードの指定を検出するの
に、たとえば第14図に示された専用のセルフリフレッシ
ュモード検出回路を設けてもよい。

［発明の効果］ 以上のように、この発明によれば、セルフリフレッシュ
モードにおいてメモリアレイブロックが通常のリフレッ
シュモードでの分割数を越える数に分割され、データ信
号のリフレッシュがなされるので、ダイナミックランダ
ムアクセスメモリ装置のセルフリフレッシュモード時の
電力消費を減じることができる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す４メガビットDRAM
のブロック図である。第2A図および第2B図は、各々第１
図に示されたDRAMの通常のリフレッシュモードおよびセ
ルフリフレッシュモードでの動作を説明するタイミング
チャートである。第３図は、第１図に示された分割動作
制御回路の一例を示す回路図である。第４図は、この発
明のもう１つの実施例を示す４メガビットDRAMのブロッ
ク図である。第5A図および第5B図は、各々第４図に示さ
れたDRAMの通常のリフレッシュモードおよびセルフリフ
レッシュモードでの動作を説明するタイミングチャート
である。第６図は、第４図に示された分割動作制御回路
の一例を示す回路図である。第７図は、第7A図ないし第
7C図間の接続を示す図である。第7A図ないし第7C図は、
この発明の他の実施例を示す４メガビットDRAMのブロッ
ク図である。第7D図は、第7B図に示されたメモリアレイ
ブロックを示すブロック図である。第８図は、第7B図に
示されたメモリアレイブロックの回路図である。第9A図
は、この発明のさらに他の実施例を示す４メガビットDR
AMのブロック図である。第9B図は、第9A図に示された分
割動作制御回路の一例を示す回路図である。第10A図な
いし第10C図は、第１図に示されたリフレッシュ判定回
路の動作を説明するためのタイミングチャートである。
第11A図は、第１図に示されたリフレッシュ判定回路の
一例を示すブロック図である。第11B図は、第11A図に示
された回路の動作を説明するためのタイミングチャート
である。第12図は、従来のDRAMの一例を示すブロック図
である。第13A図は、第12図に示されたメモリアレイブ
ロックの回路図である。第13B図は、第13A図に示された
回路の動作を説明するためのタイミングチャートであ
る。第14図は、セルフリフレッシュモードを有する従来
のDRAMの一例を示すブロック図である。第15図は、第12
図に示されたDRAMの通常のリフレッシュ動作を説明する
タイミングチャートである。 図において、8aないし8eは分割動作制御回路、9aおよび
9bはリフレッシュ判定回路、21ないし28はメモリアレ
イ、50aおよび50bはリフレッシュ制御回路、61ないし64
はセンスアンプ駆動回路、71ないし74はワード線駆動回
路、65ないし68はセンスアンプ分割動作制御回路、75な
いし78はワード線分割動作制御回路である。 なお、図中、同一符号は同一または相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小松 隆宏 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 飛田 洋一 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内 (56)参考文献 特開 昭63−152096（ＪＰ，Ａ) 特開 平１−229495（ＪＰ，Ａ)

Claims (3)

【特許請求の範囲】
1. 【請求項１】外部から与えられる外部リフレッシュ命令
   信号に応答してリフレッシュ動作を行なうオートリフレ
   ッシュモードおよび周期的なリフレッシュ動作を自動的
   に行なうセルフリフレッシュモードを有するダイナミッ
   クランダムアクセスメモリ装置であって、 各々がデータ信号をストアするためのメモリセルを含む
   複数のメモリアレイブロックと、 前記セルフリフレッシュモードにおいて所定時間ごとに
   内部リフレッシュ命令信号を発生するタイマ手段と、 前記オートリフレッシュモードにおいては前記外部リフ
   レッシュ命令信号に応答して、前記セルフリフレッシュ
   モードにおいては前記内部リフレッシュ命令信号に応答
   して、リフレッシュアドレス信号を順次発生するリフレ
   ッシュアドレス発生手段と、 前記リフレッシュアドレス信号に応答して前記メモリア
   レイブロック中の前記メモリセルにストアされたデータ
   信号をリフレッシュするリフレッシュ手段と、 前記オートリフレッシュモードにおいては前記複数のメ
   モリアレイブロックが第１の数ごとに分割してリフレッ
   シュされるように前記リフレッシュ手段を制御し、前記
   セルフリフレッシュモードにおいては前記複数のメモリ
   アレイブロックが前記第１の数よりも少ない第２の数ご
   とに分割してリフレッシュされるように前記リフレッシ
   ュ手段を制御する分割リフレッシュ制御手段とを備えた
   ダイナミックランダムアクセスメモリ装置。
2. 【請求項２】前記リフレッシュアドレス発生手段は、前
   記リフレッシュアドレス信号に加えて分割制御信号を発
   生し、 前記分割リフレッシュ制御手段は、前記分割制御信号に
   応答して分割してリフレッシュされるメモリアレイブロ
   ックの数を前記第１または第２の数に設定することを特
   徴とする請求項１に記載のダイナミックランダムアクセ
   スメモリ装置。
3. 【請求項３】外部から与えられる外部リフレッシュ命令
   信号に応答してリフレッシュ動作を行なうオートリフレ
   ッシュモードおよび周期的なリフレッシュ動作を自動的
   に行なうセルフリフレッシュモードを有し、かつ各々が
   データ信号をストアするためのメモリセルを含む複数の
   メモリアレイブロックを備えたダイナミックランダムア
   クセスメモリ装置を動作させる方法であって、 前記オートリフレッシュモードにおいては前記外部リフ
   レッシュ命令信号に応答してオートリフレッシュアドレ
   ス信号を順次発生するステップと、 前記オートリフレッシュアドレス信号に応答して前記複
   数のメモリアレイブロックを第１の数ごとに分割してリ
   フレッシュするステップと、 前記セルフリフレッシュモードにおいては所定時間ごと
   に内部リフレッシュ命令信号を発生するステップと、 前記内部リフレッシュ命令信号に応答してセルフリフレ
   ッシュアドレス信号を順次発生するステップと、 前記セルフリフレッシュアドレス信号に応答して前記複
   数のメモリアレイブロックを前記第１の数よりも少ない
   第２の数ごとに分割してリフレッシュするステップとを
   含むダイナミックランダムアクセスメモリ装置の動作方
   法。