JPS63152096A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例えば、
周辺回路がＣＭＯ３（相補型ＭＯ３）回路により構成さ
れ、内部同期式のダイナミック型ＲＡＭ　（擬似スタテ
ィック型ＲＡＭ）に利用して有効な技術に関するもので
ある。

〔従来の技術〕

本願出顆人においては、先にアドレス信号の変化を検出
して内部回路の動作に必要な各種タイミング信号を形成
するものとした擬似スタティック型ＲＡＭを開発した（
特願昭５７−１６４８３１号参照）。すなわち、情報を
電荷の形態で記憶するキャパシタとアドレス選択用ＭＯ
５ＦＥＴとによって構成されるダイナミック型メモリセ
ルを用いるとともに、その周辺回路をＣＭＯＳスタティ
ツク型回路で構成し、上記アドレス信号の変化を検出し
て必要なタイミング信号を得ることによって、外部から
はスタティック型ＲＡＭと同等に扱えるようにするもの
である。

半導体基板上において形成されるダイナミック型メモリ
セルは、上記キャパシタに蓄積された電荷が、リーク電
流等によって時間の経過とともに減少してしまう。した
がって、常にメモリセルに正確な情報を記憶させておく
ために、上記擬似スタティック型ＲＡＭには、メモリセ
ルに記憶されている情報を、その情報が失われる前に読
み出して、これを増幅して再び同じメモリセルに書き込
む動作、いわゆるセルフリフレッシュ機能が設けられる
。

〔発明が解決しようとする問題点〕

本廓発明者において上記の擬似スタティック型ＲＡＭの
セルフリフレッシュ機能を利用してスタティック型ＲＡ
Ｍと同様なバッテリーバックアップを行うことを検討し
た結果、次のような問題の生じることが判明した。バッ
テリーバックアップ時に上記セルフリフレッシュ動作を
行わせると、全センスアンプが一斉にその動作を開始す
るためパルス状の比較的大きな電流が消費されてしまう
。

このため、大きな電流供給能力を持つバッテリーを用い
ることが必要になる。また、上記パルス状の電流によっ
て動作電圧が低下してしまうことを防止するために、大
きな容量値を持つコンデンサーをバッテリーに並列形態
に接続することが必要となる。このため、バンクアンプ
電源が大型化してしまうものとなる。

この発明の目的は、簡単な構成によりバッテリーバンク
アップを容易にした半４体記憶装置を提供することにあ
る。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、ダイナミック型メモリセルがマトリックス配
置されて構成される複数のメモリアレイのうち１つの選
択を指示するアドレス信号を、書き込み／読み出し動作
のとき無効として、リフレッシュ動作のとき有効にして
ロウ系のアドレス選択を行うようにするものである。

〔作　用〕

上記した手段によれば、リフレッシュ動作のとき、選択
されたメモリアレイに設けられるセンスアンプだけが動
作状態になるため、１つのリフレッシュサイクルで動作
するセンスアンプの数を減らせるため、バッテリーバン
クアップが簡単な電源回路により容易に行える。

〔実施例〕

第１図には、この発明が適用された内部同期式（いわゆ
る、擬似スタティック型ＲＡＭ）のダイナミック型ＲＡ
Ｍの一実施例の回路図が示されている。同図の各回路素
子は、公知のＣＭＯ３集積回路の製造技術によって、１
個の単結晶シリコンのような半導体基板上において形成
される。同図において、チャンネル部分に矢印が付加さ
れたＭＯＳＦＥＴはＰチャンネル型である。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。Ｎチャンネル部分　
Ｓ　Ｆ　ＥＴは、かかる半導体基板表面に形成されたソ
ース領域、ドレイン領域及びソース領域とドレイン領域
との間の半導体基板表面に薄い厚さのゲート絶縁膜を介
して形成されたポリシリコンからなるようなゲート電極
から構成される。ＰチャンネルＭＯ３ＦＥＴは、上記半
導体基板表面に形成されたＮ型ウェル領域に形成される
。

これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯＳＦＥＴの共通の基板ゲートを構成
する。Ｎ型ウェル領域は、その上に形成されたＰチャン
ネルＭＯ５ＦＥＴの基板ゲートを構成する。Ｐチャンネ
ルＭＯ３ＦＥＴの基板ゲートすなわちＮ型ウェル領域は
、第１図の電源端子Ｖｃｃに結合される。基板バイアス
電圧発生回路ｖＢＧは、半導体基板に供給すべき負のバ
ックバイアス電圧−ｖｂｂを発生する。これによって、
ＮチャンネルＭＯＳＦＥＴの基板ゲートにバンクバイア
ス電圧が加えられることになり、その結果として、Ｎチ
ャンネル領域　Ｓ　Ｆ　ＥＴのソース、ドレインと基板
間の寄生容量値が減少させられるため回路の高速動作化
が図られるとともに、基板に発生するマイノリティ　（
少数）キャリアが吸収され、情報記憶キャパシタに蓄積
された情報電荷が失われることが軽減されるためメモリ
セルのリフレッシュ周期を長くすることができる。

集積回路のより具体的な構造は、大まかに説明すると次
のようになる。

すなわち、単結晶Ｐ型シリコンからなり、かつＮ型ウェ
ル領域が形成された半淳体基板の表面部分のうち、活性
領域とされた表面部分以外、言い換えると半導体配線領
域、キャパシタ形成領域、及びＮチャンネル及びＰチャ
ンネル領域　Ｓ　Ｆ　ＥＴのソース、ドレイン及びチャ
ンネル形成領域（ゲート形成領域）とされた表面部分以
外には、公知の選択酸化法によって形成された比較厚い
厚さのフィールド絶縁膜が形成されている。特に制限さ
れないが、キャパシタ形成領域上には、比較的薄い厚さ
の絶縁膜（酸化膜）を介して１層目ポリシリコン層が形
成されている。１層目ポリシリコン層は、フィールド絶
縁膜上まで延長されている。

１層目ポリシリコン層の表面には、それ自体の熱酸化に
よって形成された薄い酸化膜が形成されている。キャパ
シタ形成領域における半導体基板表面には、イオン打ち
込み法によるＮ型領域が形成されること（又は所定の電
圧が供給されること）によってチャンネルが形成される
。これによって、１層目ポリシリコン層、薄い絶縁膜及
びチャンネル領域からなるキャパシタが形成される。フ
ィールド酸化膜上の１層目ポリシリコン層は、１種の配
線とみなされる。

チャンネル形成上には、薄いゲート酸化膜を介してゲー
ト電極とするための２層目ポリシリコン層が形成されて
いる。この２Ｎ目ポリシリコン層は、フィールド絶！！
膜上及び１層目ポリシリコン層上に延長される。特に制
限されないが、後で説明するメモリアレイにおけるワー
ド線及びダミーワード線は、２層目ポリシリコン層から
構成される。

フィールド絶縁膜、１層目及び２＠目ポリシリコン、層
によって覆われていない活性領域表面には、それらを不
純？Ｉ導入マスクとして使用する公知の不純物導入技術
によってソース、ドレイン及び半導体配線領域が形成さ
れている。

１層目及び２７層月ポリシリコン層上を含む半導体基板
表面上に比較的ｊＩい厚さの層間絶縁膜が形成され、こ
の層間絶縁膜上には、アルミニュウムからなるような導
体層が形成されている。導体層は、その下の絶縁膜に設
けられたコンタクト孔を介してポリシリコン層、半導体
領域に電気的に結合されている。後で説明するメモリア
レイにおけるデータ線は、特に制限されないが、この層
間絶縁膜上に延長された導体層から構成される。

層間絶縁膜上及び導体層上を含む半導体基板表面は、窒
化シリコン膜とフォスフオシリケードガラス膜とからな
るようなファイナルパッシベーション膜によって覆われ
ている。

特に開平されないが、この実施例においては、２つのメ
モリアレイ　（又はメモリマット）　Ｍ−ＡＲＹＩとＭ
−ＡＲＹ２を持つ。同図では、そのうち１つのメモリア
レイＭ−ＡＲＹ１及びその選択回路が例示的に示されて
いる。メモリアレイＭ−ＡＲＹ１は、特に制限されない
が、２交点（折り返しビット線又はディジット線）方式
とされる。

第１図には、その一対のデータ線が具体的に示されてい
る。すなわち、一対の平行に配置された相補データ線（
ビット線又はディシフト線）Ｄ、Ｄに、アドレス選択用
ＭＯ３ＦＥＴＱｍと情報記憶用キャパシタＣｓとで構成
された複数のメモリセルのそれぞれの入出力ノードが同
図に示すように所定の規則性をもって配分されて結合さ
れる。

プリチャージ回路ＰＣは、代表として示されたＭＯ３Ｆ
ＥＴＱ５のように、相補データ線り、　　Ｄ間に設けら
れたスイッチＭＯ３ＦＥＴにより構成される。このＭＯ
３ＦＥＴＱ５は、後にタイミング図を参照して詳細に説
明するように、そのゲートにメモリサイクルの最初に発
生されるプリチャージ信号φｐｃが供給されることによ
ってオン状態にされる。これにより、前の動作サイクル
において、後述するセンスアンプＳＡの増幅動作による
相補データ線り、Ｄのハイレベルとロウレベルを短絡し
て、相補データ線り、Ｄを約Ｖｃｃ／２のプリチャージ
電圧とする。なお、ＲＡＭがチップ選択状態にされ、上
記プリチャージＭＯＳ　Ｆ　ＥＴＱ５等がオン状態にさ
れる前に、上記センスアンプＳＡは非動作状態にされる
。これにより、上記相補データ線り、Ｄはハイインピー
ダンス状態でハイレベルとロウレベルを保持するものと
なっている。また、センスアンプＳＡが動作状態にされ
る前に上記プリチャージＭＯ３ＦＥＴＱ５等はオフ状態
にされる。これにより、相補データ線り、　　Ｄは、ハ
イインピーダンス状態で上記ハーフプリチャージレベル
を保持するものである。

このようなハーフプリチャージ方式にあっては、相補デ
ータ線り、Ｄのハイレベルとロウレベルを単に短絡して
形成するものであるので、低消費電力化が図られる。ま
た、センスアンプＳＡの増幅動作において、上記プリチ
ャージレベルを中心として相補データ線り、Ｄがハイレ
ベルとロウレベルのようにコモンモードで変化するので
、容量カップリングにより発生するノイズレベルを低減
できるものとなる。

センスアンプＳＡは、その単位回路ＵＳＡが例示的に示
されており、ＰチャンネルＭＯＳ　Ｆ　ＥＴＱ７．Ｑ９
と、ＮチャンネルＭＯ３ＦＥＴＱ６゜Ｑ８とからなるＣ
ＭＯＳラッチ回路で構成され、その一対の入出力ノード
が上記相補データ線り。

Ｄに結合されている。また、上記ランチ回路には、特に
制限されないが、並列形態のＰチャンネルＭＯ３ＦＥＴ
ＱＩ　２．Ｑｌ　３を通して電源電圧Ｖｃｃが供給され
、並列形態のＮチャンネルＭＯ３ＦＥＴＱＩＯ，Ｑｌｌ
を通して回路の接地電圧Ｖｓｓが供給される。これらの
パワースイッチＭＯ３ＦＦ。

ＴＱＩ　Ｏ，Ｑｌ　１及びＭＯ３ＦＥＴＱ１２．Ｑ１３
は、同じメモリアレイ又はメモリマット内の他の同様な
行に設けられたラッチ回路（単位回路）に対して共通に
用いられる。

上記ＭＯ３ＦＥＴＱＩ　Ｏ，Ｑｌ　２のゲートには、動
作サイクルではセンスアンプＳＡを活性化させる相補タ
イミングパルスφｐａｌ　Ｉ　　φｐａｌが印加され、
ＭＯ３ＦＥＴＱＩ　１．Ｑｌ　３のゲートには、上記タ
イミングパルスφｐａｌ、　　φｐａｌより遅れた、相
補タイミングパルスφｐａ２　、　　φｐａ２が印加さ
れる。このようにすることによって、センスアンプＳＡ
の動作は２段階に分けられる。タイミングパルスφｐａ
ｌ、φｐａｌが発生されたとき、すなわち第１段階にお
いては、比較的小さいコンダクタンスを持つＭＯ３ＦＥ
ＴＱ、ｉｏ及びＱ１２による電流制限作用によってメモ
リセルからの一対のデータ線間に与えられた微小読み出
し電圧は、不所望なレベル変動を受けることなく増幅さ
れる。上記センスアンプＳＡでの増幅動作によって相補
データ線電位の差が大きくされた後、タイミングパルス
φｐａ２．φｐａ２が発生されると、すなわち第２段階
に入ると、比較的大きなコンダクタンスを持つＭＯ３Ｆ
ＥＴＱＩ　１．Ｑｌ　３がオン状態にされる。

センスアンプＳＡの増幅動作は、ＭＯＳ　Ｆ　ＥＴＱｌ
ｌ、Ｑ１３がオン状態にされることによって速（される
。このように２段階に分けて、センスアンプＳＡの増幅
動作を行わせることによって、相補データ線の不所望な
レベル変化を防止しつつデータの高速読み出しを行うこ
とができる。

ロウデコーダＲ−ＤＣＲは、特に制限されないが、２分
割されたロウデコーダＲ−ＤＣＲ１とＲ−ＤＣＲ２との
組み合わせによって構成される。

同図には、第２のロウデコーダＲ−ＤＣＲ２の単位回路
（ワード線４本分）ＵＤＣＲが代表として示されている
。図示の構成に従うと、アドレス信号ａ２〜丁９は、直
列形態にされたＮチャンネル型の駆動ＭＯ３ＦＥＴＭＯ
３ＦＥＴＱ３２〜Ｑ３４のゲートに供給される。Ｐチャ
ンネル型の負荷ＭＯ３ＦＥＴＱ３５のゲートには、特に
制限されないが、動作状態のときにロウレベルにされる
制御信号ＸＤＰが供給される。これによって、ＲＡＭが
動作状態にされたときのみ、上記ＭＯ３ＦＥＴＱ３２な
いしＱ３５からなるナンド（ＮＡＮＤ）ゲート回路が動
作状態にされ、上記４本分のワード線選択信号が形成さ
れる。上記ナンドゲート回路の出力は、一方において、
ＣＭＯＳインバータＩＶＩで反転されＮチャンネル型の
カットＭＯ３ＦＥＴＱ２８〜Ｑ３１を通して、スイッチ
回路としてのＮチャンネル型伝送ゲートＭＯ３ＦＥＴＱ
２４〜Ｑ２７のゲートに伝えられる。

第１のロウデコーダＲ−ＤＣＲＩは、その具体的回路を
図示しないが、２ビツトの後述するような内部相補アド
レス信号ａＱ、ａｌを解読して形成されたデコード信号
によって選択される上記同様な伝送ゲートＭＯ３ＦＥＴ
とカットＭＯ３ＦＥＴとからなるスイッチ回路を通して
ワード線選択タイミング信号φＸから４通りのワード線
選択タイミング信号φＸＯＯないしφｘｌｌを形成する
。これらのワード線選択タイミング信号φｘ００〜φｘ
１１は、上記伝送ケ゛−ト上記ＭＯ３ＦＥＴＱ２４〜Ｑ
２７を介して各ワード線に伝えられる。なお、特に制限
されないが、ロウデコーダＲ−ＤＣＲ１及びロウデコー
ダＲ−ＤＣＲ２は完全ＣＭＯＳスタティック型のデコー
ダであってもよい。

なお、上記のようにアドレス信号ａ２ないしｉ９に応じ
て８個の駆動ＭＯ５ＦＥＴが直列形態にされる場合、そ
の合成コンダクタンスを上記負荷ＭＯ３ＦＥＴＱ３５に
対して十分大きく設定することが必要とされる。このた
め、上記駆動ＭＯ３ＦＥＴＱ３２ないしＱ３４は、その
サイズを比較的大きく形成することが必要となる。そこ
で、上記メモリアレイの選択を指示するアドレス信号Ｔ
９を除く、他のアドレス信号ａ２なしいａ８を、一旦他
のデコーダ回路によりデコードして、上記駆動ＭＯ３Ｆ
ＥＴの数を減らすよ・うにするものであってもよい。例
えば、アドレス信号１２ないし工４からなる３ビツトの
アドレス信号をデコードして形成される１／８のデコー
ド出力信号と、アドレス信号土５と１６をデコードして
形成される１／４のデコード出力信号と、アドレス信号
ａ７とａ８をデコードして形成される１／４のデコード
出力信号とを上記ナントゲート回路を構成するＭＯ３Ｆ
ＥＴＱ３２ないしＱ３３等に供給するものであってもよ
い。この場合には、上記３つのデコード出力信号と、ア
ドレス信号τ９とを受ける合計４つの駆動ＭＯＳＦＥＴ
によりナントゲート回路が構成できるものとなる。

特に制限されないが、タイミング信号φｘＯＯは、アド
レス信号ａＱ及びａｌがロウレベルにされているとき、
タイミング信号φＸに同期してハイレベルにされる。同
様に、タイミング信号φｘＯＩ、φｘｌＯ及びφｘｌｌ
は、それぞれアドレス信号ａＯ及びａｌ、及びａＯ及び
τ１、及びＴＯ及びτ１がロウレベルにされているとき
タイミング信号φＸに同期してハイレベルにされる。

これによって、アドレス信号ａｌ及びａｌは、複数のワ
ード線のうちのデータ％％Ｄに結合されたメモリセルに
対応されたワード線群（ＷＯ，Ｗｌ、以下、第１ワード
線群と称する）と、データ線りに結合されたメモリセル
に対応されたワード線群（Ｗ２、Ｗ３、以下、第２ワー
ド線群と称する）とを識別するための一種のワード線群
選択信号とみなされる。

上記のようにアドレス選択用ＭＯＳ　Ｆ　ＥＴＱｍと情
報記憶用キャパシタＣｓとからなるグイナミソク型メモ
リセルへの書込み動作において、情報記憶用キャパシタ
Ｃｓにフルライトを行うため、言い換えるならば、アド
レス選択用ＭＯＳ　Ｆ　ＥＴＱｍ等のしきい値電圧によ
り情報記憶用キャパシタＣ３への書込みハイレベルのレ
ベル損失が生じないようにするため、ワード線選択タイ
ミング信号φＸによって起動されるワード線ブートスト
ラップ回路（図示せず）が設けられる。このワード線ブ
ートストラップ回路は、ワード線選択タイミング信号φ
Ｘとその遅延信号を用いて、ワード線選択タイミング信
号φＸのハイレベルを電源電圧ＶＣＣ以上の高レベルと
する。

ロウデコーダＲ−ＤＣＲ１とＲ−ＤＣＲ２のようにロウ
デコーダを２分割することによって、ロウデコーダＲ−
ＤＣＲ２のピッチ（間隔）とワード線のピッチとを合わ
せることができる。その結果、無駄な空間が半導体基板
上に生じない。各ワード線と接地電位との間には、ＭＯ
３ＦＥＴＱ２０〜Ｑ２３が設けられ、そのゲートに上記
ＮＡＮＤ回路の出力が印加されることによって、非選択
時のワード線を接地電位に固定させるものである。

特に制限されないが、上記ワード線には、その遠端側（
デコーダ側と反対側の端）にリセット用のＮチャンネル
ＭＯ３ＦＥＴＱＩ〜Ｑ４が設けられており、リセットパ
ルスφｐ−を受けてこれらのＭＯ３ＦＥＴＱＩ〜Ｑ４が
オン状態となることによって、選択されたワード線がそ
の両端から接地レベルにリセットされる。

カラムスイッチＣＷＩ　　（ＣＷ２）は、代表として示
されているＮチャンネルＭＯ３ＦＥＴＱ４２゜Ｑ４３の
ように、相補データ線り、Ｄと共通相補データｖＡＣＤ
、ＣＤを選択的に結合させる。これらのＭＯ３ＦＥＴＱ
４２．Ｑ４３のゲートには、後述するカラムデコーダＣ
−ＤＣＲからの選択信号が供給される。

ロウアドレスバッファＲ−ＡＤＨは、後述するチップイ
ネーブル信号ＧＥがロウレベルにされることによって動
作状態にされ、その動作状態において外部端子から供給
されたアドレス信号ＡＯないしＡ９を取り込み、それを
保持するととに内部相補アドレス信号ａＯ−ａ９を形成
して上記ロウデコーダＲ−ＤＣＲ１及びＲ−ＤＣＲ２に
伝える。

ここで、上記外部端子から供給されたアドレス信号ＡＯ
と同相の内部アドレス信号ａＯと逆相の内部アドレス信
号ａＯとを合わせて相補アドレス信号ａＯのように表し
ている（以下、同じ）。ロウデコーダＲ−ＤＣＲ１とＲ
−ＤＣＲ２は、上述のように上記相補アドレス信号１０
〜土９を解読して、ワード線選択タイミング信号φＸに
同期してワード線の選択動作を行う。

一方、カラムアドレスバッファＣ−ＡＤＨは、後述する
チップイネーブル信号ＣＢがロウレベルにされることに
よって動作状態にされ、その動作状態において外部端子
から供給されたアドレス信号ＡＩＯないしＡ１６を取り
込み、それを保持するととに内部相補アドレス信号上１
０−土１６を形成して上記カラムアドレスデコーダＣ−
ＤＣＲに伝える。

カラムデコーダＣ−ＤＣＲは、上記アドレスデコーダＲ
−ＤＣＲ２と類似のアドレスデコーダ回路により構成さ
れ、カラムアドレスバッファＣ−ＡＤＢから供給される
内部アドレス信号ａｌｏ〜ａ１６と逆相のアドレス信号
ａｌＯ〜ａ１６からなる相補アドレス信号３１０〜３１
６を解読してデータ線選択タイミング信号φｙに同期し
て上記カラムスイッチＣＷＩ　　（ＣＷ２）に供給すべ
き選択信号を形成する。

上記共通相補データ線ＣＤ、ＣＤ間には、上記同様なプ
リチャージ回路を構成するＮチャンネル型のプリチャー
ジＭＯ３ＦＥＴＱ４４が設けられている。この共通相補
データ線ＣＤ、ＣＤには、上記単位のセンスアンプＵＳ
Ａと同様な回路構成のメインアンプＭＡの一対の入出力
ノードが結合されている。このメインアンプの出力信号
は、データ出力バッファＤＯＢを介して外部端子Ｄｏｕ
ｔへ送出される。読み出し動作ならば、データ出力バッ
ファＤＯＢはそのタイミング信号φｒ−によって動作状
態にされ、上記メインアンプＭＡの出力信号を増幅して
外部端子Ｉ１０から送出する。なお、書込み動作なら、
上記タイミング信号φｒ賀によってデータ出力バッファ
ＤＯＢの出力はハイインピーダンス状態される。

上記共通相補データ線ＣＤ、ＣＤは、データ入カバソフ
ァＩ）ｒＢの出力端子が結合される。書込み動作ならば
、データ入カバソファＤＩＢは、そのタイミング信号φ
ｒｈによって動作状態にされ、外部端子Ｄｉｎから供給
された書込み信号に従った相補書込み信号を上記共通相
補データ線ＣＤ、ＣＤに伝えることにより、選択された
メモリセルへの書込みが行われる。なお、読み出し動作
なら、上記タイミング信号φｒｗによってデータ入カバ
ソファＤＩＢの出力はハイインピーダンス状態にされる
。

上述した各種タイミング信号は、次の内部制御信号発生
回路ＴＧにより形成される。内部制御信号発生回路ＴＧ
は、２つの外部制御信号ＣＥ（チップイネーブル信号）
、ＷＥ（ライトイネーブル信号）と、その内部に設けら
れ、上記アドレス信号ａｏ−ａ１６を受けるアドレス信
号変化検出回路ＡＴＤで形成されたアドレス信号の変化
検出信号φに基づいて、メモリ動作に必要な各種タイミ
ング信号を形成して送出する。上記アドレス信号変化検
出回路ＡＴＤは、特に制限されないが、アドレス信号ａ
Ｏ〜１６と、その遅延信号とをそれぞれ受ける排他的論
理和回路と、これらの排他的論理和回路の出力信号を受
ける論理和回路とによって構成される。このアドレス信
号変化検出回路ＡＴＤは、アドレス信号ａＯないしＡ１
６のうち、いずれか１つでもそのレベルが変化すると、
その変化タイミングに同期したアドレス信号変化検出パ
ルスφを形成する。これによって、ＲＡＭは、内部で形
成したタイミング信号によって動作させられるので、Ｉ
Ｃの外部からはスタティック型ＲＡＭと同様（擬似スタ
ティック型ＲＡＭ）にして動作させることができる。

また、内部制御信号発生回路ＴＧは、上記アドレス信号
ａ９と後述する自動リフレッシュ制御回路ＲＥＦＣから
供給される信号ｓｒｆを受けて、上記メモリアレイＭ−
ＡＲＹ１とＭ−ＡＲＹ２に対応したセンスアンプＳＡＩ
、ＳＡ２の動作タイミング信号φｐａ（φｐａ１．φｐ
ａｌとφｐａ２．φｐａ）を後述するように発生させる
。

回路記号ＲＥＦＣで示されているのは、自動リフレッシ
ュ回路であり、後述するようにタイマー回路及びリフレ
ッシュアドレスカウンタ等を含んでいる。この自動リフ
レッシュ回路ＲＥＦＣは、特に制限されないが、タイマ
ー回路は、外部端子から供給されるリフレッシュ制御信
号ＲＥＦが１メモリサイクル以上の比較的長い時間ハイ
レベルにされると、これを検出してセフルリフレソシュ
動作を開始させる。すなわち、セルフリフレッシュ動作
は、上記信号ＲＥＦがロウレベルにされている間、上記
タイマー回路によって設定される周期に従ってアドレス
歩進動作により、連続的なリフレッシュ動作が行われる
。また、上記信号ＲＥＦが上記ｌサイクルのような短い
時間だけロウレベルにされると、オートリフレッシュ動
作が実行される。すなわち、上記信号ＲＥＦがロウレベ
ルにされる毎に、リフレッシュアドレスの歩進動作が行
われるものとなる。上記アドレスカウンタ回路は、リフ
レッシュ用アドレス信号ａＱｌ　ないしａ９”を形成す
る。このリフレッシュ用アドレス信号ａＱｌ　ないしａ
９１　は、マルチプレクサ機能を持つロウアドレスバッ
ファＲ−ＡＤＢを介して１：ｌ”７７）’し７！、７’
Ｄ−ダＲ−ＤＣＲＩ、Ｒ−ＤＣＲ２に伝えられ、ロウ系
の選択動作によってリフレッシュ動作が行われる。

上記セルフリフレッシュ動作におけるピーク電流値を低
減されるために、この実施例では上記セルフリフレッシ
ュ動作モードのとき、自動リフレッシュ制御皿回路ＲＥ
ＦＣからセルフリフレッシュ動作を示すＨａ［信号ｓｒ
ｆが形成される。この信号は、特に制限されないが、上
記ロウデコーダＲ−ＤＣＲ２を構成する単位回路ＵＤＣ
Ｒ２におけるナントゲート回路に設けられるＭＯ３ＦＥ
ＴＱ３６のゲートに供給される。このＭＯ３ＦＥＴＱ３
６は、メモリアレイ又はメモリマットの選択を指示する
アドレス信号Ｔ９を受けるＭＯ３ＦＥＴＱ３４に対して
並列形態に設けられる。上記信号ｓｒｆは、上記アドレ
ス信号子９の有効／無効を指示するものである。すなわ
ち、信号ｓｒｆがハイレベルにされると、ＭＯ３ＦＥＴ
Ｑ３６がオン状態にされるため、アドレス信号子９のハ
イレベル／ロウレベルに無関係に、他のアドレス信号ａ
２ないしａ８によってナントゲート回路の出力信号が決
定される。これに対して、上記信号ｓｒｆがロウレベル
にされると、上記ＭＯ３ＦＥＴＱ３６がオフ状態にされ
るため、反転のアドレス信号ａ９がハイレベルのとき、
メモリアレイＭ−ＡＲＹｌ側のロウ選択動作が行われる
。このとき、非反転のアドレス信号ａ９のロウレベルに
よってメモリアレイＭ−ＡＲＹ２のロウ系の選択動作が
行われない。これに応じて、メモリアレイＭ−ＡＲＹ２
のセンスアンプＳＡ２も非動作状態にされる。

すなわち、センスアンプＳＡ２の動作タイミング信号φ
ｐａＬφｐａ２は、ロウレベルのままにされ、タイミン
グ信号φｐａｌ、φｐａ２はハイレベルのままにされる
。逆に、非反転のアドレス信号ａ９がハイレベルのとき
、メモリアレイＭ−ＡＲＹ２側のロウ選択動作が行われ
る。このとき、反転のアドレス（８号ａ９のロウレベル
によってメモリアレイＭ−ＡＲＹ１のロウ系の選択動作
が行われない。

これに応じて、メモリアレイＭ−ＡＲＹ１のセンスアン
プＳＡＩも非動作状態にされる。すなわち、センスアン
プＳＡＩの動作タイミング信号φｐａｌ。

φｐａ２は、ロウレベルのままにされ、タイミング信号
φｐａＬφｐａ２はハイレベルのままにされる。

以上のことより、上記内部相補アドレス信号上９は、図
示しないけれども上記信号ｓｒｆに従って上記センスア
ンプＳＡＩ、ＳＡ２の動作タイミング信号φｐａＬφｐ
ａｌ　とφｐ　ａ　２　＋φｐａ２の発生をも制御する
ものである。

第２図には、上記自動リフレッシュ制御回路ＲＥＦＣの
一実施例の回路図が示されている。

外部端子から供給されるリフレッシュ制御信号ＲＥＦは
、特に制限されないが、一方において並列形態のＰチャ
ンネルＭＯ３ＦＦ、ＴＱ５０とＱ５１及び直列形態のＮ
チャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　５２、Ｑ５３か
らなるＣＭＯＳナンド（ＮＡＮＤ）ゲート回路からなる
第１の入力回路ＴＢＩの一方の入力端子とされるＭＯ３
ＦＥＴＱ５０とＱ５３のゲートに伝えられる。上記信号
ＲＥＦは、他方において並列形態のＰチャンネルＭＯＳ
　Ｆ　ＥＴＱ５４とＱ５５及び直列形態のＮチャンネル
ＭＯ３ＦＥＴＱ５６．Ｑ５７からなるＣＭＯＳナントゲ
ート回路からなる第２の入力回路ＴＢ２の一方の入力端
子とされるＭＯ３ＦＥＴＱ５４とＱ５７のゲートに伝え
られる。なお、上記各入力回路ＴＢ１とＩＢ２の入力端
子と上記外部端子との間には、静電破壊防止回路が設け
られるものであるが、この発明には直接関係ないので同
図では省略されている。

上記第１の入力回路ＩＢＩを構成する各ＭＯ３ＦＥＴＱ
５０ないしＱ５３は、オートリフレッシュ動作の高速化
のためにそのサイズが比較的大きく形成されることによ
って比較的大きな電流駆動能力を持つようにされる。こ
れに対して、上記第２の入力回路ＩＢ２を構成する各Ｍ
Ｏ３ＦＥＴＱ５４ないしＱ５７は、セルフリフレッシュ
動作での低消費電力化を図るこめにそのサイズが比較的
小さく形成されることによって比較的小さな電流駆動能
力しか持たないようにされる。

上記第１の入力回路ＴＢＩの出力信号ｒｅｆは、一方に
おいて内部制御信号発生回路ＴＯに供給され、他方にお
いてリフレッシュ制御回路のタイマー回路ＴＭのセット
端子Ｓに供給される。上記第２の入力回路ＴＢ２の出力
信号ｒｅｆ’　は、上記タイマー回路ＴＭのリセット端
子Ｒに供給される。

タイマー回路ＴＭは、後述するように上記内部信号ｒｅ
ｆが１メモリサイクル等所定の時間以上にわたってハイ
レベル（リフレッシュ制御信号ＲＥＦがロウレベル）の
とき、これを検出してセルフリフレッシュ信号ｓｒｆを
ハイレベルにする。このセルフリフレッシュ信号ｓｒｒ
のハイレベルによって、アドレスカウンタ回路ＡＤＣは
、例えば内蔵の発振回路等により形成されたパルス信号
の計数動作を開始して、リフレッシュ用アドレス信号ａ
Ｑｌ　ないしａ９°を形成する。上記リフレッシュ信号
ｒｅｆは、図示しないが第１図に示したロウアドレス八
ソファＲ−ＡＤＢのマルチプレクサ回路に切り換え動作
を行い、上記リフレッシュ用アドレス信号ａＱｌ　ない
しａ９’　をアドレス信号変化検出回路ＡＴＤ及びロウ
アドレスデコーダＲ−ＤＣＲに伝える。これによって、
と記リフレッシュ用アドレス信号ａＯ”ないしａ９”に
従ったリフレッシュ動作が開始される。

また、上記セルフリフレッシュ信号ｓｒｆは、上記第２
の入力回路ＩＢ２を構成するナントゲート回路の他方の
入力端子とされるＭＯ３ＦＥＴＱ５５とＱ５６のゲート
に伝えられる。これによって、第２の入力回路ＩＢ２は
、そめＮチャンネルＭＯ３ＦＥＴＱ５６がオン状態にさ
れるため、上記リフレッシュ開始とともに実質的な非動
作状態から動作状態にされる。すなわち、外部端子から
供給される制御信号ＲＥＦに対応された内部信号ｒｅｆ
’　を形成するものとなる。上記セルフリフレッシュ制
御信号ｓｒｆは、ＣＭＯＳインバータ回路ＴＶを介して
第１の入力回路ＩＢＩを構成するナントゲート回路の他
方の入力端子とされるＭ○５ＦＥＴＱ５１．Ｑ５２のゲ
ートに伝えられる。

これにより、第１の入力回路ＩＢＩは、そのＮチャンネ
ルＭＯ３ＦＥＴＱ５２が上記セルフリフレッシュ動作開
始により反転されたセルフリフレッシュ信号５ｒｆＯロ
ウレベルによってオフ状態にされるため、実質的に非動
作状態にされる。すなわち、第１の入力回路ＩＢＩは、
外部端子から供給される信号ＲＥＦには応答しないハイ
レベルの内部信号ｒｅｆを形成するものとなる。

上記２つの入力回路ＩＢＩとＩＢ２の実質的な動作切り
換えによって、セルフリフレッシュ期間において第１の
入力回路ＩＢＩには、上記制御信号ＲＥＦがＴＴＬレベ
ルのロウレベル（約０．８■）によりＭＯ３ＦＥＴＱ５
３がウィークリイにオン状態にされるものであっても直
流電流を消費せず、第２の入力回路ＩＢ２において小さ
な直流電流を消費するのみとなる。これによって、セル
フリフレッシュ期間での低消費電力化を図ることができ
る。

セルフリフレッシュ動作の終了時には、制御信号ＲＥＦ
がロウレベルからハイレベルに変化する。

第２の入力回路ＩＢ２は、上記信号ＲＥＦの変化に応答
して内部信号ｓｒｆ’　をハイレベルからロウレベルに
変化させる。これにより、上記タイマー回路ＴＭはリセ
ット状態にされ、セルフリフレッシュ信号ｓｒｆをロウ
レベルにしてセルフリフレッシュ動作を終了させる。上
記セルフリフレッシュ信号ｓｒｆのロウレベルによって
、上記第１の入力回路ＩＢＩが実質的な動作状態に、第
２の入力回路ＩＢ２が実質的な非動作状態に切り換えら
れる。

上記のようなセルフリフレッシュ動作のとき、上記セル
フリフレッシュ信号ｓｒｆに応じて上述のようにメモリ
アレイＭ−ＡＲＹＩとＭ−ＡＲＹ２のロウ系のアドレス
選択回路が選択的に動作状態にされ、その選択動作に応
じてセンスアンプＳＡ１とＳＡ２が選択的に動作状態に
される。したがって、上記のようにメモリアレイＭ−Ａ
ＲＹ１とＭ−ＡＲＹ２のように、２つのメモリアレイ（
メモリマット）とした場合には、セルフリフレッシュ動
作のときの消費電流（ピーク電流）を半減させることが
できる。したがって、主としてバッテリーバンクアップ
動作のときに多用されるセルフリフレッシュでのピーク
電流の低減によってその電源回路の簡素化を図ることが
できる。言い換えるならば、比較的小ざな電流供給能力
を持つバッテリー及び比較的小さな容量値のコンデンコ
ーによりバンクアップ用電源を構成することができるも
のとなる。

なお、上記タイマー回路により設定される時間より短い
時間だけ、信号ＲＥＦをロウレベルにすると、信号ｒｅ
ｆによりアドレスカウンタ回路ＡＤＣが＋１の歩進動作
を行い、１ステツプずつのオートリフレッシュ動作が行
われる。このときには、上記セルフリフレッシュ信号ｓ
ｒｆが形成されないことによって、両メモリアレイＭ−
ＡＲＹ１とＭ−ＡＲＹ２が同時にリフレッシュ動作を行
うものとなる。これによって、そのリフレッシュ時間を
短くできるから、書き込み／読み出しを高速に行うこと
ができる。言い換えるならば、書き込み／読み出しアク
セスに対して、その応答性を高くできる。

また、タイマー回路ＴＭに、発振機能を持たせるもので
あってもよい。すなわち、上記リフレッシュ制御信号Ｒ
ＥＦをロウレベルにしづづけると、その設定時間毎に、
タイマー回路が１つのパルス信号を発生して上記アドレ
スカウンタ回路ＡＤＣの歩進パルスを形成するようにす
るものであってもよい。この場合には、セルフリフレッ
シュ信号ｓｒｆは、上記タイマー回路の出力信号を受け
てセットされるラッチ回路により形成するようにすれば
よい。

第３図には、この実施例回路の動作の一例を説明するた
めのタイミング図が示されている。

リフレッシュ制御信号ＲＥＦがロウレベルになると、上
記のようにオートリフレッシュ動作とみなされアドレス
カウンタ回路ＡＤＣが＋１の歩進動作を行う。これによ
って、いずれか少なくとも１つのアドレス信号ａｉが変
化するためと、アドレス信号変化検出回路ＡＴＤにより
アドレス信号変化検出検出パルスφが形成される。内部
制御信号発生回路ＴＧは、このアドレス信号変化検出パ
ルスφに同期して、メモリアレイＭ−ＡＲＹ１、Ｍ−Ａ
ＲＹ２の選択回路を一旦リセットする。

すなわち、上記アドレス信号変化検出パルスφにより、
センスアンプＳＡのタイミングパルスφｐａ　（φｐａ
ｌ、φｐａ２　）をロウレベルにして（図示しないがタ
イミングパルスφｐａＬφｐａ２はハイレベルにして）
センスアンプＳＡのパワースイッチＭＯ３ＦＥＴをオフ
状態にし、相補データ！ｌ、’ｉＤ、Ｄを以前の動作に
従ったハイレベル（Ｖｃｃレベル）。

ロウレベル（Ｖｓｓレベル）をフローティンク状態で保
持させる。ワード線選択タイミング信号φＸをロウレベ
ルにすることによって、選択されていたワード線ＷＬを
ハイレベルからロウレベル（図示せず）に引き抜いてワ
ード線のりセントを行わせる。

次に、プリチャージパルスφｐｃをハイレベルにして、
プリチャージＭＯ３ＦＥ’［’をオン状態にすることに
より、相補データ線り、Ｄを短絡してＶｃｃ／２レベル
にプリチャージする。上記相補データ線り、Ｄが共にＶ
ｃｃ／２のプリチャージレベルになる時間を待って上記
プリチャージパルスφｐｃはロウレベルにされる。そし
て、次にワード線選択タイミング信号φＸをハイレベル
に立ち上げる。

このワード線選択タイミング信号φＸの立ち上がりに同
期して相補アドレス信号上０−１８　（最初はオートリ
フレッシュ動作のみなされるので、アドレス信号ａ９は
無効にされる。）によって決まる１つのワード線ＷＬが
ハイレベル（図示せず）に立ち上がり選択状態にされる
。これにより、選択されたワード線に結合された複数の
メモリセルが選択され、この各メモリセルの情報記憶用
キャパシタがアドレス選択用ＭＯＳ　Ｆ　ＥＴを介して
データ線Ｄ（又はＤ）に結合される。すなわち、各相補
データ線り、　Ｄの１つのメモリセルの入出力ノードが
一方のデータ線Ｄ（又はＤ）に結合される。これにより
、メモリセルの蓄積電荷とそのデータ線りのプリチャー
ジ電荷との電荷分散により、そのデータｆｉＤ　（又は
Ｄ）に読み出しレベルが現れる。なお、他方のデータ線
Ｄ（又はＤ）は、メモリセルが結合されないので、上記
プリチャージレベルのままである。

次に、タイミングパルスφｐａを発生させてセンスアン
プＳＡＩとＳＡ２を動作させる。これにより、上記相補
データ線り、Ｄは、上記情報記憶用キャパシタＣｓの記
憶電荷に従ったロウレベル。

ハイレベルに増幅される。このようなセンスアンプＳＡ
Ｉ、ＳＡ２の動作による増幅信号が上記メモリセルに伝
えられるので上記失われかかった記憶情報の再書込みが
なされる（リフレッシュ動作）。

なお、これ以降続けて信号ＲＥＦがロウレベルにされて
いると、タイマー回路ＴＭがこれを検出してセルフリフ
レッシュ信号ｓｒｆを発生させる。

これにより、アドレスカウンタ回路ＡＤＣにより形成れ
たリフレッシュ用アドレス信号ａＱｌ　ないしａ９’　
の変化（歩進動作）に従ってアドレス信号変化検出パル
スφが形成されるため、内部制御信号発生回路ＴＧに再
び起動がかかり、上記ロウ系のアドレス選択回路の動作
によってセルフリフレッシュ動作が行われる。このとき
、アドレス信号上９が有効にされるため、そのレベルに
応じて、上述のようにメモリアレイＭ−ＡＲＹＩ又はＭ
−ＡＲＹ２に対してのみリフレッシュ動作が行われる。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）ダイナミック型メモリセルがマトリックス配置さ
れて構成される複数のメモリアレイのうち１つの選択を
指示するアドレス信号を、書き込み／読み出し動作のと
き無効として、リフレッシュ動作のとき有効にしてロウ
系のアドレス選択を行うようにすることにより、リフレ
ッシュ動作のとき、選択されたメモリアレイに設けられ
るセンスアンプだけが動作状態になるため、１つのりフ
レッシュサイクルで動作するセンスアンプの数を減らせ
るため、バッテリーバックアンプが簡単な＠源回路によ
り容易に行えるという効果が得られる。

（２）上記リフレッシュ動作のうち、セルフリフレッシ
ュ動作のときに上記メモリアレイ毎のリフレッシュを行
うことより上記バッテリーバンクアンプが容易にできる
とともに、オートリフレッシュのとき全メモリアレイの
同時リフレッシュを行うようにすることによって書き込
み／読み出し時の応答性を高くすることができるという
効果が得られる。

（３）内部同期式のダイナミック型ＲＡＭ　（擬似スタ
ティック型ＲＡＭ）に、上記セルフリフレッシュ機能を
設けることによって、スタティック型ＲＡＭとはソ°同
様に扱うことができる。これによって、ダイナミック型
ＲＡＭの持つ大記憶容量とスタティック型ＲＡＭの持つ
汲い扱いやすさを兼ね備えた半導体記憶装置を得ること
ができるという効果が得られる。

（１）セルフリフレッシュ動作を指示する制御信号を受
ける入力回路として、比較的大きな駆動電流を持つ第１
の入力回路と、比較的小さな駆動電流しか持たない第２
の入力回路とを設け、セルフリフレッシュ期間中に上記
第１の入力回路を実質的に非動作状態にし、第２の入力
回路回路を実質的に動作状態にさせることによって、Ｔ
ＴＬレベルの制御信号のもとでもリフレッシュモードで
の消費電流を小さくできる。これによって、上記（１）
の効果と相俟って、バッテリーバックアップをいっそう
容易にできるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、オートリフレ
ッシュ動作のときにも、メモリアレイ毎のリフレッシュ
動作を行うようにするものであってもよい。また、ダイ
ナミック型ＲＡＭのメモリセルの読み出し動作に必要と
される基準電圧は、ダミーセルを用いて形成するもので
あってもよい。また、上記ダイナミック型ＲＡＭを構成
する他の周辺回路の具体的回路構成は、種々の実施形態
を採ることができるものである。例えば、メモリアレイ
ないしメモリマットの数は、上記２個の他、４個又は個
等のようにより多くの数であってもよい。この場合、選
択されるメモリアレイ又はメモリマットを指示するアド
レス″信号は、２ビツト又は３ビツトからなる。また、
これらのアドレス信号に応じてロウ系のアドレス選択を
行う回路は、ワード線選択タイミング信号を選択的に発
生させるようにするもの等種々の実施形態を採ることが
できる。また、ロウ系とカラム系のアドレス信号を共通
の外部端子からアドレスストローブ信号に同期して時系
列的に供給するものであってもよい。さらに、リフレッ
シュ動作を指示する制御信号は、上記実質的なチップイ
ネーブル信号、例えばチフブイネーブル信号ＣＥをロウ
レベルにし続けることにより、上記セルフリフレッシュ
動作を行わせるもの、あるいは２つのアドレスストロー
ブ信号の組み合わせ（ロウアドレスストローブ信号ＲＡ
Ｓの立ち下がりの前にカラムアドレスストローブ信号Ｃ
ＡＳをロウレベルにすること等）、又はこれらの実質的
なチップ選択信号とライトイネーブル信号ＷＥ等のよう
な他の制御信号との組み合わせて形成するものであって
もよい。

この発明は、ダイナミック型メモリセルを用いた半導体
記憶装置に広く利用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を符単に説明すれば、下記の通りである
。すなわち、ダイナミック型メモリセルがマトリックス
配置されて構成される複数のメモリアレイのうち１つの
選択を指示するアドレス信号を、書き込み／読み出し動
作のとき無効として、リフレッシュ動作のとき有効にし
てロウ系のアドレス選択を行うようにすることにより、
リフレッシュ動作のとき、選択されたメモリアレイに設
けられるセンスアンプだけが動作状態になるため、１つ
のリフレッシュサイクルで動作するセンスアンプの数を
減らせるため、バ・７テリーハツクアツプが容易に行え
る。

【図面の簡単な説明】

第１図は、この発明が適用されたダイナミック型ＲＡＭ
の一実施例を示す回路図、 第２図は、その自動リフレッシュ制御回路の−実施例を
示す回路図、 第３図は、その動作を説明するためのタイミング図であ
る。 Ｍ−ＡＲＹＩ　　（Ｍ−ＡＲＹ２）　　・・メモリアレ
イ、ＰＣＩ　　（ＰＯ２）　　・・プリチャージ回路、
ＳＡｌ　　（ＳＡ２）　　・・センスアンプ、ＵＳＡ・
・単位回路、ＣＷｌ　（ＳＷ２）　　・・カラムスイッ
チ、Ｒ−ＡＤＢ・・ロウアドレスバッファ、Ｃ−ＡＤＢ
・・カラムアドレスバッファ、Ｒ−ＤＣＲ１゜Ｒ−ＤＣ
Ｒ２・・ロウデコーダ、ＵＤＣＲ２・・単位回路、Ｃ−
ＤＣＲ・・カラムデコーダ、ＭＡ・・メインアンプ、Ｄ
ＯＢ・・データ出カバソファ、ＤＩＢ・・データ人カバ
ソファ、ＶＢＧ・・基板バイア、大発生回路、ＴＧ・・
内部制御信号発生回路、ＡＴＤ・・アドレス信号変化検
出回路。 自動リフレッシュ制御回路ＲＥ　Ｆ　Ｃ，ＴＭ・・タイ
マー回路、ＡＤＣ・・アドレスカウンタ回路、ＩＢＩ、
ＩＢ２・・入力回路

Claims (1)

1. 【特許請求の範囲】 １、ダイナミック型メモリセルがマトリックス配置され
   て構成される複数のメモリアレイと、上記複数のメモリ
   アレイのうち１つの選択を指示するアドレス信号を、書
   き込み／読み出し動作のとき無効として、リフレッシュ
   動作のとき有効にするロウ系のアドレス選択回路とを含
   むことを特徴とする半導体記憶装置。 ２、上記リフレッシュ動作は、外部端子から供給される
   制御信号が一定時間以上所定のレベルのとき内部で形成
   されたリフレッシュ用アドレス信号に基づいたセルフリ
   フレッシュ機能を持つ自動リフレッシュ制御回路により
   行われるものであることを特徴とする特許請求の範囲第
   １項記載の半導体記憶装置。 ３、上記半導体記憶装置は、アドレス信号の変化検出信
   号に従って、内部動作に必要な時系列的な動作タイミン
   グ信号が形成される内部同期式のダイナミック型ＲＡＭ
   であることを特徴とする特許請求の範囲第１、又は第２
   項記載の半導体記憶装置。