JPH04163785A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04163785A JPH04163785A JP2290349A JP29034990A JPH04163785A JP H04163785 A JPH04163785 A JP H04163785A JP 2290349 A JP2290349 A JP 2290349A JP 29034990 A JP29034990 A JP 29034990A JP H04163785 A JPH04163785 A JP H04163785A
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- circuit
- word line
- voltage
- signal
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- Pending
Links
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Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置に関し、例えば降圧回路に
より内部の動作電圧を形成するような大記憶容量を持つ
ダイナミック型RAM (ランダム・アクセス・メモリ
)に利用して有効な技術に関するものである。
より内部の動作電圧を形成するような大記憶容量を持つ
ダイナミック型RAM (ランダム・アクセス・メモリ
)に利用して有効な技術に関するものである。
ダイナミック型RAMの開発は、約16Mビットや約6
4Mビットのように記憶容量を益々増大させてきている
。このようなダイナミック型RAMの例としては、例え
ば日経マグロウヒル社昭和63年3月1日発行「日経マ
イクロデバイス1誌の頁67〜頁81がある。
4Mビットのように記憶容量を益々増大させてきている
。このようなダイナミック型RAMの例としては、例え
ば日経マグロウヒル社昭和63年3月1日発行「日経マ
イクロデバイス1誌の頁67〜頁81がある。
上記のように大記憶容量化を図ったダイナミック型RA
Mでは、初期不良モードを摘出するためのバーンインテ
スト(高温ランニング試験)において、従来のように通
常使用時と同じくメモリ動作を行わせると、約1Mビッ
トの場合と同程度のスクリーニング効果を得るためには
8倍もの時間を費やしてしまうことになる。
Mでは、初期不良モードを摘出するためのバーンインテ
スト(高温ランニング試験)において、従来のように通
常使用時と同じくメモリ動作を行わせると、約1Mビッ
トの場合と同程度のスクリーニング効果を得るためには
8倍もの時間を費やしてしまうことになる。
この発明の目的は、バーンインテストの時間短縮化を実
現した半導体記憶装置を従供することにある。
現した半導体記憶装置を従供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。
、本明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、外部から供給される制御信号を受けて特定の
動作モードを判定する判定回路を設けて、その出力信号
に基づいて特定の動作モードのときワード線の多重選択
を行わせる。また、内部回路の動作電圧を降圧回路によ
り形成する場合には、特定の動作モードのときワード線
の多重選択を行わせるとともに、そのとき上記ワード線
の選択動作を外部端子から供給される動作電圧に行うよ
うにする。
動作モードを判定する判定回路を設けて、その出力信号
に基づいて特定の動作モードのときワード線の多重選択
を行わせる。また、内部回路の動作電圧を降圧回路によ
り形成する場合には、特定の動作モードのときワード線
の多重選択を行わせるとともに、そのとき上記ワード線
の選択動作を外部端子から供給される動作電圧に行うよ
うにする。
上記した手段によれば、ワード線の多重選択によりバー
ンイン時におけるストレスデユーティを高くできるから
時間短縮化が可能になる。また、内部降圧機能を持つメ
モリでは、ワード線の多重動作電圧を外部から供給され
る電圧に切り換えることにより、実質的なワード線の多
重選択が可能になる。
ンイン時におけるストレスデユーティを高くできるから
時間短縮化が可能になる。また、内部降圧機能を持つメ
モリでは、ワード線の多重動作電圧を外部から供給され
る電圧に切り換えることにより、実質的なワード線の多
重選択が可能になる。
第1図には、この発明が適用されたダイナミック型RA
Mの一実施例の要部ブロック図が示されている。同図の
各回路ブロックは、公知の半導体集積回路の製造技術に
よって、ダイナミック型RAMを構成する図示しない他
の周辺回路とともに単結晶シリコンのような1個の半導
体基板上において形成される。
Mの一実施例の要部ブロック図が示されている。同図の
各回路ブロックは、公知の半導体集積回路の製造技術に
よって、ダイナミック型RAMを構成する図示しない他
の周辺回路とともに単結晶シリコンのような1個の半導
体基板上において形成される。
特に制限されないが、この実施例のダイナミック型RA
Mは、約16Mピントのような大記憶容量を持つように
される。同図では、上記のような大記憶容量を持つメモ
リアレイのうちの一部のメモリブロックが代表として例
示的に示されている。
Mは、約16Mピントのような大記憶容量を持つように
される。同図では、上記のような大記憶容量を持つメモ
リアレイのうちの一部のメモリブロックが代表として例
示的に示されている。
すなわち、メモリブロックは、センスアンプSAを中心
にして左右にメモリアレイMARYが配置される。これ
らメモリアレイMARYの下側には、ワード線ドライバ
WDが設けられる。ワード線ドライバWDは、同図にお
いて縦方向に延長して配置されるワード線の選択/非選
択の駆動を行うものである。
にして左右にメモリアレイMARYが配置される。これ
らメモリアレイMARYの下側には、ワード線ドライバ
WDが設けられる。ワード線ドライバWDは、同図にお
いて縦方向に延長して配置されるワード線の選択/非選
択の駆動を行うものである。
XアドレスデコーダXDCRは、図示しないロウ(X)
系のアドレスバッファから供給されたアドレス信号を解
読して、そのデコード信号を形成する。特に制限されな
いが、この実施例のワード線選択回路は、上記のような
XアドレスデコーダXDCRを第2のデコーダとし、図
示しない下位2ビツトのアドレス信号を受ける第1のデ
コーダ回路と、それらのデコード出力によりワード線の
選択/非選択信号を形成するワード線ドライバWDから
構成される。
系のアドレスバッファから供給されたアドレス信号を解
読して、そのデコード信号を形成する。特に制限されな
いが、この実施例のワード線選択回路は、上記のような
XアドレスデコーダXDCRを第2のデコーダとし、図
示しない下位2ビツトのアドレス信号を受ける第1のデ
コーダ回路と、それらのデコード出力によりワード線の
選択/非選択信号を形成するワード線ドライバWDから
構成される。
ワード線ドライバWDは、上記第1ののデコーダ回路の
デコード出力xo、xiと、第2のデコーダとしてのX
アドレスデコーダXDCR及び昇圧電圧VCH、バーン
イン制御信号bi、ワード線選択タイミング信号wph
とを受けて、通常の動作モードではセンスアンプSAに
対して1つのワード線を選択状態にし、バーンインテス
トのときにはその時間短縮化を図るためにセンスアンプ
SAに対して複数のワード線を選択状態(多重選択状態
)にする。
デコード出力xo、xiと、第2のデコーダとしてのX
アドレスデコーダXDCR及び昇圧電圧VCH、バーン
イン制御信号bi、ワード線選択タイミング信号wph
とを受けて、通常の動作モードではセンスアンプSAに
対して1つのワード線を選択状態にし、バーンインテス
トのときにはその時間短縮化を図るためにセンスアンプ
SAに対して複数のワード線を選択状態(多重選択状態
)にする。
この実施例では、特に制限されないが、ダイナミック型
RAMの内部回路は、低消費電力化と動作の高速化のた
めに外部端子から供給される動作電圧VCCに対して、
降圧された電圧VCLを用いる。すなわち、降圧回路は
上記外部から供給される約5vのような電源電圧を受け
て、約3V程度の低い内部電圧VCLを形成して、上記
アドレスデコーダやセンスアンプSA等の動作に必用な
電圧を形成する。
RAMの内部回路は、低消費電力化と動作の高速化のた
めに外部端子から供給される動作電圧VCCに対して、
降圧された電圧VCLを用いる。すなわち、降圧回路は
上記外部から供給される約5vのような電源電圧を受け
て、約3V程度の低い内部電圧VCLを形成して、上記
アドレスデコーダやセンスアンプSA等の動作に必用な
電圧を形成する。
このような内部降圧電圧を用いることより、同じ消費電
流のもとでは動作電圧が低くなる分だけ低消費電力化が
可能になる。また、同じ負荷抵抗なら上記動作電圧が低
くなる分だけ流れる電流が小さくなり消費電力化が可能
になる。そして、内部の信号振幅は、上記内部降圧電圧
に対応して小さくなるから同じ駆動電流なら立ち上がり
/立ち下がり時間を短くできることによって高速化が可
能になる。
流のもとでは動作電圧が低くなる分だけ低消費電力化が
可能になる。また、同じ負荷抵抗なら上記動作電圧が低
くなる分だけ流れる電流が小さくなり消費電力化が可能
になる。そして、内部の信号振幅は、上記内部降圧電圧
に対応して小さくなるから同じ駆動電流なら立ち上がり
/立ち下がり時間を短くできることによって高速化が可
能になる。
この実施例では、アドレス選択用MOS F ETを介
して情報記憶用キャパシタへのフルライトを行うように
するため、ワード線の選択レベルを上記内部降圧電圧V
CLに対してアドレス選択用MO3FETのしきい値電
圧骨だけ昇圧した電圧を用いる。昇圧回路は、キャパシ
タを用いたチャージポンプ回路から構成され、上記内部
降圧電圧■CLに対応したタイミングパルスをチャージ
ポンプ回路に供給して、内部降圧電圧VCLに対して昇
圧された電圧を発生させる。この実施例のように内部降
圧電圧を昇圧させる場合には、昇圧電圧が外部端子から
供給される電源電圧VCCの変動に依存しなくなり電圧
安定化が可能になる。これにより、動作電圧マージンを
拡大させることができるものとなる。
して情報記憶用キャパシタへのフルライトを行うように
するため、ワード線の選択レベルを上記内部降圧電圧V
CLに対してアドレス選択用MO3FETのしきい値電
圧骨だけ昇圧した電圧を用いる。昇圧回路は、キャパシ
タを用いたチャージポンプ回路から構成され、上記内部
降圧電圧■CLに対応したタイミングパルスをチャージ
ポンプ回路に供給して、内部降圧電圧VCLに対して昇
圧された電圧を発生させる。この実施例のように内部降
圧電圧を昇圧させる場合には、昇圧電圧が外部端子から
供給される電源電圧VCCの変動に依存しなくなり電圧
安定化が可能になる。これにより、動作電圧マージンを
拡大させることができるものとなる。
この実施例では、バーンインテストのモードを識別する
めだにアドレス端子AOを用いる。すなわち、バーイン
テストのときには上記第1のアドレスデコーダ回路の機
能を無効にし、ワード線の多重選択を行わせる。このた
め、上記第1のアドレスデコーダ回路に対応したアドレ
ス信号AOとA1は実質的に無効にされる。このことを
利用し、この実施例では、アドレス端子AOに3値入カ
ー能を付加する。アドレス端子AOは、図示しないアド
レスバッファの入力端子の他に、判定回路の入力端子に
も接続される。この判定回路は、通常のハイレベル(約
5V)に対して、それより高い、例えば約8V以上のよ
うな高電圧が供給されると、それに応答してバーンイン
テスト信号TBIを発生させる。
めだにアドレス端子AOを用いる。すなわち、バーイン
テストのときには上記第1のアドレスデコーダ回路の機
能を無効にし、ワード線の多重選択を行わせる。このた
め、上記第1のアドレスデコーダ回路に対応したアドレ
ス信号AOとA1は実質的に無効にされる。このことを
利用し、この実施例では、アドレス端子AOに3値入カ
ー能を付加する。アドレス端子AOは、図示しないアド
レスバッファの入力端子の他に、判定回路の入力端子に
も接続される。この判定回路は、通常のハイレベル(約
5V)に対して、それより高い、例えば約8V以上のよ
うな高電圧が供給されると、それに応答してバーンイン
テスト信号TBIを発生させる。
判定回路は、上記のように内部降圧電圧VCLにより動
作するので、バーンインテスト信号TBIは、それに対
応して約3V程度の比較的低い電圧の信号とされる。上
記バーンインテスト信号TBIはタイミング発生回路に
供給される。タイミング発生回路は、バーンインテスト
信号TBIが入力されると、それに応してワード線の多
重選択を指示する多重選択信号biを発生させる。
作するので、バーンインテスト信号TBIは、それに対
応して約3V程度の比較的低い電圧の信号とされる。上
記バーンインテスト信号TBIはタイミング発生回路に
供給される。タイミング発生回路は、バーンインテスト
信号TBIが入力されると、それに応してワード線の多
重選択を指示する多重選択信号biを発生させる。
通常動作状態ではワード線ドライバWDは、上記昇圧回
路により形成された昇圧電圧VCHによりワード線の選
択状態にする。しかし、上記のよな多重選択を行う場合
には、昇圧回路の出力能力に対して負荷が重くなってし
まい、多重選択されるワード線のレベルが極端に小さく
なって実質的な選択状態といえなくなってしまう。そこ
で、上記ワード線ドライバWDの動作電圧を外部電源電
圧VCCに切り換えるために、上記バーンインテスト信
号TBIが用いられる。この場合、上記判定回路は、上
記のように内部降圧電圧VCLで動作するものであるの
で、上記バーンインテスト信号TBIもそれに応じて約
3V程度の低い電圧にされる。そこで、判定回路により
形成されたバーンインテスト信号TBIは、レベル変換
回路により外部電源電圧■CCに対応したレベルに変換
される。このようにしてレベル変換された高レベル信号
TBIHは、パワースイッチMO3FETQのゲートに
供給される。このパワースイッチMOSFETQは、上
記高レベル信号TBIHに応答してオン状態となり、外
部電源電圧VCCをワード線ドライバDWの動作電圧と
して伝える。なお、この実施例ではパワースイッチMO
3FETQをNチャンネルMO3FETにより構成して
いるので、実際にワード線ドライバWDに供給される動
作電圧は、後述するようにVCC−VTRのようにMO
3FETQのしきい値電圧VTHだけレベルが低下した
電圧となる。
路により形成された昇圧電圧VCHによりワード線の選
択状態にする。しかし、上記のよな多重選択を行う場合
には、昇圧回路の出力能力に対して負荷が重くなってし
まい、多重選択されるワード線のレベルが極端に小さく
なって実質的な選択状態といえなくなってしまう。そこ
で、上記ワード線ドライバWDの動作電圧を外部電源電
圧VCCに切り換えるために、上記バーンインテスト信
号TBIが用いられる。この場合、上記判定回路は、上
記のように内部降圧電圧VCLで動作するものであるの
で、上記バーンインテスト信号TBIもそれに応じて約
3V程度の低い電圧にされる。そこで、判定回路により
形成されたバーンインテスト信号TBIは、レベル変換
回路により外部電源電圧■CCに対応したレベルに変換
される。このようにしてレベル変換された高レベル信号
TBIHは、パワースイッチMO3FETQのゲートに
供給される。このパワースイッチMOSFETQは、上
記高レベル信号TBIHに応答してオン状態となり、外
部電源電圧VCCをワード線ドライバDWの動作電圧と
して伝える。なお、この実施例ではパワースイッチMO
3FETQをNチャンネルMO3FETにより構成して
いるので、実際にワード線ドライバWDに供給される動
作電圧は、後述するようにVCC−VTRのようにMO
3FETQのしきい値電圧VTHだけレベルが低下した
電圧となる。
タイミング発生回路は、ワード線ドライバWDに供給す
るプリチャージ信号wpを形成する。このプリチャージ
信号wpも上記のように内部降圧電圧VCLにより形成
される。それ故、このプリチャージ信号wpは、レベル
変換回路により上記昇圧電圧VCH又はバーンインテス
ト時には外部電源電圧VCCに従った高いレベルのプリ
チャージ信号wphに変換されて、上記ワード線ドライ
バWDに供給される。
るプリチャージ信号wpを形成する。このプリチャージ
信号wpも上記のように内部降圧電圧VCLにより形成
される。それ故、このプリチャージ信号wpは、レベル
変換回路により上記昇圧電圧VCH又はバーンインテス
ト時には外部電源電圧VCCに従った高いレベルのプリ
チャージ信号wphに変換されて、上記ワード線ドライ
バWDに供給される。
第2図には、上記メモリアレイMARYとその周辺回路
の一実施例の具体的回路図が示されている。同図におい
て、チャンネル部分(バックゲート)に矢印が付加され
たMOS F ETはPチャンネル型である。
の一実施例の具体的回路図が示されている。同図におい
て、チャンネル部分(バックゲート)に矢印が付加され
たMOS F ETはPチャンネル型である。
集積回路の構造は、大まかに説明すると次のようになる
。単結晶P型シリコンからなり、かつN型ウェル領域が
形成された半導体基板の表面部分のうち、活性領域とさ
れた表面部分以外、言い換えると半導体配¥VA 9M
域、キャパシタ形成領域、及びNチャンネル及びPチャ
ンネルMOSFETのソース、ドレイン及びチャンネル
形成領域(ゲート形成領域)とされた表面部分以外には
、公知の選択酸化法によって形成された比較的厚い厚さ
のフィールド絶縁膜が形成されている。キャパシタ形成
領域は、特に制限されないが、キャパシタ形成領域上に
は、比較的薄い厚さの絶縁膜(酸化膜)を介して1層目
ポリシリコン層が形成されている。1層目ポリシリコン
層は、フィールド絶縁膜上まで延長されている。1層目
ポリシリコン層の表面には、それ自体の熱酸化によって
形成された薄い酸化膜が形成されている。キャパシタ形
成領域における半導体基板表面には、イオン打ち込み法
によるN型領域が形成されること、又は所定の電圧が供
給されることによってチャンネルが形成される。これに
よって、1層目ポリシリコン層、薄い絶縁膜及びチャン
ネル領域からなるキャパシタが形成される。フィールド
酸化膜上のIN目ポリシリコン層は、1種の配線とみな
される。
。単結晶P型シリコンからなり、かつN型ウェル領域が
形成された半導体基板の表面部分のうち、活性領域とさ
れた表面部分以外、言い換えると半導体配¥VA 9M
域、キャパシタ形成領域、及びNチャンネル及びPチャ
ンネルMOSFETのソース、ドレイン及びチャンネル
形成領域(ゲート形成領域)とされた表面部分以外には
、公知の選択酸化法によって形成された比較的厚い厚さ
のフィールド絶縁膜が形成されている。キャパシタ形成
領域は、特に制限されないが、キャパシタ形成領域上に
は、比較的薄い厚さの絶縁膜(酸化膜)を介して1層目
ポリシリコン層が形成されている。1層目ポリシリコン
層は、フィールド絶縁膜上まで延長されている。1層目
ポリシリコン層の表面には、それ自体の熱酸化によって
形成された薄い酸化膜が形成されている。キャパシタ形
成領域における半導体基板表面には、イオン打ち込み法
によるN型領域が形成されること、又は所定の電圧が供
給されることによってチャンネルが形成される。これに
よって、1層目ポリシリコン層、薄い絶縁膜及びチャン
ネル領域からなるキャパシタが形成される。フィールド
酸化膜上のIN目ポリシリコン層は、1種の配線とみな
される。
チャンネル形成領域上には、薄いゲート酸化膜を介して
ゲート電極とするための2層目ポリシリコン層が形成さ
れている。この2層目ポリシリコン層は、フィールド絶
縁膜上及び1層目ポリシリコン層上に延長される。特に
制限されないが、後で説明するメモリアレイにおけるワ
ード線及びダミーワード線は、2層目ポリシリコン層か
ら構成される。
ゲート電極とするための2層目ポリシリコン層が形成さ
れている。この2層目ポリシリコン層は、フィールド絶
縁膜上及び1層目ポリシリコン層上に延長される。特に
制限されないが、後で説明するメモリアレイにおけるワ
ード線及びダミーワード線は、2層目ポリシリコン層か
ら構成される。
フィールド絶縁膜、1層目及び2層目ポリシリコン層に
よって覆われていない活性領域表面には、それらを不純
物導入マスクとして使用する公知の不純物導入技術によ
ってソース、ドレイン及び半導体配線領域が形成されて
る。1層目及び2層目ポリシリコン層上を含む半導体基
板表面に比較的厚い厚さの層間絶縁膜が形成され、この
眉間絶縁膜上には、アルミニュウムからなるような導体
層が形成されている。導体層は、その下の絶縁膜に設け
られたコンタクト孔を介してポリシリコン層、半導体領
域に電気的に結合される。後で説明するメモリアレイに
おける相補データ線は、特に制限されないが、この眉間
絶縁股上に延長された導体層から構成される。眉間絶縁
股上及び導体層上を含む半導体基板表面は、窒化シリコ
ン膜とフォスフオシリケードガラス膜とからなるような
ファイナルパッシベーション膜によって覆われている。
よって覆われていない活性領域表面には、それらを不純
物導入マスクとして使用する公知の不純物導入技術によ
ってソース、ドレイン及び半導体配線領域が形成されて
る。1層目及び2層目ポリシリコン層上を含む半導体基
板表面に比較的厚い厚さの層間絶縁膜が形成され、この
眉間絶縁膜上には、アルミニュウムからなるような導体
層が形成されている。導体層は、その下の絶縁膜に設け
られたコンタクト孔を介してポリシリコン層、半導体領
域に電気的に結合される。後で説明するメモリアレイに
おける相補データ線は、特に制限されないが、この眉間
絶縁股上に延長された導体層から構成される。眉間絶縁
股上及び導体層上を含む半導体基板表面は、窒化シリコ
ン膜とフォスフオシリケードガラス膜とからなるような
ファイナルパッシベーション膜によって覆われている。
例示的に示されたメモリアレイMARYは、特に制限さ
れないが、2交点(折り返しビット線)方式とされる。
れないが、2交点(折り返しビット線)方式とされる。
同図には、その一対の行が代表として例示的に示されて
いる。一対の平行に配置された相補データ線(ビット線
又はデイジット線)DO,Doに、アドレス選択用MO
SFETQmと情報記憶用キャパシタCsとで構成され
た複数のメモリセルのそれぞれの入出力ノードが同図に
示すように所定の規則性をもって配分されて結合されて
いる。
いる。一対の平行に配置された相補データ線(ビット線
又はデイジット線)DO,Doに、アドレス選択用MO
SFETQmと情報記憶用キャパシタCsとで構成され
た複数のメモリセルのそれぞれの入出力ノードが同図に
示すように所定の規則性をもって配分されて結合されて
いる。
プリチャージ回路PCは、代表として示されたMOS
F ETQ 5のように、相補データ線DO。
F ETQ 5のように、相補データ線DO。
′50間に設けられたスイッチMO3FETにより構成
される。MO3FETQ5は、そのゲートにチップ非選
択状態に発生されるプリチャージ信号φpcが供給され
ることによって、チップ非選択状態のとき又はメモリセ
ルが選択状態にされる前にオン状態にされる。これによ
り、前の動作サイクルにおいて、後述するセンスアンプ
SAの増幅動作による相補データ線DO,DOのハイレ
ベルとロウレベルを短絡して、相補データ線DO,DO
を約VCL/2 (HVC)のプリチャージ電圧とす
る。特に制限されないが、チップが比較的長い時間非選
択状態に置かれる場合、上記プリチャージレベルは、リ
ーク電流等によって低下する。そこで、この実施例では
、スイッチMO3FETQ45及びQ46を設けて、ハ
ーフプリチャージ電圧HVCを供給するようにする。こ
のハーフプリチャージ電圧HVCを形成する電圧発生回
路は、その具体的回路は図示しないが、上記リーク電流
等を補うよう比較的小さな電流供給能力しか持たないよ
うにされる。これによって、消費電力が増大するのを抑
えている。
される。MO3FETQ5は、そのゲートにチップ非選
択状態に発生されるプリチャージ信号φpcが供給され
ることによって、チップ非選択状態のとき又はメモリセ
ルが選択状態にされる前にオン状態にされる。これによ
り、前の動作サイクルにおいて、後述するセンスアンプ
SAの増幅動作による相補データ線DO,DOのハイレ
ベルとロウレベルを短絡して、相補データ線DO,DO
を約VCL/2 (HVC)のプリチャージ電圧とす
る。特に制限されないが、チップが比較的長い時間非選
択状態に置かれる場合、上記プリチャージレベルは、リ
ーク電流等によって低下する。そこで、この実施例では
、スイッチMO3FETQ45及びQ46を設けて、ハ
ーフプリチャージ電圧HVCを供給するようにする。こ
のハーフプリチャージ電圧HVCを形成する電圧発生回
路は、その具体的回路は図示しないが、上記リーク電流
等を補うよう比較的小さな電流供給能力しか持たないよ
うにされる。これによって、消費電力が増大するのを抑
えている。
RAMのチップ非選択状態等により上記プリチャージM
O3FETQ5等がオン状態にされる前に、上記センス
アンプSAは非動作状態にされる。
O3FETQ5等がオン状態にされる前に、上記センス
アンプSAは非動作状態にされる。
このとき、上記相補データvADO,Doはハイインピ
ーダンス状態でハイレベルとロウレベルを保持するもの
となっている。また、RAMが動作状態にされると、セ
ンスアンプSAが動作状態にされる前に上記プリチャー
ジMO3FETQ5、Q45及びQ46等はオフ状態に
される。これにより、相補データiDO,Doは、ハイ
インピーダンス状態で上記ハーフプリチャージ電圧ルH
VCを保持するものである。
ーダンス状態でハイレベルとロウレベルを保持するもの
となっている。また、RAMが動作状態にされると、セ
ンスアンプSAが動作状態にされる前に上記プリチャー
ジMO3FETQ5、Q45及びQ46等はオフ状態に
される。これにより、相補データiDO,Doは、ハイ
インピーダンス状態で上記ハーフプリチャージ電圧ルH
VCを保持するものである。
このようなハーフプリチャージ方式にあっては、相補デ
ータ線Do、DOのハイレベルとロウレベルを単に短絡
して形成するものであるので、低消費電力化が図られる
。また、センスアンプSAの増幅動作におてい、上記プ
リチャージレベルを中心として相補データ線Do、Do
がハイレベルとロウレベルのようにコモンモードで変化
するので、容量カンプリングにより発生するノイズレベ
ルを低減できるものとなる。
ータ線Do、DOのハイレベルとロウレベルを単に短絡
して形成するものであるので、低消費電力化が図られる
。また、センスアンプSAの増幅動作におてい、上記プ
リチャージレベルを中心として相補データ線Do、Do
がハイレベルとロウレベルのようにコモンモードで変化
するので、容量カンプリングにより発生するノイズレベ
ルを低減できるものとなる。
センスアンプSAは、その単位回路USAが例示的に示
されており、PチャンネルMO3FETQ7.Q9と、
NチャンネルMO3FETQ6゜Q8とからなるCMO
Sラッチ回路で構成され、その一対の入出力ノードが上
記相補データIDO。
されており、PチャンネルMO3FETQ7.Q9と、
NチャンネルMO3FETQ6゜Q8とからなるCMO
Sラッチ回路で構成され、その一対の入出力ノードが上
記相補データIDO。
DOに結合されている。また、上記ラッチ回路には、特
に制限されないが、並列形態のPチャンネルMO3FE
TQI 2.Ql 3を通して電源電圧VCLが供給さ
れ、並列形態のNチャンネルMO3FETQI O,Q
l 1を通して回路の接地電圧Vssが供給される。こ
れらのパワースイッチMO3FETQI O,Ql 1
及びMO3FETQI 2゜Q13は、同じメモリアレ
イ内の他の同様な行に設けられたラッチ回路(単位回路
)に対して共通に用いられる。言い換えるならば、同じ
メモリアレイ内のランチ回路におけるPチャンネルMO
3FETとNチャンネルMOS F ETとはそれぞれ
そのソースPS及びSNが共通接続される。
に制限されないが、並列形態のPチャンネルMO3FE
TQI 2.Ql 3を通して電源電圧VCLが供給さ
れ、並列形態のNチャンネルMO3FETQI O,Q
l 1を通して回路の接地電圧Vssが供給される。こ
れらのパワースイッチMO3FETQI O,Ql 1
及びMO3FETQI 2゜Q13は、同じメモリアレ
イ内の他の同様な行に設けられたラッチ回路(単位回路
)に対して共通に用いられる。言い換えるならば、同じ
メモリアレイ内のランチ回路におけるPチャンネルMO
3FETとNチャンネルMOS F ETとはそれぞれ
そのソースPS及びSNが共通接続される。
上記MO3FETQIO,Q12のゲートには、動作サ
イクルではセンスアンプSAを活性化させる相補タイミ
ングパルスφpal 、 φpalが印加され、MO
3FETQI 1.Ql 3のゲートには、上記タイミ
ングパルスφpal 、 $palより遅れた、相補
タイミングパルスφpa2 + φpa2が印加され
る。このようにすることによって、センスアンプSAの
動作は2段階に分けられる。タイミングパルスφpaL
# I)alが発生されたとき、すなわち第1段階に
おいては、比較的小さいコンダクタンスを持つMO3F
ETQIO及びQ12による電流制限作用によってメモ
リセルからの一対のデータ線間に与えられた微小読み出
し電圧は、不所望なレベル変動を受けることなく増幅さ
れる。上記センスアンプSAでの増幅動作によって相補
データ線電位の差が大きくされた後、タイミングパルス
ψpa2.φpa2が発生されると、すなわち第2段階
に入ると、比較的大きなコンダクタンスを持つMO3F
ETQI 1.Ql 3がオン状態にされる。
イクルではセンスアンプSAを活性化させる相補タイミ
ングパルスφpal 、 φpalが印加され、MO
3FETQI 1.Ql 3のゲートには、上記タイミ
ングパルスφpal 、 $palより遅れた、相補
タイミングパルスφpa2 + φpa2が印加され
る。このようにすることによって、センスアンプSAの
動作は2段階に分けられる。タイミングパルスφpaL
# I)alが発生されたとき、すなわち第1段階に
おいては、比較的小さいコンダクタンスを持つMO3F
ETQIO及びQ12による電流制限作用によってメモ
リセルからの一対のデータ線間に与えられた微小読み出
し電圧は、不所望なレベル変動を受けることなく増幅さ
れる。上記センスアンプSAでの増幅動作によって相補
データ線電位の差が大きくされた後、タイミングパルス
ψpa2.φpa2が発生されると、すなわち第2段階
に入ると、比較的大きなコンダクタンスを持つMO3F
ETQI 1.Ql 3がオン状態にされる。
センスアンプSAの増幅動作は、MO3FETQ11、
Q13がオン状態にされることによって速くされる。こ
のように2段階に分けて、センスアンプSAの増幅動作
を行わせることによって、相補データ線の不所望なレベ
ル変化を防止しつつデータの高速読み出しを行うことが
できる。
Q13がオン状態にされることによって速くされる。こ
のように2段階に分けて、センスアンプSAの増幅動作
を行わせることによって、相補データ線の不所望なレベ
ル変化を防止しつつデータの高速読み出しを行うことが
できる。
X(ロウ)アドレスデコーダは、特に制限されないが、
第1のアドレスデコーダ回路と第2の□アドレスデコー
ダ回路のように2分割されて構成される。同図には、第
2のアドレスデコーダ回路を構成する1回路分(単位回
路)UXDCRと、第1のアドレスデコーダ回路を構成
するノア(N。
第1のアドレスデコーダ回路と第2の□アドレスデコー
ダ回路のように2分割されて構成される。同図には、第
2のアドレスデコーダ回路を構成する1回路分(単位回
路)UXDCRと、第1のアドレスデコーダ回路を構成
するノア(N。
R)ゲート回路01〜G4が示されている。なお、ゲー
ト回路G2と03は回路記号が省略されている。上記単
位回路UXDCRは、ワード!4本分のデコード信号を
形成する。
ト回路G2と03は回路記号が省略されている。上記単
位回路UXDCRは、ワード!4本分のデコード信号を
形成する。
第1のXデコーダ回路を構成する4個のゲート回路01
〜G4には、下位2ビツトのアドレス信号に対応したワ
ード線選択信号xO,xlの組み合わせにより4通りの
ワード線選択タイミング信号φxOないしφχ3を形成
する。これらのワード線選択タイミング信号φXO〜φ
X3は、伝送ゲート上記MO3FETQ20〜Q23を
介して単位のワード線ドライバUWDO〜UWD3に入
力される。
〜G4には、下位2ビツトのアドレス信号に対応したワ
ード線選択信号xO,xlの組み合わせにより4通りの
ワード線選択タイミング信号φxOないしφχ3を形成
する。これらのワード線選択タイミング信号φXO〜φ
X3は、伝送ゲート上記MO3FETQ20〜Q23を
介して単位のワード線ドライバUWDO〜UWD3に入
力される。
ワード線ドライバWDは、単位回路U’WDOが代表と
して例示的に示されているように、PチャンネルMO8
FETQ26とNチャンネルMo5FETQ27からな
るCMOS駆動回路と、その入力と動作電圧端子VCH
との間に設けられたPチャンネルMO3FETQ24.
、Q25から構成される。PチャンネルMO3FETQ
24のゲートには前記のようなレベル変換回路によりレ
ベル変換されたプリチャージ信号wphが供給される。
して例示的に示されているように、PチャンネルMO8
FETQ26とNチャンネルMo5FETQ27からな
るCMOS駆動回路と、その入力と動作電圧端子VCH
との間に設けられたPチャンネルMO3FETQ24.
、Q25から構成される。PチャンネルMO3FETQ
24のゲートには前記のようなレベル変換回路によりレ
ベル変換されたプリチャージ信号wphが供給される。
PチャンネルMO3FETQ25のゲートにはワード線
WOの駆動出力が供給される。すなわち、このMOSF
ETQ25は、内部降圧電圧VCLに従って形成された
ワード線選択タイミング信号φxOがハイレベルにされ
て、ワード線WOを接地電位のような非選択レベルにす
るとき、そのロウレベルを受けてCMOS回路の入力レ
ベルを高電圧VCHまでプルアップしてPチャンネルM
O3FETQ26を確実にオフ状態にする。これにより
、非選択のワード線に対応したCMOS駆動回路を構成
するPチャンネルMO3FETQ26とQ27との間で
直流電流が消費されるのを防ぐものである。
WOの駆動出力が供給される。すなわち、このMOSF
ETQ25は、内部降圧電圧VCLに従って形成された
ワード線選択タイミング信号φxOがハイレベルにされ
て、ワード線WOを接地電位のような非選択レベルにす
るとき、そのロウレベルを受けてCMOS回路の入力レ
ベルを高電圧VCHまでプルアップしてPチャンネルM
O3FETQ26を確実にオフ状態にする。これにより
、非選択のワード線に対応したCMOS駆動回路を構成
するPチャンネルMO3FETQ26とQ27との間で
直流電流が消費されるのを防ぐものである。
Xアドレスデコーダを上記のように2分割することによ
って、第2のXアドレスデコーダ回路を構成する単位回
路UXDCRのピンチ(間隔)とワード線のピッチとを
合わせることができる。その結果、無駄な空間が半導体
基板上に生じなくすることができる。
って、第2のXアドレスデコーダ回路を構成する単位回
路UXDCRのピンチ(間隔)とワード線のピッチとを
合わせることができる。その結果、無駄な空間が半導体
基板上に生じなくすることができる。
特に制限されないが、上記ワード線には、その遠端側(
デコーダ側と反対側の端)には、スイッチMO5FET
Q38〜Q41が設けられる。これらのMOSFETQ
38〜Q41のゲートには、上記タイミング信号φxO
〜φx3 と逆相のタイミング信号WCO−WC3が
供給される。これによって、非選択のワード線を回路の
接地電位に固定できるため、ワード線相互の容量結合に
よって非選択のワード線が、選択ワード線の立ち上がり
に応じて中間電位に持ち上がってしまうことが防止でき
る。
デコーダ側と反対側の端)には、スイッチMO5FET
Q38〜Q41が設けられる。これらのMOSFETQ
38〜Q41のゲートには、上記タイミング信号φxO
〜φx3 と逆相のタイミング信号WCO−WC3が
供給される。これによって、非選択のワード線を回路の
接地電位に固定できるため、ワード線相互の容量結合に
よって非選択のワード線が、選択ワード線の立ち上がり
に応じて中間電位に持ち上がってしまうことが防止でき
る。
カラムスイッチC−5Wは、代表として示されているN
チャンネルMo3FETQ42.Q43のように、相補
データ線DO,DOと共通相補データ線CD、CDを選
択的に結合させる。これら(7)MOSFETQ42.
Q43のゲートには、後述するカラムデコーダC−DC
Rからの選択信号が供給される。
チャンネルMo3FETQ42.Q43のように、相補
データ線DO,DOと共通相補データ線CD、CDを選
択的に結合させる。これら(7)MOSFETQ42.
Q43のゲートには、後述するカラムデコーダC−DC
Rからの選択信号が供給される。
ロウ(X)アドレスバッファR−ADHは、外部端子か
ら供給されたロウアドレスストローブ信号RASに基づ
いて後述するタイミング発生回路TGにより形成された
タイミング信号(図示せず)により動作状態にされ、そ
の動作状態において上記ロウアドレスストローブ信号R
ASに同期して外部端子から供給されたアドレス信号A
O〜Amを取り込み、それを保持するととに上記のよう
な降圧電圧VCLに対応してレベル変換した内部相補ア
ドレス信号aQxamを形成して上記ロウアドレスデコ
ーダR−DCR1及びR−DCR2に伝える。ここで、
上記外部端子から供給されたアドレス信号AOと同相の
内部アドレス信号と逆相の内部アドレス信号とを合わせ
て相補アドレス信号aQとするものである。(以下、同
じ)。
ら供給されたロウアドレスストローブ信号RASに基づ
いて後述するタイミング発生回路TGにより形成された
タイミング信号(図示せず)により動作状態にされ、そ
の動作状態において上記ロウアドレスストローブ信号R
ASに同期して外部端子から供給されたアドレス信号A
O〜Amを取り込み、それを保持するととに上記のよう
な降圧電圧VCLに対応してレベル変換した内部相補ア
ドレス信号aQxamを形成して上記ロウアドレスデコ
ーダR−DCR1及びR−DCR2に伝える。ここで、
上記外部端子から供給されたアドレス信号AOと同相の
内部アドレス信号と逆相の内部アドレス信号とを合わせ
て相補アドレス信号aQとするものである。(以下、同
じ)。
カラム(Y)アドレスバッファC−ADBは、外部端子
から供給されたカラムアドレスストローブ信号στ1に
基づいて後述するタイミング発生回路TGにより形成さ
れたタイミング信号(図示せず)により動作状態にされ
、その動作状態において上記カラムアドレスストローブ
信号CASに同期して外部端子から供給されたアドレス
信号AO〜Anを取り込み、それを保持するととに上記
のような降圧電圧VCLに対応してレベル変換した内部
相補アドレス信号aO−anを形成してカラムアドレス
デコーダC−DCRに伝える。
から供給されたカラムアドレスストローブ信号στ1に
基づいて後述するタイミング発生回路TGにより形成さ
れたタイミング信号(図示せず)により動作状態にされ
、その動作状態において上記カラムアドレスストローブ
信号CASに同期して外部端子から供給されたアドレス
信号AO〜Anを取り込み、それを保持するととに上記
のような降圧電圧VCLに対応してレベル変換した内部
相補アドレス信号aO−anを形成してカラムアドレス
デコーダC−DCRに伝える。
カラムデコーダC−DCRは、基本的には上記Xアドレ
スデコーダと類似のアドレスデコーダ回路により構成さ
れ、カラムアドレスバッファC−ADBから供給される
相補アドレス信号aO−anを解読してデータ線選択タ
イミング信号φyに同期して上記カラムスイッチC−5
Wに供給すべき選択信号を形成する。
スデコーダと類似のアドレスデコーダ回路により構成さ
れ、カラムアドレスバッファC−ADBから供給される
相補アドレス信号aO−anを解読してデータ線選択タ
イミング信号φyに同期して上記カラムスイッチC−5
Wに供給すべき選択信号を形成する。
なお、同図においては、ロウアドレスバッファR−AD
Bとカラムアドレスバッファ(、−ADBを合わせてア
ドレスバッファR,(、−ADBのように表している。
Bとカラムアドレスバッファ(、−ADBを合わせてア
ドレスバッファR,(、−ADBのように表している。
上記共通相補データ線CD、CD間には、上記同様なプ
リチャージ回路を構成するNチャンネル 。
リチャージ回路を構成するNチャンネル 。
型のプリチャージMO3FETQ44が設けられている
。この共通相補データIcD、CDには、上記単位のセ
ンスアンプtJsAと類似の回路構成のメインアンプM
Aの一対の人出力ノードが結合されている。このメイア
ンプMAの一対の出力ノードMO,MOは、データ出カ
バソファDOBを介して外部端子Doutへ送出される
。読み出し動作モードならば、データ出力バッファDO
Bはそのタイミング信号φrWによって動作状態にされ
、このとき動作状態にされるメインアンプMAの出力信
号を増幅及び外部電源電圧VCCに対応したレベルにレ
ベル変換して外部端子Doutへ送出する。書込み動作
モードなら、上記タイミング信号・7rIIlによって
データ出カバソファDOBの出力端子Doutはハイイ
ンピーダンス状態される。
。この共通相補データIcD、CDには、上記単位のセ
ンスアンプtJsAと類似の回路構成のメインアンプM
Aの一対の人出力ノードが結合されている。このメイア
ンプMAの一対の出力ノードMO,MOは、データ出カ
バソファDOBを介して外部端子Doutへ送出される
。読み出し動作モードならば、データ出力バッファDO
Bはそのタイミング信号φrWによって動作状態にされ
、このとき動作状態にされるメインアンプMAの出力信
号を増幅及び外部電源電圧VCCに対応したレベルにレ
ベル変換して外部端子Doutへ送出する。書込み動作
モードなら、上記タイミング信号・7rIIlによって
データ出カバソファDOBの出力端子Doutはハイイ
ンピーダンス状態される。
上記共通相補データ線CD、CDは、データ入カバソフ
ァDIBの出力端子が結合される。書込み動作モードな
らば、データ入カバソファDTBは、そのタイミング信
号φr1.lによって動作状態にされ、外部端子Din
から供給された書込み信号に従った相補書込み信号を内
部降圧電圧VCLに対応したレベルにレベル変換して上
記共通相補データ線CD、CDに伝えることにより、選
択されたメモリセルへの書込みが行われる。読み出し動
作モードなら、上記タイミング信号φrwによってデー
タ入カバソファDIRの出力はハイインピーダンス状態
にされる。
ァDIBの出力端子が結合される。書込み動作モードな
らば、データ入カバソファDTBは、そのタイミング信
号φr1.lによって動作状態にされ、外部端子Din
から供給された書込み信号に従った相補書込み信号を内
部降圧電圧VCLに対応したレベルにレベル変換して上
記共通相補データ線CD、CDに伝えることにより、選
択されたメモリセルへの書込みが行われる。読み出し動
作モードなら、上記タイミング信号φrwによってデー
タ入カバソファDIRの出力はハイインピーダンス状態
にされる。
上述した各種タイミング信号は、次のタイミング発生回
路TGにより形成される。タイミング発生回路TGは、
上記代表として示された主要なタイミング信号等を形成
する。すなわち、このタイミング発生回路TGは、外部
端子から供給されたアドレスストローブ信号RAS及び
CASと、ライトイネーブル信号WEを受けて、上記一
連の各種タイミングパルスを形成する。
路TGにより形成される。タイミング発生回路TGは、
上記代表として示された主要なタイミング信号等を形成
する。すなわち、このタイミング発生回路TGは、外部
端子から供給されたアドレスストローブ信号RAS及び
CASと、ライトイネーブル信号WEを受けて、上記一
連の各種タイミングパルスを形成する。
回路記号REFCで示されているのは、自動リフレッシ
ュ回路であり、リフレッシュアドレスカウンタ等を含ん
でいる。この自動リフレッシュ回路REFCは、特に制
限されないが、アドレストスロープ信号RASとCAS
を受ける論理回路により、ロウアドレスストローブ信号
RASがロウレベルにされる前にカラムアドレスストロ
ーブ信号CASがロウレベルにされたとき、それをリフ
レッシュモードとして判定し、上記ロウアドレスストロ
ーブ信号RASをクロックとするアドレスカウンタ回路
により形成されたりフレッシュアドレス信号aO゛〜a
m’ を送出させる。このリフレッシュアドレス信号a
Q’ 〜am’ は、マルチプレクサ機能を持つ上記ロ
ウアドレスハソフ7R−ADBを介してロウアドレスデ
コーダ回路R−DCR1及びR−DCR2に伝えられる
。このため、リフレッシュ制御回路REFCは、リフレ
ッシュモードのとき、上記アドレスバッファR−ADB
の切り換えを行う制御信号を発生させる(図示せず)。
ュ回路であり、リフレッシュアドレスカウンタ等を含ん
でいる。この自動リフレッシュ回路REFCは、特に制
限されないが、アドレストスロープ信号RASとCAS
を受ける論理回路により、ロウアドレスストローブ信号
RASがロウレベルにされる前にカラムアドレスストロ
ーブ信号CASがロウレベルにされたとき、それをリフ
レッシュモードとして判定し、上記ロウアドレスストロ
ーブ信号RASをクロックとするアドレスカウンタ回路
により形成されたりフレッシュアドレス信号aO゛〜a
m’ を送出させる。このリフレッシュアドレス信号a
Q’ 〜am’ は、マルチプレクサ機能を持つ上記ロ
ウアドレスハソフ7R−ADBを介してロウアドレスデ
コーダ回路R−DCR1及びR−DCR2に伝えられる
。このため、リフレッシュ制御回路REFCは、リフレ
ッシュモードのとき、上記アドレスバッファR−ADB
の切り換えを行う制御信号を発生させる(図示せず)。
これによって、リフレッシュアドレス信号aO’ 〜a
m’ に対応された一本のワード線選択によるリフレッ
シュ動作が実行される(ζλ5ヒフオワーRASリフレ
ッシュ)。
m’ に対応された一本のワード線選択によるリフレッ
シュ動作が実行される(ζλ5ヒフオワーRASリフレ
ッシュ)。
この実施例では、前記のようにバーンインテストのとき
に、ワード線の多重選択を行うようにするため、第1の
Xアドレスデコーダ回路を構成するノアゲート回路G1
〜G4の出力に同様なノアゲート回路05〜G8 (G
6.G7の回路記号は省略されている)が設けられ、そ
のゲート制御端子に前記パーンインテスト信号biが供
給される。
に、ワード線の多重選択を行うようにするため、第1の
Xアドレスデコーダ回路を構成するノアゲート回路G1
〜G4の出力に同様なノアゲート回路05〜G8 (G
6.G7の回路記号は省略されている)が設けられ、そ
のゲート制御端子に前記パーンインテスト信号biが供
給される。
通常の動作モードのときに、第3図に示すように、ワー
ド線の選択動作において、まずプリチャージ信号wph
がハイレベルにされてワード線ドライバの入力にはVC
Hに対応した電圧がプリチャージされる。このようなプ
リチャージ動作に対応して、全ワード線はロウレベルの
非選択状態にされいてる。下位ビットのアドレス信号A
OとA1に対応したワード線選択信号xo、xiを第1
のXアドレスデコーダ回路が解読して、1つのワード線
選択タイミング信号φXOをロウレベルの選択状態にす
る。
ド線の選択動作において、まずプリチャージ信号wph
がハイレベルにされてワード線ドライバの入力にはVC
Hに対応した電圧がプリチャージされる。このようなプ
リチャージ動作に対応して、全ワード線はロウレベルの
非選択状態にされいてる。下位ビットのアドレス信号A
OとA1に対応したワード線選択信号xo、xiを第1
のXアドレスデコーダ回路が解読して、1つのワード線
選択タイミング信号φXOをロウレベルの選択状態にす
る。
したがって、第2のXアドレスデコーダ回路を構成する
単位回路UXDCRが選択信号を形成しているのでMO
3FETQ20〜Q23がオン状態になっており、ワー
ド線ドライバUWDO〜UWD3のうち1つのワード線
選択タイミング信号φXOに対応したものがロウレベル
に引き抜かれる。
単位回路UXDCRが選択信号を形成しているのでMO
3FETQ20〜Q23がオン状態になっており、ワー
ド線ドライバUWDO〜UWD3のうち1つのワード線
選択タイミング信号φXOに対応したものがロウレベル
に引き抜かれる。
これにより、各ワード線ドライバUWD O〜UWD3
のうちワード線ドライバUWDOのPチャンネルMO3
FETQ26がオン状態となってワード線WOを電圧V
CHに対応したハイレベルの選択状態にする。このよう
にして、1本のワード線WOが選択され、残りのワード
線WO〜W3等は非選択状態にされる。
のうちワード線ドライバUWDOのPチャンネルMO3
FETQ26がオン状態となってワード線WOを電圧V
CHに対応したハイレベルの選択状態にする。このよう
にして、1本のワード線WOが選択され、残りのワード
線WO〜W3等は非選択状態にされる。
これに対してバーンインテストのときには、第4図に示
すように、ワード線の選択動作において、まずプリチャ
ージ信号wphがハイレベルにされてワード線ドライバ
の入力にはVCHに対応した電圧がプリチャージされる
。このようなプリチャージ動作に対応して、全ワード線
はロウレベルの非選択状態にされいてる。そして、バー
ンインテスト信号biがハイレベル(論理“1”)にさ
れると、下位ビットのアドレス信号AOとA1に対応し
たワード線選択信号xO,xiには無関係にワード線選
択タイミング信号φXO〜φx3がロウレベルの選択状
態にされる。
すように、ワード線の選択動作において、まずプリチャ
ージ信号wphがハイレベルにされてワード線ドライバ
の入力にはVCHに対応した電圧がプリチャージされる
。このようなプリチャージ動作に対応して、全ワード線
はロウレベルの非選択状態にされいてる。そして、バー
ンインテスト信号biがハイレベル(論理“1”)にさ
れると、下位ビットのアドレス信号AOとA1に対応し
たワード線選択信号xO,xiには無関係にワード線選
択タイミング信号φXO〜φx3がロウレベルの選択状
態にされる。
したがって、第2のXアドレスデコーダ回路を構成する
単位回路UXDCRが選択信号を形成していてMO3F
ETQ20〜Q23がオン状態になっているで、ワード
線ドライバUWD 0−UWD3のハイレベルにプリチ
ャージされた入力信号はロウレベルにディスチャージさ
れる。これにより、各ワード線ドライバUWDO−IJ
WD3のPチャンネルMO3FETQ26等がオン状態
となってワード線WO〜W3を電圧VCHに対応したハ
イレベルの選択状態にする。第1図において、信号TB
IHによりパワースイッチMOS F ETQがオン状
態になって電圧VCHには外部電源電圧VCCが供給さ
れるので、その電位はVCC−VTRとなり上記のよう
に4本ものワード線を同時に選択状態にすることができ
る。
単位回路UXDCRが選択信号を形成していてMO3F
ETQ20〜Q23がオン状態になっているで、ワード
線ドライバUWD 0−UWD3のハイレベルにプリチ
ャージされた入力信号はロウレベルにディスチャージさ
れる。これにより、各ワード線ドライバUWDO−IJ
WD3のPチャンネルMO3FETQ26等がオン状態
となってワード線WO〜W3を電圧VCHに対応したハ
イレベルの選択状態にする。第1図において、信号TB
IHによりパワースイッチMOS F ETQがオン状
態になって電圧VCHには外部電源電圧VCCが供給さ
れるので、その電位はVCC−VTRとなり上記のよう
に4本ものワード線を同時に選択状態にすることができ
る。
上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 <1) 外部から供給される制御信号を受けて特定の
動作モードを判定する判定回路を設けて、その出力信号
に基づいて特定の動作モードのときワード線の多重選択
を行わせるともとに、内部回路の動作電圧を降圧回路に
より形成する場合にはそのとき上記ワード線の選択動作
を外部端子から供給される動作電圧に行うようにするこ
とにより実質的なワード線の多重選択を行われる。この
構成においては、ワード線の多重選択によりバーンイン
時におけるストレスデユーティを高くできるから時間短
縮化が可能になるという効果が得られる。ちなみに、前
記実施例のように約16Mビットもの大記憶容量を持つ
グイナミソク型RAMに対して、バーンインテストのと
き4本ずつのワード線を多重選択させれば、約1Mビッ
トのグイナミソク型RAMにおけるバーンインテストの
約2倍まで時間短縮できる。
る。すなわち、 <1) 外部から供給される制御信号を受けて特定の
動作モードを判定する判定回路を設けて、その出力信号
に基づいて特定の動作モードのときワード線の多重選択
を行わせるともとに、内部回路の動作電圧を降圧回路に
より形成する場合にはそのとき上記ワード線の選択動作
を外部端子から供給される動作電圧に行うようにするこ
とにより実質的なワード線の多重選択を行われる。この
構成においては、ワード線の多重選択によりバーンイン
時におけるストレスデユーティを高くできるから時間短
縮化が可能になるという効果が得られる。ちなみに、前
記実施例のように約16Mビットもの大記憶容量を持つ
グイナミソク型RAMに対して、バーンインテストのと
き4本ずつのワード線を多重選択させれば、約1Mビッ
トのグイナミソク型RAMにおけるバーンインテストの
約2倍まで時間短縮できる。
(2)バーンインテストの指示をワード線の多重選択に
より実質的に無効にされるアドレス端子を利用して3値
入力を行うことにより外部端子数を増加させることなく
、バーンインテスト等のような特定の動作モードを指示
することができるという効果が得られる。
より実質的に無効にされるアドレス端子を利用して3値
入力を行うことにより外部端子数を増加させることなく
、バーンインテスト等のような特定の動作モードを指示
することができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、バーンインテ
ストのような特定モードを指示するだめの制御信号は、
それ専用の外部端子を用いるもの、あるいはバーンイン
テストのときに不用にされる他の端子を前記のように多
重化して用いるものであってもよい。ダイナミック型R
AMの内部回路は、降圧電圧を用いるもの他、外部端子
から供給される電圧を動作電圧として用いるものであっ
てもよい。この場合、電源電圧は約5Vのような比較的
高い電圧の他、約3V程度の低い電圧とするものであっ
てもよい。このように内部回路を外部の電源電圧により
動作させる場合には、それを昇圧してワード線等の選択
信号を形成するものである。また、第2図の実施例にお
いて、第1のXアドレスデコーダを構成するノアゲート
回路01〜G4を3人力のゲートを用い、その1つにバ
ーンイン信号biを入力するものであってもよい。また
、バーンインテストのときには第2のXアドレスデコー
ダ回路を構成する単位回路2又は4個等のように複数が
選択信号を形成するようにしてもよい。この場合、2つ
の単位回路が同時に選択信号を出力すると、8本のワー
ド線を同時選択状態にすることができるし、4つの単位
回路が同時に選択信号を出力すると16本のワード線を
同時選択状態にすることができる。
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、バーンインテ
ストのような特定モードを指示するだめの制御信号は、
それ専用の外部端子を用いるもの、あるいはバーンイン
テストのときに不用にされる他の端子を前記のように多
重化して用いるものであってもよい。ダイナミック型R
AMの内部回路は、降圧電圧を用いるもの他、外部端子
から供給される電圧を動作電圧として用いるものであっ
てもよい。この場合、電源電圧は約5Vのような比較的
高い電圧の他、約3V程度の低い電圧とするものであっ
てもよい。このように内部回路を外部の電源電圧により
動作させる場合には、それを昇圧してワード線等の選択
信号を形成するものである。また、第2図の実施例にお
いて、第1のXアドレスデコーダを構成するノアゲート
回路01〜G4を3人力のゲートを用い、その1つにバ
ーンイン信号biを入力するものであってもよい。また
、バーンインテストのときには第2のXアドレスデコー
ダ回路を構成する単位回路2又は4個等のように複数が
選択信号を形成するようにしてもよい。この場合、2つ
の単位回路が同時に選択信号を出力すると、8本のワー
ド線を同時選択状態にすることができるし、4つの単位
回路が同時に選択信号を出力すると16本のワード線を
同時選択状態にすることができる。
このように、ワード線を多重選択させるための構成は、
種々の実施形態を採ることができるものである。
種々の実施形態を採ることができるものである。
メモリセルの読み出し基準電圧は、前記のようにハーフ
プリチャージ電圧を用いるものの他、ダミーセルによっ
て基準電圧を形成するものとしてもよい。アドレス信号
は、ロウ系とカラム系のそれぞれ独立した端子から供給
するものであってもよい。このようにダイナミック型R
AMを構成する各回路の具体的構成は種々の実施形態を
採ることができる。
プリチャージ電圧を用いるものの他、ダミーセルによっ
て基準電圧を形成するものとしてもよい。アドレス信号
は、ロウ系とカラム系のそれぞれ独立した端子から供給
するものであってもよい。このようにダイナミック型R
AMを構成する各回路の具体的構成は種々の実施形態を
採ることができる。
また、上記のようなダイナミック型RAMの他、スタテ
ィック型RAM−PEFROMあるいはEEPROM等
のような不揮発性メモリ、マスクROM等の半導体記憶
装置においても、同様な初期不良を摘出されるためのバ
ーンインテストが行われるから、これらの半導体記憶装
置に対しても上記同様な機能を付加するものであっても
よい。
ィック型RAM−PEFROMあるいはEEPROM等
のような不揮発性メモリ、マスクROM等の半導体記憶
装置においても、同様な初期不良を摘出されるためのバ
ーンインテストが行われるから、これらの半導体記憶装
置に対しても上記同様な機能を付加するものであっても
よい。
この発明は、半導体記憶装置に広く利用できるものであ
る。
る。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、外部から供給される制御信号を受けて特定
の動作モードを判定する判定回路を設けて、その出力信
号に基づいて特定の動作モードのときワード線の多重選
択を行わせるともとに、内部回路の動作電圧を降圧回路
により形成する場合にはそのとき上記ワード線の選択動
作を外部端子から供給される動作電圧に行うようにする
ことにより実質的なワード線の多重選択を行われる。こ
の構成においては、ワード線の多重選択によりバーンイ
ン時におけるストレスデユーティを高くできるから時間
短縮化が可能になる
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、外部から供給される制御信号を受けて特定
の動作モードを判定する判定回路を設けて、その出力信
号に基づいて特定の動作モードのときワード線の多重選
択を行わせるともとに、内部回路の動作電圧を降圧回路
により形成する場合にはそのとき上記ワード線の選択動
作を外部端子から供給される動作電圧に行うようにする
ことにより実質的なワード線の多重選択を行われる。こ
の構成においては、ワード線の多重選択によりバーンイ
ン時におけるストレスデユーティを高くできるから時間
短縮化が可能になる
第1図は、この発明が通用されたダイナミック型RAM
の一実施例を示す要部ブロック図、第2図は、そのメモ
リアレイと周辺回路の一実施例を示す具体的回路図、 第3図は、この発明に係るダイナミック型RAMにおけ
る通常動作モードでのワード線選択動作の一例を説明す
るためのタイミング図、第4図は、この発明に係るダイ
ナミック型RAMにおけるバーンインテストのときのワ
ード線選択動作の一例を説明するためのタイミング図で
ある。 MARY・・メモリアレイ、WD・・ワード線ドライバ
、XDCR・・Xアドレスデコーダ回路、PC・・プリ
チャージ回路、USA・・センスアンプ単位回路、SA
・・センスアンプ、MA・・メインアンプ、C−5W・
・カラムスイッチ、RlC−ADB・ ・アドレスバッ
ファ、R−DCR・・ロウアドレスデコーダ、UXDC
R・・アドレスデコーダ単位回路、C−DCR・・カラ
ムアドレスデコーダ、TO・・タイミング発注回路、R
EFC・・自動リフレッシュ回路、DOB・・データ出
カバソファ、DIB・・データ入カバソファ、VBG・
・基板バイアス発生回路、01〜G8・・ゲート回路、
UWDO−UWD3・・ワード線ドライバ単位回路。
の一実施例を示す要部ブロック図、第2図は、そのメモ
リアレイと周辺回路の一実施例を示す具体的回路図、 第3図は、この発明に係るダイナミック型RAMにおけ
る通常動作モードでのワード線選択動作の一例を説明す
るためのタイミング図、第4図は、この発明に係るダイ
ナミック型RAMにおけるバーンインテストのときのワ
ード線選択動作の一例を説明するためのタイミング図で
ある。 MARY・・メモリアレイ、WD・・ワード線ドライバ
、XDCR・・Xアドレスデコーダ回路、PC・・プリ
チャージ回路、USA・・センスアンプ単位回路、SA
・・センスアンプ、MA・・メインアンプ、C−5W・
・カラムスイッチ、RlC−ADB・ ・アドレスバッ
ファ、R−DCR・・ロウアドレスデコーダ、UXDC
R・・アドレスデコーダ単位回路、C−DCR・・カラ
ムアドレスデコーダ、TO・・タイミング発注回路、R
EFC・・自動リフレッシュ回路、DOB・・データ出
カバソファ、DIB・・データ入カバソファ、VBG・
・基板バイアス発生回路、01〜G8・・ゲート回路、
UWDO−UWD3・・ワード線ドライバ単位回路。
Claims (1)
- 【特許請求の範囲】 1、外部から供給される制御信号を受けて特定の動作モ
ードを判定する判定回路と、この判定回路の出力信号に
基づいて特定の動作モードのときワード線の多重選択を
行うワード線選択回路とを含むことを特徴とする半導体
記憶装置。 2、外部端子から供給される動作電圧を受けて内部回路
の動作電圧を形成する降圧回路と、外部から供給される
制御信号を受けて特定の動作モードを判定する判定回路
と、この判定回路の出力信号に基づいて特定の動作モー
ドのときワード線の多重選択を行うワード線選択回路と
、上記特定の動作モードのとき上記ワード線の選択動作
電圧を外部端子から供給される動作電圧に切り換える電
圧切り換え回路とを含むことを特徴とする半導体記憶装
置。 3、上記判定回路は、ワード線の多重選択動作により実
質的に無効にされるアドレス信号に対応した外部端子か
ら通常のハイレベルより高いレベルが供給されたか否か
を検出して上記特定の動作モードの判定を行うものであ
ることを特徴とする特許請求の範囲第1又は第2項記載
の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2290349A JPH04163785A (ja) | 1990-10-26 | 1990-10-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2290349A JPH04163785A (ja) | 1990-10-26 | 1990-10-26 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04163785A true JPH04163785A (ja) | 1992-06-09 |
Family
ID=17754899
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2290349A Pending JPH04163785A (ja) | 1990-10-26 | 1990-10-26 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04163785A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100454251B1 (ko) * | 2002-03-11 | 2004-10-26 | 주식회사 하이닉스반도체 | 메모리 테스트 시간을 줄인 반도체 메모리 장치 |
US6967880B2 (en) | 2001-12-21 | 2005-11-22 | Hynix Semiconductor Inc. | Semiconductor memory test device |
-
1990
- 1990-10-26 JP JP2290349A patent/JPH04163785A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6967880B2 (en) | 2001-12-21 | 2005-11-22 | Hynix Semiconductor Inc. | Semiconductor memory test device |
KR100454251B1 (ko) * | 2002-03-11 | 2004-10-26 | 주식회사 하이닉스반도체 | 메모리 테스트 시간을 줄인 반도체 메모리 장치 |
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