JPH04163785A

JPH04163785A - 半導体記憶装置

Info

Publication number: JPH04163785A
Application number: JP2290349A
Authority: JP
Inventors: Atsushi Kumada; 淳熊田; Kazuhiko Kajitani; 一彦梶谷
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-10-26
Filing date: 1990-10-26
Publication date: 1992-06-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、半導体記憶装置に関し、例えば降圧回路に
より内部の動作電圧を形成するような大記憶容量を持つ
ダイナミック型ＲＡＭ　（ランダム・アクセス・メモリ
）に利用して有効な技術に関するものである。

〔従来の技術〕

ダイナミック型ＲＡＭの開発は、約１６Ｍビットや約６
４Ｍビットのように記憶容量を益々増大させてきている
。このようなダイナミック型ＲＡＭの例としては、例え
ば日経マグロウヒル社昭和６３年３月１日発行「日経マ
イクロデバイス１誌の頁６７〜頁８１がある。

〔発明が解決しようとする課題〕

上記のように大記憶容量化を図ったダイナミック型ＲＡ
Ｍでは、初期不良モードを摘出するためのバーンインテ
スト（高温ランニング試験）において、従来のように通
常使用時と同じくメモリ動作を行わせると、約１Ｍビッ
トの場合と同程度のスクリーニング効果を得るためには
８倍もの時間を費やしてしまうことになる。

この発明の目的は、バーンインテストの時間短縮化を実
現した半導体記憶装置を従供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、外部から供給される制御信号を受けて特定の
動作モードを判定する判定回路を設けて、その出力信号
に基づいて特定の動作モードのときワード線の多重選択
を行わせる。また、内部回路の動作電圧を降圧回路によ
り形成する場合には、特定の動作モードのときワード線
の多重選択を行わせるとともに、そのとき上記ワード線
の選択動作を外部端子から供給される動作電圧に行うよ
うにする。

〔作　用〕

上記した手段によれば、ワード線の多重選択によりバー
ンイン時におけるストレスデユーティを高くできるから
時間短縮化が可能になる。また、内部降圧機能を持つメ
モリでは、ワード線の多重動作電圧を外部から供給され
る電圧に切り換えることにより、実質的なワード線の多
重選択が可能になる。

〔実施例〕

第１図には、この発明が適用されたダイナミック型ＲＡ
Ｍの一実施例の要部ブロック図が示されている。同図の
各回路ブロックは、公知の半導体集積回路の製造技術に
よって、ダイナミック型ＲＡＭを構成する図示しない他
の周辺回路とともに単結晶シリコンのような１個の半導
体基板上において形成される。

特に制限されないが、この実施例のダイナミック型ＲＡ
Ｍは、約１６Ｍピントのような大記憶容量を持つように
される。同図では、上記のような大記憶容量を持つメモ
リアレイのうちの一部のメモリブロックが代表として例
示的に示されている。

すなわち、メモリブロックは、センスアンプＳＡを中心
にして左右にメモリアレイＭＡＲＹが配置される。これ
らメモリアレイＭＡＲＹの下側には、ワード線ドライバ
ＷＤが設けられる。ワード線ドライバＷＤは、同図にお
いて縦方向に延長して配置されるワード線の選択／非選
択の駆動を行うものである。

ＸアドレスデコーダＸＤＣＲは、図示しないロウ（Ｘ）
系のアドレスバッファから供給されたアドレス信号を解
読して、そのデコード信号を形成する。特に制限されな
いが、この実施例のワード線選択回路は、上記のような
ＸアドレスデコーダＸＤＣＲを第２のデコーダとし、図
示しない下位２ビツトのアドレス信号を受ける第１のデ
コーダ回路と、それらのデコード出力によりワード線の
選択／非選択信号を形成するワード線ドライバＷＤから
構成される。

ワード線ドライバＷＤは、上記第１ののデコーダ回路の
デコード出力ｘｏ、ｘｉと、第２のデコーダとしてのＸ
アドレスデコーダＸＤＣＲ及び昇圧電圧ＶＣＨ、バーン
イン制御信号ｂｉ、ワード線選択タイミング信号ｗｐｈ
とを受けて、通常の動作モードではセンスアンプＳＡに
対して１つのワード線を選択状態にし、バーンインテス
トのときにはその時間短縮化を図るためにセンスアンプ
ＳＡに対して複数のワード線を選択状態（多重選択状態
）にする。

この実施例では、特に制限されないが、ダイナミック型
ＲＡＭの内部回路は、低消費電力化と動作の高速化のた
めに外部端子から供給される動作電圧ＶＣＣに対して、
降圧された電圧ＶＣＬを用いる。すなわち、降圧回路は
上記外部から供給される約５ｖのような電源電圧を受け
て、約３Ｖ程度の低い内部電圧ＶＣＬを形成して、上記
アドレスデコーダやセンスアンプＳＡ等の動作に必用な
電圧を形成する。

このような内部降圧電圧を用いることより、同じ消費電
流のもとでは動作電圧が低くなる分だけ低消費電力化が
可能になる。また、同じ負荷抵抗なら上記動作電圧が低
くなる分だけ流れる電流が小さくなり消費電力化が可能
になる。そして、内部の信号振幅は、上記内部降圧電圧
に対応して小さくなるから同じ駆動電流なら立ち上がり
／立ち下がり時間を短くできることによって高速化が可
能になる。

この実施例では、アドレス選択用ＭＯＳ　Ｆ　ＥＴを介
して情報記憶用キャパシタへのフルライトを行うように
するため、ワード線の選択レベルを上記内部降圧電圧Ｖ
ＣＬに対してアドレス選択用ＭＯ３ＦＥＴのしきい値電
圧骨だけ昇圧した電圧を用いる。昇圧回路は、キャパシ
タを用いたチャージポンプ回路から構成され、上記内部
降圧電圧■ＣＬに対応したタイミングパルスをチャージ
ポンプ回路に供給して、内部降圧電圧ＶＣＬに対して昇
圧された電圧を発生させる。この実施例のように内部降
圧電圧を昇圧させる場合には、昇圧電圧が外部端子から
供給される電源電圧ＶＣＣの変動に依存しなくなり電圧
安定化が可能になる。これにより、動作電圧マージンを
拡大させることができるものとなる。

この実施例では、バーンインテストのモードを識別する
めだにアドレス端子ＡＯを用いる。すなわち、バーイン
テストのときには上記第１のアドレスデコーダ回路の機
能を無効にし、ワード線の多重選択を行わせる。このた
め、上記第１のアドレスデコーダ回路に対応したアドレ
ス信号ＡＯとＡ１は実質的に無効にされる。このことを
利用し、この実施例では、アドレス端子ＡＯに３値入カ
ー能を付加する。アドレス端子ＡＯは、図示しないアド
レスバッファの入力端子の他に、判定回路の入力端子に
も接続される。この判定回路は、通常のハイレベル（約
５Ｖ）に対して、それより高い、例えば約８Ｖ以上のよ
うな高電圧が供給されると、それに応答してバーンイン
テスト信号ＴＢＩを発生させる。

判定回路は、上記のように内部降圧電圧ＶＣＬにより動
作するので、バーンインテスト信号ＴＢＩは、それに対
応して約３Ｖ程度の比較的低い電圧の信号とされる。上
記バーンインテスト信号ＴＢＩはタイミング発生回路に
供給される。タイミング発生回路は、バーンインテスト
信号ＴＢＩが入力されると、それに応してワード線の多
重選択を指示する多重選択信号ｂｉを発生させる。

通常動作状態ではワード線ドライバＷＤは、上記昇圧回
路により形成された昇圧電圧ＶＣＨによりワード線の選
択状態にする。しかし、上記のよな多重選択を行う場合
には、昇圧回路の出力能力に対して負荷が重くなってし
まい、多重選択されるワード線のレベルが極端に小さく
なって実質的な選択状態といえなくなってしまう。そこ
で、上記ワード線ドライバＷＤの動作電圧を外部電源電
圧ＶＣＣに切り換えるために、上記バーンインテスト信
号ＴＢＩが用いられる。この場合、上記判定回路は、上
記のように内部降圧電圧ＶＣＬで動作するものであるの
で、上記バーンインテスト信号ＴＢＩもそれに応じて約
３Ｖ程度の低い電圧にされる。そこで、判定回路により
形成されたバーンインテスト信号ＴＢＩは、レベル変換
回路により外部電源電圧■ＣＣに対応したレベルに変換
される。このようにしてレベル変換された高レベル信号
ＴＢＩＨは、パワースイッチＭＯ３ＦＥＴＱのゲートに
供給される。このパワースイッチＭＯＳＦＥＴＱは、上
記高レベル信号ＴＢＩＨに応答してオン状態となり、外
部電源電圧ＶＣＣをワード線ドライバＤＷの動作電圧と
して伝える。なお、この実施例ではパワースイッチＭＯ
３ＦＥＴＱをＮチャンネルＭＯ３ＦＥＴにより構成して
いるので、実際にワード線ドライバＷＤに供給される動
作電圧は、後述するようにＶＣＣ−ＶＴＲのようにＭＯ
３ＦＥＴＱのしきい値電圧ＶＴＨだけレベルが低下した
電圧となる。

タイミング発生回路は、ワード線ドライバＷＤに供給す
るプリチャージ信号ｗｐを形成する。このプリチャージ
信号ｗｐも上記のように内部降圧電圧ＶＣＬにより形成
される。それ故、このプリチャージ信号ｗｐは、レベル
変換回路により上記昇圧電圧ＶＣＨ又はバーンインテス
ト時には外部電源電圧ＶＣＣに従った高いレベルのプリ
チャージ信号ｗｐｈに変換されて、上記ワード線ドライ
バＷＤに供給される。

第２図には、上記メモリアレイＭＡＲＹとその周辺回路
の一実施例の具体的回路図が示されている。同図におい
て、チャンネル部分（バックゲート）に矢印が付加され
たＭＯＳ　Ｆ　ＥＴはＰチャンネル型である。

集積回路の構造は、大まかに説明すると次のようになる
。単結晶Ｐ型シリコンからなり、かつＮ型ウェル領域が
形成された半導体基板の表面部分のうち、活性領域とさ
れた表面部分以外、言い換えると半導体配￥ＶＡ　９Ｍ
域、キャパシタ形成領域、及びＮチャンネル及びＰチャ
ンネルＭＯＳＦＥＴのソース、ドレイン及びチャンネル
形成領域（ゲート形成領域）とされた表面部分以外には
、公知の選択酸化法によって形成された比較的厚い厚さ
のフィールド絶縁膜が形成されている。キャパシタ形成
領域は、特に制限されないが、キャパシタ形成領域上に
は、比較的薄い厚さの絶縁膜（酸化膜）を介して１層目
ポリシリコン層が形成されている。１層目ポリシリコン
層は、フィールド絶縁膜上まで延長されている。１層目
ポリシリコン層の表面には、それ自体の熱酸化によって
形成された薄い酸化膜が形成されている。キャパシタ形
成領域における半導体基板表面には、イオン打ち込み法
によるＮ型領域が形成されること、又は所定の電圧が供
給されることによってチャンネルが形成される。これに
よって、１層目ポリシリコン層、薄い絶縁膜及びチャン
ネル領域からなるキャパシタが形成される。フィールド
酸化膜上のＩＮ目ポリシリコン層は、１種の配線とみな
される。

チャンネル形成領域上には、薄いゲート酸化膜を介して
ゲート電極とするための２層目ポリシリコン層が形成さ
れている。この２層目ポリシリコン層は、フィールド絶
縁膜上及び１層目ポリシリコン層上に延長される。特に
制限されないが、後で説明するメモリアレイにおけるワ
ード線及びダミーワード線は、２層目ポリシリコン層か
ら構成される。

フィールド絶縁膜、１層目及び２層目ポリシリコン層に
よって覆われていない活性領域表面には、それらを不純
物導入マスクとして使用する公知の不純物導入技術によ
ってソース、ドレイン及び半導体配線領域が形成されて
る。１層目及び２層目ポリシリコン層上を含む半導体基
板表面に比較的厚い厚さの層間絶縁膜が形成され、この
眉間絶縁膜上には、アルミニュウムからなるような導体
層が形成されている。導体層は、その下の絶縁膜に設け
られたコンタクト孔を介してポリシリコン層、半導体領
域に電気的に結合される。後で説明するメモリアレイに
おける相補データ線は、特に制限されないが、この眉間
絶縁股上に延長された導体層から構成される。眉間絶縁
股上及び導体層上を含む半導体基板表面は、窒化シリコ
ン膜とフォスフオシリケードガラス膜とからなるような
ファイナルパッシベーション膜によって覆われている。

例示的に示されたメモリアレイＭＡＲＹは、特に制限さ
れないが、２交点（折り返しビット線）方式とされる。

同図には、その一対の行が代表として例示的に示されて
いる。一対の平行に配置された相補データ線（ビット線
又はデイジット線）ＤＯ，Ｄｏに、アドレス選択用ＭＯ
ＳＦＥＴＱｍと情報記憶用キャパシタＣｓとで構成され
た複数のメモリセルのそれぞれの入出力ノードが同図に
示すように所定の規則性をもって配分されて結合されて
いる。

プリチャージ回路ＰＣは、代表として示されたＭＯＳ　
Ｆ　ＥＴＱ　５のように、相補データ線ＤＯ。

′５０間に設けられたスイッチＭＯ３ＦＥＴにより構成
される。ＭＯ３ＦＥＴＱ５は、そのゲートにチップ非選
択状態に発生されるプリチャージ信号φｐｃが供給され
ることによって、チップ非選択状態のとき又はメモリセ
ルが選択状態にされる前にオン状態にされる。これによ
り、前の動作サイクルにおいて、後述するセンスアンプ
ＳＡの増幅動作による相補データ線ＤＯ，ＤＯのハイレ
ベルとロウレベルを短絡して、相補データ線ＤＯ，ＤＯ
を約ＶＣＬ／２　　（ＨＶＣ）のプリチャージ電圧とす
る。特に制限されないが、チップが比較的長い時間非選
択状態に置かれる場合、上記プリチャージレベルは、リ
ーク電流等によって低下する。そこで、この実施例では
、スイッチＭＯ３ＦＥＴＱ４５及びＱ４６を設けて、ハ
ーフプリチャージ電圧ＨＶＣを供給するようにする。こ
のハーフプリチャージ電圧ＨＶＣを形成する電圧発生回
路は、その具体的回路は図示しないが、上記リーク電流
等を補うよう比較的小さな電流供給能力しか持たないよ
うにされる。これによって、消費電力が増大するのを抑
えている。

ＲＡＭのチップ非選択状態等により上記プリチャージＭ
Ｏ３ＦＥＴＱ５等がオン状態にされる前に、上記センス
アンプＳＡは非動作状態にされる。

このとき、上記相補データｖＡＤＯ，Ｄｏはハイインピ
ーダンス状態でハイレベルとロウレベルを保持するもの
となっている。また、ＲＡＭが動作状態にされると、セ
ンスアンプＳＡが動作状態にされる前に上記プリチャー
ジＭＯ３ＦＥＴＱ５、Ｑ４５及びＱ４６等はオフ状態に
される。これにより、相補データｉＤＯ，Ｄｏは、ハイ
インピーダンス状態で上記ハーフプリチャージ電圧ルＨ
ＶＣを保持するものである。

このようなハーフプリチャージ方式にあっては、相補デ
ータ線Ｄｏ、ＤＯのハイレベルとロウレベルを単に短絡
して形成するものであるので、低消費電力化が図られる
。また、センスアンプＳＡの増幅動作におてい、上記プ
リチャージレベルを中心として相補データ線Ｄｏ、Ｄｏ
がハイレベルとロウレベルのようにコモンモードで変化
するので、容量カンプリングにより発生するノイズレベ
ルを低減できるものとなる。

センスアンプＳＡは、その単位回路ＵＳＡが例示的に示
されており、ＰチャンネルＭＯ３ＦＥＴＱ７．Ｑ９と、
ＮチャンネルＭＯ３ＦＥＴＱ６゜Ｑ８とからなるＣＭＯ
Ｓラッチ回路で構成され、その一対の入出力ノードが上
記相補データＩＤＯ。

ＤＯに結合されている。また、上記ラッチ回路には、特
に制限されないが、並列形態のＰチャンネルＭＯ３ＦＥ
ＴＱＩ　２．Ｑｌ　３を通して電源電圧ＶＣＬが供給さ
れ、並列形態のＮチャンネルＭＯ３ＦＥＴＱＩ　Ｏ，Ｑ
ｌ　１を通して回路の接地電圧Ｖｓｓが供給される。こ
れらのパワースイッチＭＯ３ＦＥＴＱＩ　Ｏ，Ｑｌ　１
及びＭＯ３ＦＥＴＱＩ　２゜Ｑ１３は、同じメモリアレ
イ内の他の同様な行に設けられたラッチ回路（単位回路
）に対して共通に用いられる。言い換えるならば、同じ
メモリアレイ内のランチ回路におけるＰチャンネルＭＯ
３ＦＥＴとＮチャンネルＭＯＳ　Ｆ　ＥＴとはそれぞれ
そのソースＰＳ及びＳＮが共通接続される。

上記ＭＯ３ＦＥＴＱＩＯ，Ｑ１２のゲートには、動作サ
イクルではセンスアンプＳＡを活性化させる相補タイミ
ングパルスφｐａｌ　、　　φｐａｌが印加され、ＭＯ
３ＦＥＴＱＩ　１．Ｑｌ　３のゲートには、上記タイミ
ングパルスφｐａｌ　、　　＄ｐａｌより遅れた、相補
タイミングパルスφｐａ２　＋　　φｐａ２が印加され
る。このようにすることによって、センスアンプＳＡの
動作は２段階に分けられる。タイミングパルスφｐａＬ
　＃　Ｉ）ａｌが発生されたとき、すなわち第１段階に
おいては、比較的小さいコンダクタンスを持つＭＯ３Ｆ
ＥＴＱＩＯ及びＱ１２による電流制限作用によってメモ
リセルからの一対のデータ線間に与えられた微小読み出
し電圧は、不所望なレベル変動を受けることなく増幅さ
れる。上記センスアンプＳＡでの増幅動作によって相補
データ線電位の差が大きくされた後、タイミングパルス
ψｐａ２．φｐａ２が発生されると、すなわち第２段階
に入ると、比較的大きなコンダクタンスを持つＭＯ３Ｆ
ＥＴＱＩ　１．Ｑｌ　３がオン状態にされる。

センスアンプＳＡの増幅動作は、ＭＯ３ＦＥＴＱ１１、
Ｑ１３がオン状態にされることによって速くされる。こ
のように２段階に分けて、センスアンプＳＡの増幅動作
を行わせることによって、相補データ線の不所望なレベ
ル変化を防止しつつデータの高速読み出しを行うことが
できる。

Ｘ（ロウ）アドレスデコーダは、特に制限されないが、
第１のアドレスデコーダ回路と第２の□アドレスデコー
ダ回路のように２分割されて構成される。同図には、第
２のアドレスデコーダ回路を構成する１回路分（単位回
路）ＵＸＤＣＲと、第１のアドレスデコーダ回路を構成
するノア（Ｎ。

Ｒ）ゲート回路０１〜Ｇ４が示されている。なお、ゲー
ト回路Ｇ２と０３は回路記号が省略されている。上記単
位回路ＵＸＤＣＲは、ワード！４本分のデコード信号を
形成する。

第１のＸデコーダ回路を構成する４個のゲート回路０１
〜Ｇ４には、下位２ビツトのアドレス信号に対応したワ
ード線選択信号ｘＯ，ｘｌの組み合わせにより４通りの
ワード線選択タイミング信号φｘＯないしφχ３を形成
する。これらのワード線選択タイミング信号φＸＯ〜φ
Ｘ３は、伝送ゲート上記ＭＯ３ＦＥＴＱ２０〜Ｑ２３を
介して単位のワード線ドライバＵＷＤＯ〜ＵＷＤ３に入
力される。

ワード線ドライバＷＤは、単位回路Ｕ’ＷＤＯが代表と
して例示的に示されているように、ＰチャンネルＭＯ８
ＦＥＴＱ２６とＮチャンネルＭｏ５ＦＥＴＱ２７からな
るＣＭＯＳ駆動回路と、その入力と動作電圧端子ＶＣＨ
との間に設けられたＰチャンネルＭＯ３ＦＥＴＱ２４．
、Ｑ２５から構成される。ＰチャンネルＭＯ３ＦＥＴＱ
２４のゲートには前記のようなレベル変換回路によりレ
ベル変換されたプリチャージ信号ｗｐｈが供給される。

ＰチャンネルＭＯ３ＦＥＴＱ２５のゲートにはワード線
ＷＯの駆動出力が供給される。すなわち、このＭＯＳＦ
ＥＴＱ２５は、内部降圧電圧ＶＣＬに従って形成された
ワード線選択タイミング信号φｘＯがハイレベルにされ
て、ワード線ＷＯを接地電位のような非選択レベルにす
るとき、そのロウレベルを受けてＣＭＯＳ回路の入力レ
ベルを高電圧ＶＣＨまでプルアップしてＰチャンネルＭ
Ｏ３ＦＥＴＱ２６を確実にオフ状態にする。これにより
、非選択のワード線に対応したＣＭＯＳ駆動回路を構成
するＰチャンネルＭＯ３ＦＥＴＱ２６とＱ２７との間で
直流電流が消費されるのを防ぐものである。

Ｘアドレスデコーダを上記のように２分割することによ
って、第２のＸアドレスデコーダ回路を構成する単位回
路ＵＸＤＣＲのピンチ（間隔）とワード線のピッチとを
合わせることができる。その結果、無駄な空間が半導体
基板上に生じなくすることができる。

特に制限されないが、上記ワード線には、その遠端側（
デコーダ側と反対側の端）には、スイッチＭＯ５ＦＥＴ
Ｑ３８〜Ｑ４１が設けられる。これらのＭＯＳＦＥＴＱ
３８〜Ｑ４１のゲートには、上記タイミング信号φｘＯ
〜φｘ３　　と逆相のタイミング信号ＷＣＯ−ＷＣ３が
供給される。これによって、非選択のワード線を回路の
接地電位に固定できるため、ワード線相互の容量結合に
よって非選択のワード線が、選択ワード線の立ち上がり
に応じて中間電位に持ち上がってしまうことが防止でき
る。

カラムスイッチＣ−５Ｗは、代表として示されているＮ
チャンネルＭｏ３ＦＥＴＱ４２．Ｑ４３のように、相補
データ線ＤＯ，ＤＯと共通相補データ線ＣＤ、ＣＤを選
択的に結合させる。これら（７）ＭＯＳＦＥＴＱ４２．
Ｑ４３のゲートには、後述するカラムデコーダＣ−ＤＣ
Ｒからの選択信号が供給される。

ロウ（Ｘ）アドレスバッファＲ−ＡＤＨは、外部端子か
ら供給されたロウアドレスストローブ信号ＲＡＳに基づ
いて後述するタイミング発生回路ＴＧにより形成された
タイミング信号（図示せず）により動作状態にされ、そ
の動作状態において上記ロウアドレスストローブ信号Ｒ
ＡＳに同期して外部端子から供給されたアドレス信号Ａ
Ｏ〜Ａｍを取り込み、それを保持するととに上記のよう
な降圧電圧ＶＣＬに対応してレベル変換した内部相補ア
ドレス信号ａＱｘａｍを形成して上記ロウアドレスデコ
ーダＲ−ＤＣＲ１及びＲ−ＤＣＲ２に伝える。ここで、
上記外部端子から供給されたアドレス信号ＡＯと同相の
内部アドレス信号と逆相の内部アドレス信号とを合わせ
て相補アドレス信号ａＱとするものである。（以下、同
じ）。

カラム（Ｙ）アドレスバッファＣ−ＡＤＢは、外部端子
から供給されたカラムアドレスストローブ信号στ１に
基づいて後述するタイミング発生回路ＴＧにより形成さ
れたタイミング信号（図示せず）により動作状態にされ
、その動作状態において上記カラムアドレスストローブ
信号ＣＡＳに同期して外部端子から供給されたアドレス
信号ＡＯ〜Ａｎを取り込み、それを保持するととに上記
のような降圧電圧ＶＣＬに対応してレベル変換した内部
相補アドレス信号ａＯ−ａｎを形成してカラムアドレス
デコーダＣ−ＤＣＲに伝える。

カラムデコーダＣ−ＤＣＲは、基本的には上記Ｘアドレ
スデコーダと類似のアドレスデコーダ回路により構成さ
れ、カラムアドレスバッファＣ−ＡＤＢから供給される
相補アドレス信号ａＯ−ａｎを解読してデータ線選択タ
イミング信号φｙに同期して上記カラムスイッチＣ−５
Ｗに供給すべき選択信号を形成する。

なお、同図においては、ロウアドレスバッファＲ−ＡＤ
Ｂとカラムアドレスバッファ（、−ＡＤＢを合わせてア
ドレスバッファＲ，（、−ＡＤＢのように表している。

上記共通相補データ線ＣＤ、ＣＤ間には、上記同様なプ
リチャージ回路を構成するＮチャンネル　　。

型のプリチャージＭＯ３ＦＥＴＱ４４が設けられている
。この共通相補データＩｃＤ、ＣＤには、上記単位のセ
ンスアンプｔＪｓＡと類似の回路構成のメインアンプＭ
Ａの一対の人出力ノードが結合されている。このメイア
ンプＭＡの一対の出力ノードＭＯ，ＭＯは、データ出カ
バソファＤＯＢを介して外部端子Ｄｏｕｔへ送出される
。読み出し動作モードならば、データ出力バッファＤＯ
Ｂはそのタイミング信号φｒＷによって動作状態にされ
、このとき動作状態にされるメインアンプＭＡの出力信
号を増幅及び外部電源電圧ＶＣＣに対応したレベルにレ
ベル変換して外部端子Ｄｏｕｔへ送出する。書込み動作
モードなら、上記タイミング信号・７ｒＩＩｌによって
データ出カバソファＤＯＢの出力端子Ｄｏｕｔはハイイ
ンピーダンス状態される。

上記共通相補データ線ＣＤ、ＣＤは、データ入カバソフ
ァＤＩＢの出力端子が結合される。書込み動作モードな
らば、データ入カバソファＤＴＢは、そのタイミング信
号φｒ１．ｌによって動作状態にされ、外部端子Ｄｉｎ
から供給された書込み信号に従った相補書込み信号を内
部降圧電圧ＶＣＬに対応したレベルにレベル変換して上
記共通相補データ線ＣＤ、ＣＤに伝えることにより、選
択されたメモリセルへの書込みが行われる。読み出し動
作モードなら、上記タイミング信号φｒｗによってデー
タ入カバソファＤＩＲの出力はハイインピーダンス状態
にされる。

上述した各種タイミング信号は、次のタイミング発生回
路ＴＧにより形成される。タイミング発生回路ＴＧは、
上記代表として示された主要なタイミング信号等を形成
する。すなわち、このタイミング発生回路ＴＧは、外部
端子から供給されたアドレスストローブ信号ＲＡＳ及び
ＣＡＳと、ライトイネーブル信号ＷＥを受けて、上記一
連の各種タイミングパルスを形成する。

回路記号ＲＥＦＣで示されているのは、自動リフレッシ
ュ回路であり、リフレッシュアドレスカウンタ等を含ん
でいる。この自動リフレッシュ回路ＲＥＦＣは、特に制
限されないが、アドレストスロープ信号ＲＡＳとＣＡＳ
を受ける論理回路により、ロウアドレスストローブ信号
ＲＡＳがロウレベルにされる前にカラムアドレスストロ
ーブ信号ＣＡＳがロウレベルにされたとき、それをリフ
レッシュモードとして判定し、上記ロウアドレスストロ
ーブ信号ＲＡＳをクロックとするアドレスカウンタ回路
により形成されたりフレッシュアドレス信号ａＯ゛〜ａ
ｍ’　を送出させる。このリフレッシュアドレス信号ａ
Ｑ’　〜ａｍ’　は、マルチプレクサ機能を持つ上記ロ
ウアドレスハソフ７Ｒ−ＡＤＢを介してロウアドレスデ
コーダ回路Ｒ−ＤＣＲ１及びＲ−ＤＣＲ２に伝えられる
。このため、リフレッシュ制御回路ＲＥＦＣは、リフレ
ッシュモードのとき、上記アドレスバッファＲ−ＡＤＢ
の切り換えを行う制御信号を発生させる（図示せず）。

これによって、リフレッシュアドレス信号ａＯ’　〜ａ
ｍ’　に対応された一本のワード線選択によるリフレッ
シュ動作が実行される（ζλ５ヒフオワーＲＡＳリフレ
ッシュ）。

この実施例では、前記のようにバーンインテストのとき
に、ワード線の多重選択を行うようにするため、第１の
Ｘアドレスデコーダ回路を構成するノアゲート回路Ｇ１
〜Ｇ４の出力に同様なノアゲート回路０５〜Ｇ８　（Ｇ
６．Ｇ７の回路記号は省略されている）が設けられ、そ
のゲート制御端子に前記パーンインテスト信号ｂｉが供
給される。

通常の動作モードのときに、第３図に示すように、ワー
ド線の選択動作において、まずプリチャージ信号ｗｐｈ
がハイレベルにされてワード線ドライバの入力にはＶＣ
Ｈに対応した電圧がプリチャージされる。このようなプ
リチャージ動作に対応して、全ワード線はロウレベルの
非選択状態にされいてる。下位ビットのアドレス信号Ａ
ＯとＡ１に対応したワード線選択信号ｘｏ、ｘｉを第１
のＸアドレスデコーダ回路が解読して、１つのワード線
選択タイミング信号φＸＯをロウレベルの選択状態にす
る。

したがって、第２のＸアドレスデコーダ回路を構成する
単位回路ＵＸＤＣＲが選択信号を形成しているのでＭＯ
３ＦＥＴＱ２０〜Ｑ２３がオン状態になっており、ワー
ド線ドライバＵＷＤＯ〜ＵＷＤ３のうち１つのワード線
選択タイミング信号φＸＯに対応したものがロウレベル
に引き抜かれる。

これにより、各ワード線ドライバＵＷＤ　Ｏ〜ＵＷＤ３
のうちワード線ドライバＵＷＤＯのＰチャンネルＭＯ３
ＦＥＴＱ２６がオン状態となってワード線ＷＯを電圧Ｖ
ＣＨに対応したハイレベルの選択状態にする。このよう
にして、１本のワード線ＷＯが選択され、残りのワード
線ＷＯ〜Ｗ３等は非選択状態にされる。

これに対してバーンインテストのときには、第４図に示
すように、ワード線の選択動作において、まずプリチャ
ージ信号ｗｐｈがハイレベルにされてワード線ドライバ
の入力にはＶＣＨに対応した電圧がプリチャージされる
。このようなプリチャージ動作に対応して、全ワード線
はロウレベルの非選択状態にされいてる。そして、バー
ンインテスト信号ｂｉがハイレベル（論理“１”）にさ
れると、下位ビットのアドレス信号ＡＯとＡ１に対応し
たワード線選択信号ｘＯ，ｘｉには無関係にワード線選
択タイミング信号φＸＯ〜φｘ３がロウレベルの選択状
態にされる。

したがって、第２のＸアドレスデコーダ回路を構成する
単位回路ＵＸＤＣＲが選択信号を形成していてＭＯ３Ｆ
ＥＴＱ２０〜Ｑ２３がオン状態になっているで、ワード
線ドライバＵＷＤ　０−ＵＷＤ３のハイレベルにプリチ
ャージされた入力信号はロウレベルにディスチャージさ
れる。これにより、各ワード線ドライバＵＷＤＯ−ＩＪ
ＷＤ３のＰチャンネルＭＯ３ＦＥＴＱ２６等がオン状態
となってワード線ＷＯ〜Ｗ３を電圧ＶＣＨに対応したハ
イレベルの選択状態にする。第１図において、信号ＴＢ
ＩＨによりパワースイッチＭＯＳ　Ｆ　ＥＴＱがオン状
態になって電圧ＶＣＨには外部電源電圧ＶＣＣが供給さ
れるので、その電位はＶＣＣ−ＶＴＲとなり上記のよう
に４本ものワード線を同時に選択状態にすることができ
る。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、＜１）　　外部から供給される制御信号を受けて特定の
動作モードを判定する判定回路を設けて、その出力信号
に基づいて特定の動作モードのときワード線の多重選択
を行わせるともとに、内部回路の動作電圧を降圧回路に
より形成する場合にはそのとき上記ワード線の選択動作
を外部端子から供給される動作電圧に行うようにするこ
とにより実質的なワード線の多重選択を行われる。この
構成においては、ワード線の多重選択によりバーンイン
時におけるストレスデユーティを高くできるから時間短
縮化が可能になるという効果が得られる。ちなみに、前
記実施例のように約１６Ｍビットもの大記憶容量を持つ
グイナミソク型ＲＡＭに対して、バーンインテストのと
き４本ずつのワード線を多重選択させれば、約１Ｍビッ
トのグイナミソク型ＲＡＭにおけるバーンインテストの
約２倍まで時間短縮できる。

（２）バーンインテストの指示をワード線の多重選択に
より実質的に無効にされるアドレス端子を利用して３値
入力を行うことにより外部端子数を増加させることなく
、バーンインテスト等のような特定の動作モードを指示
することができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、バーンインテ
ストのような特定モードを指示するだめの制御信号は、
それ専用の外部端子を用いるもの、あるいはバーンイン
テストのときに不用にされる他の端子を前記のように多
重化して用いるものであってもよい。ダイナミック型Ｒ
ＡＭの内部回路は、降圧電圧を用いるもの他、外部端子
から供給される電圧を動作電圧として用いるものであっ
てもよい。この場合、電源電圧は約５Ｖのような比較的
高い電圧の他、約３Ｖ程度の低い電圧とするものであっ
てもよい。このように内部回路を外部の電源電圧により
動作させる場合には、それを昇圧してワード線等の選択
信号を形成するものである。また、第２図の実施例にお
いて、第１のＸアドレスデコーダを構成するノアゲート
回路０１〜Ｇ４を３人力のゲートを用い、その１つにバ
ーンイン信号ｂｉを入力するものであってもよい。また
、バーンインテストのときには第２のＸアドレスデコー
ダ回路を構成する単位回路２又は４個等のように複数が
選択信号を形成するようにしてもよい。この場合、２つ
の単位回路が同時に選択信号を出力すると、８本のワー
ド線を同時選択状態にすることができるし、４つの単位
回路が同時に選択信号を出力すると１６本のワード線を
同時選択状態にすることができる。

このように、ワード線を多重選択させるための構成は、
種々の実施形態を採ることができるものである。

メモリセルの読み出し基準電圧は、前記のようにハーフ
プリチャージ電圧を用いるものの他、ダミーセルによっ
て基準電圧を形成するものとしてもよい。アドレス信号
は、ロウ系とカラム系のそれぞれ独立した端子から供給
するものであってもよい。このようにダイナミック型Ｒ
ＡＭを構成する各回路の具体的構成は種々の実施形態を
採ることができる。

また、上記のようなダイナミック型ＲＡＭの他、スタテ
ィック型ＲＡＭ−ＰＥＦＲＯＭあるいはＥＥＰＲＯＭ等
のような不揮発性メモリ、マスクＲＯＭ等の半導体記憶
装置においても、同様な初期不良を摘出されるためのバ
ーンインテストが行われるから、これらの半導体記憶装
置に対しても上記同様な機能を付加するものであっても
よい。

この発明は、半導体記憶装置に広く利用できるものであ
る。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、外部から供給される制御信号を受けて特定
の動作モードを判定する判定回路を設けて、その出力信
号に基づいて特定の動作モードのときワード線の多重選
択を行わせるともとに、内部回路の動作電圧を降圧回路
により形成する場合にはそのとき上記ワード線の選択動
作を外部端子から供給される動作電圧に行うようにする
ことにより実質的なワード線の多重選択を行われる。こ
の構成においては、ワード線の多重選択によりバーンイ
ン時におけるストレスデユーティを高くできるから時間
短縮化が可能になる

【図面の簡単な説明】

第１図は、この発明が通用されたダイナミック型ＲＡＭ
の一実施例を示す要部ブロック図、第２図は、そのメモ
リアレイと周辺回路の一実施例を示す具体的回路図、第３図は、この発明に係るダイナミック型ＲＡＭにおけ
る通常動作モードでのワード線選択動作の一例を説明す
るためのタイミング図、第４図は、この発明に係るダイ
ナミック型ＲＡＭにおけるバーンインテストのときのワ
ード線選択動作の一例を説明するためのタイミング図で
ある。ＭＡＲＹ・・メモリアレイ、ＷＤ・・ワード線ドライバ
、ＸＤＣＲ・・Ｘアドレスデコーダ回路、ＰＣ・・プリ
チャージ回路、ＵＳＡ・・センスアンプ単位回路、ＳＡ
・・センスアンプ、ＭＡ・・メインアンプ、Ｃ−５Ｗ・
・カラムスイッチ、ＲｌＣ−ＡＤＢ・　・アドレスバッ
ファ、Ｒ−ＤＣＲ・・ロウアドレスデコーダ、ＵＸＤＣ
Ｒ・・アドレスデコーダ単位回路、Ｃ−ＤＣＲ・・カラ
ムアドレスデコーダ、ＴＯ・・タイミング発注回路、Ｒ
ＥＦＣ・・自動リフレッシュ回路、ＤＯＢ・・データ出
カバソファ、ＤＩＢ・・データ入カバソファ、ＶＢＧ・
・基板バイアス発生回路、０１〜Ｇ８・・ゲート回路、
ＵＷＤＯ−ＵＷＤ３・・ワード線ドライバ単位回路。

Claims

【特許請求の範囲】１、外部から供給される制御信号を受けて特定の動作モ
ードを判定する判定回路と、この判定回路の出力信号に
基づいて特定の動作モードのときワード線の多重選択を
行うワード線選択回路とを含むことを特徴とする半導体
記憶装置。２、外部端子から供給される動作電圧を受けて内部回路
の動作電圧を形成する降圧回路と、外部から供給される
制御信号を受けて特定の動作モードを判定する判定回路
と、この判定回路の出力信号に基づいて特定の動作モー
ドのときワード線の多重選択を行うワード線選択回路と
、上記特定の動作モードのとき上記ワード線の選択動作
電圧を外部端子から供給される動作電圧に切り換える電
圧切り換え回路とを含むことを特徴とする半導体記憶装
置。３、上記判定回路は、ワード線の多重選択動作により実
質的に無効にされるアドレス信号に対応した外部端子か
ら通常のハイレベルより高いレベルが供給されたか否か
を検出して上記特定の動作モードの判定を行うものであ
ることを特徴とする特許請求の範囲第１又は第２項記載
の半導体記憶装置。