JPS6260188A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、半導体メモリのようにデコーダ回路を具備するもの
に利用して有効な技術に関するものである。

〔背景技術〕

ＲＡＭ　（ランダム・アクセス・メモリ）やＲＯＭ（リ
ード・オンリー・メモリ）のような半導体記憶装置にお
いては、１つのメモリセルを選択するため選択信号を形
成するアドレスデコーダが設けられる。これらのアドレ
スデコーダは、例えばｎビア）のアドレス信号を受ける
２″烟の論理ゲート回路により構成される。上記論理ゲ
ート回路として、直列形態にされたＭＯＳ　Ｆ　ＥＴを
用いた場合には、直列ＭＯＳＦＥＴの全てがオン状態に
されたとき選択信号を形成するものである。このため、
上記オン状態にされた複数のＭＯＳＦＥＴにおける合成
コンダクタンスが小さくされる結果、その動作速度が遅
くなるという欠点がある。なお、上記論理ゲート回路と
して、並列形態にされたＭｏ５ＦＥＴを用いることもで
きるが、この場合には、全てのＭＯＳＦＥＴがオフ状態
にされたとき選択信号を形成Ｊるものとなる。したがっ
て、残りの２”−１個のゲート回路において、非選択レ
ベルの（６号を形成するために電流を消費するため、消
費電流が大きくなる。

なあ、ダイナミック型ＲＡＭにおけるアドレスデコーダ
に関しは、例えば特開昭５３−４１９４６号公報参照。

〔発明の目的〕

この発明の目的は、動作の高速化を図ったデコーダ回路
を含む半導体集積回路装置を提イハすることにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるで政
）ろう。

〔発明の概要〕 本■において開示される発明のうち代表的な実施例の損
要を簡単に説明すれば、下記の通りである。すなわち、
デコーダ回路を構成する単位回路として、複数ビットか
らなる入力信号をそれぞれ受ける直列形態の駆動ＭＯ５
ＦＥＴを用い、上記直列ＭＯＳ　Ｆ　ＥＴのうち、選択
レベルとされる電圧側に設けられ、そのゲートに同じ組
み合わせの入力信号が供給される複数の単位回路におけ
る直列ＭＯＳＦＥＴを並列接続させるものである。

〔実施例〕

第１図には、この発明が通用されたダイナミック型Ｒへ
Ｍの一実施例のブロック図が示されている。特に制限さ
れないが、この実施例のダイナミック型ＲＡＭは、アド
レスデコーダやアドレスデコーダ等の周辺回路が０Ｍ０
５回路により構成される。

集積回路の構造は、大まかに説明すると次のようになる
。すなわち、単結晶Ｐ型シリコンからなり、かつＮ型ウ
ェル領域が形成された半導体基板の表面部分のうち、活
性領域とされた表面部分以外、言い換えると半導体配線
領域、キャパシタ形成領域、及びＮチャンネル及びＰチ
ャンネルＭＯＳＦＥＴのソース、ドレイン及びチャンネ
ル形成領域（デー１−形成領域）とされた表面部分以外
には、公知の選択酸化法によって形成された比較厚い厚
さのフィ−ルド絶縁膜が形成されている。キャパシタ形
成領域は、特に制限されないが、キャパシタ形成領域上
には、比較的薄い厚さの絶縁膜（酸化膜）を介して１層
目ポリシリコン層が形成されている。１層目ポリシリコ
ン層は、フィールド絶縁膜上まで延長されている。１ｍ
目ポリシリコン層の表面には、それ自体の熱酸化によっ
て形成された薄い酸化膜が形成されている。キャパシタ
形成領域における半導体基板表面には、イオンｔ’１ち
込み法にＪ、るＮ型領域が形成されること、又は所定の
電圧が供給されることによってチャンネルが形成される
。これによって、１層目ポリシリコン層、薄い絶縁膜及
びチャンネル領域からなるキャパシタが形成される。フ
ィールド酸化膜上のｌｒｄ目ポリシリコン層は、１種の
配線とみなされる。

チャンネル形成上には、薄いゲート酸化膜を介してゲー
ト電極とするための２層目ポリシリコン層が形成されて
いる。この２層目ポリシリコン層は、フィールド絶縁膜
上及び１層目ポリシリコン層上に延長される。特に制限
されないが、後で説明するメモリアレイにおけるワード
線及びダミーワード線は、２層目ポリシリコン層から構
成される。

フィールド絶縁膜、１層目及び２層目ポリシリコン層に
よって覆われていない活性領域表面には、それらを不純
物導入マスクとして使用する公知の不純物導入技術によ
ってソース、ドレイン及び半導体配線領域が形成されて
いる。

１層目及び２層目ポリシリコン層上を含む半導体基板表
面に比較的厚い厚さの層間絶縁膜が形成され、この眉間
絶縁膜上には、アルミニュウムからなるような導体層が
形成されている。導体層は、その下の絶縁膜に設けられ
たコンタクト孔を介してポリシリコン層、半導体領域に
電気的に結合されてる。後で説明するメモリアレイにお
けるデーり線は、特に制限されないが、この眉間絶縁膜
上に延長された導体層から構成される。

眉間絶縁膜上及び導体層上を含む半導体基板表面は、窒
化シリコン膜とフォスフオシリケードガラス膜とからな
るようなファイナルパッシベーション膜によって覆われ
ている。

１ビツトのメモリセルＭＣは、その代表として示されて
いるように情報記憶キャパシタＣｓとアドレス選択用Ｍ
　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｍとからなり、論理“１”、
“０”の情報はキャパシタＣｓに電荷が有るか無いかの
形で記憶される。

情報の読み出しは、ＭＯＳＦＥＴＱｍをオン状態にして
キャパシタＣ３を共通のデータ線ＤＬにつなぎ、テ゛−
タ線ＤＬの電位がキャパシタＣｓに蓄積された電荷量に
応じてどのような変化が起きるかをセンスすることによ
って行われる。

メモリセルＭＣを小さく形成し、かつ共通のデータ線Ｄ
Ｌに多くのメモリセルをつないで高集積大容量のメモリ
マトリックスにしであるため、上記キャパシタＣｓと、
共通データ線ＤＬの図示しない浮遊容量Ｃｏとの比Ｃｓ
　／　Ｃｏは非常に小さな値になる。したがって、上記
キャパシタＣｓに蓄積された電荷量によるデータ線ＤＬ
の電位変化は、非常に微少な信号となっている。

このような微少な信号を検出するための基準としてダミ
ーセルＤＣが設けられている。このダミーセルＤＣは、
特に制限されないが、そのキャパシタＣｄの容量値がメ
モリセルＭＣのキャパシタＣｓのは譬′半分であること
を除き、メモリセルＭＣと同じ製造条件、同じ設計定数
で作られている。

キャパシタＣｄは、アドレッシングに先立って、ＭＯＳ
ＦＥＴＱｄ’　によって接地電位に充電される。このよ
うに、キャパシタＣｄは、キャパシタＣｓの約半分の容
量値に設定されているので、メモリセルＭＣからの読み
出し信号のは＼゛半分等しい基準電圧を形成することに
なる。

相補データ線ＤＬ、ＤＬに結合されるメモリセルの数は
、検出精度を上げるため等しくされ、ＤＬ、ＤＬのそれ
ぞれに１個ずつのダミーセルが結合されている。また、
各メモリセルＭＣは、１本のワード１ＪＩＷＬと相補対
データ線の一方との間に結合される。各ワード線ＷＬは
双方のデータ線対と交差しているので、ワード線ＷＬに
生じる雑音成分が静電結合によりデータ線にのっても、
その雑音成分が双方のデータ線対ＤＬ、ＤＬに等しく現
れ、後述する差動型のセンスアンプＳＡによって相殺さ
れる。アドレッシングにおいて、相補データ線対ＤＬ、
ＤＬの一方に結合されたメモリセルＭＣが選択された場
合、他方のデータ線には必ずダミーセルＤＣが結合され
るように一対のダミーワード線ＤＷＬ、ＤＷＬの一方が
選択される。

センスアンプＳＡは、一対の交差結線されたＭＯＳＦＥ
ＴＱＩ、Ｑ２を有し、これらの正帰還作用により、相補
データ線ＤＬ、ＤＬに現れた微少な信号を差動的に増幅
する。この正帰還動作は、２段回に分けておこなわれ比
較的小さいコンダクタンスにされたＭＯＳＦＥＴＱ７が
比較的早いタイミング信号φｐａｌによって導通し始め
ると同時に開始され、アドレッシングによって相補デー
タ線ＤＬ、ＤＬに与えられた電位差に基づき高い方のデ
ータ線電位は遅い速度で、低い方のそれは速い速度で共
にその差が広がりながら下降していく。

この時、上記電圧差がある程度大きくなったタイミング
で比較的大きいコンダクタンスにされたＭＯＳＦＥＴＱ
８がタイミング信号φｐａ２によって導通するので、上
記低い方のデータ線電位が急速に低下する。このように
２段階にわけてセンスアンプＳＡの動作を行わせること
によって、上記高い方の電位落ち込みを防止する。こう
して低い方の電位が交差結合ＭＯＳ　Ｆ　ＥＴのしきい
値電圧以下に低下したとき正帰還動作が終了し、高い方
の電位の下降は電源電圧Ｖｃｃより低く上記しきい値電
圧より高い電位に留まるとともに、低い方の電位は最終
的に接地電位（０■）に到達する。

上記のアドレッシングの際、一旦破壊されかかったメモ
リセルＭＣの記憶情報は、このセンス動作によって得ら
れたハイレベル若しくはロウレベルの電位をそのまま受
は取ることによって回復する。しかしながら、前述のよ
うにハイレベルが電源電圧Ｖｃｃに対して一定以上落ち
込むと、何回かの読み出し、再書込みを繰り返している
うちに論理“０”として読み取られるところの誤動作が
生じる。この誤動作を防ぐために設けられるのがアクテ
ィブリストア回路ＡＲである。このアクティブリストア
回路ＡＲは、ロウレベルの信号に対して何ら影響を与え
ずハイレベルの信号にのみ選択的に電源電圧Ｖｃｃの電
位にブースト（昇圧〉する働きがある。

同図において代表として示されているデータ線対ＤＬ、
ＤＬは、カラムスイッチＣＷを構成するＭＯＳＦＥＴＱ
３．Ｑ４を介してコモン相補データ線対ＣＤＬ、ＣＤＬ
に接続される。他の代表として示されているデータ線対
についても同様なＭＯＳＦＥＴＱ５．Ｑ６を介してコモ
ン相補データ線対ＣＤＬ、ＣＤＬに接続される。このコ
モン相補データ線対ＣＤＬ、ＣＤＬには、出力アンプを
含むデータ出カバ７フアＤＯＢの入力端子とデータ人カ
バソファＤＩＲの出力端子に接続される。

ロウアドレスデコーダＲ−ＤＣＲ及びカラムアドレスデ
コーダＣ−ＤＣＲは、後述するロウアドレスバッファＲ
−ＡＤＢ及びカラムアドレスバッファＣ−ＡＤＢでそれ
ぞれ形成された内部相補アドレス信号を受けて、１本の
ワード線及びダミーワード線並びにカラムスイッチ選択
信号を形成してメモリセル及びダミーセルのアドレッシ
ングを行う、すなわち、ロウアドレスバッファＲ−ＡＤ
Ｂは、ロウアドレスストローブ信号ＲＡＳにより形成さ
れたタイミング信号φａｒに同期して外部アドレス信号
ＡＸＯ〜ＡＸｉを取込み、ロウデコーダＲ−ＯＣＲに伝
える。ロウデコーダＲ−ＤＣＲは、そのアドレス信号の
解読を行うとともに、ワード線選択タイミング信号φＸ
に同期して所定のワード線及びダミーワード線の選択動
作を行う。

また、カラムアドレスバッファＣ−ＡＤＢは、遅れて供
給されたカラムアドレスストローブ信号Ｃｒτにより形
成されたタイミング信号φａｃに同期して外部アドレス
信号ＡＹＯ−ＡＹＩを取込みカラムデコーダＣ−ＤＣＲ
に伝える。カラムデコーダＣ−ＤＣＲは、そのアドレス
信号の解読を行うとともに、データ線選択タイミング信
号φｙに同期してデータ線の選択動作を行う。

特に制限されないが、カラムアドレスバッファＣ−ＡＤ
Ｂ及びカラムアドレスデコーダＣ−ＤＣＲは、スタティ
ック型回路により構成される。これにより、１つのワー
ド線を選択状態にしておいて、カラムアドレス信号を変
化させ、選択されるデータ線を切り換えることによる連
続アクセスモモード（スタティックカラムモード）機能
を持つようにされる。

タイミング制御回路ＴＣは、外部から供給されたアドレ
スストローブ信号ＲＡＳ、ＣＡＳと、ライトイネーブル
信号ＷＥとを受け、上記代表として示されたタイミング
信号の他各１重タイミング信号を形成する。

リフレッシュ制御回路ＲＥ　Ｆ　Ｃは、特に制限されな
いが、リフレッシュ用アドレス信号ａｘｅ’〜ａｘｉ゛
を形成するリフレッシュアドレスカウンタ回路を含んで
いる。リフレッシュアドレスカウンタ回路は、上記タイ
ミング制御回路ＴＣによりロウアドレスストローブ信号
ＲＡＳに先立ってカラムアドレスストローブ信号ＣＡＳ
がロウレベルにされたことを検出することによって識別
されたりフレッシェモードのとき、上記信号ＲＡＳのロ
ウレベル毎に上記歩進（計数動作）を行う、上記リフレ
ッシュ用アドレス信号ａｘｏ’〜ａｘｉ″は、上記リフ
レッシュモード信号に基づいて形成されたタイミング信
号により選択的にロウアドレスバッファＲ−ＡＤＢを介
してロウデコーダに伝えられ、リフレッシュ動作のため
のワード線、及びダミーワード線の選択動作が行われる
。

第２図には、上記カラムアドレスデコーダＣ−ＤＣＲの
一実施例の回路図が示されている。同図において、チャ
ンネル部分に矢印が付されたＭ　０３ＦＥＴはＰチャン
ネルＭＯＳＦＥＴである。

カラムアドレスデコーダＣ−ＤＣＲを構成する単位回路
は、並列形態にされたＰチャンネルＭＯＳＦＥＴと直列
形態にされたＮチャンネルＭＯＳＦＥＴからなる論理ゲ
ート回路からなる。例えば、電源電圧Ｖｃｃを＋５ｖの
ような正の電圧とし、ハイレベル（＋　５　Ｖ）を論理
“１″とする正論理を採る場合、上記論理ゲート回路は
、ナンド（ＮＡＮＤ）ゲート回路とされる。

この実施例では、図面が複雑にされてしまうのを防止す
るため、５ビツトからなるアドレス信号をデコードする
回路が例示的に示されている。

１つの単位回路を構成するナントゲート回路ＵＤＣＲ１
は、並列形態にされたＰチャンネルＭＯ３Ｆ　ＥＴＱ　
１〜Ｑ４と、直列形態にされたＮチャンネルＭＯＳ　Ｆ
　ＥＴＱ　５〜Ｑ８により構成される。

例示的に示された残り３個のナントゲート回路ＵＤＣＲ
２〜ＵＤＣＲ４も、上記同様なＰチャンネルＭＯＳＦＥ
ＴＱ９〜Ｑ１２とＮチャンネルＭＯＳＦＥＴＱＩ　３〜
Ｑｌ　６、Ｐチャンネ／ｌ／ＭＯＳＦＥＴＱ１７〜Ｑ２
０とＮチー１−７ネルＭＯ５ＦＥＴＱ２１〜Ｑ２４及び
ＰチャンネルＭＯ５ＦＥＴＱ２５〜Ｑ２ＢとＮチャンネ
ルＭＯＳＦＥＴＱ２９〜Ｑ３２から構成される。なお、
上記５ビツトからなるアドレス信号に対して上記同様な
単位回路が残り１２個設けられるが、同図では省略され
ている。これにより、全体で合計１６（１１の上記同様
なナントゲート回路からアドレスデコーダが構成される
。

上記各単位回路には、４ビツトからなる相補アドレス信
号ａ　Ｌ　　ａ　１−ａ　４＋丁４がそれぞれ所定の組
み合わせにより供給される。

上記ＭＯＳＦＥＴＱＩ〜Ｑ８からなる１つの単位回路Ｕ
ＤＣＲ１の出力信号は、２つのノアゲート回路Ｇｌ、Ｇ
２の一方に供給される。これらのノアゲート回路Ｇｌ、
Ｇ２の（ｉ方の入力には、それぞれデータ線選択タイミ
ング信号φｙＯとφｙ１が供給される。これらのデータ
線選択タイミング信号φｙＯとφｙ１は、図示しないが
、残り１ビツトのアドレス信号ａＯ，ａｏのレベルに従
って、７’　−タ線選択タイミング信号φｙに同期して
、そのうちの一方がハイレベルからロウレベルにされる
。

例えば、反転のアドレス信号ＴＯがハイレベルなら、デ
ータ線選択タイミング信号φｙのハイレベルに同期して
、タイミング信号φｙｏがハイレベルからロウレベルに
され、非反転のアドレス信号ａＯがハイレベルなら、デ
ータ線選択タイミング信号φｙのハイレベルに同期して
、タイミング信号φｙＬＭハイレベルからロウレベルに
される。

このようなアドレス信号ａＱ、ａＱに従った２通りのデ
ータ線選択タイミング信号φｙＯとφｙｌを形成するこ
とにより、上記１つの単位回路ＵＤＣＲ１の出力によっ
て２つのデータ線選択信号ＹＯとＹｌを形成することが
できる。これによって、比較的狭いピッチで配置される
相補データ線ＤＬ。

ＤＬと、比較的多くのＭＯＳ　Ｆ　ＥＴから構成される
ことによって比較的広い占有エリアを持つ単位回路のピ
ッチを合わせることができる。他の例示的に示されてい
る単位回路ＵＳＤＣＲ２〜ＵＤＣＲ４に対しても、上記
同様な２（［１ｉ１のノアゲート回路Ｇ３とＧ４、Ｇ５
とＧ６及びＧ７と０８がそれぞれ設けられる。

このようにすることによって、１つの単位回路により２
つのアドレスデコード信号が得られるから、１６個の単
位回路により合計３２通りのアドレスデコード出力を得
ることができる。

この実施例では、互いに隣接して配置される単位回路Ｕ
ＤＣＲ１とＵＤＣＲ２（ＵＤＣＲ３とＵＤＣＲ４）にお
いて、上記４ビツトの相補アドレス信号ａｌ、ａｌ−ａ
４．丁４のうち、最下位ビットａｌ、丁１が異なるだけ
で、他のアドレス信号ａ２２丁２〜ａ４．丁４は同じ組
み合わせの信号が供給されることにｆ目している。上記
最下位ピッ）ａｌ、ａｌが供給される直列ＭＯＳＦＥＴ
はＭＯ５ＦＥＴＱ５．Ｇ１３のように出力端子側に配置
されるものである。すなわぢ、異なる入力信号が供給さ
れるＭ　ＯＳ　Ｆ　Ｅ　Ｔが出力端子側に配置される。

そして、残りの直列ＭＯＳＦＥＴＱ６〜Ｑ８と直列ＭＯ
５ＦＥＴＱＩ　４〜Ｑ１６のゲートには、同じ反転のア
ドレス信号７２〜丁４が供給されることから、これらを
並列形態に接続するものである。言い換えるならば、単
位回路ＵＤＣＲ１における直列ＭＯ５ＦＥＴＱ５．Ｑ６
の接続点と単位回路ＵＤＣＲ２における直列ＭＯＳＦＥ
ＴＱＩ３．Ｑ１４の接続点とを互いに接続させるもので
ある。同様に、単位回ＩＪＵＤｃＲ３における直列ＭＯ
ＳＦＥＴＱ２１とＧ２２の接続点と単位回路ＵＤＣＲ４
における直列ＭＯ５ＦＥＴＱ２９と３０の接続点とを互
いに接続させるものである。なお、単位回路ＵＤＣＲ３
とＵＤＣＲ４における直列ＭＯＳＦＥＴＱ２１〜Ｑ２４
とＱ２９〜Ｑ３２のうち、上記同様に出力端子側に設け
られるＭＯＳＦＥＴＱ２１とＱ２９を除いた残りの直列
ＭＯＳＦＥＴＱ２２〜Ｑ２４とＱ３０〜Ｑ３２のゲート
には、同じ非反転のアドレス信号ａ２と反転のアドレス
信号子３．ｉ４が供給されるものである。

例えば、反転のアドレス信号７１〜丁４が全てハイレベ
ルなら、単位回路ＵＤＣＲ１における直列ＭＯＳＦＥＴ
Ｑ５〜Ｑ８が全てオン状態にされてロウレベルの選択信
号が得られる。このとき、上記単位回路ＵＤＣＲ１に隣
接して設けられた単位回路ＵＤＣＲ２における直列ＭＯ
５ＦＥＴＱＩ３〜Ｑ１６のうち、非反転のアドレスイ「
号ａＯを受けるＭＯＳＦＥＴＱ１３はオフ状態に、残り
のＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　１４〜Ｑ１６はオン状態
にされる。

これにより、上記単位回路ＵＤＣＲ１の出力信号は、上
記ＭＯＳＦＥＴＱ５と、ＭＯＳＦＥＴＱ６〜Ｑ８の他、
単位回路ＵＤＣＲ２におけるＭＯＳＦＥＴＱ１４〜Ｑ１
６を介して、出力信号のロウレベルへの引き抜きを行う
ことができる。これによって、ノアゲート回路Ｇｌ、Ｇ
２の入力容量や配線容量等からなる負荷容量の引き抜き
を高速に行うことができる。このとき、単位回路ＵＤＣ
Ｒ２の出力信号は、上記アドレス信号ＴＯＯロウレベル
によってＭＯＳＦＥＴＱ１３がオフ状態にされ、これに
対応されたＰチャンネルＭＯＳＦＥＴのオン状態により
非選択レベル（ハイレベル）とされる。

単位回路ＵＤＣＲ２がロウレベルの選択信号を形成する
とき、単位回路ＵＤＣＲｌのＭＯＳＦＥＴＱ６〜Ｑ８が
同じくオン状態になって、出力信号のロウレベルへの引
き抜きを速くする。

以下、単位回路ＵＤＣＲ３とＵＤＣＲ４における選択動
作においても、上記同様な動作によって高速に選択信号
を形成することができる。

なお、各単位回路は、例えばＰチャンネルＭＯＳＦＥＴ
からなるｉ　ｎａｉの負荷ＭＯＳ　Ｆ　ＥＴを用いるも
のであってもよい。この場合には、負荷手段としてのＰ
チャンネルＭＯＳ　Ｆ　ＥＴは、そのゲートに定常的に
回路の接地電位が供給され、抵抗手段としての動作を行
う。このような、レシオ型のゲート回路を用いた場合に
は、多数の単位回路のうち、選択信号を形成する１個の
単位回路においてのみ直流電流を流すものであるので、
低消費電力化を図ることができる。また、上述のように
隣接する単位回路間で直列形態の駆動ＭＯＳＦＥＴのう
ちの少なくとも１個を除いたＭＯＳＦＥＴを並列形態に
接続させるごとにより、その合成コンダクタンスを小さ
くできる。これによって、比較的小さなコンダクタンス
、言い換えるならば、比較的小さなサイズのＭ　ＯＳ　
Ｆ　Ｅ　Ｔにより所望のロウレベルの出力信号を得るこ
とができる。

〔効　果〕

（１１選択信号の形成する直列形態のＭ　ＯＳ　Ｆ　Ｅ
　’！’のうち、異なる組み合わゼの信号が供給される
ＭＯＳＦＥＴを出力端子側に配置し、残りの同じ組み合
わせの信号が供給される直列ＭＯＳＦＥＴを互いに並列
形態に接続させることによって、１つの単位回路におい
て選択信号を形成するとき、本来なら非選択の出力信号
を形成する他の単位回路におけるオン状態にされるＭＯ
ＳＦＥＴも利用して、上記選択信号を形成することがで
きる。これによって、高速に選択信号を形成することが
できるという効果が得られる。

（２）上記＋１）により、カラムアドレス信号を切り換
えて、連続的なアクセス動作を行うスタティックカラム
モードの高速化を実現できるという効果が得られる。

（３）上記（１１により、非選択の出力信号を形成する
単位回路における直列ＭＯＳ　Ｆ　ＥＴも利用して、選
択（ｌｊＪ号を形成することができるから、比較的小さ
な素子ライズにより所望の信号伝達特性を持って出力信
号を得ることができるから、高１ａ積化を実現できると
いう効果が得られる。

（４）デコーダ回路を構成する単位回路として、負荷手
段と直列形態にされた駆動ＭＯＳＦＥＴとからちなるレ
シオ型論理回路を用いた場合において、直列形態のＷｊ
Ａ動ＭＯＳＦＥＴのうち、異なる組み合わせの信号が供
給されるＭＯＳＦＥＴを出力端子側に配置し、残りの同
じ組み合わせの信号が供給される直列ＭＯＳ　Ｆ　ＥＴ
を互いに並列形態に接続させることによって、１つの単
位回路において選択（８号を形成するとき、本来なら非
選択の出力信号を形成する他の単位回路におけるオン状
態にされるＭ　ＯＳ　Ｆ　Ｅ　′ｒも利用して、上記選
択信号を形成する。これによって、負荷手段と駆動手段
との所望のコンダクタンス比を得るための駆動ＭＯ５Ｆ
ＥＴのす・ｆズを小さくできるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、４つの単位回
路ＵＤＣＲ１−ＵＤＣＲ４を１組として、出力端子側に
設けられる２つのＭＯＳＦＥＴ（Ｑ５とＱ６．Ｑ１３と
Ｑ１４゜Ｑ２１とＱ２２．Ｑ２９とＱ３０）に対して異
なる組み合わせからなる入力信号を供給し、これらのＭ
ＯＳＦＥＴ！除いた残りの直列ＭＯ５ＦＥＴを互いに並
列形態にさせるものであってもよい。

このように、並列接続させる単位回路の数は、種々の実
施形ｇを採ることができる。

さらに、第３図に示すデコーダ回路であってもよい、す
なわち、２ビツトのアドレス信号ａｌとａ２（あるいは
ａ３とａ４．ａ５とａ６．ａ７とａ８）とこれらの反転
信号（図示せず）を、一旦、プリデコーダ回！！８Ｐ１
）でデコードしてもよい、プリデコーダＰＤは、１列え
ばナンド（ＮＡＮＤ）ゲートからなる、４つのプリデコ
ーダ回路ＰＤの４つの出力は、選択的に単位回路に供給
される。アドレス信号ａ１とａ２に対応するプリデコー
ド信号が異なる入力信号として供給され、か・つ、アド
レス信号ａ３〜ａ８に対応するプリデコード信号が同一
人力として供給される４つの単位回路ＵＤＣＲＩ〜ＵＩ
）ＣＲ４において、同一人力が供給される直列接続ＭＯ
Ｓ　Ｆ　ＥＴを互いに並列形態としている。他のアドレ
ス信号に対応するプリデコード信号についても同様に本
発明を通用できる。これらの場合も、並列接続させる単
位回路の数（並列接続させる直列ＭＯＳＦＥＴＯ数）は
種々変形可能である。また、デコーダの単位回路に供給
されるのは、プリデコードされた信号と相補アドレス信
号の双方であってもよい。さらに、また、単位回路とし
て、レシオ型論理回路を用いる場合、負荷手段は、駆動
ＭＯＳ　Ｆ　ＥＴと同じ導電型のＭＯＳＦＥＴにより構
成されたエンハンスメント型ＭＯＳ　Ｆ　ＥＴを用いる
もの、或いはディプレッシッン型ＭＯＳ　Ｆ　ＥＴを用
いたものとしてもよい。

また、上記第２図に示したデコーダ回路は、ロウアドレ
スデコーダ回路に利用するものであってもよい。また、
ダイナミック型ＲＡＭのメモリセルの読み出し動作に必
要とされる基準電圧は、相補データ線のハイレベルとロ
ウレベルの短絡させて形成されたＶｃｃ／２プリチャー
ジ電圧を利用するダミーセルレス方式を利用するもので
あってもよい。上記ダイナミック型ＲＡＭを構成する他
の周辺回路の具体的回路構成は、種々の実施形態を採る
ことができるものである０例えば、アドレス信号は、そ
れぞれ独立した外部端子から供給するものであってもよ
い。

〔利用分野〕

この発明は、ダ・ｆナミソク型ＲＡ　１１．４に限らず
、スタティック型ＲＡＭ、、ＲＯＭを含め、複数ビット
の入力信号を受けて、それを解読する各徨デコード回路
を具備する半導体集ｌＲ回路装置に広く利用できる。

【図面の簡単な説明】

第１ＦＩ！Ｊは、この発明の一実施例を示すダイナミッ
ク型ＲＡＭのブロック図、 第２図は、そのデコーダ回路の一実施例を示す回路図、 第３図は、この発明の他の実施例のデコーダ回路を示す
回路図である。 ＭＣ・・メモリセル、ＤＣ・・ダミーセル、ＣＷ・・カ
ラムスイッチ、ＳＡ・・センスアンプ、ＡＲ・・アクテ
ィブリストア回路、Ｒ−ＤＣＲ・・ロウアドレスデコー
ダ、Ｃ−ＤＣＲ・・カラムアドレスデコーダ、Ｒ−ＡＤ
Ｂ・・ロウアドレスデコーダ、Ｃ−ＡＤＢ・・カラムア
ドレスバッファ、ＤＯＢ・・データ出カバソファ、ＤＩ
Ｂ・・データ人カバソファ、ＴＣ・・タイミング制御回
路、ニー（Ｅ　ｆ”　Ｃ・・リフレッシュ制御回路、Ｕ
　Ｄ　ＣＲ１〜Ｕ　Ｄ　ＣＩン４・・単位［１！回路八
ＹＯ〜八Ｙ１ ｖ！５２　　図 第　３　図

Claims (1)

1. 【特許請求の範囲】 １、複数ビットからなる入力信号をそれぞれ受ける直列
   形態の駆動ＭＯＳＦＥＴを含む複数の単位回路からなる
   デコーダ回路を具備し、上記複数個の単位回路における
   直列ＭＯＳＦＥＴのうち、選択レベルとされる電圧側に
   設けられ、そのゲートに同じ組み合わせの入力信号が供
   給される直列ＭＯＳＦＥＴを互いに並列接続することを
   特徴とする半導体集積回路装置。 ２、上記半導体集積回路装置は半導体メモリを構成し、
   上記単位回路は並列形態にされた第１導電型のＭＯＳＦ
   ＥＴと直列形態にされた第２導電型のＭＯＳＦＥＴから
   なるＣＭＯＳ回路により構成され、上記互いに並列形態
   にされる直列ＭＯＳＦＥＴは、隣接して配置される２個
   の単位回路における出力端子側に配置される１個のＭＯ
   ＳＦＥＴを除いた残り全部のＭＯＳＦＥＴであることを
   特徴とする特許請求の範囲第１項記載の半導体集積回路
   装置。