JPH0766667B2

JPH0766667B2 - 半導体集積回路装置

Info

Publication number: JPH0766667B2
Application number: JP60199422A
Authority: JP
Inventors: 一彦梶谷; 一正柳沢
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-09-11
Filing date: 1985-09-11
Publication date: 1995-07-19
Anticipated expiration: 2010-07-19
Also published as: JPS6260188A

Description

【発明の詳細な説明】〔技術分野〕この発明は、半導体集積回路装置に関するもので、例え
ば、半導体メモリのようにデコーダ回路を具備するもの
に利用して有効な技術に関するものである。

〔背景技術〕

RAM（ランダム・アクセス・メモリ）やROM（リード・オ
ンリー・メモリ）のような半導体記憶装置においては、
１つのメモリセルを選択するため選択信号を形成するア
ドレスデコーダが設けられる。これらのアドレスデコー
ダは、例えばｎビットのアドレス信号を受ける2ⁿ個の論
理ゲート回路により構成される。上記論理ゲート回路と
して、直列形態にされたMOSFETを用いた場合には、直列
MOSFETの全てがオン状態にされたとき選択信号を形成す
るものである。このため、上記オン状態にされた複数の
MOSFETにおける合成コンダクタンスが小さくされる結
果、その動作速度が遅くなるという欠点がある。なお、
上記論理ゲート回路として、並列形態にされたMOSFETを
用いることもできるが、この場合には、全てのMOSFETが
オフ状態にされたとき選択信号を形成するものとなる。
したがって、残りの2ⁿ−１個のゲート回路において、非
選択レベルの信号を形成するために電流を消費するた
め、消費電流が大きくなる。

なお、ダイナミック型RAMにおけるアドレスデコーダに
関しは、例えば特開昭53−41946号公報参照。

〔発明の目的〕

この発明の目的は、動作の高速化を図ったデコーダ回路
を含む半導体集積回路装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的な実施例の概
要を簡単に説明すれば、下記の通りである。すなわち、
デコーダ回路を構成する単位回路として、複数ビットか
らなる入力信号をそれぞれ受ける直列形態の駆動MOSFET
を用い、上記直列MOSFETのうち、選択レベルとされる電
圧側に設けられ、そのゲートに同じ組み合わせの入力信
号が供給される複数の単位回路における直列MOSFETを並
列接続させるものである。

〔実施例〕

第１図には、この発明が適用されたダイナミック型RAM
の一実施例のブロック図が示されている。特に制限され
ないが、この実施例のダイナミック型RAMは、アドレス
バッファやアドレスデコーダ等の周辺回路がCMOS回路に
より構成される。

集積回路の構造は、大まかに説明すると次のようにな
る。すなわち、単結晶Ｐ型シリコンからなり、かつＮ型
ウエル領域が形成された半導体基板の表面部分のうち、
活性領域とされた表面部分以外、言い換えると半導体配
線領域、キャパシタ形成領域、及びＮチャンネル及びＰ
チャンネルMOSFETのソース、ドレイン及びチャンネル形
成領域（ゲート形成領域）とされた表面部分以外には、
公知の選択酸化法によって形成された比較厚い厚さのフ
ィールド絶縁膜が形成されている。キャパシタ形成領域
は、特に制限されないが、キャパシタ形成領域上には、
比較的薄い厚さの絶縁膜（酸化膜）を介して１層目ポリ
シリコン層が形成されている。１層目ポリシリコン層
は、フィールド絶縁膜上まで延長されている。１層目ポ
リシリコン層の表面には、それ自体の熱酸化によって形
成された薄い酸化膜が形成されている。キャパシタ形成
領域における半導体基板表面には、イオン打ち込み法に
よるＮ型領域が形成されること、又は所定の電圧が供給
されることによってチャンネルが形成される。これによ
って、１層目ポリシリコン層、薄い絶縁膜及びチャンネ
ル領域からなるキャパシタが形成される。フィールド酸
化膜上の１層目ポリシリコン層は、１種の配線とみなさ
れる。

チャンネル形成上には、薄いゲート酸化膜を介してゲー
ト電極とするための２層目ポリシリコン層が形成されて
いる。この２層目ポリシリコン層は、フィールド絶縁膜
上及び１層目ポリシリコン層上に延長される。特に制限
されないが、後で説明するメモリアレイにおけるワード
線及びダミーワード線は、２層目ポリシリコン層から構
成される。

フィールド絶縁膜、１層目及び２層目ポリシリコン層に
よって覆われていない活性領域表面には、それらを不純
物導入マスクとして使用する公知の不純物導入技術によ
ってソース、ドレイン及び半導体配線領域が形成されて
いる。

１層目及び２層目ポリシリコン層上を含む半導体基板表
面に比較的厚い厚さの層間絶縁膜が形成され、この層間
絶縁膜上には、アルミニュウムからなるような導体層が
形成されている。導体層は、その下の絶縁膜に設けられ
たコンタクト孔を介してポリシリコン層、半導体領域に
電気的に結合されている。後で説明するメモリアレイに
おけるデータ線は、特に制限されないが、この層間絶縁
膜上に延長された導体層から構成される。

層間絶縁膜上及び導体層上を含む半導体基板表面は、窒
化シリコン膜とフオスフオシリケートガラス膜とからな
るようなファイナルパッシベーション膜によって覆われ
ている。

１ビットのメモリセルMCは、その代表として示されてい
るように情報記憶キャパシタCsとアドレス選択用MOSFET
Qmとからなり、論理“1",“0"の情報はキャパシタCsに
電荷が有るか無いかの形で記憶される。

情報の読み出しは、MOSFET Qmをオン状態にしてキャパ
シタCsを共通のデータ線DLにつなぎ、データ線DLの電位
がキャパシタCsに蓄積された電荷量に応じてどのような
変化が起きるかをセンスすることによって行われる。

メモリセルMCを小さく形成し、かつ共通のデータ線DLに
多くのメモリセルをつないで高集積大容量のメモリマト
リックスにしてあるため、上記キャパシタCsと、共通デ
ータ線DLの図示しない浮遊容量Coとの比Cs/Coは非常に
小さな値になる。したがって、上記キャパシタCsに蓄積
された電荷量によるデータ線DLの電位変化は、非常に微
少な信号となっている。

このような微少な信号を検出するための基準としてダミ
ーセルDCが設けられている。このダミーセルDCは、特に
制限されないが、そのキャパシタCdの容量値がメモリセ
ルMCのキャパシタCsのほゞ半分であることを除き、メモ
リセルMCと同じ製造条件、同じ設計定数で作られてい
る。キャパシタCdは、アドレッシングに先立って、MOSF
ET Qd′によって接地電位に充電される。このように、
キャパシタCdは、キャパシタCsの約半分の容量値に設定
されているので、メモリセルMCからの読み出し信号のほ
ゞ半分に等しい基準電圧を形成することになる。

相補データ線DL,▲▼に結合されるメモリセルの数
は、検出精度を上げるため等しくされ、DL,▲▼の
それぞれに１個ずつのダミーセルが結合されている。ま
た、各メモリセルMCは、１本のワード線WLと相補対デー
タ線の一方との間に結合される。各ワード線WLは双方の
データ線対と交差しているので、ワード線WLに生じる雑
音成分が静電結合によりデータ線にのっても、その雑音
成分が双方のデータ線対DL,▲▼に等しく現れ、後
述する差動型のセンスアンプSAによって相殺される。ア
ドレッシングにおいて、相補データ線対DL,▲▼の
一方に結合されたメモリセルMCが選択された場合、他方
のデータ線には必ずダミーセルDCが結合されるように一
対のダミーワード線DWL,▲▼の一方が選択され
る。

センスアンプSAは、一対の交差結線されたMOSFET Q1,Q2
を有し、これらの正帰還作用により、相補データ線DL,
▲▼に現れた微少な信号を差動的に増幅する。この
正帰還動作は、２段回に分けておこなわれ比較的小さい
コンダクタンスにされたMOSFET Q7が比較的早いタイミ
ング信号φpalによって導通し始めると同時に開始さ
れ、アドレッシングによって相補データ線DL,▲▼
に与えられた電位差に基づき高い方のデータ線電位は遅
い速度で、低い方のそれは速い速度で共にその差が広が
りながら下降していく。この時、上記電圧差がある程度
大きくなったタイミングで比較的大きいコンダクタンス
にされたMOSFET Q8がタイミング信号φpa2によって導通
するので、上記低い方のデータ線電位が急速に低下す
る。このように２段階にわけてセンスアンプSAの動作を
行わせることによって、上記高い方の電位落ち込みを防
止する。こうして低い方の電位が交差結合MOSFETのしき
い値電圧以下に低下したとき正帰還動作が終了し、高い
方の電位の下降は電源電圧Vccより低い上記しきい値電
圧より高い電圧に留まるとともに、低い方の電位は最終
的に接地電位（0V）に到達する。

上記のアドレッシングの際、一旦破壊されかかったメモ
リセルMCの記憶情報は、このセンス動作によって得られ
たハイレベル若しくはロウレベルの電位をそのまま受け
取ることによって回復する。しかしながら、前述のよう
にハイレベルが電源電圧Vccに対して一定以上落ち込む
と、何回かの読み出し、再書込みを繰り返しているうち
に論理“0"として読み取られるところの誤動作が生じ
る。この誤動作を防ぐために設けられるのがアクティブ
リストア回路ARである。このアクティブリストア回路AR
は、ロウレベルの信号に対して何ら影響を与えずハイレ
ベルの信号にのみ選択的に電源電圧Vccの電位にブース
ト（昇圧）する働きがある。

同図において代表として示されているデータ線対DL,▲
▼は、カラムスイッチCWを構成するMOSFET Q3,Q4を
介してコモン相補データ線対CDL,▲▼に接続され
る。他の代表として示されているデータ線対についても
同様なMOSFET Q5,Q6を介してコモン相補データ線対CDL,
▲▼に接続される。このコモン相補データ線対CD
L,▲▼には、出力アンプを含むデータ出力バッフ
ァDOBの入力端子とデータ入力バッファDIBの出力端子に
接続される。

ロウアドレスデコータＲ−DCR及びカラムアドレスデコ
ータＣ−DCRは、後述するロウアドレスバッファＲ−ADB
及びカラムアドレスバッファＣ−ADBでそれぞれ形成さ
れた内部相補アドレス信号を受けて、１本のワード線及
びダミーワード線並びにカラムスイッチ選択信号を形成
してメモリセル及びダミーセルのアドレッシングを行
う。すなわち、ロウアドレスバッファＲ−ADBは、ロウ
アドレスストローブ信号▲▼により形成されたタ
イミング信号φarに同期して外部アドレス信号AX0〜AXi
を取込み、ロウデコーダＲ−DCRに伝える。ロウデコー
ダＲ−DCRは、そのアドレス信号の解読を行うととも
に、ワード線選択タイミング信号φｘに同期して所定の
ワード線及びダミーワード線の選択動作を行う。また、
カラムアドレスバッファＣ−ADBは、遅れて供給された
カラムアドレスストローブ信号▲▼により形成さ
れたタイミング信号φacに同期して外部アドレス信号AY
0〜AYiを取込みカラムデコーダＣ−DCRに伝える。カラ
ムデコーダＣ−DCRは、そのアドレス信号の解読を行う
とともに、データ線選択タイミング信号φｙに同期して
データ線の選択動作を行う。

特に制限されないが、カラムアドレスバッファＣ−ADB
及びカラムアドレスデコーダＣ−DCRは、スタティック
型回路により構成される。これにより、１つのワード線
を選択状態にしておいて、カラムアドレス信号を変化さ
せ、選択されるデータ線を切り換えることによる解読ア
クセスモモード（スタティックカラムモード）機能を持
つようにされる。

タイミング制御回路TCは、外部から供給されたアドレス
ストローブ信号▲▼，▲▼と、ライトイネ
ーブル信号▲▼とを受け、上記代表として示された
タイミング信号の他各種タイミング信号を形成する。

リフレッシュ制御回路REFCは、特に制限されないが、リ
フレッシュ用アドレス信号ax0′〜axi′を形成するリフ
レッシュアドレスカウンタ回路を含んである。リフレッ
シュアドレスカウンタ回路は、上記タイミング制御回路
TCによりロウアドレスストローブ信号▲▼に先立
ってカラムアドレスストローブ信号▲▼がロウレ
ベルにされたことを検出することによって識別されたリ
フレッシュモードのとき、上記信号▲▼のロウレ
ベル毎に上記歩進（計数動作）を行う。上記リフレッシ
ュ用アドレス信号ax0′〜axi′は、上記リフレッシュモ
ード信号に基づいて形成されたタイミング信号により選
択的にロウアドレスバッファＲ−ADBを介してロウデコ
ーダに伝えられ、リフレッシュ動作のためのワード線、
及びダミーワード線の選択動作が行われる。

第２図には、上記カラムアドレスデコーダＣ−DCRの一
実施例の回路図が示されている。同図において、チャン
ネル部分に矢印が付されたMOSFETはＰチャンネルMOSFET
である。

カラムアドレスデコーダＣ−DCRを構成する単位回路
は、並列形態にされたＰチャンネルMOSFETと直列形態に
されたＮチャンネルMOSFETからなる論理ゲート回路から
なる。例えば、電源電圧Vccを＋5Vのような正の電圧と
し、ハイレベル（＋5V）を論理“1"とする正論理を採る
場合、上記論理ゲート回路は、ナンド（NAND）ゲート回
路とされる。

この実施例では、図面が複雑にされてしまうのを防止す
るため、５ビットからなるアドレス信号をデコードする
回路が例示的に示されている。

１つの単位回路を構成するナンドゲート回路UDCR1は、
並列形態にされたＰチャンネルMOSFET Q1〜Q4と、直列
形態にされたＮチャンネルMOSFET Q5〜Q8により構成さ
れる。例示的に示された残り３個のナンドゲート回路UD
CR2〜UDCR4も、上記同様なＰチャンネルMOSFET Q9〜Q12
とＮチャンネルMOSFET Q13〜Q16、ＰチャンネルMOSFET
Q17〜Q20とＮチャンネルMOSFET Q21〜Q24及びＰチャン
ネルMOSFET Q25〜Q28とＮチャンネルMOSFET Q29〜Q32か
ら構成される。なお、上記５ビットからなるアドレス信
号に対して上記同様な単位回路が残り12個設けられる
が、同図では省略されている。これにより、全体で合計
16個の上記同様なナンドゲート回路からアドレスデコー
ダが構成される。

上記各単位回路には、４ビットからなる相補アドレス信
号a1,１〜a4,４がそれぞれ所定の組み合わせにより
供給される。

上記MOSFET Q1〜Q8からなる１つの単位回路UDCR1の出力
信号は、２つのノアゲート回路G1,G2の一方に供給され
る。これらのノアゲート回路G1,G2の他方の入力には、
それぞれデータ線選択タイミング信号φy0とφy1が供給
される。これらのデータ線選択タイミング信号φy0とφ
y1は、図示しないが、残り１ビットのアドレス信号a0,
０のレベルに従って、データ線選択タイミング信号φ
ｙに同期して、そのうちの一方がハイレベルからロウレ
ベルにされる。例えば、反転のアドレス信号０がハイ
レベルなら、データ線選択タイミング信号φｙのハイレ
ベルに同期して、タイミング信号φy0がハイレベルから
ロウレベルにされ、非反転のアドレス信号a0がハイレベ
ルなら、データ線選択タイミング信号φｙのハイレベル
に同期して、タイミング信号φy1がハイレベルからロウ
レベルにされる。

このようなアドレス信号a0,０に従った２通りのデー
タ線選択タイミング信号φy0とφy1を形成することによ
り、上記１つの単位回路UDCR1の出力によって２つのデ
ータ線選択信号Y0とY1を形成することができる。これに
よって、比較的狭いピッチで配置される相補データ線D
L,DLと、比較的多くのMOSFETから構成されることによっ
て比較的広い占有エリアを持つ単位回路のピッチを合わ
せることができる。他の例示的に示されている単位回路
USDCR2〜UDCR4に対しても、上記同様な２個のノアゲー
ト回路G3とG4、G5とG6及びG7とG8がそれぞれ設けられ
る。

このようにすることによって、１つの単位回路により２
つのアドレスデコード信号が得られるから、16個の単位
回路により合計32通りのアドレスデコード出力を得るこ
とができる。

この実施例では、互いに隣接して配置される単位回路UD
CR1とUDCR2（UDCR3とUDCR4）において、上記４ビットの
相補アドレス信号a1,１〜a4,４のうち、最下位ビッ
トa1,１が異なるだけで、他のアドレス信号a2,２〜
a4,４は同じ組み合わせの信号が供給されることに着
目している。上記最下位ビット1,a1が供給される直列
MOSFETはMOSFET Q5,Q13のように出力端子側に配置され
るものである。すなわち、異なる入力信号が供給される
MOSFETが出力端子側に配置される。そして、残りの直列
MOSFET Q6〜Q8と直列MOSFET Q14〜Q16のゲートには、同
じ反転のアドレス信号２〜４が供給されることか
ら、これらを並列形態に接続するものである。言い換え
るならば、単位回路UDCR1における直列MOSFET Q5,Q6の
接続点と単位回路UDCR2における直列MOSFET Q13,Q14の
接続点とを互いに接続させるものである。同様に、単位
回路UDCR3における直列MOSFET Q21とQ22の接続点と単位
回路UDCR4における直列MOSFET Q29と30の接続点とを互
いに接続させるものである。なお、単位回路UDCR3とUDC
R4における直列MOSFET Q21〜Q24とQ29〜Q32のうち、上
記同様に出力端子側に設けられるMOSFET Q21とQ29を除
いた残りの直列MOSFET Q22〜Q24とQ30〜Q32のゲートに
は、同じ非反転のアドレス信号a2と反転のアドレス信号
3,４が供給されるものである。

例えば、反転のアドレス信号１〜４が全てハイレベ
ルなら、単位回路UDCR1における直列MOSFET Q5〜Q8が全
てオン状態にされてロウレベルの選択信号が得られる。
このとき、上記単位回路UDCR1に隣接して設けられた単
位回路UDCR2における直列MOSFET Q13〜Q16のうち、非反
転のアドレス信号a0を受けるMOSFET Q13はオフ状態に、
残りのMOSFET Q14〜Q16はオン状態にされる。これによ
り、上記単位回路UDCR1の出力信号は、上記MOSFET Q5
と、MOSFET Q6〜Q8の他、単位回路UDCR2におけるMOSFET
Q14〜Q16を介して、出力信号のロウレベルへの引き抜
きを行うことができる。これによって、ノアゲート回路
G1,G2の入力容量や配線容量等からなる負荷容量の引き
抜きを高速に行うことができる。このとき、単位回路UD
CR2の出力信号は、上記アドレス信号０のロウレベル
によってMOSFET Q13がオフ状態にされ、これに対応され
たＰチャンネルMOSFETのオン状態により非選択レベル
（ハイレベル）とされる。

単位回路UDCR2がロウレベルの選択信号を形成すると
き、単位回路UDCR1のMOSFET Q6〜Q8が同じくオン状態に
なって、出力信号のロウレベルへの引き抜きを速くす
る。

以下、単位回路UDCR3とUDCR4における選択動作において
も、上記同様な動作によって高速に選択信号を形成する
ことができる。

なお、各単位回路は、例えばＰチャンネルMOSFETからな
る１個の負荷MOSFETを用いるものであってもよい。この
場合には、負荷手段としてのＰチャンネルMOSFETは、そ
のゲートに定常的に回路の接地電位が供給され、抵抗手
段としての動作を行う。このような、レシオ型のゲート
回路を用いた場合には、多数の単位回路のうち、選択信
号を形成する１個の単位回路においてのみ直流電流を流
すものであるので、低消費電力化を図ることができる。
また、上述のように隣接する単位回路間で直列形態の駆
動MOSFETのうちの少なくとも１個を除いたMOSFETを並列
形態に接続させることにより、その合成コンダクタンス
を小さくできる。これによって、比較的小さなコンダク
タンス、言い換えるならば、比較的小さなサイズのMOSF
ETにより所望のロウレベルの出力信号を得ることができ
る。

〔効果〕

（１）選択信号の形成する直列形態のMOSFETのうち、異
なる組み合わせの信号が供給されるMOSFETを出力端子側
に配置し、残りの同じ組み合わせの信号が供給される直
列MOSFETを互いに並列形態に接続させることによって、
１つの単位回路において選択信号を形成するとき、本来
なら非選択の出力信号を形成する他の単位回路における
オン状態にされるMOSFETも利用して、上記選択信号を形
成することができる。これによって、高速に選択信号を
形成することができるという効果が得られる。

（２）上記（１）により、カラムアドレス信号を切り換
えて、連続的なアクセス動作を行うスタティックカラム
モードの高速化を実現できるという効果が得られる。

（３）上記（１）により、非選択の出力信号を形成する
単位回路における直列MOSFETも利用して、選択信号を形
成することができるから、比較的小さな素子サイズによ
り所望の信号伝達特性を持って出力信号を得ることがで
きるから、高集積化を実現できるという効果が得られ
る。

（４）デコーダ回路を構成する単位回路として、負荷手
段と直列形態にされた駆動MOSFETとからなるレシオ型論
理回路を用いた場合において、直列形態の駆動MOSFETの
うち、異なる組み合わせの信号が供給されるMOSFETを出
力端子側に配置し、残りの同じ組み合わせの信号が供給
される直列MOSFETを互いに並列形態に接続させることに
よって、１つの単位回路において選択信号を形成すると
き、本来なら非選択の出力信号を形成する他の単位回路
におけるオン状態にされるMOSFETも利用して、上記選択
信号を形成する。これによって、負荷手段と駆動手段と
の所望のコンダクタンス比を得るための駆動MOSFETのサ
イズを小さくできるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、４つの単位回
路UDCR1〜UDCR4を１組として、出力端子側に設けられる
２つのMOSFET（Q5とQ6,Q13とQ14,Q21とQ22,Q29とQ30）
に対して異なる組み合わせからなる入力信号を供給し、
これらのMOSFETを除いた残りの直列MOSFETを互いに並列
形態にさせるものであってもよい。このように、並列接
続させる単位回路の数は、種々の実施形態を採ることが
できる。

さらに、第３図に示すデコーダ回路であってもよい。す
なわち、２ビットのアドレス信号a1とa2（あるいはa3と
a4,a5とa6,a7とa8）とこれらの反転信号（図示せず）
を、一旦、プリデコーダ回路PDでデコードしてもよい。
ブリデコーダPDは、例えばナンド（NAND）ゲートからな
る。４つのプリデコーダ回路PDの４つの出力は、選択的
に単位回路に供給される。アドレス信号a1とa2に対応す
るプリデコード信号が異なる入力信号として供給され、
かつ、アドレス信号a3〜a8に対応するプリデコード信号
が同一入力として供給される４つの単位回路UDCR1〜UDC
R4において、同一入力が供給される直列接続MOSFETを互
いに並列形態としている。他のアドレス信号に対応する
プリデコード信号についても同様に本発明を適用でき
る。これらの場合も、並列接続させる単位回路の数（並
列接続させる直列MOSFETの数）は種々変形可能である。
また、デコーダの単位回路に供給されるのは、プリデコ
ードされた信号と相補アドレス信号の双方であってもよ
い。さらに、また、単位回路として、レシオ型論理回路
を用いる場合、負荷手段は、駆動MOSFETと同じ導電型の
MOSFETにより構成されたエンハンスメント型MOSFETを用
いるもの、或いはディプレッション型MOSFETを用いたも
のとしてもよい。また、上記第２図に示したデコーダ回
路は、ロウアドレスデコーダ回路に利用するものであっ
てもよい。また、ダイナミック型RAMのメモリセルの読
み出し動作に必要とされる基準電圧は、相補データ線の
ハイレベルとロウレベルの短絡させて形成されたVcc/2
プリチャージ電圧を利用するダミーセルレス方式を利用
するものであってもよい。上記ダイナミック型RAMを構
成する他の周辺回路の具体的回路構成は、種々の実施形
態を採ることができるものである。例えば、アドレス信
号は、それぞれ独立した外部端子から供給するものであ
ってもよい。

〔利用分野〕

この発明は、ダイナミック型RAMに限らず、スタティッ
ク型RAM、ROMを含め、複数ビットの入力信号を受けて、
それを解読する各種デコード回路を具備する半導体集積
回路装置に広く利用できる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すダイナミック型RA
Mのブロック図、第２図は、そのデコーダ回路の一実施例を示す回路図、第３図は、この発明の他の実施例のデコーダ回路を示す
回路図である。 MC……メモリセル、DC……ダミーセル、CW……カラムス
イッチ、SA……センスアンプ、AR……アクティブリスト
ア回路、Ｒ−DCR……ロウアドレスデコーダ、Ｃ−DCR…
…カラムアドレスデコーダ、Ｒ−ADB……ロウアドレス
バッファ、Ｃ−ADB……カラムアドレスバッファ、DOB…
…データ出力バッファ、DIB……データ入力バッファ、T
C……タイミング制御回路、REFC……リフレッシュ制御
回路、UDCR1〜UDCR4……単位回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０３Ｍ 7/00 8842−5Ｊ

Claims

【特許請求の範囲】

【請求項１】非反転信号と反転信号からなる複数ビット
の入力信号のうち、非反転又は反転の一方の入力信号を
それぞれ受ける直列形態のMOSFETを含む複数の単位回路
からなるデコーダ回路を具備し、上記複数個の単位回路における直列MOSFETのうち、最下
位ビットに対応された非反転信号と反転信号の入力信号
を受けるMOSFETを出力端子側に配置し、かかるMOSFETを除いて、上記入力信号が同じ組み合わせ
で供給される直列MOSFETを並列形態に接続させる配線を
設けてなることを特徴とする半導体集積回路装置。
【請求項２】上記単位回路は、並列形態に接続された第
１導電型のMOSFETと直列形態にされた第２導電型のMOSF
ETからなるCMOS回路により半導体メモリに用いられるア
ドレスデコーダ回路を構成し、上記入力信号のうち最下位ビットに対応した反転と非反
転の入力信号をそれぞれ受けるMOSFETが出力端子側に配
置されるようにされてなる単位回路が互いに隣接するよ
うに配置され、かかる２つの単位回路における上記出力端子側に配置さ
れたMOSFETを除いた残り全部の直列MOSFETが上記配線に
より並列形態に接続されるものであることを特徴とする
特許請求の範囲第１項記載の半導体集積回路装置。