JPS5826112B2 - デコ−ダ回路 - Google Patents
デコ−ダ回路Info
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- JPS5826112B2 JPS5826112B2 JP52138062A JP13806277A JPS5826112B2 JP S5826112 B2 JPS5826112 B2 JP S5826112B2 JP 52138062 A JP52138062 A JP 52138062A JP 13806277 A JP13806277 A JP 13806277A JP S5826112 B2 JPS5826112 B2 JP S5826112B2
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- parallel
- decoder circuit
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- G11C—STATIC STORES
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- G11C8/10—Decoders
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
この発明はＣＭＯＳランダムアクセスメモリなどに用い
るデコーダ回路に係り、ＰチャネルトランジスタとＮチ
ャネルトランジスタとを共用したデコーダ回路の改良に
関するものである。
るデコーダ回路に係り、ＰチャネルトランジスタとＮチ
ャネルトランジスタとを共用したデコーダ回路の改良に
関するものである。
第１１°１従来０デ゛−パ回６″一例″す回６＼図で、
１，２，３および４は並列接続されたＰチャネルトラン
ジスタ、５，６，７および８は直列接続されたＮチャネ
ルトランジスタ、９は並列接続Ｐ′チャネルトランジス
タの共通ソースへの電源電圧接続端子、１０は同じく共
通ドレインと直列接続のＮチャネルトランジスタ５０ド
レインとの接続点に設けられた出力端子、１１は直列接
続のＮチャネルトランジスタ８のソースへの接地端子、
１２’！、Ｐチャネルトランジスタ２とＮチャネルトラ
ンジスタ５とのゲートへの信号Ａの入力端子、１３まＰ
チャネルトランジスタ３とＮチャネルトランジスタ６と
のゲートへの信号Ｂの入力端子、１４！Ｐチヤネルトラ
ンジスタ３とＮチャネルトランジスタ７とのゲートへの
信号Ｃの入力端子、１５ ’！、Ｐチャネルトランジス
タ４とＮチャネルトランジスタ８とのゲートへの信号り
の入力端子である。
１，２，３および４は並列接続されたＰチャネルトラン
ジスタ、５，６，７および８は直列接続されたＮチャネ
ルトランジスタ、９は並列接続Ｐ′チャネルトランジス
タの共通ソースへの電源電圧接続端子、１０は同じく共
通ドレインと直列接続のＮチャネルトランジスタ５０ド
レインとの接続点に設けられた出力端子、１１は直列接
続のＮチャネルトランジスタ８のソースへの接地端子、
１２’！、Ｐチャネルトランジスタ２とＮチャネルトラ
ンジスタ５とのゲートへの信号Ａの入力端子、１３まＰ
チャネルトランジスタ３とＮチャネルトランジスタ６と
のゲートへの信号Ｂの入力端子、１４！Ｐチヤネルトラ
ンジスタ３とＮチャネルトランジスタ７とのゲートへの
信号Ｃの入力端子、１５ ’！、Ｐチャネルトランジス
タ４とＮチャネルトランジスタ８とのゲートへの信号り
の入力端子である。
信号Ａ、Ｂ、ＣおよびＤのいずれかが低レベル（“１Ｌ
１）にあれば並列接続Ｐチャネルトランジスタは導通し
、直列接続Ｎチャネルトランジスタはしゃ断するので出
力端子１０への出力は高レベル（”Ｈ“１）となる。
１）にあれば並列接続Ｐチャネルトランジスタは導通し
、直列接続Ｎチャネルトランジスタはしゃ断するので出
力端子１０への出力は高レベル（”Ｈ“１）となる。
すなわち、出力−Ａ＋Ｂ＋Ｃ＋Ｄ＝Ａ−Ｂ−−１な’）
、周知ノＮＡＮＤ回路である。
、周知ノＮＡＮＤ回路である。
第２図は従来のデコーダ回路の他の例を示す回路図で、
２１，２２，２３および２４は直列接続されたＰチャネ
ルトランジスタ、２５，２６゜２７および２８は並列接
続されたＮチャネルトランジスタ、２９は直列接続のＰ
チャネルトランジスタ２１のソースへの電源電圧接続端
子、３０は同じくＰチャネルトランジスタ２４のドレイ
ンと並列接続Ｎチャネルトランジスタの共通ドレインと
の接続点に設けられた出力端子、３１は並列接続Ｎチャ
ネルトランジスタの共通ソースへの接地端子、３２はＰ
チャネルトランジスタ２４とＮチャネルトランジスタ２
５とのゲートへの信号Ｕの入力端子、３３はＰチャネル
トランジスタ２３とＮチャネルトランジスタ２６とのゲ
ートへの信号■の入力端子、３４はＰチャネルトランジ
スタ２２とＮチャネルトランジスタ２７とのゲートへの
信号Ｗの入力端子、３５はＰチャネルトランジスタ２１
とＮチャネルトランジスタ２８とのゲートへの信号Ｘの
入力端子である。
２１，２２，２３および２４は直列接続されたＰチャネ
ルトランジスタ、２５，２６゜２７および２８は並列接
続されたＮチャネルトランジスタ、２９は直列接続のＰ
チャネルトランジスタ２１のソースへの電源電圧接続端
子、３０は同じくＰチャネルトランジスタ２４のドレイ
ンと並列接続Ｎチャネルトランジスタの共通ドレインと
の接続点に設けられた出力端子、３１は並列接続Ｎチャ
ネルトランジスタの共通ソースへの接地端子、３２はＰ
チャネルトランジスタ２４とＮチャネルトランジスタ２
５とのゲートへの信号Ｕの入力端子、３３はＰチャネル
トランジスタ２３とＮチャネルトランジスタ２６とのゲ
ートへの信号■の入力端子、３４はＰチャネルトランジ
スタ２２とＮチャネルトランジスタ２７とのゲートへの
信号Ｗの入力端子、３５はＰチャネルトランジスタ２１
とＮチャネルトランジスタ２８とのゲートへの信号Ｘの
入力端子である。
信号Ｕ、Ｖ、ＷおよびＸのいずれかがＩＩ ＨＩＩにあ
ると直列接続Ｐチャネルトランジスタはしゃ断し、並列
接続Ｎチャネルトランジスタは導通し出力端子３０への
出力はＩＩ Ｌ ＩＩになる。
ると直列接続Ｐチャネルトランジスタはしゃ断し、並列
接続Ｎチャネルトランジスタは導通し出力端子３０への
出力はＩＩ Ｌ ＩＩになる。
すなわち、出カーＵ＋Ｖ＋Ｗ＋Ｘ従って
出力−Ｕ＋Ｖ＋Ｗ＋Ｘ＝Ｕ・■・Ｗ−Ｘ
となり、周知のＮＯＲ回路である。
さて、このようなデコーダ回路を用いて上記Ａ−Ｂ−Ｃ
−ＤとともにＡ−Ｂ−Ｃ−Ｅの論理出力を得たいときに
、第１図に示した回路を２組用いねばならなかった。
−ＤとともにＡ−Ｂ−Ｃ−Ｅの論理出力を得たいときに
、第１図に示した回路を２組用いねばならなかった。
また、上記Ｕ−Ｖ−Ｗ−ＸとともにＵ・■・Ｗ−Ｙの論
理出力を得たいときも同様であった。
理出力を得たいときも同様であった。
この発明は以上のような点に鑑みてなされたもので、従
来の回路方式より少ない素子を用いて所望の論理出力を
得るデコーダ回路を提供するものである。
来の回路方式より少ない素子を用いて所望の論理出力を
得るデコーダ回路を提供するものである。
第３図はこの発明の一実施例を示す回路図で、Ｐチャン
ネルトランジスタｌａ、２ａ、３ａおよび４ａの並列接
続体とこれに直列接続されたＮチャネルトランジスタａ
ａ、５，６および７の直列接続体とからなる４人力Ａ、
Ｂ、ＣおよびＤのＮＡＮＤ回路は第１図と全く同じであ
る。
ネルトランジスタｌａ、２ａ、３ａおよび４ａの並列接
続体とこれに直列接続されたＮチャネルトランジスタａ
ａ、５，６および７の直列接続体とからなる４人力Ａ、
Ｂ、ＣおよびＤのＮＡＮＤ回路は第１図と全く同じであ
る。
同様にＰチャネルトランジスタ１ｂ、２ｂ、３ｂおよび
４ｂの並列接続体とこれに直列接続されたＮチャネルト
ランジスタ８ｂ、５，６および７の直列接続体とからな
る４人力Ａ、Ｂ、ＣおよびＥのＮＡＮＤ回路も第１図と
全く同じである。
４ｂの並列接続体とこれに直列接続されたＮチャネルト
ランジスタ８ｂ、５，６および７の直列接続体とからな
る４人力Ａ、Ｂ、ＣおよびＥのＮＡＮＤ回路も第１図と
全く同じである。
但し、１６はＰチャネルトランジスタ４ｂとＮチャネル
トランジスタ８ｂとのゲートへの信号Ｅの入力端子、１
０ａおよび１０ｂはそれぞれ上記２つのＮＡＮＤ回路の
出力端子である。
トランジスタ８ｂとのゲートへの信号Ｅの入力端子、１
０ａおよび１０ｂはそれぞれ上記２つのＮＡＮＤ回路の
出力端子である。
このようにして２つのＮＡＮＤ出力Ａ−Ｂ−Ｃ−Ｄおよ
びＡ−Ｂ−Ｃ−Ｅが同時に得られるが、共通の入力Ａ、
ＢおよびＣに対する直列接続部のＮチャネルトランジス
タ５，６および７は共通に使用されているので、従来の
ＮＡＮＤ回路を２つ用いる場合に比して、３ケのトラン
ジスタを削減できる。
びＡ−Ｂ−Ｃ−Ｅが同時に得られるが、共通の入力Ａ、
ＢおよびＣに対する直列接続部のＮチャネルトランジス
タ５，６および７は共通に使用されているので、従来の
ＮＡＮＤ回路を２つ用いる場合に比して、３ケのトラン
ジスタを削減できる。
第４図はこの発明の他の実施例を示す回路図で、Ｐチャ
ネルトランジスタ２２，２３，２４および２１ａの直列
接続体とこれに直列接続されたＮチャネルトランジスタ
２５ａ、２６ａ、２７ａおよび２８ａの並列接続体とか
らなる４人力Ｕ、Ｖ。
ネルトランジスタ２２，２３，２４および２１ａの直列
接続体とこれに直列接続されたＮチャネルトランジスタ
２５ａ、２６ａ、２７ａおよび２８ａの並列接続体とか
らなる４人力Ｕ、Ｖ。
ＷおよびＸのＮＯＲ回路は第２図と全く同じである。
同様にＰチャネルトランジスタ２２，２３゜２４および
２１ｂの直列接続体とこれに直列接続されたＮチャネル
トランジスタ２８ｂ 、２５ｂ 。
２１ｂの直列接続体とこれに直列接続されたＮチャネル
トランジスタ２８ｂ 、２５ｂ 。
２６ｂおよび２７ｂの並列接続体とからなる４人力Ｕ、
Ｖ、ＷおよびＹのＮＯＲ回路も第２図と全く同ｊじであ
る。
Ｖ、ＷおよびＹのＮＯＲ回路も第２図と全く同ｊじであ
る。
但し、３６はＰチャネルトランジスタ２１ｂとＮチャネ
ルトランジスタ２８ｂとのゲートへの信号Ｙの入力端子
、３０ａおよび３０ｂはそれぞれ上記２つのＮＯＲ回路
の出力端子である。
ルトランジスタ２８ｂとのゲートへの信号Ｙの入力端子
、３０ａおよび３０ｂはそれぞれ上記２つのＮＯＲ回路
の出力端子である。
このようにして、２つのＮＯＲ出力Ｕ＋Ｖ＋Ｗ十Ｘおよ
びＵ＋Ｖ＋Ｗ十Ｙが同時に得られるが、この場合にも共
通の入力Ｕ、ＶおよびＷに対する直列接続部のＰチャネ
ルトランジスタ２２．２３および２４は共通に使用され
ているので、従来のＮＯＲ回路を２つ用いる場合に比し
て３ケのトランジスタが削減できる。
びＵ＋Ｖ＋Ｗ十Ｙが同時に得られるが、この場合にも共
通の入力Ｕ、ＶおよびＷに対する直列接続部のＰチャネ
ルトランジスタ２２．２３および２４は共通に使用され
ているので、従来のＮＯＲ回路を２つ用いる場合に比し
て３ケのトランジスタが削減できる。
以上実施例では４人力のうち３人力が共通の場合を示し
たが、共通入力がある限り入力数はいくらの場合にも適
用可能で、共通入力の数が多い程この発明の効果は顕著
になる。
たが、共通入力がある限り入力数はいくらの場合にも適
用可能で、共通入力の数が多い程この発明の効果は顕著
になる。
また、いずれも２つのデコーダ（論理）回路にその一部
を共用する例を示したが３つ以上のデコーダ回路につい
てもこの発明を適用できることは容易に理解できよう。
を共用する例を示したが３つ以上のデコーダ回路につい
てもこの発明を適用できることは容易に理解できよう。
更に上述の例はＮＡＮＤＡＮＤ回路Ｒ回路とについて示
したが、第１図の並列接続体部にＮチャネルトランジス
タを、直列接続体部にＰチャネルトランジスタを用いて
得られるＯＲ回路、また、第２図の直列接続体部にＮチ
ャネルトランジスタを、並列接続体部にＰチャネルトラ
ンジスタを用いて得られるＡＮＤ回路についてもこの発
明は同様に適用できる。
したが、第１図の並列接続体部にＮチャネルトランジス
タを、直列接続体部にＰチャネルトランジスタを用いて
得られるＯＲ回路、また、第２図の直列接続体部にＮチ
ャネルトランジスタを、並列接続体部にＰチャネルトラ
ンジスタを用いて得られるＡＮＤ回路についてもこの発
明は同様に適用できる。
以上詳述したように、この発明では複数の入力を有し各
入力が直列接続体を構成するＰ（もしくはＮ）チャネル
トランジスタのそれぞれのゲートと、並列接続体を構成
するＮ（もしくはＰ）チャネルトランジスタのそれぞれ
のゲートとに接続され、上記直列接続体と並列接続体と
を直列に接続して所定論理演算をする第１の論理回路、
及びこの第１の論理回路と一部共通の入力を有し同様の
構成で同一種類の論理演算をする第２の論理回路を設け
るときに、第１および第２の論理回路の各直列接続体の
同一人力が接続されるＰ（もしくはＮ）チャネルトラン
ジスタを共用するようにしたので構成トランジスタの数
を少なくすることができ、装置の簡素化、小形化が可能
となる。
入力が直列接続体を構成するＰ（もしくはＮ）チャネル
トランジスタのそれぞれのゲートと、並列接続体を構成
するＮ（もしくはＰ）チャネルトランジスタのそれぞれ
のゲートとに接続され、上記直列接続体と並列接続体と
を直列に接続して所定論理演算をする第１の論理回路、
及びこの第１の論理回路と一部共通の入力を有し同様の
構成で同一種類の論理演算をする第２の論理回路を設け
るときに、第１および第２の論理回路の各直列接続体の
同一人力が接続されるＰ（もしくはＮ）チャネルトラン
ジスタを共用するようにしたので構成トランジスタの数
を少なくすることができ、装置の簡素化、小形化が可能
となる。
第１図は従来のデコーダ回路の一例を示す回路図、第２
図は従来のデコーダ回路の他の例を示す回路図、第３図
はこの発明の一実施例を示す回路図、第４図はこの発明
の他の実施例を示す回路図である。 図において、１．２，３，４．Ｉａ、２ａ。 ３ａ、４ａ、１ｂ、２ｂ、３ｂ、４ｂ、２５゜２６．２
７，２８，２５ａ、２６ａ、２７ａ。 ２８ａ 、２５ｂ 、２６ｂ、２７ｂ、２８ｂは並列接
続体を構成するトランジスタ、５，６，７，８゜８ａ、
８ｂ、２１．２Ｌ２３ｔ２４，２１ａ。 ２１ｂは直列接続体を構成するトランジスタ、１２．１
３，１４，１５，１６，３２，３３゜３４．３５，３６
は入力端子、１０，１０ａ。 １０ｂ、３０，３０ａ、３０ｂは出力端子である。 なお、図中同一符号は同一もしくは相当部分を示す。
図は従来のデコーダ回路の他の例を示す回路図、第３図
はこの発明の一実施例を示す回路図、第４図はこの発明
の他の実施例を示す回路図である。 図において、１．２，３，４．Ｉａ、２ａ。 ３ａ、４ａ、１ｂ、２ｂ、３ｂ、４ｂ、２５゜２６．２
７，２８，２５ａ、２６ａ、２７ａ。 ２８ａ 、２５ｂ 、２６ｂ、２７ｂ、２８ｂは並列接
続体を構成するトランジスタ、５，６，７，８゜８ａ、
８ｂ、２１．２Ｌ２３ｔ２４，２１ａ。 ２１ｂは直列接続体を構成するトランジスタ、１２．１
３，１４，１５，１６，３２，３３゜３４．３５，３６
は入力端子、１０，１０ａ。 １０ｂ、３０，３０ａ、３０ｂは出力端子である。 なお、図中同一符号は同一もしくは相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 第１の電源端子と第１の出力端子との間に並列に接
続され、かつｎ１個（ｎｌ は正整数）の入力からなる
第１の入力群の各入力がそれぞれゲートに接続されるｎ
ｌ 個の第１導電形チヤンネルトランジスタからなる第
１の並列接続体、第２の電源端子と上記第１の出力端子
との間に直列に接続され、かつ上記第１の入力群の各入
力がそれぞれゲートに接続されるｎ１個の第２導電形チ
ヤネルトランジスタからなり上記第１の並列接続体とで
第１の論理回路を構成する第１の直列接続体、上記第１
の電源端子と第２の出力端子との間に並列に接続され、
かつ上記第１の入力群の入力と共通の入力ｍ１個（ｍｌ
はｎ１以下の正整数）と上記第１の入力群の入力と異
なる入力ｍ２個（ｍ２は正整数）とからなるｎ２個（ｎ
２−ｍｌ ＋ｍ２）の人力からなる第２の入力群の各入
力がそれぞれゲートに接続されるｎ２個の第１導電形チ
ヤンネルトランジスタからなる第２の並列接続体、及び
上記第１の入力群と上記第２の入力群とに共通な上記ｍ
１個の入力がそれぞれゲートに接続される上記第１の直
列接続体のｍ１個の第２導電形チヤネルトランジスタと
上記第２の入力群の上記ｍ２個の入力がそれぞれゲート
に接続されるｍ２個の第２導電形チヤネルトランジスタ
とからなるｎ２個の第２導電形チヤネルトランジスタが
上記第２の電源端子と上記第２の出力端子との間に直列
に接続されてなり、上記第２の並列接続体とで第２の論
理回路を構成する第２の直列接続体を備えたデコーダ回
路。 ２ Ｎチャネルトランジスタで第１および第２の直列接
続体を、Ｐチャネルトランジスタで第１および第２の並
列接続体を構成し、上記第１および第２の直列接続体の
両端にそれぞれ第１および第２の入力群のＮＡＮＤＡＮ
Ｄ出力ようにした特許請求の範囲第１項記載のデコーダ
回路。 ３ Ｐチャネルトランジスタで第１および第２の直列接
続体を、Ｎチャネルトランジスタで第１および第２の並
列接続体を構威し、上記第１および第２の並列接続体の
両端にそれぞれ第１および第２の入力群のＮＯＲ出力を
得るようにした特許請求の範囲第１項記載のデコーダ回
路。 ４ Ｎチャネルトランジスタで第１および第２の直列接
続体を、Ｐチャネルトランジスタで第１および第２の並
列接続体を構成し、上記第１および第２の並列接続体の
両端にそれぞれ第１および第２の入力群のＡＮＤ出力を
得るようにした特許請求の範囲第１項記載のデコーダ回
路。 ５ Ｐチャネルトランジスタで第１および第２の直列接
続体を、Ｎチャネルトランジスタで第１および第２の並
列接続体を構成し、上記第１および第２の並列接続体の
両端にそれぞれ第１および第２の入力群のＯＲ出力を得
るようにした特許請求の範囲第１項記載のデコーダ回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52138062A JPS5826112B2 (ja) | 1977-11-16 | 1977-11-16 | デコ−ダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52138062A JPS5826112B2 (ja) | 1977-11-16 | 1977-11-16 | デコ−ダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5470736A JPS5470736A (en) | 1979-06-06 |
| JPS5826112B2 true JPS5826112B2 (ja) | 1983-05-31 |
Family
ID=15213077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52138062A Expired JPS5826112B2 (ja) | 1977-11-16 | 1977-11-16 | デコ−ダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5826112B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6258866U (ja) * | 1985-10-02 | 1987-04-11 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56107635A (en) * | 1980-01-31 | 1981-08-26 | Nec Corp | Decoder circuit |
| FR2552257B1 (fr) * | 1983-09-16 | 1985-10-31 | Labo Electronique Physique | Circuit decodeur pour memoire ram statique |
| JPH065600B2 (ja) * | 1984-09-29 | 1994-01-19 | 株式会社日立製作所 | 半導体装置 |
| JPS61120393A (ja) * | 1984-11-14 | 1986-06-07 | Fujitsu Ltd | アドレスデコ−ダ回路 |
| JPH0766667B2 (ja) * | 1985-09-11 | 1995-07-19 | 株式会社日立製作所 | 半導体集積回路装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5276846A (en) * | 1975-12-18 | 1977-06-28 | Siemens Ag | Decoder circuit |
-
1977
- 1977-11-16 JP JP52138062A patent/JPS5826112B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5276846A (en) * | 1975-12-18 | 1977-06-28 | Siemens Ag | Decoder circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6258866U (ja) * | 1985-10-02 | 1987-04-11 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5470736A (en) | 1979-06-06 |
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