JPS58125282A - Ｒｏｍ装置用センスアンプ - Google Patents
Ｒｏｍ装置用センスアンプInfo
- Publication number
- JPS58125282A JPS58125282A JP57006006A JP600682A JPS58125282A JP S58125282 A JPS58125282 A JP S58125282A JP 57006006 A JP57006006 A JP 57006006A JP 600682 A JP600682 A JP 600682A JP S58125282 A JPS58125282 A JP S58125282A
- Authority
- JP
- Japan
- Prior art keywords
- differential
- amplifier
- output
- differential amplifier
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
Landscapes
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ＲＯＭ（リード・オンリ・メモリ）装置に
おけるセンスアンプに関し、特に相補型ＭＯ８ＦＥＴ
（以下ＣＭＯ８と称する）Ｋより構成されたセンスアン
プに関する。
おけるセンスアンプに関し、特に相補型ＭＯ８ＦＥＴ
（以下ＣＭＯ８と称する）Ｋより構成されたセンスアン
プに関する。
ＲＯＭのようなＩＣメモリにおい又は、そのメモリ素子
に記憶されている情報を読み出す際に、微弱なメモリ出
力を増幅するためセンスアンプが使用されている。
に記憶されている情報を読み出す際に、微弱なメモリ出
力を増幅するためセンスアンプが使用されている。
このＲＯＭ装置用のセンスアンプとしては、例えば第１
図に示すような０ＭＯ８差動アンプが提案され℃いる。
図に示すような０ＭＯ８差動アンプが提案され℃いる。
この差動アンプは、一対のＰチャンネル型の入力差動Ｍ
Ｏ８Ｆ Ｅ Ｔ Ｑ ＋ ＝ Ｑ ＊ と、このＭＯ
８ＦｇＴＱｔ、Ｑｔのドレインに接続され、カレントミ
ラー回路を構成するＰチャンネル型のアクティブ負荷Ｍ
０８ Ｆ ＥＴ Ｑ ｓ 、 Ｑ ａと、上記入力差
動ＭＯ８ＦｇＴＱｌ 、Ｑｔの共通ソースＫＷ！！続さ
れた定電流用Ｍ０８ＦｇＴＱ、とｋより構成されている
。そして、−万の入力差動Ｍ ０８ Ｆ ｇ Ｔ Ｑ
Ｉのゲートにメモリ素子からのデータ信号ｄが供給され
、他方の入力差動ＭＯ８ＦＥＴＱｍのゲートにリファラ
ンス用のＳ＊電圧■８が供給される。
Ｏ８Ｆ Ｅ Ｔ Ｑ ＋ ＝ Ｑ ＊ と、このＭＯ
８ＦｇＴＱｔ、Ｑｔのドレインに接続され、カレントミ
ラー回路を構成するＰチャンネル型のアクティブ負荷Ｍ
０８ Ｆ ＥＴ Ｑ ｓ 、 Ｑ ａと、上記入力差
動ＭＯ８ＦｇＴＱｌ 、Ｑｔの共通ソースＫＷ！！続さ
れた定電流用Ｍ０８ＦｇＴＱ、とｋより構成されている
。そして、−万の入力差動Ｍ ０８ Ｆ ｇ Ｔ Ｑ
Ｉのゲートにメモリ素子からのデータ信号ｄが供給され
、他方の入力差動ＭＯ８ＦＥＴＱｍのゲートにリファラ
ンス用のＳ＊電圧■８が供給される。
つまり、スタティックＲＡＭ（ランダム・アクセス・メ
モリ）では、メモリ素子からデータ出力としてｄとｄの
２つの信号が出力されるため、これを差動アンプを用い
て容易に比較増幅し１出力させることができる。しかし
ながら、ＲＯＭにおいては、メモリ素子から一つのデー
タ信号ｄしか出力されないため、差動アンプを用いて増
幅する場合には、データ信号ｄのハイレベルとロウレベ
ルの中間のレベルの基準電圧ｖｌを、他方の入力差動Ｍ
Ｏ８ＦｇＴ（Ｑｔ）Ｋ供給しなければならなＩｖｌ。
モリ）では、メモリ素子からデータ出力としてｄとｄの
２つの信号が出力されるため、これを差動アンプを用い
て容易に比較増幅し１出力させることができる。しかし
ながら、ＲＯＭにおいては、メモリ素子から一つのデー
タ信号ｄしか出力されないため、差動アンプを用いて増
幅する場合には、データ信号ｄのハイレベルとロウレベ
ルの中間のレベルの基準電圧ｖｌを、他方の入力差動Ｍ
Ｏ８ＦｇＴ（Ｑｔ）Ｋ供給しなければならなＩｖｌ。
ところで、第１図に示す差動アンプでは、アクティブ負
荷ＭＯ８ＦＥＴＱＳ とＱａの各ゲートには、共に基準
電圧ｖ１を供給した入力差動ＭＯ８ＦＥＴＱ＊のドレイ
ン側の電位が印加され、これと反対冑のノードＡから出
力が取り出されている。
荷ＭＯ８ＦＥＴＱＳ とＱａの各ゲートには、共に基準
電圧ｖ１を供給した入力差動ＭＯ８ＦＥＴＱ＊のドレイ
ン側の電位が印加され、これと反対冑のノードＡから出
力が取り出されている。
このような回路構成によ−）℃、この差動アンプは、セ
ンスアンプとしての感度、消費電力、ヒステリシスの有
無等の条件を総合的に判断した場合、現在のところ、Ｉ
ｊＯＭ用センスアンプとし１最も適していると考えられ
る。
ンスアンプとしての感度、消費電力、ヒステリシスの有
無等の条件を総合的に判断した場合、現在のところ、Ｉ
ｊＯＭ用センスアンプとし１最も適していると考えられ
る。
しかしながら、この差動アンプでは、負荷ＭＯｓｐｇＴ
Ｑｓ 、Ｑａのゲートが接続されているノードＢからも
出力を取り出すと、後段の回路の影響を受けて電流の大
きさが変化されてしまうおそれがあるため、出力が一つ
しか取り出せないという不都合がある。
Ｑｓ 、Ｑａのゲートが接続されているノードＢからも
出力を取り出すと、後段の回路の影響を受けて電流の大
きさが変化されてしまうおそれがあるため、出力が一つ
しか取り出せないという不都合がある。
一方、上記差動アンプに対して、第２図に示すようなシ
ングルチャンネルのＭＯ８ＦＥＴからなる差動アンプが
ある。この差動アンプでは、ＭＯ８ＦＢＴＱｓ −Ｑａ
が単に負荷抵抗とじ工作用するため、平衡出力ｄ、ｄを
傘り出すことができる。
ングルチャンネルのＭＯ８ＦＥＴからなる差動アンプが
ある。この差動アンプでは、ＭＯ８ＦＢＴＱｓ −Ｑａ
が単に負荷抵抗とじ工作用するため、平衡出力ｄ、ｄを
傘り出すことができる。
同様に、第１図のような０ＭＯ８差動アンプにおいても
、負荷ＭＯ８ＦＥＴＱｍ −Ｑａのゲートをグランドす
ることにより、ＭＯ８ＦｇＴＱ、。
、負荷ＭＯ８ＦＥＴＱｍ −Ｑａのゲートをグランドす
ることにより、ＭＯ８ＦｇＴＱ、。
Ｑａを適当な抵抗として動作させることができるため、
平衡出力を取り出すことも可能である。
平衡出力を取り出すことも可能である。
しかしながら、第２図のような差動アンプおよびＭ Ｏ
Ｓ Ｆ ＥＴ Ｑｓ 、Ｑａのゲートがグランドされて
いるような０ＭＯ８差動アンプにあっ℃は、電流ゲイン
として１１１倍にすぎない。これに対し、第１図の差動
アンプは、ＭＯＳ Ｆ Ｅ ＴＱｓ ＝ Ｑａがカレン
トミラー回路を構成しているので、差動的に出てくる信
号が合成され、電流ゲインとしては２倍のゲインが得ら
れる。そのため、第１図の差動アンプは出力側に接続さ
れる寄性容量のような負荷容量等に対し、速い信号速度
でドライブすることができる。従って、第１図の差動ア
ンプは出力が一つしか取り出せないという欠点はあるが
、第２図のものに比べて、出力バッファ等の次段の回路
を素速く駆動でき、有利である。
Ｓ Ｆ ＥＴ Ｑｓ 、Ｑａのゲートがグランドされて
いるような０ＭＯ８差動アンプにあっ℃は、電流ゲイン
として１１１倍にすぎない。これに対し、第１図の差動
アンプは、ＭＯＳ Ｆ Ｅ ＴＱｓ ＝ Ｑａがカレン
トミラー回路を構成しているので、差動的に出てくる信
号が合成され、電流ゲインとしては２倍のゲインが得ら
れる。そのため、第１図の差動アンプは出力側に接続さ
れる寄性容量のような負荷容量等に対し、速い信号速度
でドライブすることができる。従って、第１図の差動ア
ンプは出力が一つしか取り出せないという欠点はあるが
、第２図のものに比べて、出力バッファ等の次段の回路
を素速く駆動でき、有利である。
ところで、第１図のようなＲＯＭ装置用の差動アンプに
あっては、結局一段だけでは感度が低いので、次段に更
に別の差動アンプを入れる必要性が大きい。また、メモ
リ出力は最終的には適当な出力バッファ等を介し℃外部
端子に出力される。
あっては、結局一段だけでは感度が低いので、次段に更
に別の差動アンプを入れる必要性が大きい。また、メモ
リ出力は最終的には適当な出力バッファ等を介し℃外部
端子に出力される。
この場合、出力段はプッシュプル型に構成されることが
多いので、差動アンプの出力と逆相の信号を作るための
イ／パータを設ける必要がある。
多いので、差動アンプの出力と逆相の信号を作るための
イ／パータを設ける必要がある。
従って、ＲＯＭ用センスアンプでは最初から平衡出力ｄ
、 ｄがあった万が極め′″ＣＣ都合い。
、 ｄがあった万が極め′″ＣＣ都合い。
この発明は上記のような点に着目してなされたもので、
同一の基準電圧が一方の入力差動ＭＯ８トランジスタに
供給される差動アンプを２つ設け、−万の差動アンプか
らｄの出力を、また他方の差動アンプからｄの出力を取
り出し、この平衡出力ｄ、 ｄを次段の差動アンプに
供給して増幅させるように構成することによって、セン
スアンプの感度、消費電力、ヒステリシス等におい工優
れ、かつ高速化を図ることができるよう圧したＲＯＭ装
置用のセンスアンプを提供することを目的とする。
同一の基準電圧が一方の入力差動ＭＯ８トランジスタに
供給される差動アンプを２つ設け、−万の差動アンプか
らｄの出力を、また他方の差動アンプからｄの出力を取
り出し、この平衡出力ｄ、 ｄを次段の差動アンプに
供給して増幅させるように構成することによって、セン
スアンプの感度、消費電力、ヒステリシス等におい工優
れ、かつ高速化を図ることができるよう圧したＲＯＭ装
置用のセンスアンプを提供することを目的とする。
以下図面を用いてこの発明を説明する。
先ず、本発明のセンスアンプが適用されるＲＯＭ４！置
の一例としてのマスクＲＯＭの概略を、第３図を用い℃
簡単に説明する。
の一例としてのマスクＲＯＭの概略を、第３図を用い℃
簡単に説明する。
図において、１がメモリアレイで、このメモリアレイ１
はマ） ＩＪフックス状配列された複数個のメモリ素子
Ｍ、、、Ｍ、、、Ｍ、、、・・・、Ｍ、、、Ｍ、、。
はマ） ＩＪフックス状配列された複数個のメモリ素子
Ｍ、、、Ｍ、、、Ｍ、、、・・・、Ｍ、、、Ｍ、、。
Ｍｌ、・・・を含む。図面では説明上６個のメモリ素子
のみが示されているが、メモリアレイは更に多くのメモ
リ素子を含んでいる〇 個々のメモリ素子は、特に制限されないが、ｎチャンネ
ル型のＭＯ８ＦＥＴから構成されており、例えばそのゲ
ート酸化膜の厚さを変えてしきい値電圧を変えること忙
より情報が固定されている。
のみが示されているが、メモリアレイは更に多くのメモ
リ素子を含んでいる〇 個々のメモリ素子は、特に制限されないが、ｎチャンネ
ル型のＭＯ８ＦＥＴから構成されており、例えばそのゲ
ート酸化膜の厚さを変えてしきい値電圧を変えること忙
より情報が固定されている。
同一行に配置されているメモリ素子Ｍ、、、Ｍ■。
Ｍ１３．・・・およびＭ□、Ｍ□、Ｍ、ｓ、・・・のゲ
ートは、それぞれ一本のワード線Ｗ、 、 Ｗ、 ＜共
通に接続されている。また、同一列に配置されているメ
モリ素子Ｍ、、、Ｍ□、・・・は、そのソースが一本の
ビット１ｌｊＢＩＷＣ共通に接続され、かつドレインが
隣り合った列のメモリ素子Ｍ□、Ｍ、、、・・・のドレ
インとともに一本のビット線Ｂ、に共通に接続されてい
る。
ートは、それぞれ一本のワード線Ｗ、 、 Ｗ、 ＜共
通に接続されている。また、同一列に配置されているメ
モリ素子Ｍ、、、Ｍ□、・・・は、そのソースが一本の
ビット１ｌｊＢＩＷＣ共通に接続され、かつドレインが
隣り合った列のメモリ素子Ｍ□、Ｍ、、、・・・のドレ
インとともに一本のビット線Ｂ、に共通に接続されてい
る。
さらｋ、このメモリ素子Ｍ、、、ＭＢ、・・・のソース
は、反対＠Ｉ／Ｃ隣接された列のメモリ素子Ｍ１．。
は、反対＠Ｉ／Ｃ隣接された列のメモリ素子Ｍ１．。
Ｍｌｌ、・・・のソースとともに、ビットＩＩ Ｂ ｓ
に接続されている。
に接続されている。
上記メモリ素子は、ワードＪＩＷ＋ −Ｗ＊ −・・・
が選択レベル（ハイレベＡ？）にされることにより選択
されたとぎ、動作状態となるか非動作状ｌ！になるかに
よって、出力が１１′か′０′か決められる。ワード１
ＩｊｊＷ１．Ｗ２．・・・はＸデコーダ回路２に接続さ
れ℃いる。このＸデコーダ回路２によって、ワードＩＩ
Ｗ＋ −Ｗ！ −・・・うちアドレス信号に対応された
１つに選択レベル（メモリ素子の２つの異なるしきいイ
直電圧の中間レベル）のワード線駆動信号が供給される
。
が選択レベル（ハイレベＡ？）にされることにより選択
されたとぎ、動作状態となるか非動作状ｌ！になるかに
よって、出力が１１′か′０′か決められる。ワード１
ＩｊｊＷ１．Ｗ２．・・・はＸデコーダ回路２に接続さ
れ℃いる。このＸデコーダ回路２によって、ワードＩＩ
Ｗ＋ −Ｗ！ −・・・うちアドレス信号に対応された
１つに選択レベル（メモリ素子の２つの異なるしきいイ
直電圧の中間レベル）のワード線駆動信号が供給される
。
１万、ビットＩＩＢ％ｐ ＢＩ ｍ ＢＳ・・・は
スイッチＭ０８ＦＦｉＴＱｏ−Ｑｕ−ＱＣｓ・・・を介
してＸデコーダ回路３に接続されている。そして、Ｘデ
コーダ回路３によって形成された選択信号でスイッチＭ
Ｏ８Ｆ Ｅ Ｔ Ｑ＋＋ 、 ＱＣｓ−・・・のうち
アドレス信号に対応されたスイッチがオン状１ＩｌｌＫ
されると、選択されたビット線が共通ビット線ＯＢＫ結
合される。
スイッチＭ０８ＦＦｉＴＱｏ−Ｑｕ−ＱＣｓ・・・を介
してＸデコーダ回路３に接続されている。そして、Ｘデ
コーダ回路３によって形成された選択信号でスイッチＭ
Ｏ８Ｆ Ｅ Ｔ Ｑ＋＋ 、 ＱＣｓ−・・・のうち
アドレス信号に対応されたスイッチがオン状１ＩｌｌＫ
されると、選択されたビット線が共通ビット線ＯＢＫ結
合される。
共通ビットｌｌ０Ｂには負荷Ｍ ０８ Ｆ Ｅ Ｔ Ｑ
ｔｓとクランプ回路４が設けられており、この共通ピッ
）１１０Ｂを介し℃、選択されたメモリ素子のデータ信
号ｄが後述のセンスアンプに供給される。
ｔｓとクランプ回路４が設けられており、この共通ピッ
）１１０Ｂを介し℃、選択されたメモリ素子のデータ信
号ｄが後述のセンスアンプに供給される。
例えば、Ｘデコーダ回路２によってワードＩｉ Ｗ ｔ
が選択され、Ｘデコーダ回路３によってスイッチＭＯＳ
Ｆ Ｅ ＴＱｌｓ−Ｑ、□ Ｑｔｓがオン状ＩＩＫさ
れた場合を考える。この場合、ワードＨＷ 、に接続さ
れている一行すべてのメモリ素子Ｍ、、、Ｍ、、。
が選択され、Ｘデコーダ回路３によってスイッチＭＯＳ
Ｆ Ｅ ＴＱｌｓ−Ｑ、□ Ｑｔｓがオン状ＩＩＫさ
れた場合を考える。この場合、ワードＨＷ 、に接続さ
れている一行すべてのメモリ素子Ｍ、、、Ｍ、、。
Ｍｌｌ、・・・のゲートに選択レベルの信号が供給され
る。また、ＭＯ８ＦＥＴＱ□ｔ Ｑｓａｅ Ｑ□がＹデ
コーダ＝４３によっ又オンされると、ビットＩｔ Ｂ
ｓがグランドされて、メモリ素子Ｍ１．とＭｌ、のソー
スが接地レベルにされる。その結果、メモリ素子Ｍ、ｆ
とＭ、の情報が読み出される。
る。また、ＭＯ８ＦＥＴＱ□ｔ Ｑｓａｅ Ｑ□がＹデ
コーダ＝４３によっ又オンされると、ビットＩｔ Ｂ
ｓがグランドされて、メモリ素子Ｍ１．とＭｌ、のソー
スが接地レベルにされる。その結果、メモリ素子Ｍ、ｆ
とＭ、の情報が読み出される。
ここで、メモリ素子Ｍ、のしきい値電圧がワード＠Ｗｓ
の選択レベルよりも高いと、メモリ素子Ｍ１．は非動作
状１１！ＶＣされて、ビットＮＩＢ、＋６”ｌ’レベル
となり、このデータ信号ｄ′１′はスイッチＭＯ８ＰＢ
ＴＱ□および共通ピッ）ＩＩＯＢを介し又センスアンプ
に送られる。また、メモリ素子Ｍ０．のしきい値電圧が
ワード１ｌＷｌの選択レベルよりも低いと、メモリ素子
Ｍ１．は動作状態にされ℃、ビットＩＩ Ｂ ４が′０
ルベルになる。この信号も共通ビット線を介してセンス
アンプして送られる。
の選択レベルよりも高いと、メモリ素子Ｍ１．は非動作
状１１！ＶＣされて、ビットＮＩＢ、＋６”ｌ’レベル
となり、このデータ信号ｄ′１′はスイッチＭＯ８ＰＢ
ＴＱ□および共通ピッ）ＩＩＯＢを介し又センスアンプ
に送られる。また、メモリ素子Ｍ０．のしきい値電圧が
ワード１ｌＷｌの選択レベルよりも低いと、メモリ素子
Ｍ１．は動作状態にされ℃、ビットＩＩ Ｂ ４が′０
ルベルになる。この信号も共通ビット線を介してセンス
アンプして送られる。
なお、このとぎ、同時にメモリ素子Ｍ１曾も読み出され
るが、メモリ素子ＭＩＩのデータ信号ｄ０はピッ）ｉｌ
Ｂｔから他の共通ビットａを通し１別のセンスアンプに
供給される。
るが、メモリ素子ＭＩＩのデータ信号ｄ０はピッ）ｉｌ
Ｂｔから他の共通ビットａを通し１別のセンスアンプに
供給される。
共通ビットＭＯＨに設けられているＭＯ８ＦＥＴＱｔ。
のゲートには定電圧が印加されて負荷抵抗として作用す
る。また、共通ビット１ｌＯＢｋＷ＆けられているクラ
ンプ回路４は、ノードＯＫ適当な分圧を発生させる。こ
れによりて、共通ピッ）ＩＩＯＢに送られてくるメモリ
素子からのデータ信号ｄの振幅か制限され、共通ビット
層ＯＢの１万のレベルから他方のレベルへ変化させられ
る壇での時間が短かくされ、読出し速度が高速化される
。
る。また、共通ビット１ｌＯＢｋＷ＆けられているクラ
ンプ回路４は、ノードＯＫ適当な分圧を発生させる。こ
れによりて、共通ピッ）ＩＩＯＢに送られてくるメモリ
素子からのデータ信号ｄの振幅か制限され、共通ビット
層ＯＢの１万のレベルから他方のレベルへ変化させられ
る壇での時間が短かくされ、読出し速度が高速化される
。
また、上記のように、隣接した列のメモリ素子のソース
およびドレインを共通のビット−にＩＩ続１石ことによ
り、メモリ素子の集積密度を高めることかロエ能となる
。
およびドレインを共通のビット−にＩＩ続１石ことによ
り、メモリ素子の集積密度を高めることかロエ能となる
。
第４図は、上記共通ビット線ＯＢを通して読み出された
メモリ素子のデータ信号ｄが供給される本発明に係るセ
ンスアンプの一実施例を示す。
メモリ素子のデータ信号ｄが供給される本発明に係るセ
ンスアンプの一実施例を示す。
このセンスアンプは、３つの差動アンプ５ａ。
５ｂ、５ｃＫより構成されている。各差動アンプ５ａ、
５ｂ、５ｃはそれぞれ第１図に示す差動アンプと同一の
構成を有する。
５ｂ、５ｃはそれぞれ第１図に示す差動アンプと同一の
構成を有する。
第１段目の左側の差動アンプ５ａにおいては、負荷ＭＯ
８ＦＥＴＱｍ 、Ｑａ’のゲートが接続されているノー
ドＢＩＩの入力差動Ｍ ０８ Ｆ Ｂ Ｔ Ｑ ＊に基
準電圧ｖ１が印加され、これと反対側の入力差動Ｍｏ５
ＦＢＴＱ、にメモリ素子からのデータ信号ｄが供給され
ている。出力は入力差動Ｍ０８ＦｇＴＱ、のドレイン＠
（ノードＡ）から取り出され又いる。従って、差動アン
プ５ａの出力は入力信号ｄを逆相の信号ｄとなる。
８ＦＥＴＱｍ 、Ｑａ’のゲートが接続されているノー
ドＢＩＩの入力差動Ｍ ０８ Ｆ Ｂ Ｔ Ｑ ＊に基
準電圧ｖ１が印加され、これと反対側の入力差動Ｍｏ５
ＦＢＴＱ、にメモリ素子からのデータ信号ｄが供給され
ている。出力は入力差動Ｍ０８ＦｇＴＱ、のドレイン＠
（ノードＡ）から取り出され又いる。従って、差動アン
プ５ａの出力は入力信号ｄを逆相の信号ｄとなる。
第１段目の右側の差動アンプ５ｂにおいては、負荷Ｍ０
８ Ｆ ＥＴＱｍ −Ｑ４のゲートに電位を与えるノー
ドＢ［の入力差動Ｍ ０８ Ｆ Ｅ Ｔ Ｑａにデータ
信号ｄが供給され、これと反対側の入力差動Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｑ ＋ に、上記差動アンプ５ｍと同一の
基準電圧ｖｌが印加されている。出力は入力差動ＭＯ８
ＦＢＴＱ＋ のドレイン側（ノードＡ）から取り出され
ている。従って、差動アンプ５ｂの出力は入力信号ｄと
同相の信号ｄとなる。なお。
８ Ｆ ＥＴＱｍ −Ｑ４のゲートに電位を与えるノー
ドＢ［の入力差動Ｍ ０８ Ｆ Ｅ Ｔ Ｑａにデータ
信号ｄが供給され、これと反対側の入力差動Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｑ ＋ に、上記差動アンプ５ｍと同一の
基準電圧ｖｌが印加されている。出力は入力差動ＭＯ８
ＦＢＴＱ＋ のドレイン側（ノードＡ）から取り出され
ている。従って、差動アンプ５ｂの出力は入力信号ｄと
同相の信号ｄとなる。なお。
上記差動アンプ５ｍ、５ｂの定電流用ＭＯ８ＦＢＴＱｓ
には電源電圧■。、が印加されている。
には電源電圧■。、が印加されている。
次に、第２段目の差動アンプ５ｃＫおい工は、上記差動
アンプ５ａおよび５ｂからの出力信号ｄ。
アンプ５ａおよび５ｂからの出力信号ｄ。
ｄが、一対の入力差動Ｍ ＯＳ Ｆ ＥＴ Ｑ＋ −Ｑ
ａ Ｋそれぞれ供給され℃いる。そし℃、差動アンプ５
ｂからの出力信号ｄが供給されている入力差動Ｍｏｓｐ
ｇＴＱ、 のドレインＩｔ（ノードＡ）から出力ｄか
取り出され又いる。
ａ Ｋそれぞれ供給され℃いる。そし℃、差動アンプ５
ｂからの出力信号ｄが供給されている入力差動Ｍｏｓｐ
ｇＴＱ、 のドレインＩｔ（ノードＡ）から出力ｄか
取り出され又いる。
なお、上記実施例では、各差動アンプ５ｍ、５ｂ。
５０（Ｆ）入力差動ＭＯ８Ｆ Ｅ ＴＱｔ −Ｑａ と
し″１１Ｐチャンネル型のＭＯＳＦＥＴが使用され１い
るが、この回路とは導電型を逆にしたＭＯＳＦＥＴ＜よ
って差動アンプを構成することも可能である。
し″１１Ｐチャンネル型のＭＯＳＦＥＴが使用され１い
るが、この回路とは導電型を逆にしたＭＯＳＦＥＴ＜よ
って差動アンプを構成することも可能である。
上記センスアンプにおい又は、第１図に示されたような
′構成の差動アンプを用いて、第１段および第２段のア
ンプを構成し、第１段目のアンプより互に逆相の信号ｄ
とｄを取り出せるようにしたので、第２段目の差動アン
プ５ｃにこの２つの信号ｄ、 ｄを入力して比較増幅
させることができる。
′構成の差動アンプを用いて、第１段および第２段のア
ンプを構成し、第１段目のアンプより互に逆相の信号ｄ
とｄを取り出せるようにしたので、第２段目の差動アン
プ５ｃにこの２つの信号ｄ、 ｄを入力して比較増幅
させることができる。
従っ工、第２段目の差動アンプでは相対比較が行なわれ
るようＫなるため、ロジックシ為しッジ冒−ルドと比較
し工出力する場合に比べて感度が良く、また、次段の回
路を動禄させる際の動作速度が速くなり、高速化が図れ
る。しかも、上記差動アンプ５ａ〜５ｃは０ＭＯ８で構
成されているため、消費電力も少ない。
るようＫなるため、ロジックシ為しッジ冒−ルドと比較
し工出力する場合に比べて感度が良く、また、次段の回
路を動禄させる際の動作速度が速くなり、高速化が図れ
る。しかも、上記差動アンプ５ａ〜５ｃは０ＭＯ８で構
成されているため、消費電力も少ない。
さらに、ＲＯＭの最終出力段を、一般的なプッシュプル
型の回路構成にした場合には、本発明のセンスアンプ（
第１段目）では逆相の信号ｄ、 ｄが得られるため、
差動アンプの出力を用いて最終出力段を駆動することが
可能となる。そのため、別個にインバータを設けてセン
スアンプの出力信号と逆相の信号を作っ１やる必要がな
い。
型の回路構成にした場合には、本発明のセンスアンプ（
第１段目）では逆相の信号ｄ、 ｄが得られるため、
差動アンプの出力を用いて最終出力段を駆動することが
可能となる。そのため、別個にインバータを設けてセン
スアンプの出力信号と逆相の信号を作っ１やる必要がな
い。
つまり、インバータにあっては、温ｆ変化やプロセスニ
ヨってロジツクシ島しツジ曹−ルドカ変わってしまうお
それがあるが、本発＃４によれば。
ヨってロジツクシ島しツジ曹−ルドカ変わってしまうお
それがあるが、本発＃４によれば。
インバータを使う必要がなく、次段に平衡出力を入力信
号とする差動アンプを使用することができる。その結果
、次段にインバータを用いる場合に比べて温度変化、ノ
イズ等に対し又も強くなるという利点を有する。
号とする差動アンプを使用することができる。その結果
、次段にインバータを用いる場合に比べて温度変化、ノ
イズ等に対し又も強くなるという利点を有する。
第１図はＲＯＭｆｉ童センスアンプとじ１最も有利と考
えられる差動アンプの一例を示す回路図、第２囚は従来
のシングルチャンネル型の差動アンプの一例を示す回路
図、第３図は本発明のセンスアンプが適用されるＲＯＭ
装置の一例を示す回路図、第４図は本発明に係るセンス
アンプの一実施例を示す回路図である。 ５ｍ、５ｂ、５ｃｍ差動アンプ、Ｑ、、Ｑ、 ・・・入
力差動ＭＯ８Ｆ Ｅ Ｔ、 Ｑｓ ＝ Ｑａ・・・負荷
ＭＯ８ＦＢＴ、Ｑ、・・・定電流用ＭＯ８ＦＥＴ。 第 ３ 図 第 １１ 図 −５３：
えられる差動アンプの一例を示す回路図、第２囚は従来
のシングルチャンネル型の差動アンプの一例を示す回路
図、第３図は本発明のセンスアンプが適用されるＲＯＭ
装置の一例を示す回路図、第４図は本発明に係るセンス
アンプの一実施例を示す回路図である。 ５ｍ、５ｂ、５ｃｍ差動アンプ、Ｑ、、Ｑ、 ・・・入
力差動ＭＯ８Ｆ Ｅ Ｔ、 Ｑｓ ＝ Ｑａ・・・負荷
ＭＯ８ＦＢＴ、Ｑ、・・・定電流用ＭＯ８ＦＥＴ。 第 ３ 図 第 １１ 図 −５３：
Claims (1)
- メモリ出力と基準電圧とがそれぞれ供給され、メモリ出
力と同相の信号を出力する差動アンプ及び逆相の信号を
出力する差動アンプによって構成されたセンスアンプで
あり又、上記各差動アンプはそれぞれ一対の入力差動Ｍ
Ｏ８）ランジスタと、この入力差動ＭＯ８）ランジスタ
と導電型が逆であって、入力差動ＭＯ８）ランジスタの
ドレイン側にそれぞれ直列接続され、かつそのゲートが
１万の入力差動ＭＯ８）ランジスタのドレインに共通に
接続された一対の負荷ＭＯ８）ランジスタと、上記入力
差動トランジスタの共通ソースに接続された定電流用Ｍ
Ｏ８）ランジスタとを含み、上記各差動アンプは上記負
荷ＭＯ８）ランジスタのゲートが接続され又いない側の
入力差動Ｍ０８トランジスタのドレイン側から出力信号
が取り出されるようにされ工いることを特徴とするＲＯ
Ｍ装置用センスアンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57006006A JPS58125282A (ja) | 1982-01-20 | 1982-01-20 | Ｒｏｍ装置用センスアンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57006006A JPS58125282A (ja) | 1982-01-20 | 1982-01-20 | Ｒｏｍ装置用センスアンプ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58125282A true JPS58125282A (ja) | 1983-07-26 |
Family
ID=11626640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57006006A Pending JPS58125282A (ja) | 1982-01-20 | 1982-01-20 | Ｒｏｍ装置用センスアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58125282A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5267207A (en) * | 1990-10-17 | 1993-11-30 | Nec Corporation | Electrically programmable read only memory device with reliable sense amplifier circuit |
| US5422854A (en) * | 1992-08-13 | 1995-06-06 | Nippondenso Co., Ltd. | Sense amplifier for receiving read outputs from a semiconductor memory array |
| KR100377170B1 (ko) * | 2000-10-31 | 2003-03-26 | 주식회사 하이닉스반도체 | 전류 센스앰프 |
| WO2004003918A1 (en) * | 2002-06-28 | 2004-01-08 | Freescale Semiconductor, Inc. | Three input sense amplifier and method of operation |
-
1982
- 1982-01-20 JP JP57006006A patent/JPS58125282A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5267207A (en) * | 1990-10-17 | 1993-11-30 | Nec Corporation | Electrically programmable read only memory device with reliable sense amplifier circuit |
| US5422854A (en) * | 1992-08-13 | 1995-06-06 | Nippondenso Co., Ltd. | Sense amplifier for receiving read outputs from a semiconductor memory array |
| KR100377170B1 (ko) * | 2000-10-31 | 2003-03-26 | 주식회사 하이닉스반도체 | 전류 센스앰프 |
| WO2004003918A1 (en) * | 2002-06-28 | 2004-01-08 | Freescale Semiconductor, Inc. | Three input sense amplifier and method of operation |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR940012398A (ko) | 집적회로 메모리용 감지 증폭기, 집적회로 메모리 및 집적회로 메모리 감지 증폭기 작동 방법 | |
| KR920001542A (ko) | 감지 증폭기를 갖는 반도체 메모리 | |
| JPS61224192A (ja) | 読出し増幅器 | |
| JP2003223788A5 (ja) | ||
| JP2756797B2 (ja) | Ｆｅｔセンス・アンプ | |
| JPS6035755B2 (ja) | センス増幅器 | |
| US4730133A (en) | Decoder circuit of a semiconductor memory device | |
| JP2760634B2 (ja) | 集積メモリ | |
| US5724299A (en) | Multiport register file memory using small voltage swing for write operation | |
| US4658160A (en) | Common gate MOS differential sense amplifier | |
| US6879524B2 (en) | Memory I/O buffer using shared read/write circuitry | |
| JPS58125282A (ja) | Ｒｏｍ装置用センスアンプ | |
| JPS6196587A (ja) | センスアンプ回路 | |
| US5162679A (en) | Sense amplifier with depletion transistor feedback | |
| JPH0799627B2 (ja) | 半導体メモリの書き込み読み出し回路 | |
| JPH02244493A (ja) | ディジタル・メモリ・システム | |
| JP2514988B2 (ja) | センスアンプ回路 | |
| US5617355A (en) | Semiconductor memory device having positive feedback sense amplifier | |
| JPS6235190B2 (ja) | ||
| JP3031090B2 (ja) | 出力ポート回路 | |
| NL8901344A (nl) | Geintegreerde geheugenschakeling met een leesversterker. | |
| JPH03100996A (ja) | 増幅回路 | |
| JPS5851358B2 (ja) | 半導体集積回路装置 | |
| JPH0518200B2 (ja) | ||
| JP3219816B2 (ja) | デコード回路 |