JPH0470212A - 複合論理回路 - Google Patents
複合論理回路Info
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- JPH0470212A JPH0470212A JP2183521A JP18352190A JPH0470212A JP H0470212 A JPH0470212 A JP H0470212A JP 2183521 A JP2183521 A JP 2183521A JP 18352190 A JP18352190 A JP 18352190A JP H0470212 A JPH0470212 A JP H0470212A
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- Japan
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- gate circuit
- transistor
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- 239000002131 composite material Substances 0.000 title claims description 12
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 5
- 150000002739 metals Chemical class 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ナンドゲート回路とノアゲート回路とを備え
た複合論理回路に関する。
た複合論理回路に関する。
［従来の技術］
ＣＭＯ３（コンプリメンタリメタルオキサイドセミコン
ダクタ）トランジスタを用いてナンドゲート回路とノア
ゲート回路とによる複合論理回路を１つの集積回路チッ
プ上に形成する場合、ナンドゲート回路とノアゲート回
路とをそれぞれ別個の回路で形成している。
ダクタ）トランジスタを用いてナンドゲート回路とノア
ゲート回路とによる複合論理回路を１つの集積回路チッ
プ上に形成する場合、ナンドゲート回路とノアゲート回
路とをそれぞれ別個の回路で形成している。
第２図は、従来のこの種のナンドゲート回路とノアゲー
ト回路とを有する複合論理回路の回路図である。
ト回路とを有する複合論理回路の回路図である。
同図上部に示すように、２つのＰＭＯＳ （Ｐチャネル
ＭＯＳ）ｈランジメタ１１及び１２と２つのＮＭＯ３（
ＮチャネルＭＯＳ）ｈランジメタ１３及び１４、即ち４
つのトランジスタ１１〜１４によって１つのナンドゲー
ト回路ＩＯが形成されている。
ＭＯＳ）ｈランジメタ１１及び１２と２つのＮＭＯ３（
ＮチャネルＭＯＳ）ｈランジメタ１３及び１４、即ち４
つのトランジスタ１１〜１４によって１つのナンドゲー
ト回路ＩＯが形成されている。
同図下部に示すように、２つのＰＭＯＳトランジスタ２
１及び２２と２つのＮＭＯ５）ランジメタ２３及び２４
、即ち４つのトランジスタ２１〜２４によって１つのノ
アゲート回路２０が形成されている。
１及び２２と２つのＮＭＯ５）ランジメタ２３及び２４
、即ち４つのトランジスタ２１〜２４によって１つのノ
アゲート回路２０が形成されている。
同図からも明らかのように、これらのナンドゲート回路
ＩＯとノアゲート回路２０とは別個の素子をそれぞれ用
いて互いに独立して形成されている。
ＩＯとノアゲート回路２０とは別個の素子をそれぞれ用
いて互いに独立して形成されている。
［発明が解決しようとする課題］
このような従来の複合論理回路によると、ナンドゲート
回路及びノアゲート回路を構成するのにそれぞれ２つの
Ｐチャネルトランジスタと２つのＮチャネルトランジス
タ、即ち合計８つのトランジスタが必要となる。そのた
め集積回路チップを形成する場合、集積回路チップ上に
占めるゲートの面積が大きくなってしまう。
回路及びノアゲート回路を構成するのにそれぞれ２つの
Ｐチャネルトランジスタと２つのＮチャネルトランジス
タ、即ち合計８つのトランジスタが必要となる。そのた
め集積回路チップを形成する場合、集積回路チップ上に
占めるゲートの面積が大きくなってしまう。
従って本発明の目的は、集積回路チップの面積を減少す
ることのできる複合論理回路を提供することにある。
ることのできる複合論理回路を提供することにある。
［課題を解決するための手段］
上述の目的は本発明によれば、２つのＰチャネルトラン
ジスタ及び２つのＮチャネルトランジスタを有するナン
ドゲート回路と、２つのＰチャネルトランジスタ及び２
つのＮチャネルトランジスタを有するノアゲート回路と
を備えた複合論理回路であって、ナンドゲート回路の一
方のＰチャネルトランジスタ及び一方のＮチャネルトラ
ンジスタとノアゲート回路の一方のＰチャネルトランジ
スタ及び一方のＮチャネルトランジスタとがそれぞれ共
用されていることにより達成される。
ジスタ及び２つのＮチャネルトランジスタを有するナン
ドゲート回路と、２つのＰチャネルトランジスタ及び２
つのＮチャネルトランジスタを有するノアゲート回路と
を備えた複合論理回路であって、ナンドゲート回路の一
方のＰチャネルトランジスタ及び一方のＮチャネルトラ
ンジスタとノアゲート回路の一方のＰチャネルトランジ
スタ及び一方のＮチャネルトランジスタとがそれぞれ共
用されていることにより達成される。
［作用コ
ナンドゲート回路の一方のＰチャネルトランジスタ及び
一方のＮチャネルトランジスタとノアゲート回路の一方
のＰチャネルトランジスタ及び一方のＮチャネルトラン
ジスタとがそれぞれ共用されている。これにより、４つ
のトランジスタで構成されるナンドゲート回路と４つの
トランジスタで構成されるノアゲート回路とを同一チッ
プ上に構成する場合、６つのトランジスタで構成される
ので集積回路チップの面積が縮小される。
一方のＮチャネルトランジスタとノアゲート回路の一方
のＰチャネルトランジスタ及び一方のＮチャネルトラン
ジスタとがそれぞれ共用されている。これにより、４つ
のトランジスタで構成されるナンドゲート回路と４つの
トランジスタで構成されるノアゲート回路とを同一チッ
プ上に構成する場合、６つのトランジスタで構成される
ので集積回路チップの面積が縮小される。
［実施例］
以下、本発明を図面を参照して詳細に説明する。
第１図は本発明の一実施例としての複合論理回路の回路
図を示す。
図を示す。
同図に示すように、電源電圧供給端Ｖ。０と接地端との
間には、ＰＭＯＳｈランジトランジスタＭＯＳトランジ
スタ３２、及びＮＭｏ５トランジスタ５１をこの順序で
直列接続した回路が接続されており、さらに電源電圧供
給端Ｖ。０と接地端との間には、ＰＭＯＳトランジスタ
５２、ＰＭＯＳ トランジスタ４１、及びＮＭＯＳ）ラ
ンジメタ４２をこの順序で直列接続した回路が接続され
ている。
間には、ＰＭＯＳｈランジトランジスタＭＯＳトランジ
スタ３２、及びＮＭｏ５トランジスタ５１をこの順序で
直列接続した回路が接続されており、さらに電源電圧供
給端Ｖ。０と接地端との間には、ＰＭＯＳトランジスタ
５２、ＰＭＯＳ トランジスタ４１、及びＮＭＯＳ）ラ
ンジメタ４２をこの順序で直列接続した回路が接続され
ている。
ＰＭＯＳトランジスタ３１及びＮＭＯＳ）ランジメタ３
２の接続点はＰＭＯＳトランジスタ５２及びＰＭＯＳト
ランジスタ４１の接続点に接続されている。
２の接続点はＰＭＯＳトランジスタ５２及びＰＭＯＳト
ランジスタ４１の接続点に接続されている。
ＮＭＯＳトランジスタ３２及びＮＭＯＳ）ランジメタ５
１の接続点はＰＭＯＳトランジスタ４１及びＮＭＯＳト
ランジスタ４２の接続点に接続されている。
１の接続点はＰＭＯＳトランジスタ４１及びＮＭＯＳト
ランジスタ４２の接続点に接続されている。
ＰＭＯＳ）ランジメタ３１、ＮＭｏ５トランジスタ３２
、ＮＭＯＳトランジスタ５１及びＰＭＯＳ）ランジメタ
５２によってナンドゲート回路３０が構成されている。
、ＮＭＯＳトランジスタ５１及びＰＭＯＳ）ランジメタ
５２によってナンドゲート回路３０が構成されている。
ＰＭＯＳトランジスタ５２、ＰＭＯＳトランジスタ４１
、ＮＭＯＳトランジスタ４２、及びＮＭｏ５トランジス
タ５１によってノアゲート回路４０が構成されている。
、ＮＭＯＳトランジスタ４２、及びＮＭｏ５トランジス
タ５１によってノアゲート回路４０が構成されている。
ＮＭＯＳ）ランジメタ５１及びＰＭＯＳ）ランジメタ５
２は、これらナンドゲート回路３０及びノアゲト回路４
０に共通に用いられている。
２は、これらナンドゲート回路３０及びノアゲト回路４
０に共通に用いられている。
ナンドゲート回路３０は、入力端子として、ＰＭＯＳト
ランジスタ３１及びＮＭＯＳトランジスタ３２のゲート
電極に接続された入力端子３３と、共用のＮＭＯＳトラ
ンジスタ５１及びＰＭＯＳ）ランジメタ５２のゲート電
極に接続された共用入力端子５３とを備えている。この
ナンドゲート回路３０の出力は、ＰＭＯＳ）ランジメタ
３１及びＮＭＯＳトランジスタ３２の前述の接続点に接
続された出力端子３４から得られる。
ランジスタ３１及びＮＭＯＳトランジスタ３２のゲート
電極に接続された入力端子３３と、共用のＮＭＯＳトラ
ンジスタ５１及びＰＭＯＳ）ランジメタ５２のゲート電
極に接続された共用入力端子５３とを備えている。この
ナンドゲート回路３０の出力は、ＰＭＯＳ）ランジメタ
３１及びＮＭＯＳトランジスタ３２の前述の接続点に接
続された出力端子３４から得られる。
ノアゲート回路４０は、入力端子として、・Ｐ Ｍ Ｏ
Ｓトランジスタ４１及びＮＭＯＳトランジスタ４２のゲ
ート電極に接続された入力端子４３と、前述の共用入力
端子５３とを備えている。このノアゲート回路４０の出
力は、ＮＭＯＳトランジスタ３２及びＮＭＯＳトランジ
スタ５１の前述の接続点に接続された８カ端子４４から
得られる。
Ｓトランジスタ４１及びＮＭＯＳトランジスタ４２のゲ
ート電極に接続された入力端子４３と、前述の共用入力
端子５３とを備えている。このノアゲート回路４０の出
力は、ＮＭＯＳトランジスタ３２及びＮＭＯＳトランジ
スタ５１の前述の接続点に接続された８カ端子４４から
得られる。
上述したように本実施例では、ＮＭＯＳトランジスタ５
１及びＰＭＯＳトランジスタ５２がナンドゲート回路３
０及びノアゲート回路４０に共通に用いられている。従
ってその分トランジスタの数を減少させることができ、
ひいては集積回路チップ上での複合論理回路の占有面積
を減少させることができる。
１及びＰＭＯＳトランジスタ５２がナンドゲート回路３
０及びノアゲート回路４０に共通に用いられている。従
ってその分トランジスタの数を減少させることができ、
ひいては集積回路チップ上での複合論理回路の占有面積
を減少させることができる。
次に本実施例の動作を説明する。
まずナンドゲート回路３０について説明する。
入力端子３３及び４３へ印加される信号は常に逆電位の
関係にないと動作しない。
関係にないと動作しない。
入力端子３３及び共用入力端子５３へ正論理で“０”レ
ベルの論理信号が印加されたとする。この場合、ＰＭＯ
Ｓ）ランジメタ３１及び共用のＰＭＯＳ）ランジメタ５
２が共にオン状態となり、ＮＭＯ３）ランジメタ３２及
び共用のＮＭＯ３）ランジメタ５１が共にオフ状態とな
る。その結果、出力端子３４には電源電圧ｖ０゜に近い
電圧が現れ“１”レベルの論理信号が出力されることと
なる。
ベルの論理信号が印加されたとする。この場合、ＰＭＯ
Ｓ）ランジメタ３１及び共用のＰＭＯＳ）ランジメタ５
２が共にオン状態となり、ＮＭＯ３）ランジメタ３２及
び共用のＮＭＯ３）ランジメタ５１が共にオフ状態とな
る。その結果、出力端子３４には電源電圧ｖ０゜に近い
電圧が現れ“１”レベルの論理信号が出力されることと
なる。
入力端子３３へ“０”、共用入力端子５３へ“１”論理
レベルの論理信号が印加されたとする。この場合、ＰＭ
ＯＳ）ランジメタ３１がオン状態となり、共用のＰＭＯ
Ｓ）ランジメタ５２がオフ状態となり、ＮＭＯＳトラン
ジスタ３２がオフ状態となり、共用のＮＭＯＳトランジ
スタ５１がオン状態となる。その結果、出力端子３４に
は電源電圧Ｖ。０に近い電圧が現れ“１”レベルの論理
信号が出力されることとなる。
レベルの論理信号が印加されたとする。この場合、ＰＭ
ＯＳ）ランジメタ３１がオン状態となり、共用のＰＭＯ
Ｓ）ランジメタ５２がオフ状態となり、ＮＭＯＳトラン
ジスタ３２がオフ状態となり、共用のＮＭＯＳトランジ
スタ５１がオン状態となる。その結果、出力端子３４に
は電源電圧Ｖ。０に近い電圧が現れ“１”レベルの論理
信号が出力されることとなる。
入力端子３３へ“１”、共用入力端子５３へ“０”論理
レベルの論理信号が印加されたとする。この場合、ＰＭ
ＯＳ）ランジメタ３１がオフ状態となり、共用のＰＭＯ
Ｓ）”＞ンジメタ５２がオン状態となり、ＮＭＯＳトラ
ンジスタ３２がオン状態となり、共用のＮＭＯ３）ラン
ジメタ５１がオフ状態となる。その結果、出力端子３４
には電源電圧ｖ０゜に近い電圧が現れ“１”レベルの論
理信号が出力されることとなる。
レベルの論理信号が印加されたとする。この場合、ＰＭ
ＯＳ）ランジメタ３１がオフ状態となり、共用のＰＭＯ
Ｓ）”＞ンジメタ５２がオン状態となり、ＮＭＯＳトラ
ンジスタ３２がオン状態となり、共用のＮＭＯ３）ラン
ジメタ５１がオフ状態となる。その結果、出力端子３４
には電源電圧ｖ０゜に近い電圧が現れ“１”レベルの論
理信号が出力されることとなる。
入力端子３３へ“１”、共用入力端子５３へ“１”論理
レベルの論理信号が印加されたとする。この場合、ＰＭ
ＯＳトランジスタ３１及び共用のＰＭＯＳトランジスタ
５２が共にオフ状態となり、ＮＭＯＳトランジスタ３２
及び共用のＮＭＯ３）ランジメタ５１が共にオフ状態と
なる。その結果、出力端子３４には接地電圧に近い電圧
が現れ”０”レベルの論理信号が出力されることとなる
。
レベルの論理信号が印加されたとする。この場合、ＰＭ
ＯＳトランジスタ３１及び共用のＰＭＯＳトランジスタ
５２が共にオフ状態となり、ＮＭＯＳトランジスタ３２
及び共用のＮＭＯ３）ランジメタ５１が共にオフ状態と
なる。その結果、出力端子３４には接地電圧に近い電圧
が現れ”０”レベルの論理信号が出力されることとなる
。
次にノアゲート回路４０について説明する。
入力端子４３へ“０”、共用入力端子５３へ“０”論理
レベルの論理信号が印加されたとする。この場合、ＰＭ
ＯＳトランジスタ４１及び共用のＰ Ｍ ＯＳトランジ
スタ５２が共にオン状態となり、Ｎ Ｍ ＯＳトランジ
スタ４２及び共用のＮＭｏ５トランジスタ５【が共にオ
フ状態となる。その結果、出力端子４４には電源電圧Ｖ
ＤＯに近い電圧が現れ“１″レベルの論理信号が出力さ
れることとなる。
レベルの論理信号が印加されたとする。この場合、ＰＭ
ＯＳトランジスタ４１及び共用のＰ Ｍ ＯＳトランジ
スタ５２が共にオン状態となり、Ｎ Ｍ ＯＳトランジ
スタ４２及び共用のＮＭｏ５トランジスタ５【が共にオ
フ状態となる。その結果、出力端子４４には電源電圧Ｖ
ＤＯに近い電圧が現れ“１″レベルの論理信号が出力さ
れることとなる。
入力端子４３へ“０”、共用入力端子５３へ“１”論理
レベルの論理信号が印加されたとする。この場合、ＰＭ
ＯＳトランジスタ４１がオン状態となり、共用のＰＭＯ
Ｓ）ランジメタ５２がオフ状態となり、ＮＭＯＳトラン
ジスタ４２がオフ状態となり、共用のＮＭＯＳトランジ
スタ５１がオン状態となる。その結果、出力端子４４に
は接地電圧に近い電圧が現れ“０”レベルの論理信号が
出力されることとなる。
レベルの論理信号が印加されたとする。この場合、ＰＭ
ＯＳトランジスタ４１がオン状態となり、共用のＰＭＯ
Ｓ）ランジメタ５２がオフ状態となり、ＮＭＯＳトラン
ジスタ４２がオフ状態となり、共用のＮＭＯＳトランジ
スタ５１がオン状態となる。その結果、出力端子４４に
は接地電圧に近い電圧が現れ“０”レベルの論理信号が
出力されることとなる。
入力端子４３へ“１”、共用入力端子５３へ“０”論理
レベルの論理信号が印加されたとする。この場合、ＰＭ
ＯＳトランジスタ４１がオフ状態となり、共用のＰＭＯ
Ｓ）ランジメタ５２がオン状態となり、ＮＭＯＳトラン
ジスタ４２がオン状態となり、共用のＮＭＯＳトランジ
スタ５１がオフ状態となる。その結果、出力端子４４に
は接地電圧に近い電圧が現れ“０”レベルの論理信号が
出力されることとなる６ 入力端子４３へ“１”、共用入力端子５３へ“１”論理
レベルの論理信号が印加されたとする。この場合、ＰＭ
ＯＳトランジスタ４１及び共用のＰＭＯＳトランジスタ
５２が共にオフ状態となり、Ｎ Ｍ ＯＳトランジスタ
４２及び共用のＮＭＯＳトランジスタ５１が共にオン状
態となる。その結果、出力端子４４には接地電圧に近い
電圧が現れ“０”レベルの論理信号が出力されることと
なる。
レベルの論理信号が印加されたとする。この場合、ＰＭ
ＯＳトランジスタ４１がオフ状態となり、共用のＰＭＯ
Ｓ）ランジメタ５２がオン状態となり、ＮＭＯＳトラン
ジスタ４２がオン状態となり、共用のＮＭＯＳトランジ
スタ５１がオフ状態となる。その結果、出力端子４４に
は接地電圧に近い電圧が現れ“０”レベルの論理信号が
出力されることとなる６ 入力端子４３へ“１”、共用入力端子５３へ“１”論理
レベルの論理信号が印加されたとする。この場合、ＰＭ
ＯＳトランジスタ４１及び共用のＰＭＯＳトランジスタ
５２が共にオフ状態となり、Ｎ Ｍ ＯＳトランジスタ
４２及び共用のＮＭＯＳトランジスタ５１が共にオン状
態となる。その結果、出力端子４４には接地電圧に近い
電圧が現れ“０”レベルの論理信号が出力されることと
なる。
本実施例の複合論理回路に用いられている共用のＰＭＯ
Ｓ）ランジメタ５２は、第２図に示した従来の複合論理
回路の回路図におけるＰＭＯＳ）うンジメタ１１及び２
１を兼用する。共用のＮＭｏ５トランジスタ５１は、同
図に示したＮＭＯ８）ランジメタ１４及び２４を兼用す
る。即ち、ナンドゲート回路とノアゲート回路とを有す
る複合論理回路を構成するのに従来は８つのトランジス
タが必要であったが６つのトランジスタでよいことにな
る。従って、集積回路チップ上のトランジスタの占有面
積を減少することができる。
Ｓ）ランジメタ５２は、第２図に示した従来の複合論理
回路の回路図におけるＰＭＯＳ）うンジメタ１１及び２
１を兼用する。共用のＮＭｏ５トランジスタ５１は、同
図に示したＮＭＯ８）ランジメタ１４及び２４を兼用す
る。即ち、ナンドゲート回路とノアゲート回路とを有す
る複合論理回路を構成するのに従来は８つのトランジス
タが必要であったが６つのトランジスタでよいことにな
る。従って、集積回路チップ上のトランジスタの占有面
積を減少することができる。
［発明の効果コ
以上詳細に説明したように本発明によれば、２つのＰチ
ャネルトランジスタ及び２つのＮチャネルトランジスタ
を有するナンドゲート回路と、２つのＰチャネルトラン
ジスタ及び２つのＮチャネルトランジスタを有するノア
ゲート回路とを備えた複合論理回路であって、ナンドゲ
ート回路の一方のＰチャネルトランジスタ及び一方のＮ
チャネルトランジスタとノアゲート回路の一方のＰチャ
ネルトランジスタ及び一方のＮチャネルトランジスタと
がそれぞれ共用されているので集積回路チップの面積を
減少することのできる複合論理回路、が実現できる。
ャネルトランジスタ及び２つのＮチャネルトランジスタ
を有するナンドゲート回路と、２つのＰチャネルトラン
ジスタ及び２つのＮチャネルトランジスタを有するノア
ゲート回路とを備えた複合論理回路であって、ナンドゲ
ート回路の一方のＰチャネルトランジスタ及び一方のＮ
チャネルトランジスタとノアゲート回路の一方のＰチャ
ネルトランジスタ及び一方のＮチャネルトランジスタと
がそれぞれ共用されているので集積回路チップの面積を
減少することのできる複合論理回路、が実現できる。
第１図は本発明の一実施例としての複合論理回路の回路
図、第２図は従来のナンドゲート回路とノアゲート回路
とを有する複合論理回路の回路図である。 ３０・・・・・・ナンドゲート回路、３１．４１．５２
・・・・・・ＰＭｏｓトランジスタ、３２．４２．５１
・・・・・・ぺＭＯＳ）ランジメタ、３３．４３．５３
・・・・・・入力端子、３４．４４・・・・・・出力端
子、４０・・・・・・ノアゲート回路。 第１図 第２図
図、第２図は従来のナンドゲート回路とノアゲート回路
とを有する複合論理回路の回路図である。 ３０・・・・・・ナンドゲート回路、３１．４１．５２
・・・・・・ＰＭｏｓトランジスタ、３２．４２．５１
・・・・・・ぺＭＯＳ）ランジメタ、３３．４３．５３
・・・・・・入力端子、３４．４４・・・・・・出力端
子、４０・・・・・・ノアゲート回路。 第１図 第２図
Claims (1)
- ２つのＰチャネルトランジスタ及び２つのＮチャネルト
ランジスタを有するナンドゲート回路と、２つのＰチャ
ネルトランジスタ及び２つのＮチャネルトランジスタを
有するノアゲート回路とを備えた複合論理回路であって
、前記ナンドゲート回路の一方の前記Ｐチャネルトラン
ジスタ及び一方の前記Ｎチャネルトランジスタと前記ノ
アゲート回路の一方の前記Ｐチャネルトランジスタ及び
一方の前記Ｎチャネルトランジスタとがそれぞれ共用さ
れていることを特徴とする複合論理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2183521A JP2749185B2 (ja) | 1990-07-11 | 1990-07-11 | 複合論理回路 |
| US07/722,475 US5309043A (en) | 1990-07-11 | 1991-07-02 | Compound logic circuit having NAND and NOR gate outputs and two transistors connected within both gate circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2183521A JP2749185B2 (ja) | 1990-07-11 | 1990-07-11 | 複合論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0470212A true JPH0470212A (ja) | 1992-03-05 |
| JP2749185B2 JP2749185B2 (ja) | 1998-05-13 |
Family
ID=16137305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2183521A Expired - Fee Related JP2749185B2 (ja) | 1990-07-11 | 1990-07-11 | 複合論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5309043A (ja) |
| JP (1) | JP2749185B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0713294A1 (en) * | 1994-11-18 | 1996-05-22 | STMicroelectronics S.r.l. | Decoder with reduced architecture |
| US5764085A (en) * | 1996-02-28 | 1998-06-09 | Hewlett-Packard Company | Method and apparatus for sharing a fet between a plurality of operationally exclusive logic gates |
| DE19743261C1 (de) * | 1997-09-30 | 1999-02-18 | Siemens Ag | Logikgatter |
| US6144228A (en) * | 1999-02-01 | 2000-11-07 | Compaq Computer Corporation | Generalized push-pull cascode logic technique |
| JP4551731B2 (ja) * | 2004-10-15 | 2010-09-29 | 株式会社東芝 | 半導体集積回路 |
| US8779799B2 (en) * | 2011-05-19 | 2014-07-15 | Semiconductor Energy Laboratory Co., Ltd. | Logic circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61247123A (ja) * | 1985-04-25 | 1986-11-04 | Nec Corp | ３値出力回路 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3016466A (en) * | 1957-12-30 | 1962-01-09 | Richard K Richards | Logical circuit |
| US3248561A (en) * | 1962-04-20 | 1966-04-26 | Ibm | Logic circuit |
| US3772536A (en) * | 1967-09-20 | 1973-11-13 | Trw Inc | Digital cell for large scale integration |
| GB1300495A (en) * | 1970-05-30 | 1972-12-20 | Tokyo Shibaura Electric Co | Logic circuit arrangement using insulated gate field effect transistors |
| US3691401A (en) * | 1971-03-10 | 1972-09-12 | Honeywell Inf Systems | Convertible nand/nor gate |
| US3980897A (en) * | 1974-07-08 | 1976-09-14 | Solid State Scientific, Inc. | Logic gating system and method |
| US4185209A (en) * | 1978-02-02 | 1980-01-22 | Rockwell International Corporation | CMOS boolean logic circuit |
| JPS5746536A (en) * | 1980-09-04 | 1982-03-17 | Matsushita Electric Ind Co Ltd | Gate circuit |
| JPS58101525A (ja) * | 1981-12-14 | 1983-06-16 | Fujitsu Ltd | 論理回路 |
| US4518875A (en) * | 1982-06-04 | 1985-05-21 | Aytac Haluk M | Three-level MOS logic circuit |
-
1990
- 1990-07-11 JP JP2183521A patent/JP2749185B2/ja not_active Expired - Fee Related
-
1991
- 1991-07-02 US US07/722,475 patent/US5309043A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61247123A (ja) * | 1985-04-25 | 1986-11-04 | Nec Corp | ３値出力回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2749185B2 (ja) | 1998-05-13 |
| US5309043A (en) | 1994-05-03 |
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