JPS58101525A - 論理回路 - Google Patents
論理回路Info
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- JPS58101525A JPS58101525A JP56201077A JP20107781A JPS58101525A JP S58101525 A JPS58101525 A JP S58101525A JP 56201077 A JP56201077 A JP 56201077A JP 20107781 A JP20107781 A JP 20107781A JP S58101525 A JPS58101525 A JP S58101525A
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- Japan
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- transistors
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- 230000004044 response Effects 0.000 abstract description 13
- 230000000694 effects Effects 0.000 abstract description 2
- 101100538446 Aspergillus terreus (strain NIH 2624 / FGSC A1156) trt2 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 206010011224 Cough Diseases 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000010979 ruby Substances 0.000 description 1
- 229910001750 ruby Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type
- H03K19/09443—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type using a combination of enhancement and depletion transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/418—Address circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- G—PHYSICS
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- G—PHYSICS
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- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(1)発明の技術分野
本発明は、直列!!続されたMo1l)ランジスタ【用
いる多入力の論理回路に関し、特に入力条件によって出
力応答時間に差が生ずることを防止しようとするもので
ある。
いる多入力の論理回路に関し、特に入力条件によって出
力応答時間に差が生ずることを防止しようとするもので
ある。
(2)技術の背景
メモリ回路の周辺にはアドレスバッファ部、デコーダ部
、ビットラインコントロール部等がW&置されるが、こ
れらの動作速度はいずれも使用する論理回路の応答時間
に依存する。
、ビットラインコントロール部等がW&置されるが、こ
れらの動作速度はいずれも使用する論理回路の応答時間
に依存する。
(6)従来の技術と問題点
第1図および第2図は従来の論理回路の簡単な例として
0MO8を用いた2人カナノドゲート及びノアゲートを
示し友ものである。第1図(a)の回路は一方の入力I
N、で駆動されるCMOll)ランジスタTl lT3
と他方の入力IN!で駆動されるCMOg)ランジスタ
’r鵞e ’r、のうち、負荷となるpチャネルMO8
)ランジスタT1.T鵞を並列に、且つ駆動側となる一
チャネルMO8)う/ジスタT* + ’r4を直列に
接続したものである。この場合間醜となるのは出力OU
TがH(ハイ)からL(ロー)へ変化する応答時間であ
る。つまり、同図(b)に示すように入力INlがHで
あるときに入力IN、がLからHに切換わると出力OU
TはHからLへ切換わるが、このIN、のレベル変化f
il a lN5= H,INx = L テ) 5ン
ジスタTffi+’rjがオン、Tl #T4がオフで
ある丸め、トランジスタT3.T4の接続点NhはVc
c Vt>@(Vths Id、Ts Oスレッシl
ルビレベル)ニチャージされている。このため入力IN
、をLからHK切換えてトランジスタT8をオフ、T4
をオンにしてもノードNムの1m荷をディスチャージす
るまで出力OUTはL (−Via )にならず、ここ
に時間遅れ1.が生ずる。
0MO8を用いた2人カナノドゲート及びノアゲートを
示し友ものである。第1図(a)の回路は一方の入力I
N、で駆動されるCMOll)ランジスタTl lT3
と他方の入力IN!で駆動されるCMOg)ランジスタ
’r鵞e ’r、のうち、負荷となるpチャネルMO8
)ランジスタT1.T鵞を並列に、且つ駆動側となる一
チャネルMO8)う/ジスタT* + ’r4を直列に
接続したものである。この場合間醜となるのは出力OU
TがH(ハイ)からL(ロー)へ変化する応答時間であ
る。つまり、同図(b)に示すように入力INlがHで
あるときに入力IN、がLからHに切換わると出力OU
TはHからLへ切換わるが、このIN、のレベル変化f
il a lN5= H,INx = L テ) 5ン
ジスタTffi+’rjがオン、Tl #T4がオフで
ある丸め、トランジスタT3.T4の接続点NhはVc
c Vt>@(Vths Id、Ts Oスレッシl
ルビレベル)ニチャージされている。このため入力IN
、をLからHK切換えてトランジスタT8をオフ、T4
をオンにしてもノードNムの1m荷をディスチャージす
るまで出力OUTはL (−Via )にならず、ここ
に時間遅れ1.が生ずる。
一方、同図(c)に示すように入力IN1がHの状態で
入力IN1がLからHに切換ねると、論理的には( (b)と同様であるから出力OU T’はHからLに切
換わる。しかし、IN、=L 、 IN、=Hの状態で
はトランジスタTl5T4がオンで、’r* 、T8が
オフであるためノードNムはL(=Vjs)である。こ
の九めIN。
入力IN1がLからHに切換ねると、論理的には( (b)と同様であるから出力OU T’はHからLに切
換わる。しかし、IN、=L 、 IN、=Hの状態で
はトランジスタTl5T4がオンで、’r* 、T8が
オフであるためノードNムはL(=Vjs)である。こ
の九めIN。
がLからHに切換ってトランジスタT、をオフ、T1を
オンにすると、ノードNムの電荷をディスチャージする
ことなく僅かな時間遅れtlだけで出力OUTはHから
Lに切換わる。
オンにすると、ノードNムの電荷をディスチャージする
ことなく僅かな時間遅れtlだけで出力OUTはHから
Lに切換わる。
間部は応答時間の有無そのものでなく、応答時間Lle
jmに入力条件による差(この場合tt>b )が生ず
ることである。この問題はトランジスタTseTat直
列嫉絖する構成に内在するもので、菖2図(a)に示す
ようにTlt T4をpチャネルMO&)う/ジスタと
した場合も同様である。但し、この場合は0MO8の2
人カッアゲートで、2人力INI。
jmに入力条件による差(この場合tt>b )が生ず
ることである。この問題はトランジスタTseTat直
列嫉絖する構成に内在するもので、菖2図(a)に示す
ようにTlt T4をpチャネルMO&)う/ジスタと
した場合も同様である。但し、この場合は0MO8の2
人カッアゲートで、2人力INI。
INsが共にLになったときだけ出力OUTはHKなる
。そして、ろ答時間は出力OU丁がLからHになる入力
条件で問題となり、(b)のようにIN、=LでIN、
がHからLに切換わるとVths (Tmのスレッシl
ルドレペル)tで低下しているノードNムをVCCまで
チャージするために出力OUTに遅れ時間1.が生ずる
。この時間t1は(c)のようにIN、=LでIN、t
−HからLに切換えるときの応答時間t4より兼い。
。そして、ろ答時間は出力OU丁がLからHになる入力
条件で問題となり、(b)のようにIN、=LでIN、
がHからLに切換わるとVths (Tmのスレッシl
ルドレペル)tで低下しているノードNムをVCCまで
チャージするために出力OUTに遅れ時間1.が生ずる
。この時間t1は(c)のようにIN、=LでIN、t
−HからLに切換えるときの応答時間t4より兼い。
(4)発明の目的
本発明は、上述した入力条件による応答時間の差をなく
そうとするものである(いずれも高遮儒にする)。
そうとするものである(いずれも高遮儒にする)。
(5)発明の構成
本発明は、入力数に等しい数のM08トランジスタを直
列接続してなる直列回路を負萄に接続して、咳負荷との
接続点を出力とするーff1−路において、該直列回路
を*数組並列に接続して、各入力によシ各直列回路の異
なる位置のトランジスタを同時に駆動するようにしてな
ることを特徴とするものである。
列接続してなる直列回路を負萄に接続して、咳負荷との
接続点を出力とするーff1−路において、該直列回路
を*数組並列に接続して、各入力によシ各直列回路の異
なる位置のトランジスタを同時に駆動するようにしてな
ることを特徴とするものである。
(6)発明の実施例
以下、図面を参照しながら本発明の詳細な説明する。A
13図(a>〜(・)は本発明の異なる実施例を示す回
路図で、(&) tri 2人力ナンドゲートである。
13図(a>〜(・)は本発明の異なる実施例を示す回
路図で、(&) tri 2人力ナンドゲートである。
本例の2人力ナンドゲートはA11図(a) (D I
回路に2つOnチャネルMθBトランジスタT’n e
’ramからなる直列回路を追加したものである。こ
の直ダ41回路は鳳チャネルMO8トランジスタTsh
Tu(これらは第1図のTs、T4に相当する)からな
る直列囲路に並列に接続される。そしてトランジスタT
a1eTe1は入力IN、で、またトランジスタT41
e T4雪社人力IN、で同時に駆−される。従って
、A11図(b)のようにIN、= H,IN、= L
であるとトランジスタT雪a ’ratがオン、’r1
1 T41がオフしているのでトランジスタ’rsl#
T41の接続点Nlの電位は(Vcc −Vtkst
)と誦いが、同時にトランジスタTsxがオン、T4m
がオフであるからこれらの接続点NCはVllまで低下
している。このためIN、をLからHに切換えるとトラ
ンジス、りT3がオフ、T4mがオンとなって出力OU
Tは低邂位−のノードNcの影響で連中かにHからLに
切換わる。逆に第1i!1Q(c)のようにlN1=L
でINlをLからHに切換えると睡は、ノードNlか低
′−位側として使用されるので、この場合の応答時間も
変らない。つまシ、いずれの入力条件でもその応答時間
は第1図(1)のtlに相当する短い方に統一される。
回路に2つOnチャネルMθBトランジスタT’n e
’ramからなる直列回路を追加したものである。こ
の直ダ41回路は鳳チャネルMO8トランジスタTsh
Tu(これらは第1図のTs、T4に相当する)からな
る直列囲路に並列に接続される。そしてトランジスタT
a1eTe1は入力IN、で、またトランジスタT41
e T4雪社人力IN、で同時に駆−される。従って
、A11図(b)のようにIN、= H,IN、= L
であるとトランジスタT雪a ’ratがオン、’r1
1 T41がオフしているのでトランジスタ’rsl#
T41の接続点Nlの電位は(Vcc −Vtkst
)と誦いが、同時にトランジスタTsxがオン、T4m
がオフであるからこれらの接続点NCはVllまで低下
している。このためIN、をLからHに切換えるとトラ
ンジス、りT3がオフ、T4mがオンとなって出力OU
Tは低邂位−のノードNcの影響で連中かにHからLに
切換わる。逆に第1i!1Q(c)のようにlN1=L
でINlをLからHに切換えると睡は、ノードNlか低
′−位側として使用されるので、この場合の応答時間も
変らない。つまシ、いずれの入力条件でもその応答時間
は第1図(1)のtlに相当する短い方に統一される。
第5図(b)は2人カッアゲートに適用した例である。
本例と同図(&)の関係は第1図(a) (b)の関係
に相当するので、同一部分には同一符号を付して詳細な
説明は省略する。尚、この場合のトランジスタ’I’l
l r Tml + T41 +T41は全てpチャネ
ルである。
に相当するので、同一部分には同一符号を付して詳細な
説明は省略する。尚、この場合のトランジスタ’I’l
l r Tml + T41 +T41は全てpチャネ
ルである。
116図(e)は6人力ナンドゲートに適用した例であ
る。通常の5人力ナンドゲートは並列接続された5個の
pチャネルMO8)ランジスタ’r、 、Tl @Ts
と直列接続された54jAのnチャネルMO8)り7ジ
スIC例えばTlt t Tax # TaL )がら
構成されるが、本例では更に3個のnチャネルMosト
ランジスタT41 e Tss l T’s*からなる
直列回路と、3個のnチャネルMO8)ランジスタ’r
@s # T43# TelからなるdILダ41回路
を追加し、T’st〜TllをIN、で、また’rat
〜T41をIN、で、さらにTlに−Ta&をINmで
駆動するようにし丸ものである。この場合の―作を簡単
に説明する。例えばIN、=■、IN、=fi、I烏=
LO状IIt−想定する。仁のときはトランジスタT1
゜’rst”” ’r、 s # T41〜T4mがオ
ンで、他はオフであるから、各直列回路の鰻上段のトラ
ンジスタのうちTllとT4寓(Tsst通して)のソ
ース側電位は^く、t@sのソース側電位だけが低い。
る。通常の5人力ナンドゲートは並列接続された5個の
pチャネルMO8)ランジスタ’r、 、Tl @Ts
と直列接続された54jAのnチャネルMO8)り7ジ
スIC例えばTlt t Tax # TaL )がら
構成されるが、本例では更に3個のnチャネルMosト
ランジスタT41 e Tss l T’s*からなる
直列回路と、3個のnチャネルMO8)ランジスタ’r
@s # T43# TelからなるdILダ41回路
を追加し、T’st〜TllをIN、で、また’rat
〜T41をIN、で、さらにTlに−Ta&をINmで
駆動するようにし丸ものである。この場合の―作を簡単
に説明する。例えばIN、=■、IN、=fi、I烏=
LO状IIt−想定する。仁のときはトランジスタT1
゜’rst”” ’r、 s # T41〜T4mがオ
ンで、他はオフであるから、各直列回路の鰻上段のトラ
ンジスタのうちTllとT4寓(Tsst通して)のソ
ース側電位は^く、t@sのソース側電位だけが低い。
りtD)2ンジスタT・3を含む直列回路ではT・畠が
オフで、T411Tllが共にオンしているからである
。従って入力INSがLからHKiiO換わってトラン
ジスタT、がオフ、Toがオンになると出力OUTは速
やかにLになる0 同図(・)は0MO8による4人カナノドゲートの例で
るる。この場曾は並列トランジスタTt #Tl eT
iに入力IN、で駆動されるpチャネルMOIiTyが
追加され、更に直列回路数が4に増加すると共に各直列
回路にIN4で駆動されるnチャネルMOB)ランジス
タT、1〜Tm4が挿入される。尚、7349丁44゜
T・4は直列回路数が増加し九ために各直列Ij!に追
加されたトランジスタで、それぞれIN、〜!島で駆動
される。
オフで、T411Tllが共にオンしているからである
。従って入力INSがLからHKiiO換わってトラン
ジスタT、がオフ、Toがオンになると出力OUTは速
やかにLになる0 同図(・)は0MO8による4人カナノドゲートの例で
るる。この場曾は並列トランジスタTt #Tl eT
iに入力IN、で駆動されるpチャネルMOIiTyが
追加され、更に直列回路数が4に増加すると共に各直列
回路にIN4で駆動されるnチャネルMOB)ランジス
タT、1〜Tm4が挿入される。尚、7349丁44゜
T・4は直列回路数が増加し九ために各直列Ij!に追
加されたトランジスタで、それぞれIN、〜!島で駆動
される。
上紀各例から明らかなようにCMOllでは人力赦nに
等しい数の並判トランジスタ(TI、Tm等)と、それ
ぞれが入力amに等しい数のトランジスタからなる直列
回路が複a(!想的にはm)ffi必賛である。しかし
、この直列回路を1組設けることがスペース的に無理な
場合は、n入力のうち大切なものを出力OUTに近い側
のトランジスタに入力すれば、直列−路数が少なくても
同等の効果が期待で龜る。Hs図(d)は?:、O考え
に基づ〈実施例で、4人カナノドゲートを例としたもの
である。本例は入力lNs + 1%が応答に大切であ
ることを想定したもので、この場合の直列回路は2組で
済む。
等しい数の並判トランジスタ(TI、Tm等)と、それ
ぞれが入力amに等しい数のトランジスタからなる直列
回路が複a(!想的にはm)ffi必賛である。しかし
、この直列回路を1組設けることがスペース的に無理な
場合は、n入力のうち大切なものを出力OUTに近い側
のトランジスタに入力すれば、直列−路数が少なくても
同等の効果が期待で龜る。Hs図(d)は?:、O考え
に基づ〈実施例で、4人カナノドゲートを例としたもの
である。本例は入力lNs + 1%が応答に大切であ
ることを想定したもので、この場合の直列回路は2組で
済む。
つま如、入力INj、IN、が共にHで、例えばIN、
=kl、IN、=Lであるとすれば、トランジスタTl
l+T@1 s Tss e ’rss l T・3e
’I’ll e ’rsがオンであるから1左匈の直
列&gllIl!では’rssのソース電位は’rat
e tssを通して^いが、右側の直列回路では’l
”4sのソース社低電位である。従9てINsをLから
Hに切換えるとトランジスタT、がオフ、T43がオン
になるので出力OUTは運やかKl、になる。
=kl、IN、=Lであるとすれば、トランジスタTl
l+T@1 s Tss e ’rss l T・3e
’I’ll e ’rsがオンであるから1左匈の直
列&gllIl!では’rssのソース電位は’rat
e tssを通して^いが、右側の直列回路では’l
”4sのソース社低電位である。従9てINsをLから
Hに切換えるとトランジスタT、がオフ、T43がオン
になるので出力OUTは運やかKl、になる。
向、JIs図(c)〜(@)の回路はナンド回路である
が、ノア回路に本発明を適用する場合は図面上出力OU
Tにつながる−を軸に上下関係を逆転しpチャネルとn
チャネルを入れ換えればよい。また直ター回路を複数組
用いる本発明の構成は0MO8に限らすN/DllのM
Og、或いは通常の鮎08論理lQImにも適用できる
。そして、本発明の論理回路はアドレス4771部のプ
リデコーダ、或いLビットフィンコントロール回路の初
段、次段の論理ゲート等檎々の用途に利用できる0 (7)発明の幼果 以上述べたように本発明によれば、異なる入力で駆動さ
扛るMOBトランジスタを直列接続して用いる論理−#
!の出力応答時間を入力条件によらず均一にできる利点
がある。
が、ノア回路に本発明を適用する場合は図面上出力OU
Tにつながる−を軸に上下関係を逆転しpチャネルとn
チャネルを入れ換えればよい。また直ター回路を複数組
用いる本発明の構成は0MO8に限らすN/DllのM
Og、或いは通常の鮎08論理lQImにも適用できる
。そして、本発明の論理回路はアドレス4771部のプ
リデコーダ、或いLビットフィンコントロール回路の初
段、次段の論理ゲート等檎々の用途に利用できる0 (7)発明の幼果 以上述べたように本発明によれば、異なる入力で駆動さ
扛るMOBトランジスタを直列接続して用いる論理−#
!の出力応答時間を入力条件によらず均一にできる利点
がある。
第1図および第2図は従来の論理回路の説明図、第3図
は本発明の異なる実施例を示すi略図である0 図中、Tll〜T14 * T41〜T44.・・・・
・・・・・は直夕If接続されるMo1)ランジスタ、
TI、T、、・・・・・・・・・は負荷トランジスタで
ある。 出願人富士通株式会社 代理人弁理士 青 柳 稔
は本発明の異なる実施例を示すi略図である0 図中、Tll〜T14 * T41〜T44.・・・・
・・・・・は直夕If接続されるMo1)ランジスタ、
TI、T、、・・・・・・・・・は負荷トランジスタで
ある。 出願人富士通株式会社 代理人弁理士 青 柳 稔
Claims (1)
- 入力数に等しい数のMθBトランジスタを直列l!続し
てなる直列回路を負荷に接続して、咳負荷との接続点を
出力とする論理回路において、該直列回路を複数組並列
に接続して、各入力により各直列回路の異なる位置のト
ランジスタを同時に駆―するようにしてなることをIf
!iIkとする論理回路。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56201077A JPS58101525A (ja) | 1981-12-14 | 1981-12-14 | 論理回路 |
EP82306641A EP0083482B1 (en) | 1981-12-14 | 1982-12-13 | Improvements in logic circuit operation speed |
DE8282306641T DE3270813D1 (en) | 1981-12-14 | 1982-12-13 | Improvements in logic circuit operation speed |
IE2970/82A IE54069B1 (en) | 1981-12-14 | 1982-12-14 | Improvements in logic circuit operation speed |
US06/449,767 US4507574A (en) | 1981-12-14 | 1982-12-14 | Constant operation speed logic circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56201077A JPS58101525A (ja) | 1981-12-14 | 1981-12-14 | 論理回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58101525A true JPS58101525A (ja) | 1983-06-16 |
Family
ID=16435004
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56201077A Pending JPS58101525A (ja) | 1981-12-14 | 1981-12-14 | 論理回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4507574A (ja) |
EP (1) | EP0083482B1 (ja) |
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