JPS58101525A - 論理回路 - Google Patents

論理回路

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JPS58101525A
JPS58101525A JP56201077A JP20107781A JPS58101525A JP S58101525 A JPS58101525 A JP S58101525A JP 56201077 A JP56201077 A JP 56201077A JP 20107781 A JP20107781 A JP 20107781A JP S58101525 A JPS58101525 A JP S58101525A
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JP
Japan
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series
input
transistor
level
transistors
Prior art date
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Application number
JP56201077A
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English (en)
Inventor
Teruo Seki
照夫 関
Takahiko Yamauchi
山内　隆彦
Keizo Aoyama
青山　慶三
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分野 本発明は、直列！！続されたＭｏ１ｌ）ランジスタ【用
いる多入力の論理回路に関し、特に入力条件によって出
力応答時間に差が生ずることを防止しようとするもので
ある。
（２）技術の背景 メモリ回路の周辺にはアドレスバッファ部、デコーダ部
、ビットラインコントロール部等がＷ＆置されるが、こ
れらの動作速度はいずれも使用する論理回路の応答時間
に依存する。
（６）従来の技術と問題点 第１図および第２図は従来の論理回路の簡単な例として
０ＭＯ８を用いた２人カナノドゲート及びノアゲートを
示し友ものである。第１図（ａ）の回路は一方の入力Ｉ
Ｎ、で駆動されるＣＭＯｌｌ）ランジスタＴｌ　ｌＴ３
と他方の入力ＩＮ！で駆動されるＣＭＯｇ）ランジスタ
’ｒ鵞ｅ　’ｒ、のうち、負荷となるｐチャネルＭＯ８
）ランジスタＴ１．Ｔ鵞を並列に、且つ駆動側となる一
チャネルＭＯ８）う／ジスタＴ＊　＋　’ｒ４を直列に
接続したものである。この場合間醜となるのは出力ＯＵ
ＴがＨ（ハイ）からＬ（ロー）へ変化する応答時間であ
る。つまり、同図（ｂ）に示すように入力ＩＮｌがＨで
あるときに入力ＩＮ、がＬからＨに切換わると出力ＯＵ
ＴはＨからＬへ切換わるが、このＩＮ、のレベル変化ｆ
ｉｌ　ａ　ｌＮ５＝　Ｈ，ＩＮｘ　＝　Ｌ　テ）　５ン
ジスタＴｆｆｉ＋’ｒｊがオン、Ｔｌ　＃Ｔ４がオフで
ある丸め、トランジスタＴ３．Ｔ４の接続点ＮｈはＶｃ
ｃ　　Ｖｔ＞＠（Ｖｔｈｓ　Ｉｄ、Ｔｓ　Ｏスレッシｌ
ルビレベル）ニチャージされている。このため入力ＩＮ
、をＬからＨＫ切換えてトランジスタＴ８をオフ、Ｔ４
をオンにしてもノードＮムの１ｍ荷をディスチャージす
るまで出力ＯＵＴはＬ　（−Ｖｉａ　）にならず、ここ
に時間遅れ１．が生ずる。
一方、同図（ｃ）に示すように入力ＩＮ１がＨの状態で
入力ＩＮ１がＬからＨに切換ねると、論理的には（ （ｂ）と同様であるから出力ＯＵ　Ｔ’はＨからＬに切
換わる。しかし、ＩＮ、＝Ｌ　、　ＩＮ、＝Ｈの状態で
はトランジスタＴｌ５Ｔ４がオンで、’ｒ＊　、Ｔ８が
オフであるためノードＮムはＬ（＝Ｖｊｓ）である。こ
の九めＩＮ。
がＬからＨに切換ってトランジスタＴ、をオフ、Ｔ１を
オンにすると、ノードＮムの電荷をディスチャージする
ことなく僅かな時間遅れｔｌだけで出力ＯＵＴはＨから
Ｌに切換わる。
間部は応答時間の有無そのものでなく、応答時間Ｌｌｅ
ｊｍに入力条件による差（この場合ｔｔ＞ｂ　）が生ず
ることである。この問題はトランジスタＴｓｅＴａｔ直
列嫉絖する構成に内在するもので、菖２図（ａ）に示す
ようにＴｌｔ　Ｔ４をｐチャネルＭＯ＆）う／ジスタと
した場合も同様である。但し、この場合は０ＭＯ８の２
人カッアゲートで、２人力ＩＮＩ。
ＩＮｓが共にＬになったときだけ出力ＯＵＴはＨＫなる
。そして、ろ答時間は出力ＯＵ丁がＬからＨになる入力
条件で問題となり、（ｂ）のようにＩＮ、＝ＬでＩＮ、
がＨからＬに切換わるとＶｔｈｓ　（Ｔｍのスレッシｌ
ルドレペル）ｔで低下しているノードＮムをＶＣＣまで
チャージするために出力ＯＵＴに遅れ時間１．が生ずる
。この時間ｔ１は（ｃ）のようにＩＮ、＝ＬでＩＮ、ｔ
−ＨからＬに切換えるときの応答時間ｔ４より兼い。
（４）発明の目的 本発明は、上述した入力条件による応答時間の差をなく
そうとするものである（いずれも高遮儒にする）。
（５）発明の構成 本発明は、入力数に等しい数のＭ０８トランジスタを直
列接続してなる直列回路を負萄に接続して、咳負荷との
接続点を出力とするーｆｆ１−路において、該直列回路
を＊数組並列に接続して、各入力によシ各直列回路の異
なる位置のトランジスタを同時に駆動するようにしてな
ることを特徴とするものである。
（６）発明の実施例 以下、図面を参照しながら本発明の詳細な説明する。Ａ
１３図（ａ＞〜（・）は本発明の異なる実施例を示す回
路図で、（＆）　ｔｒｉ　２人力ナンドゲートである。
本例の２人力ナンドゲートはＡ１１図（ａ）　（Ｄ　Ｉ
回路に２つＯｎチャネルＭθＢトランジスタＴ’ｎ　ｅ
　’ｒａｍからなる直列回路を追加したものである。こ
の直ダ４１回路は鳳チャネルＭＯ８トランジスタＴｓｈ
Ｔｕ（これらは第１図のＴｓ、Ｔ４に相当する）からな
る直列囲路に並列に接続される。そしてトランジスタＴ
ａ１ｅＴｅ１は入力ＩＮ、で、またトランジスタＴ４１
　ｅ　Ｔ４雪社人力ＩＮ、で同時に駆−される。従って
、Ａ１１図（ｂ）のようにＩＮ、＝　Ｈ，ＩＮ、＝　Ｌ
であるとトランジスタＴ雪ａ　’ｒａｔがオン、’ｒ１
１　Ｔ４１がオフしているのでトランジスタ’ｒｓｌ＃
　Ｔ４１の接続点Ｎｌの電位は（Ｖｃｃ　−Ｖｔｋｓｔ
）と誦いが、同時にトランジスタＴｓｘがオン、Ｔ４ｍ
がオフであるからこれらの接続点ＮＣはＶｌｌまで低下
している。このためＩＮ、をＬからＨに切換えるとトラ
ンジス、りＴ３がオフ、Ｔ４ｍがオンとなって出力ＯＵ
Ｔは低邂位−のノードＮｃの影響で連中かにＨからＬに
切換わる。逆に第１ｉ！１Ｑ（ｃ）のようにｌＮ１＝Ｌ
でＩＮｌをＬからＨに切換えると睡は、ノードＮｌか低
′−位側として使用されるので、この場合の応答時間も
変らない。つまシ、いずれの入力条件でもその応答時間
は第１図（１）のｔｌに相当する短い方に統一される。
第５図（ｂ）は２人カッアゲートに適用した例である。
本例と同図（＆）の関係は第１図（ａ）　（ｂ）の関係
に相当するので、同一部分には同一符号を付して詳細な
説明は省略する。尚、この場合のトランジスタ’Ｉ’ｌ
ｌ　ｒ　Ｔｍｌ　＋　Ｔ４１　＋Ｔ４１は全てｐチャネ
ルである。
１１６図（ｅ）は６人力ナンドゲートに適用した例であ
る。通常の５人力ナンドゲートは並列接続された５個の
ｐチャネルＭＯ８）ランジスタ’ｒ、　、Ｔｌ　＠Ｔｓ
と直列接続された５４ｊＡのｎチャネルＭＯ８）り７ジ
スＩＣ例えばＴｌｔ　ｔ　Ｔａｘ　＃　ＴａＬ　）がら
構成されるが、本例では更に３個のｎチャネルＭｏｓト
ランジスタＴ４１　ｅ　Ｔｓｓ　ｌ　Ｔ’ｓ＊からなる
直列回路と、３個のｎチャネルＭＯ８）ランジスタ’ｒ
＠ｓ　＃　Ｔ４３＃　ＴｅｌからなるｄＩＬダ４１回路
を追加し、Ｔ’ｓｔ〜ＴｌｌをＩＮ、で、また’ｒａｔ
〜Ｔ４１をＩＮ、で、さらにＴｌに−Ｔａ＆をＩＮｍで
駆動するようにし丸ものである。この場合の―作を簡単
に説明する。例えばＩＮ、＝■、ＩＮ、＝ｆｉ、Ｉ烏＝
ＬＯ状ＩＩｔ−想定する。仁のときはトランジスタＴ１
゜’ｒｓｔ””　’ｒ、　ｓ　＃　Ｔ４１〜Ｔ４ｍがオ
ンで、他はオフであるから、各直列回路の鰻上段のトラ
ンジスタのうちＴｌｌとＴ４寓（Ｔｓｓｔ通して）のソ
ース側電位は＾く、ｔ＠ｓのソース側電位だけが低い。
りｔＤ）２ンジスタＴ・３を含む直列回路ではＴ・畠が
オフで、Ｔ４１１Ｔｌｌが共にオンしているからである
。従って入力ＩＮＳがＬからＨＫｉｉＯ換わってトラン
ジスタＴ、がオフ、Ｔｏがオンになると出力ＯＵＴは速
やかにＬになる０ 同図（・）は０ＭＯ８による４人カナノドゲートの例で
るる。この場曾は並列トランジスタＴｔ　＃Ｔｌ　ｅＴ
ｉに入力ＩＮ、で駆動されるｐチャネルＭＯＩｉＴｙが
追加され、更に直列回路数が４に増加すると共に各直列
回路にＩＮ４で駆動されるｎチャネルＭＯＢ）ランジス
タＴ、１〜Ｔｍ４が挿入される。尚、７３４９丁４４゜
Ｔ・４は直列回路数が増加し九ために各直列Ｉｊ！に追
加されたトランジスタで、それぞれＩＮ、〜！島で駆動
される。
上紀各例から明らかなようにＣＭＯｌｌでは人力赦ｎに
等しい数の並判トランジスタ（ＴＩ、Ｔｍ等）と、それ
ぞれが入力ａｍに等しい数のトランジスタからなる直列
回路が複ａ（！想的にはｍ）ｆｆｉ必賛である。しかし
、この直列回路を１組設けることがスペース的に無理な
場合は、ｎ入力のうち大切なものを出力ＯＵＴに近い側
のトランジスタに入力すれば、直列−路数が少なくても
同等の効果が期待で龜る。Ｈｓ図（ｄ）は？：、Ｏ考え
に基づ〈実施例で、４人カナノドゲートを例としたもの
である。本例は入力ｌＮｓ　＋　１％が応答に大切であ
ることを想定したもので、この場合の直列回路は２組で
済む。
つま如、入力ＩＮｊ、ＩＮ、が共にＨで、例えばＩＮ、
＝ｋｌ、ＩＮ、＝Ｌであるとすれば、トランジスタＴｌ
ｌ＋Ｔ＠１　ｓ　Ｔｓｓ　ｅ　’ｒｓｓ　ｌ　Ｔ・３ｅ
　’Ｉ’ｌｌ　ｅ　’ｒｓがオンであるから１左匈の直
列＆ｇｌｌＩｌ！では’ｒｓｓのソース電位は’ｒａｔ
　ｅ　ｔｓｓを通して＾いが、右側の直列回路では’ｌ
”４ｓのソース社低電位である。従９てＩＮｓをＬから
Ｈに切換えるとトランジスタＴ、がオフ、Ｔ４３がオン
になるので出力ＯＵＴは運やかＫｌ、になる。
向、ＪＩｓ図（ｃ）〜（＠）の回路はナンド回路である
が、ノア回路に本発明を適用する場合は図面上出力ＯＵ
Ｔにつながる−を軸に上下関係を逆転しｐチャネルとｎ
チャネルを入れ換えればよい。また直ター回路を複数組
用いる本発明の構成は０ＭＯ８に限らすＮ／ＤｌｌのＭ
Ｏｇ、或いは通常の鮎０８論理ｌＱＩｍにも適用できる
。そして、本発明の論理回路はアドレス４７７１部のプ
リデコーダ、或いＬビットフィンコントロール回路の初
段、次段の論理ゲート等檎々の用途に利用できる０ （７）発明の幼果 以上述べたように本発明によれば、異なる入力で駆動さ
扛るＭＯＢトランジスタを直列接続して用いる論理−＃
！の出力応答時間を入力条件によらず均一にできる利点
がある。
【図面の簡単な説明】
第１図および第２図は従来の論理回路の説明図、第３図
は本発明の異なる実施例を示すｉ略図である０ 図中、Ｔｌｌ〜Ｔ１４　＊　Ｔ４１〜Ｔ４４．・・・・
・・・・・は直夕Ｉｆ接続されるＭｏ１）ランジスタ、
ＴＩ、Ｔ、、・・・・・・・・・は負荷トランジスタで
ある。 出願人富士通株式会社 代理人弁理士　青　　柳　　　稔

Claims (1)

    【特許請求の範囲】
  1. 入力数に等しい数のＭθＢトランジスタを直列ｌ！続し
    てなる直列回路を負荷に接続して、咳負荷との接続点を
    出力とする論理回路において、該直列回路を複数組並列
    に接続して、各入力により各直列回路の異なる位置のト
    ランジスタを同時に駆―するようにしてなることをＩｆ
    ！ｉＩｋとする論理回路。
JP56201077A 1981-12-14 1981-12-14 論理回路 Pending JPS58101525A (ja)

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JP56201077A JPS58101525A (ja) 1981-12-14 1981-12-14 論理回路
EP82306641A EP0083482B1 (en) 1981-12-14 1982-12-13 Improvements in logic circuit operation speed
DE8282306641T DE3270813D1 (en) 1981-12-14 1982-12-13 Improvements in logic circuit operation speed
IE2970/82A IE54069B1 (en) 1981-12-14 1982-12-14 Improvements in logic circuit operation speed
US06/449,767 US4507574A (en) 1981-12-14 1982-12-14 Constant operation speed logic circuit

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IE (1) IE54069B1 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5923925A (ja) * 1982-07-30 1984-02-07 Toshiba Corp 論理回路
JPS6028327A (ja) * 1983-07-27 1985-02-13 Toshiba Corp 論理回路
JPS61244122A (ja) * 1985-04-22 1986-10-30 Nec Ic Microcomput Syst Ltd 論理回路
JPS62202616A (ja) * 1986-02-28 1987-09-07 Sharp Corp 論理回路
US5986478A (en) * 1996-07-01 1999-11-16 Nec Corporation Logical circuit capable of uniformizing output delays for different inputs
US6528909B1 (en) 1998-01-14 2003-03-04 International Business Machines Corporation Motor shaft having an integral heat pipe

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0101896B1 (en) * 1982-07-30 1988-05-18 Kabushiki Kaisha Toshiba Mos logic circuit
JPS60139015A (ja) * 1983-12-27 1985-07-23 Fujitsu Ltd パルス発生回路
US4833347A (en) * 1986-02-28 1989-05-23 Honeywell, Inc. Charge disturbance resistant logic circuits utilizing true and complement input control circuits
US4769558A (en) * 1986-07-09 1988-09-06 Eta Systems, Inc. Integrated circuit clock bus layout delay system
EP0318624B1 (en) * 1987-12-01 1993-11-10 International Business Machines Corporation Multibase bi-CMOS logic circuit family
US4937473A (en) * 1988-10-04 1990-06-26 Honeywell, Inc. Switching state retention circuit
US5321842A (en) * 1990-01-13 1994-06-14 At&T Bell Laboratories Three-state driver with feedback-controlled switching
JP2749185B2 (ja) * 1990-07-11 1998-05-13 シャープ株式会社 複合論理回路
US5491428A (en) * 1993-12-20 1996-02-13 Hitachi Microsystems, Inc. Bus-isolating pre-charge buffer
FR2714550B1 (fr) * 1993-12-24 1996-02-02 Bull Sa Arbre de portes logiques OU-Exclusif et multiplieur de fréquence l'incorporant.
JPH0818437A (ja) * 1994-01-25 1996-01-19 Texas Instr Inc <Ti> 立ち上り時間及び立ち下がり時間を一致させた論理ゲート及びその構築方法
US5428306A (en) * 1994-05-26 1995-06-27 Alliance Semiconductor Corporation Compact multiplexer circuit
KR100401526B1 (ko) * 1996-04-04 2003-12-11 주식회사 하이닉스반도체 핫캐리어효과를방지할수있는로직회로
JP3173408B2 (ja) * 1997-03-13 2001-06-04 日本電気株式会社 信号多重化回路
US6097222A (en) * 1997-10-27 2000-08-01 Cypress Semiconductor Corp. Symmetrical NOR gates
GB9903253D0 (en) * 1999-02-12 1999-04-07 Sgs Thomson Microelectronics Logic circuit
US6396307B1 (en) * 1999-05-19 2002-05-28 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit and method for designing the same
US7648851B2 (en) * 2006-03-06 2010-01-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating backside illuminated image sensor
US10311927B2 (en) * 2017-04-24 2019-06-04 Micron Technology, Inc. Apparatuses and methods for providing word line voltages

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5815330A (ja) * 1981-07-21 1983-01-28 Toshiba Corp 論理集積回路

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3651342A (en) * 1971-03-15 1972-03-21 Rca Corp Apparatus for increasing the speed of series connected transistors
JPS4963371A (ja) * 1972-10-19 1974-06-19
GB1440512A (en) * 1973-04-30 1976-06-23 Rca Corp Universal array using complementary transistors
US3986043A (en) * 1974-12-20 1976-10-12 International Business Machines Corporation CMOS digital circuits with active shunt feedback amplifier
JPS5641580A (en) * 1979-09-13 1981-04-18 Toshiba Corp Mos decoder circuit
DE3044984A1 (de) * 1979-11-30 1982-04-15 Dassault Electronique Integrierte transistorschaltung, insbesondere fuer codierung
US4367420A (en) * 1980-06-02 1983-01-04 Thompson Foss Incorporated Dynamic logic circuits operating in a differential mode for array processing

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5815330A (ja) * 1981-07-21 1983-01-28 Toshiba Corp 論理集積回路

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5923925A (ja) * 1982-07-30 1984-02-07 Toshiba Corp 論理回路
JPS6028327A (ja) * 1983-07-27 1985-02-13 Toshiba Corp 論理回路
JPS61244122A (ja) * 1985-04-22 1986-10-30 Nec Ic Microcomput Syst Ltd 論理回路
JPS62202616A (ja) * 1986-02-28 1987-09-07 Sharp Corp 論理回路
JPH0585089B2 (ja) * 1986-02-28 1993-12-06 Sharp Kk
US5986478A (en) * 1996-07-01 1999-11-16 Nec Corporation Logical circuit capable of uniformizing output delays for different inputs
US6528909B1 (en) 1998-01-14 2003-03-04 International Business Machines Corporation Motor shaft having an integral heat pipe

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