JPS62202616A

JPS62202616A - 論理回路

Info

Publication number: JPS62202616A
Application number: JP61045753A
Authority: JP
Inventors: Shin Shimizu; 伸清水; Eiji Ikuta; 英二生田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1986-02-28
Filing date: 1986-02-28
Publication date: 1987-09-07
Also published as: JPH0585089B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〈産業上の利用分野〉未発明は、比較的動作速度が速く、かつ良好な電気的特
性を有し、集積化に適し念回路方式を備えた論理回路に
関するものである。

〈従来の技術〉一般に、ＣＭＯＳ構成の多入力論理ゲート、例えば２人
力のナントゲートは＠７図に示すように構成されている
。第７図において、ＰＩ、Ｐ２はそれぞれ入力信号Ａ、
Ｂが供給されるＰチャネル形のＭＯＳ　　ＦＥＴで、こ
れらのＭＯＳ　　ＦＥＴＰｌ、Ｐ２の一端は一括して電
源電圧ＶＤＤに接続され、他端はそれぞれ入力信号Ａ、
Ｂが供給されるＮチャネル形のＭＯＳ　　ＦＥＴ　　Ｎ
ｌ　、Ｎ２をそれぞれ直列に介して接地される。そして
上記Ｐチャネル形ＭＯ３ＦＥＴ　　ＰＩ　、Ｐ２の他端
とＮチャネル形ＭＯ３ＦＥＴ　ｌとの接続点力為ら入力
信号Ａ、ＢのＮＡＮＤ出力ＯＵ　Ｔ　（Ｙ）を得る。

１念例えば従来の２人カッアゲートは第８図に示すよう
に構成されて＾る。第８図において、Ｐａ、Ｐａはそれ
ぞれ入力信号Ａ、Ｂが供給されるＰチャネル形のＭＯＳ
　ＦＥＴで、これらのＭＯＳ　ＦＥＴ　　Ｐａ、Ｐａは
直列に接続され。

その直列接続された一端が電源電圧ＶＤＤに接続され、
他端はそれぞれ人方言号Ａ、Ｂが供給されるＮチャネル
形のＭＯＳ　ＦＥＴ　Ｎ８　、Ｎ４の並列接続体を介し
て接地される。そして上記Ｐチャネル形ＭＯ５ＦＥＴ　
ＰａとＮチャネル形ＭＯ５ＦＥＴ　Ｎ８　、Ｎ４との接
続点から入力信号Ａ。

ＢのＮＯＲ出力０ＵＴ（Ｙ）ｆ：得る。

このような従来の回路ではＮＡＮＤ及びＮＯＲのアクテ
ィブステートを各々Ｎチャネル形ＭＯ５ＦＥＴ及びＰチ
ャネル形ＭＯ５ＦＥＴの単純なｌ木の直列接続構成によ
って表現している。即ち＠７図においては、入力Ａ、Ｂ
が共に正論理レベルのときのみに、出力Ｙに負論理レベ
ルが伝播され、また、第８図におｒては、入力Ａ、Ｂが
いずれも負論理レベルのときのみ、出力Ｙに正論理レベ
ルが伝播されることになる。

そして、このようなトランジスタの直列接続構成は、複
合ゲートをはじめ、様々な論理回路において多数用いら
れてきている。

〈発明が解決しようとする問題点〉しかしながら、上記し九従来の回路構成においては、次
のような問題点を有している。

即ち、ＮＡＮＤ及びＮＯＲの論理は、いずれもプール代
数上では対称であるが、第７図及び第８図の構成では、
電気的特性、とりわけ遅延特性に非対称を生じる。例え
ば機能（Ａ、Ｂ）＝（０゜０）から（０，１）または（
１，０）への遷移の際には遅延時間に差異を生じる。

マ友、上記し九電気的特性の非対称性から設計上のタイ
ミングのバランスが取りにくいものとなる。これらの構
成が複雑な複合ゲートを含む回路等に採用された場合、
クリティカルパスの検証のためには、上記した非対称性
を考慮して入カバターンを考えなければならなくなる。

更に、回路構成上から来る原理的な非対称性によって、
実際の集積回路化に際しても非対称性がともない、上記
し念理由から量産上好ましいものではない。

未発明は、上記の点に鑑みて創案され念ものであり、ス
イッチ手段の直列接続構成を有している□論理回路にお
いて、その電気的特性を損うことなく、上記した従来の
回路構成から来る非対称性及びその非対称性から派生す
る諸問題を解消すべく論理式上の交代式性及び対称性を
保持することを実現するようにした新規な論理回路を提
供することを目的としている。

く問題点を解決するための手段〉上記の目的を達成する念め、未発明は、第１図に示すよ
うに、スイッチ入力端子ＳＩＮ　、スイッチ出力端子Ｓ
　ＯＵＴ及びＮ個のスイッチ制御端子０１〜ＣＮを有し
、上記のＮ個のスイッチ制御端子０１〜ＣＨの入力値の
論理レベルが全てある定まった値に達したときにのみ上
記のスイッチ入力端子ＣＩＨの入力値をスイッチ出力端
子ＣＯＵＴへ伝播するスイッチング動作を基本とする論
理回路において。

Ｎ個のスイッチ手段Ｓｉ、〜５ｉＨ（ｉコｌ〜Ｎ）を直
列接続し九直列回路を少なくともＮ個並列接続し、この
並列接続回路の一端を上記のスイッチ入力端子に接続し
、他端を上記のスイッチ出力端子に接続し、上記の少な
くともＮ個の直列回路を構成する各Ｎ個の直列接続され
た各スイッチ手段の制御端子に、例えば第１のＮ個の直
列接続され九各スイッチ手段Ｓｌｌ　＋　５１２−・・
・、Ｓ、Ｎの制御端子にはそれぞれＮ個のスイッチ制御
端子Ｃ１５Ｃ２，・・・、ＣＮ’に接続し、第２のＮ個
の直列接続された各スイッチ手段５２１　＊　８２２　
、・・・＊Ｓ２Ｎの制御端子にはそれぞれＮ個のスイッ
チ制御端子Ｃ２＊　Ｃ３＊・・・＋ＣＩ　を接続し、同
様にして順次接続し、第ＮのＮ個の直列接続された各ス
イッチ手段ＳＮＩ　、　ＳＮ２　、・・・、ＳＮＮの制
御端子にはそれぞれＮ個のスイッチ制御端子ＣＮ、Ｃ１
，・・・ＣＮ−１を接続するように、上記のＮ個のスイ
ッチ制御端子を順次サイクリックに異ならせて接続する
ように構成している。

寸た本発明の実施態様として対称性をより完全な形とす
るため、並列接続回路としてＮ個のスイッチ手段を直列
接続した直列回路をＮ！個並列接続して構成し、このＮ
ｕ個の各直列回路を構成するＮ個のスイッチ手段の制御
端子にそれぞれ、順列上全て異なるＮｕ通りの順番でＮ
個のスイッチ制御端子を接続するようｌこ成している。

く作　用〉上記のような構成により、電気的特性上対称なスイッチ
ング動作が行なわれ、機能の遷移時の遅延時間はバラン
スのとれたものとなる。

〈実施例〉以下図面を参照して本発明の実施例を詳細に説明する。

第２図は本発明の一実施例としてのＣＭＯ３）ランジス
タで構成した２人力ＮＡＮＤゲートの構成例全示す図で
ある。

＠２図１こおいて、Ｎ１１−ＮＩ４はＮ型ＭＯＳトラン
ジスタであり、その駆動能力は第７図におけるトランジ
スタＮｌ、Ｎ２の％程度のものを用いる。この第２図に
示す論理回路においては、スイッチ制御端子の個数Ｎが
Ａ、Ｂの２個であることから、２個のＮ型ＭＯ５）ラン
ジスタＮｉｌ。

Ｎ１２及びＮＩＢ、Ｎ１４’にそれぞれ直列に接続して
、この２！−２個の直列回路を並列に接続している。ま
たスイッチ制御信号である入力信号Ａ及びＢを順列上取
り得る全ての場合に合わせてトランジスタＮｉｌ〜Ｎ１
４のスイッチ制御端子であるゲート電極に配置する。即
ち、トランジスタＮｉｌ及びＮ１４のゲート電極に入力
信号Ａを供給し、トランジスタＮ１２及びＮＩＢのゲー
ト電極に入力吋号Ｂを供給する。ｐＨ及びＰＩ３はそれ
ぞれ入力信号Ａ及びＢの供給されたＰ型ＭＯＳトランジ
スタであり、これらのトランジスタｐＨ、ＰＩ３の一端
は一括して電源電圧ｖＤＤｃ正の電圧源）に接続し、他
端は上記し念トランジスタＮｉ１−Ｎ１４により構成さ
れた直並列回路を介して（負の電圧奮接地し、トランジ
スタｐＨ。

ＰＩ３の他端と直並列回路の接続点力１ら入力信号Ａ、
ＢのＮＡＮＤ出力（Ｙ）を得るように構成している。

上記のように構成した回路において、２人力ＮＡＮＤの
論理におけるアクティブステートは２個に縦積みされた
Ｎ型ＭＯＳトランジスタ回路（Ｎｌ　１　、Ｎ１２）及
び（Ｎｕ、Ｎｌ４）のワイヤードオアにより表現されて
おり、ＮＡＮＤの論理動作が正しく行なわれ、機能の遷
移時にもバランスのとれたスイッチング動作が行なわれ
る。

第３図は本発明の他の実施例としてのＣＭＯＳトランジ
スタで構成した２人力ＮＯＲゲートの構成例を示す回路
図である。

第３図において、Ｐ２１−Ｐ２４はＰ型ＭＯＳトランジ
スタであり、その駆動能力は第８図におけるトランジス
タＰ３．Ｐ４の％程度のものを用いる。また、この第３
図に示す論理回路においては、スイ・レチ制御端子の個
数ＮがＡ、Ｂの２個であることから、２個のＰ型ＭＯ５
）ランジスタＰ２１　、Ｐ２２及びＰ２８．Ｐ２４ｆ、
それぞれ直列に接続して、この２！＝２個の直列回路を
並列に接続している。ま念スイッチ制御信号である入力
信号Ａ及びＢを順列上取り得る全ての場合に合わせてト
ランジスタＰ２１−Ｐ２４のスイッチ制御端子であるゲ
ート電極に配置する。即ち、トランジスタＰ２１及びＰ
２４のゲート電極に入力虞号Ａｔ供給し、トランジスタ
Ｐ２２及びＰ２Ｂのゲート電極に入力信号Ｂ’に供給す
る。Ｎ２１及びＮ２２はそれぞれ入力信号Ａ及びＢの供
給されたＮ型ＭＯＳトランジスタであり、これらのトラ
ンジスタＮ２１及びＮ、２２の一端は一括して〔負の電
圧源に）接地し、他端は上記したトランジスタＰ２１−
Ｐ２４により構成された直並列回路を介して電源電圧Ｖ
ＤＤ　Ｃ正の電圧源）に接続し、トランジスタＮ２１．
Ｎ２２の他端と直並列回路の接続点から入力信号Ａ、Ｂ
のＮＯＲ出力（Ｙ）　’に得るように構成している。

上記のように構成した回路におｈて、２人力ＮＯＨの論
理におけるアクティブステートは２個の縦積みされたＰ
型ＭＯ５）ランジスタ回路（Ｐ２１．Ｐ２２）及び（Ｐ
２３．ＰＨ１）のワイヤードオアにより表現されており
、ＮＯＨの論理動作が正しく行なわれ、機能の遷移時に
もバランスのとれ九スイッチング動作が行なわれる。

第４図は本発明の他の実施例としての８人力論理ゲート
の構成を示す図であり、Ｎ−８の場合ニついて原理的に
回路を組んだものである。

即ち、第４図において、Ｎり８個のスイッチ手段を直列
に接続し念直列回路（Ｔ、□＋　Ｔ１２　ｍ　Ｔ＠３　
）・（Ｔｚｌ、Ｔｘｚ、Ｔ２３　）、−ＣＴａ１．Ｔａ
ｇ、Ｔａｓ　）をＮ！−６個並列に接続して論理ゲート
を構成しこれらのスイッチ手段の制御端子に、それぞれ
順列上全て異なるＮ！＝６通りの順番、例えば直列回路
（Ｔｏ　、　Ｔｔ□、Ｔ、、）には入力信号を（Ａ。

Ｂ、Ｃ）の順、直列回路（Ｔａｘ　、　Ｔ２□、Ｔｏ）
には入力信号ｔ−（Ａ、Ｃ，Ｂ）の順で与えるように構
成したものである。

上記のような構成におｒて、入力信号Ａ−Ｃがオンレベ
ルにあって、出力端Ｓ　ＯＵＴに入力端ＳＩＮの入力値
が伝播されている状態ふら、入力信号Ａ〜Ｃのいずれか
一つがオフレベルに遷移して出力端５ｏｔｒＴの出力レ
ベルがオフ出力になる場合、例えば入力信号Ａがオフレ
ベルに遷移し九場合、６個の直列接続回路において、出
力端Ｓ　ＯＵＴ側から１番目のスイッチ手段がオフとな
るものが２個（Ｔ１．、Ｔ、、）であり、また２番目の
スイッチ手段がオフとなるものが２個（Ｔ４２　、　Ｔ
ｓ　２　）であり、更に３番目のスイッチ手段がオフと
なるものが２個（Ｔａａ　、　Ｔ６３　）である。一方
、入力信号Ｂがオフレベルに遷移した場合においても、
１番目、２番目及び８番目のスイッチ手段がオフとなる
ものがそれぞれ２個（Ｔａ１．　Ｔ４１　）　、　ＣＴ
ｌｚ、Ｔ６□）及び（Ｔｘｓ　ｓ　Ｔａ３）であり、更
に入力信号Ｃについても同様であ妙、オフレベルに遷移
するときの回路状態の対称性が保九れることになる。

＠５図は本発明の更に他の実施例としての８人力論理ゲ
ートの構成を示す図であり、第４図に示し念回路の素子
数を減少させて構成し念実際的な回路を示している。

即ち、＠４図に示す回路構成にあっては、素子数が（Ｎ
！　ＸＮ−１８）とＮの数が増すと飛躍的に増大し、回
路構成のレイアウト上、余り好ましくない九め、実際的
には第５図に示すようにＮ−３個のスイッチ手段を直列
に接続した直列回路（Ｔｓｔ　　、Ｔｘｚ　　、Ｔ１３
）　　、　　（Ｔ３１．Ｔ３２　　、Ｔｓｓ）　　。

（Ｔ５１　、　Ｔｓｚ　、　Ｔ５３　）をＮ−８個並列
に接続して８人力論理ゲートを構成し、これらのスイッ
チ手段の制御端子に、それぞれＮ個の入力函号を順次サ
イクリックに異ならせた順（Ａ、Ｂ、Ｃ）。

ＣＢ　、Ｃ、Ａ）、（Ｃ，Ａ、Ｂ）の組を与えるように
構成したものである。

Ｃユのような構成により、遷移時の回路状態の対称性を
比較的良好に保ったまま、Ｎの数の増大により飛曜的に
増大する素子数を減じることが出来る。

＠６ｒｇＪは更に未発明の他の実施例の構成を示す回路
図であり、単純な信号伝播のために使用される複数のト
ランスファーゲートについて本発明を適用したものであ
り、Ｎ−２の場合を示している。

即ち、第９図に示すような従来のスイッチ手段ＳＷｌ、
５Ｗ２ｔ−直列に接続したスイッチング回路は、本発明
の適用によって、同じ極性を持つ制御端子を有するスイ
ッチ手段ＳＷ３〜ＳＷＩ用いて第６図に示すように２個
のスイッチ手段を直列に接続した回路（ＳＷ８，５Ｗ４
）、（ＳＷ５゜ＳＷ６　）を並列に接続して構成するこ
とにより。

バランスのとれたスイッチング特性を有するスイッチン
グ回路を得ることが出来る。

なお、第６図及び＠９図において、ＣＩＮは伝播入力端
、　ｃｏｔｒ’ｒは伝播出力端である。

〈発明の効果〉以上のように、未発明によれば、従来非対称であった電
気的特性を対称なものとすることが出来その結果、論理
回路の性能を決定付けるクリティカルパスの検証が容易
なものとなる。

また、論理回路をＭＯＳ　ＦＥＴＴ構成した場合回路構
成上、従来の駆動能力の大きいスイッチ手段を、本発明
の適用により、駆動能力の小さいスイッチ手段に分割す
ることになり、その結果、合成した駆動能力は合成前よ
り大きなものとなり、スイッチング特性が高速化される
。更に、そのスイッチ手段に加える制御信号の入力方法
を本発明のように与えることにより、非対称の場合に比
して、一層高速比されることになる。

更に、実際の集積回路化全考慮した場合、素子の配置及
び配線に対して、対称性を保持することが、基本的に可
能となった。

【図面の簡単な説明】

第１図は本発明の論理回路の構成を示すプロｙり図、第
２図は本発明の一実施例としてのＣＭＯＳトランジスタ
で構成した２人力ＮＡＮＤゲートの構成例を示す図、第
３図は本発明の他の実施例としてのＣＭＯＳトランジス
タで構成した２人力ＮＯＲゲートの構成例を示す図、第
４図及び第５図はそれぞれ未発明の他の実施例としての
８人力論理ゲートの構成全示す図、第６図は未発明の更
に他の実施例としての複数のトランスファゲートの構成
を示す図、第７図は従来の２人力ナンドゲートの構成を
示す回路図、＠８図は従来の２人カッアゲートの構成を
示す回路図、第９図は従来のトランスファゲートの構成
を示す回路図である。Ｓｌｌ　、Ｓ１！　　＋　・・・　ＳＮＮ：スイッチ手
段、Ｃ１，Ｃ２、・・・ＣＮ：スイッチ制御端子、Ｓｒ
ｙ：スイッチ入力端子、５ＯＵＴ：スイッチ出力端子。代理人　弁理士　杉　山　毅　至（他Ｉ名）第８図第９図

Claims

【特許請求の範囲】１、スイッチ入力端子、スイッチ出力端子及びＮ個のス
イッチ制御端子を有し、上記Ｎ個のスイッチ制御端子の
入力値の論理レベルが全てある定まった値に達したとき
にのみ上記スイッチ入力端子の入力値をスイッチ出力端
子へ伝達するスイッチング動作を基本とする論理回路で
あって、Ｎ個のスイッチ手段を直列接続した直列回路を少なくと
もＮ個並列接続し、該並列接続回路の一端を上記スイッチ入力端子に接続し
、他端を上記スイッチ出力端子に接続し、上記少なくともＮ個の直列回路を構成する各Ｎ個の直列
接続された各スイッチ手段の制御端子に上記Ｎ個のスイ
ッチ制御端子をサイクリックに異ならせて接続してなることを特徴とする論理回路。２、前記並列接続回路はＮ個のスイッチ手段を直列接続
した直列回路をＮ！個並列接続して構成してなり、上記
Ｎ！個の各直列回路を構成するＮ個のスイッチ手段の制
御端子にそれぞれ、順列上全て異なるＮ！通りの順番で
前記スイッチ制御端子を接続してなることを特徴とする
特許請求の範囲第１項記載の論理回路。