JPS5815330A - 論理集積回路 - Google Patents
論理集積回路Info
- Publication number
- JPS5815330A JPS5815330A JP56114245A JP11424581A JPS5815330A JP S5815330 A JPS5815330 A JP S5815330A JP 56114245 A JP56114245 A JP 56114245A JP 11424581 A JP11424581 A JP 11424581A JP S5815330 A JPS5815330 A JP S5815330A
- Authority
- JP
- Japan
- Prior art keywords
- input signal
- transistors
- series connection
- response speed
- circuit
- Prior art date
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- Granted
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、 ＭＯＢ型電界効果トランジスタから構成
されるＭＯ８型集積回路に関する。
されるＭＯ８型集積回路に関する。
第１図は従来の０ＭＯ８（Ｃｏｍｐｌ＠ｍ＠ｎｔａｒｙ
ｍ＠ｔａｌＯｘｌｄ＠ Ｓ＠ｍ１ｅｏｎｄｕｃｔｏｒ
）ナンド回路である。第１図においてＴｒｌ及びＴｒ
鵞はＭＯ８！ＩＩＮチャンネルトランジスタ、Ｔｒ）及
びＴｒ４はＭＯ８型Ｐチャンネルトランジスタである。
ｍ＠ｔａｌＯｘｌｄ＠ Ｓ＠ｍ１ｅｏｎｄｕｃｔｏｒ
）ナンド回路である。第１図においてＴｒｌ及びＴｒ
鵞はＭＯ８！ＩＩＮチャンネルトランジスタ、Ｔｒ）及
びＴｒ４はＭＯ８型Ｐチャンネルトランジスタである。
セして上記トランジスタＴｒ１およびＴｒ４のｒ−）に
入力信号人が供給され、トランジスタＴｒ３には入力信
号Ｂが供給されている。なお、ｖＤＤは正電源とする。
入力信号人が供給され、トランジスタＴｒ３には入力信
号Ｂが供給されている。なお、ｖＤＤは正電源とする。
容量Ｃ１はこのナンド回路の負荷容量であり、トランジ
スタＴｒｌ 、 Ｔｒ３ 、 Ｔｒ４のドレイン容量、
配線容量、ダート容量等からなる。一方、容量Ｃｓ Ｉ
ｄ ）ランジスタＴｒｌのソース容量およびトランジス
タＴｒｓのＰレイン容量からなる。このナンド回路の応
答時において充電あるいは放電しなければならない負荷
容量は次の第１表に示される。但し、表ではｖＤＤレベ
ルを＠１″、壁地レベルを＠θ′ｍとしている・ 第 １ 表 第１表において、回路応答の最も速い場合は負荷容量が
Ｃ１の時であシ、最も遅い場合は負荷容量がｃｌ ＋ｃ
、の時である。このため、立上がり、立下がりの時のそ
れぞれにおいて、入力信号Ａ、Ｂの変化の状態により、
遷移スピードが異なる。また入力信号Ａ、Ｂの変化に対
する回路応答を出力信号の立上がり、立下がりそれぞれ
において、一様にせねばならない場合、第１図に示した
、従来のナンドの回路では不可能である。その理由はト
ランジスタＴｒｌおよびＴｒ！の様にＭＯｇ型トランジ
スタ１組が直列接続されていることにある。より詳しく
は各トランジスタＴｒｌ 、 Ｔｒ２への入力信号の状
態により、立上がり又は立下がり直前での容量Ｃ１＊
Ｃｍの状態が異なるからである。
スタＴｒｌ 、 Ｔｒ３ 、 Ｔｒ４のドレイン容量、
配線容量、ダート容量等からなる。一方、容量Ｃｓ Ｉ
ｄ ）ランジスタＴｒｌのソース容量およびトランジス
タＴｒｓのＰレイン容量からなる。このナンド回路の応
答時において充電あるいは放電しなければならない負荷
容量は次の第１表に示される。但し、表ではｖＤＤレベ
ルを＠１″、壁地レベルを＠θ′ｍとしている・ 第 １ 表 第１表において、回路応答の最も速い場合は負荷容量が
Ｃ１の時であシ、最も遅い場合は負荷容量がｃｌ ＋ｃ
、の時である。このため、立上がり、立下がりの時のそ
れぞれにおいて、入力信号Ａ、Ｂの変化の状態により、
遷移スピードが異なる。また入力信号Ａ、Ｂの変化に対
する回路応答を出力信号の立上がり、立下がりそれぞれ
において、一様にせねばならない場合、第１図に示した
、従来のナンドの回路では不可能である。その理由はト
ランジスタＴｒｌおよびＴｒ！の様にＭＯｇ型トランジ
スタ１組が直列接続されていることにある。より詳しく
は各トランジスタＴｒｌ 、 Ｔｒ２への入力信号の状
態により、立上がり又は立下がり直前での容量Ｃ１＊
Ｃｍの状態が異なるからである。
この発明は上記のような事情に鑑みてなされたもので、
入力信号の変化に対して出力信号の立上が９および立下
がりにおける応答速度の差を短縮させることができるＭ
Ｏ８型集積回路を提供することを目的とする。
入力信号の変化に対して出力信号の立上が９および立下
がりにおける応答速度の差を短縮させることができるＭ
Ｏ８型集積回路を提供することを目的とする。
以下、図面を参照してこの発明の一実施例を説明する。
第２図はこの発明の一実施例のナンド回路の回路図であ
る。この第２図に示すナンド回路は、第１図に示した従
来のナンド回路に対して、この発明を適用したものでお
る。す表わち、電源ｖＤＤと節点ＴＰ間に、Ｐチャンネ
ル型トランジスタＴｒ３およびＴｒ４が並列に接続され
ている。そしてトランジスタＴｒｓのダートには入力信
号Ｂが供給され、トランジスタＴｒ４のダートには入力
信号Ａが供給されるようになっている。上記節点ＴＰお
よびアース間には、直列接続されたＮチャンネル型トラ
ンジスタ〒ハおよびＴｒ＠から表る直列接続回路と、直
列接続され九Ｎチャンネル型トランジスタＴｒｙおよび
Ｔｒ−からなる直列接続回路が並列に接続されている。
る。この第２図に示すナンド回路は、第１図に示した従
来のナンド回路に対して、この発明を適用したものでお
る。す表わち、電源ｖＤＤと節点ＴＰ間に、Ｐチャンネ
ル型トランジスタＴｒ３およびＴｒ４が並列に接続され
ている。そしてトランジスタＴｒｓのダートには入力信
号Ｂが供給され、トランジスタＴｒ４のダートには入力
信号Ａが供給されるようになっている。上記節点ＴＰお
よびアース間には、直列接続されたＮチャンネル型トラ
ンジスタ〒ハおよびＴｒ＠から表る直列接続回路と、直
列接続され九Ｎチャンネル型トランジスタＴｒｙおよび
Ｔｒ−からなる直列接続回路が並列に接続されている。
さらに上記トランジスタＴｒｇおよびＴｒ＄には入力信
号Ａが供給され、トランジスタＴｒ６およびＴｒｙには
入力信号Ｂが供給されるようになっている。そして、上
記節点ＴＰＯ電位を出力信号Ｖ。Ｕｌとして出力するよ
うにしている。
号Ａが供給され、トランジスタＴｒ６およびＴｒｙには
入力信号Ｂが供給されるようになっている。そして、上
記節点ＴＰＯ電位を出力信号Ｖ。Ｕｌとして出力するよ
うにしている。
この実施例ではトランジスタＴｒｓとＴｒ＄のゲートの
相互コンダ久夕／スは第１図のトランジスタＴｒｌの相
互コンダクタンスの棒としている。
相互コンダ久夕／スは第１図のトランジスタＴｒｌの相
互コンダクタンスの棒としている。
さらに、トランジスタＴｒ・とＴｒｙの相互コンダクタ
ンスは第１図のトランジスタＴｒｙの相互コンダクタン
スの棒としている。この時、第２図のナンド回路の負荷
容ｉＬＣ，とトランジスタＴｒマのソース容量およびト
ランジスタＴｒＢのドレイン容量を合わせた容量、ある
いはトランジスタ’ｆｒｙのソース容量とトランジスタ
Ｔｒ６のドレイン容量を合わせた容量である中間容量Ｃ
４はそれぞれ第１図に示した回路と対比してＣ３＝（、
、０４ｍ Ｃｔ／２と考えることができる。
ンスは第１図のトランジスタＴｒｙの相互コンダクタン
スの棒としている。この時、第２図のナンド回路の負荷
容ｉＬＣ，とトランジスタＴｒマのソース容量およびト
ランジスタＴｒＢのドレイン容量を合わせた容量、ある
いはトランジスタ’ｆｒｙのソース容量とトランジスタ
Ｔｒ６のドレイン容量を合わせた容量である中間容量Ｃ
４はそれぞれ第１図に示した回路と対比してＣ３＝（、
、０４ｍ Ｃｔ／２と考えることができる。
第 ２ 表
すなわち、第２表に示すように、このナンド回路の応答
時において、充電あるいは放電しなければならない負荷
容量は、一定でその値は（４＋ｃ、／２である。したが
って、本願のナンド回路の応答速度は第１図に示した従
来のナンド回路の最高応答速度（負荷容量Ｃ１０時）よ
りも遅いが、最低応答速度（負荷容量ｃ１ ＋ｃ、の時
）よりも速くなる。従りて、回答全体でみれば回路応答
が速く表るといえる。また、負荷容量が常にＣＩ ＋ｃ
ｌ ／ ２となるので出力信号の立上がり。
時において、充電あるいは放電しなければならない負荷
容量は、一定でその値は（４＋ｃ、／２である。したが
って、本願のナンド回路の応答速度は第１図に示した従
来のナンド回路の最高応答速度（負荷容量Ｃ１０時）よ
りも遅いが、最低応答速度（負荷容量ｃ１ ＋ｃ、の時
）よりも速くなる。従りて、回答全体でみれば回路応答
が速く表るといえる。また、負荷容量が常にＣＩ ＋ｃ
ｌ ／ ２となるので出力信号の立上がり。
立下がシそれぞれにおいて入力信号Ａ、ｍＩＯ変化の順
序にかかわらず、回答応答が一様となる。
序にかかわらず、回答応答が一様となる。
応答速度比はこの場合、負荷容量比と考えてよい。そと
でＣ３＝αＣ！とすると α ２（１＋α） より。（１＋ａ）×１００（＠の速度が速くなった割合
である。
でＣ３＝αＣ！とすると α ２（１＋α） より。（１＋ａ）×１００（＠の速度が速くなった割合
である。
一般に、０〈α≦１と設計するから、
となり上記αと応答速度改良率の関係は第４図に示すよ
うになる− したがって、上記実施例では次のような効果を奏する・ １）立上がり、立下がシ応答それぞれにおいて、入力信
号の変化の順序によらない一様な応答を得ることができ
る。
うになる− したがって、上記実施例では次のような効果を奏する・ １）立上がり、立下がシ応答それぞれにおいて、入力信
号の変化の順序によらない一様な応答を得ることができ
る。
２）回路の応答速度を従来の回路の最高応答速度よりは
遅いが最低応答速度よりは速くするととが可能である。
遅いが最低応答速度よりは速くするととが可能である。
従って、回路全体としての応答速度を上げることができ
る。
る。
なお、上記実施例では、相互コンダクタンスの値にまで
制限したが、トランジスタＴｒｇとＴｒｇ、）ランジス
タＴｒ６とＴｒｙの相互コンダクタンスが等しくなるよ
うにさえすれば、回路応答時の負荷容量は次の第３表に
示すようになる。
制限したが、トランジスタＴｒｇとＴｒｇ、）ランジス
タＴｒ６とＴｒｙの相互コンダクタンスが等しくなるよ
うにさえすれば、回路応答時の負荷容量は次の第３表に
示すようになる。
この場合に少なくとも出力信号の立上がりおよび立下が
りそれぞれにおいて、入力信号Ａ、Ｈの変化の順序にか
かわらず応答が一様になるという効果が得られる。
りそれぞれにおいて、入力信号Ａ、Ｈの変化の順序にか
かわらず応答が一様になるという効果が得られる。
第 ３ 表
さらに、トランジスタＴｒＢとＴｒｇ、）？ンジスタＴ
ｒ＠とＴｒｙの相互コンダクタンスを等しくしなかつた
場合で、＃Ｉ１図に示したトランジスタＴｒｌとＴｒ意
がトランジスタＴｒＢとＴｒｇと同一なものとした場合
には、第１図に示す従来の回路に比べて入力信号の変化
に対して出力信号の立上がりおよび立下がりにおける応
答力監一様に近くなるという効果が得られる。
ｒ＠とＴｒｙの相互コンダクタンスを等しくしなかつた
場合で、＃Ｉ１図に示したトランジスタＴｒｌとＴｒ意
がトランジスタＴｒＢとＴｒｇと同一なものとした場合
には、第１図に示す従来の回路に比べて入力信号の変化
に対して出力信号の立上がりおよび立下がりにおける応
答力監一様に近くなるという効果が得られる。
以上述べたこの発明によれば、入力信号の変化に対して
出力信号の立上がりおよび立下Ｉｔりにおける応答速度
の差を短縮させること力鷺できるＭＯ８型集積回路を提
供することができる。
出力信号の立上がりおよび立下Ｉｔりにおける応答速度
の差を短縮させること力鷺できるＭＯ８型集積回路を提
供することができる。
第１図は従来のＭＯ８型電界効果トランジスタからなる
ナンド回路の回路図、第２図はこの発明の一実施例のナ
ンド回路の回路図、第３図は上記実施例の効果を示すた
めのグラフ図である。 Ｔ ｒ３ ｔ Ｔ ”ａ ”・Ｐチャンネル型トランジ
スタ、Ｔｒｇ ｅＴｒ＠ 、Ｔｒｙ 、Ｔｒｇ −”
ＮチャネルトランジスタＯ 出願人代理人 弁理士 鈴 江 武 彦第１図
ナンド回路の回路図、第２図はこの発明の一実施例のナ
ンド回路の回路図、第３図は上記実施例の効果を示すた
めのグラフ図である。 Ｔ ｒ３ ｔ Ｔ ”ａ ”・Ｐチャンネル型トランジ
スタ、Ｔｒｇ ｅＴｒ＠ 、Ｔｒｙ 、Ｔｒｇ −”
ＮチャネルトランジスタＯ 出願人代理人 弁理士 鈴 江 武 彦第１図
Claims (2)
- （１） Ｍ０８型電界効果トランジスタから構成され
る集積回路において、各グー）Ｋ異なる種類の入力信号
が供給されるトランジスタが直列に接続された第１の直
列接続回路と、上記入力信号と種類が共通でかつ同一種
類の入力信号がｒ−トに供給されるトランジスタの直列
における接続順序を上記第１の直列接続回路とは異なら
せるようにした第２の直列接続回路とを具備し上記第１
の直列接続回路と第２の直列接続とを並列に接続したこ
とを特徴とする集積回路。 - （２）上記第１および第２の直列接続回路において同一
種類の入力信号が供給されるトランジスタの相互＝ンダ
クタンスを等しくするようにした特許請求の範囲第１項
記載の集積回路・
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56114245A JPS5815330A (ja) | 1981-07-21 | 1981-07-21 | 論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56114245A JPS5815330A (ja) | 1981-07-21 | 1981-07-21 | 論理集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5815330A true JPS5815330A (ja) | 1983-01-28 |
| JPH0129096B2 JPH0129096B2 (ja) | 1989-06-07 |
Family
ID=14632916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56114245A Granted JPS5815330A (ja) | 1981-07-21 | 1981-07-21 | 論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5815330A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58101525A (ja) * | 1981-12-14 | 1983-06-16 | Fujitsu Ltd | 論理回路 |
| JPS5961317A (ja) * | 1982-09-30 | 1984-04-07 | Fujitsu Ltd | 論理回路 |
| JPS605936U (ja) * | 1983-06-27 | 1985-01-17 | 株式会社椿本チエイン | 絶縁側壁をもつトロリ−線の集電子乗り移り用具 |
| JPS6255234A (ja) * | 1985-09-03 | 1987-03-10 | Mitsubishi Cable Ind Ltd | 絶縁トロリのトランスファーガイド |
| JPS62202616A (ja) * | 1986-02-28 | 1987-09-07 | Sharp Corp | 論理回路 |
| JPS6375434U (ja) * | 1986-06-13 | 1988-05-19 | ||
| JPH02120932U (ja) * | 1990-02-28 | 1990-10-01 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5314546A (en) * | 1976-07-26 | 1978-02-09 | Hitachi Ltd | Dynamic inverter circuit |
-
1981
- 1981-07-21 JP JP56114245A patent/JPS5815330A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5314546A (en) * | 1976-07-26 | 1978-02-09 | Hitachi Ltd | Dynamic inverter circuit |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58101525A (ja) * | 1981-12-14 | 1983-06-16 | Fujitsu Ltd | 論理回路 |
| JPS5961317A (ja) * | 1982-09-30 | 1984-04-07 | Fujitsu Ltd | 論理回路 |
| JPS605936U (ja) * | 1983-06-27 | 1985-01-17 | 株式会社椿本チエイン | 絶縁側壁をもつトロリ−線の集電子乗り移り用具 |
| JPS6255234A (ja) * | 1985-09-03 | 1987-03-10 | Mitsubishi Cable Ind Ltd | 絶縁トロリのトランスファーガイド |
| JPH0577535B2 (ja) * | 1985-09-03 | 1993-10-26 | Mitsubishi Cable Ind Ltd | |
| JPS62202616A (ja) * | 1986-02-28 | 1987-09-07 | Sharp Corp | 論理回路 |
| JPH0585089B2 (ja) * | 1986-02-28 | 1993-12-06 | Sharp Kk | |
| JPS6375434U (ja) * | 1986-06-13 | 1988-05-19 | ||
| JPH02120932U (ja) * | 1990-02-28 | 1990-10-01 | ||
| JPH0424657Y2 (ja) * | 1990-02-28 | 1992-06-11 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0129096B2 (ja) | 1989-06-07 |
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