JPS596607A - 差動増幅回路 - Google Patents
差動増幅回路Info
- Publication number
- JPS596607A JPS596607A JP57115425A JP11542582A JPS596607A JP S596607 A JPS596607 A JP S596607A JP 57115425 A JP57115425 A JP 57115425A JP 11542582 A JP11542582 A JP 11542582A JP S596607 A JPS596607 A JP S596607A
- Authority
- JP
- Japan
- Prior art keywords
- differential amplifier
- stage
- input
- mos fets
- differential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、差動増幅回路に関し、特に抜Ｉ２個の差動
増幅段が多段接続さｎてなる差動増幅回路に関する。
増幅段が多段接続さｎてなる差動増幅回路に関する。
差動増幅回路においてに、大きなオリ傅を４るために、
α数個の差動増幅段が多段接続さｎることかめる（第１
図）。ところが、多段接続さｎた差ａ増幅回路において
に、谷差動増幅段１ ａ ＊ １ ｂ ｒ・・・・・金
、一方の入力ＭＯ８ＦＥｔＴＱｍのゲート端子金グラン
ドレベルにして、他方の人力ＭＯ８ＦＥＴＱ、、のゲー
ト端子にＯｖ全中心として揺動さｎる信号音入力はせた
場合、ＯＶからある電圧だけずｎた（シフトした）レベ
ルを中心として揺動する工うな信号か、出力ノードａ、
ｂ、・・・・・・に表わｎて米る。
α数個の差動増幅段が多段接続さｎることかめる（第１
図）。ところが、多段接続さｎた差ａ増幅回路において
に、谷差動増幅段１ ａ ＊ １ ｂ ｒ・・・・・金
、一方の入力ＭＯ８ＦＥｔＴＱｍのゲート端子金グラン
ドレベルにして、他方の人力ＭＯ８ＦＥＴＱ、、のゲー
ト端子にＯｖ全中心として揺動さｎる信号音入力はせた
場合、ＯＶからある電圧だけずｎた（シフトした）レベ
ルを中心として揺動する工うな信号か、出力ノードａ、
ｂ、・・・・・・に表わｎて米る。
従って、単に同一構成の差動増幅段金多段接続して行く
と、後段に行くほどレベルシフト筺か犬きくなって、バ
イアス点がどんどんとずｎて行ってしまうという不都合
がめる。
と、後段に行くほどレベルシフト筺か犬きくなって、バ
イアス点がどんどんとずｎて行ってしまうという不都合
がめる。
そのため、従来の多段接続の差動増幅回路にお込てに１
第１図に示す工うに、初段の差動増幅段１ａの前後にレ
ベルシフト回路２ａ、２ｂを設け、また後段の各に動増
幅段１ｂ・・・・・・の次段にレベルシフト回路２Ｃ・
・・・・・全接続して、各差動増幅段１ ａ ＋ １
ｂ−・・・・・・においてレベルシフトさｎた出力洛外
を元のＱＶ＝ｉ中心とする信号にもどしてやるような回
路構成に姑ｎていた。
第１図に示す工うに、初段の差動増幅段１ａの前後にレ
ベルシフト回路２ａ、２ｂを設け、また後段の各に動増
幅段１ｂ・・・・・・の次段にレベルシフト回路２Ｃ・
・・・・・全接続して、各差動増幅段１ ａ ＋ １
ｂ−・・・・・・においてレベルシフトさｎた出力洛外
を元のＱＶ＝ｉ中心とする信号にもどしてやるような回
路構成に姑ｎていた。
しかしながら、このような従来の多段接続の差動増幅回
路においては、各差動増幅段ごとにレベルシフト回路を
設けなけ几ばならないため、段数が多くなるほど素子の
数か増加して回路の占有面積が増大してしまうとともに
、レベルシフト回路に流される貫通電流が多くなり、回
路全体の消費電力が増加さｎるという問題点があった。
路においては、各差動増幅段ごとにレベルシフト回路を
設けなけ几ばならないため、段数が多くなるほど素子の
数か増加して回路の占有面積が増大してしまうとともに
、レベルシフト回路に流される貫通電流が多くなり、回
路全体の消費電力が増加さｎるという問題点があった。
そこでこの発明は、複数個の差動増幅段か多段接続さｎ
るようにさｒした差動増幅回路において、レベルシフト
回路が不要となり、こｎによって回路の占有面積が減少
さｎ、かつ消費電力も減少さｎる工うにすること全目的
とする。
るようにさｒした差動増幅回路において、レベルシフト
回路が不要となり、こｎによって回路の占有面積が減少
さｎ、かつ消費電力も減少さｎる工うにすること全目的
とする。
そのために、この発明は、前段の差動増幅段の入力ＭＯ
８ＦＥＴとは導電型か異なる入力ＭＯ日Ｆ］１ＩｆＴ’
！に含む工つな差動増幅段全接続して行くことに工９、
次段の差動増幅段に工り前段の差動槽１陥段の出力信号
のレベル？フトｔキャンセルさせるような機能を待たせ
るようにしたことｔ特徴とする。
８ＦＥＴとは導電型か異なる入力ＭＯ日Ｆ］１ＩｆＴ’
！に含む工つな差動増幅段全接続して行くことに工９、
次段の差動増幅段に工り前段の差動槽１陥段の出力信号
のレベル？フトｔキャンセルさせるような機能を待たせ
るようにしたことｔ特徴とする。
以下図面に基づいてこの発明ｒ説明する。
第２図に本発明に係る差動増幅回路の一実施例會示すも
のである。図において、ｌａに第１段目の差動増幅段、
１ｂは第２段目の差動増幅段、３はバイアス回路である
。
のである。図において、ｌａに第１段目の差動増幅段、
１ｂは第２段目の差動増幅段、３はバイアス回路である
。
＠１段目の差動増幅段１ａは、一対の入力ＭＯ８ＦＥＴ
Ｑ 、Ｑ と、この入力ＭＯ８ＦＩｌＣＴｍｌ
＆！ Ｑ 、Ｑ のドレインに接続さｎ、カレントミ
ａｔ ａｓ ラー回路會構成する負荷ＭＯ８ＦＫＴＱ、、＋Ｑａ４と
、上記入力ＭＯ８ＦＢＴＱａ、ＩＱａｍの共通ソースに
接続さｎた定電流ＭＯＳ ＦＥＴＱ、−とにより構成さ
几ている。
Ｑ 、Ｑ と、この入力ＭＯ８ＦＩｌＣＴｍｌ
＆！ Ｑ 、Ｑ のドレインに接続さｎ、カレントミ
ａｔ ａｓ ラー回路會構成する負荷ＭＯ８ＦＫＴＱ、、＋Ｑａ４と
、上記入力ＭＯ８ＦＢＴＱａ、ＩＱａｍの共通ソースに
接続さｎた定電流ＭＯＳ ＦＥＴＱ、−とにより構成さ
几ている。
脣に制限さｎないが、上記入力ＭＯ８Ｆ］ｌ［１ＴＱａ
、 ｌ Ｑａ、 ｌ’！ｎチャンネル型に、負荷ＭＯ８
７ＫＴＱ 、Ｑ はｐチャンネル型に、ま几定
電ａｓ ａ４ 流ＭＯ８ＦＥｉＴＱａ８ｉｎチャンネル型にそｎぞｎ形
成さｎている。そして、上記負荷ＭＯ８ＦＥＴＱ
、Ｑ のソースは＋５ｖのような電源電圧ａａ
ａ４ ｖＤＤに、筐た定を流Ｍ Ｑ ８ Ｅ’ ｍ Ｔ Ｑ、
、のソースは一５ｖの工うな電源電圧Ｖ。Ｋ接続さｎて
いる。
、 ｌ Ｑａ、 ｌ’！ｎチャンネル型に、負荷ＭＯ８
７ＫＴＱ 、Ｑ はｐチャンネル型に、ま几定
電ａｓ ａ４ 流ＭＯ８ＦＥｉＴＱａ８ｉｎチャンネル型にそｎぞｎ形
成さｎている。そして、上記負荷ＭＯ８ＦＥＴＱ
、Ｑ のソースは＋５ｖのような電源電圧ａａ
ａ４ ｖＤＤに、筐た定を流Ｍ Ｑ ８ Ｅ’ ｍ Ｔ Ｑ、
、のソースは一５ｖの工うな電源電圧Ｖ。Ｋ接続さｎて
いる。
一方、第２段目の差動増幅段１ｂは、上記第１段目のＭ
ＩＩＪ増幅段１ａの入力ＭＯ１３ＦＩｌｉＴＱ、、、。
ＩＩＪ増幅段１ａの入力ＭＯ１３ＦＩｌｉＴＱ、、、。
Ｑａ！とげ逆の導電型のｐチャンネルＭＯ８ＦＩＩｉＴ
が入力Ｍ ＯＢ Ｆ ＥＩ Ｔ Ｑｂｔ 、Ｑｂ２
として使用さｎている。また、負荷ＭＯ８ＦＥＴＱｂＢ
−Ｑｂａ および定電流ＭＯ８ＦＩＩＩＴＱ、、も前段
の差動増幅段１ａのＭＯ８ＦＥＩＴＱ、ａ、、Ｑ、＆４
Ｉ Ｑａｌｌと逆の導電型に形成さｎて因る。そして、
導電型か逆にさ几たことにより、第２段目の差動増幅段
１ｂの定電流Ｍ ＯＳ Ｆ’ ＥＩ Ｔ Ｑ、ｂ、のソ
ースにプラス側の電源電圧ｖＤＤに、また、負荷ＭＯ８
ＦＩ！ＩＴＱ、ｂ、、Ｑｂ４のソースはマイナス側の電
源電圧ｖｆ］８に接続さｎている。
が入力Ｍ ＯＢ Ｆ ＥＩ Ｔ Ｑｂｔ 、Ｑｂ２
として使用さｎている。また、負荷ＭＯ８ＦＥＴＱｂＢ
−Ｑｂａ および定電流ＭＯ８ＦＩＩＩＴＱ、、も前段
の差動増幅段１ａのＭＯ８ＦＥＩＴＱ、ａ、、Ｑ、＆４
Ｉ Ｑａｌｌと逆の導電型に形成さｎて因る。そして、
導電型か逆にさ几たことにより、第２段目の差動増幅段
１ｂの定電流Ｍ ＯＳ Ｆ’ ＥＩ Ｔ Ｑ、ｂ、のソ
ースにプラス側の電源電圧ｖＤＤに、また、負荷ＭＯ８
ＦＩ！ＩＴＱ、ｂ、、Ｑｂ４のソースはマイナス側の電
源電圧ｖｆ］８に接続さｎている。
こｎＶＣ工って、ｐＭＯＥＩＦＥＴｉ入力ＭＯ８Ｅ’Ｅ
Ｔとした第２段目の差動増幅段１ｂの出カッ−）” １
） １ 、ｂ ｚ （Ｄ Ｖへｋ ’Ｊ ７トは、ｎ
ＭＯ８Ｆ］］＋Ｔ？入力ＭＯ８ＦＩ［ｌＴとした第１段
目の差動増幅段１ａの出力ノード！ＬＬ ＋ａｉにおけ
るレベルシフトとに逆向き（マイナス側）に同一のシフ
ト量か生じるようにさｎてｈる。七の几め、第１段目の
差動増幅段１＆のレベルシフトに、第２段目の差動増幅
段１１１１のレベルシフトによって相殺さｎ１第２段目
の差動増幅段１ｂの出力信号にＱＶを中心として揺動さ
ｎるようになる。
Ｔとした第２段目の差動増幅段１ｂの出カッ−）” １
） １ 、ｂ ｚ （Ｄ Ｖへｋ ’Ｊ ７トは、ｎ
ＭＯ８Ｆ］］＋Ｔ？入力ＭＯ８ＦＩ［ｌＴとした第１段
目の差動増幅段１ａの出力ノード！ＬＬ ＋ａｉにおけ
るレベルシフトとに逆向き（マイナス側）に同一のシフ
ト量か生じるようにさｎてｈる。七の几め、第１段目の
差動増幅段１＆のレベルシフトに、第２段目の差動増幅
段１１１１のレベルシフトによって相殺さｎ１第２段目
の差動増幅段１ｂの出力信号にＱＶを中心として揺動さ
ｎるようになる。
例えば、第２図に示す工うな２段接続の回路を第３図に
示すような反転増幅器として使用した場合を例にとって
説明する。非反転入力端子（ト）にグランドレベル（Ｏ
ｖ）であるので、反転入力端子←）はイマジナル−ショ
ートによりＯｖにさｎる。
示すような反転増幅器として使用した場合を例にとって
説明する。非反転入力端子（ト）にグランドレベル（Ｏ
ｖ）であるので、反転入力端子←）はイマジナル−ショ
ートによりＯｖにさｎる。
このとき、第１段目の差動増幅段１ａのノードａｌお工
びノードａ１の電位が＋３ｖに、ま交ノードａｓの電位
が一１ｖになるように各素子の定数が設定さ１、ていた
とする。すると、ＭＯ８Ｆ］１ｉｆＴＱ には、ゲート
・ソース間電圧Ｖ。Ｂ＝＝ＩＶ。
びノードａ１の電位が＋３ｖに、ま交ノードａｓの電位
が一１ｖになるように各素子の定数が設定さ１、ていた
とする。すると、ＭＯ８Ｆ］１ｉｆＴＱ には、ゲート
・ソース間電圧Ｖ。Ｂ＝＝ＩＶ。
ｌ
ドレインｅソース間電圧ＶＤ８＝：４Ｖの直流電圧が与
えらｎる。一方、上記ノード＆ｌお工びノードａ２の電
圧（３ｖ）に、第２段目の差動増幅段１ｂの人力ＭＯ８
Ｆ］ｌ！！ＴＱ 、Ｑ のゲート端子に１）Ｉ
ｂｓ 供給式ｎているので、人力ＭＯ８ＦＥｔＴＱｂｔのｖｏ
Ｂが１ｖのと１！、ｖＤＢか４ｖとなるようにさせるこ
とができる。その結果、ノードｂ、とノードｂ２の電位
（出力電圧Ｖ。ｕｔ ） ｒｘ 、ノードｂ３の電位（
＋４Ｖ ）よりも■Ｄｓ（＝４ｖ）９低ＬＡＱＶにさｎ
る工うになる。
えらｎる。一方、上記ノード＆ｌお工びノードａ２の電
圧（３ｖ）に、第２段目の差動増幅段１ｂの人力ＭＯ８
Ｆ］ｌ！！ＴＱ 、Ｑ のゲート端子に１）Ｉ
ｂｓ 供給式ｎているので、人力ＭＯ８ＦＥｔＴＱｂｔのｖｏ
Ｂが１ｖのと１！、ｖＤＢか４ｖとなるようにさせるこ
とができる。その結果、ノードｂ、とノードｂ２の電位
（出力電圧Ｖ。ｕｔ ） ｒｘ 、ノードｂ３の電位（
＋４Ｖ ）よりも■Ｄｓ（＝４ｖ）９低ＬＡＱＶにさｎ
る工うになる。
ま几、上記差動増幅段１ａの（ト）端子がグランドに接
続さｎた状態で、←）端子にＯｎ−中心に揺動する信号
が入力さｎた場合、（へ）端子の電位が上昇すると、ノ
ードａｌの電位が下がり、ノードａ２の電位は上昇さｎ
る。すると、次段の差動増幅段１ｂのノードｂｔのレベ
ルが上昇さｎ１ノードｂ２０レベルは降下さｎる。逆に
、←）端子に人力さｎる信号がＱＶより下がると、ノー
ドａｌの電位が上が９、ノードａｌの電位が降下さｎる
。その友め、Ｍ動増幅段１ｂのノード’ｂｉのレベルは
降下さｎ１ノードｂｌのレベルに上昇さｎ７）工うにな
る。入力信号と逆相のノードｂ、の電圧が抵抗全弁して
←）端子に印加さｎると負帰遺がかけらｎることになる
。
続さｎた状態で、←）端子にＯｎ−中心に揺動する信号
が入力さｎた場合、（へ）端子の電位が上昇すると、ノ
ードａｌの電位が下がり、ノードａ２の電位は上昇さｎ
る。すると、次段の差動増幅段１ｂのノードｂｔのレベ
ルが上昇さｎ１ノードｂ２０レベルは降下さｎる。逆に
、←）端子に人力さｎる信号がＱＶより下がると、ノー
ドａｌの電位が上が９、ノードａｌの電位が降下さｎる
。その友め、Ｍ動増幅段１ｂのノード’ｂｉのレベルは
降下さｎ１ノードｂｌのレベルに上昇さｎ７）工うにな
る。入力信号と逆相のノードｂ、の電圧が抵抗全弁して
←）端子に印加さｎると負帰遺がかけらｎることになる
。
このように、（＋−）端子會グランドレベルにして、←
）端子に□ｖ２中心とするイぎ号が入つ几場合、ノード
ａｌ とａｌの動作点が例えば＋３ｖにさｎ友トキ、後
倚のノードｂ直とｂ２の動作点は、ノードａ１．ａｌの
動作点よりも３ｖ低込Ｏｖにさｎる工うに各素子の定斂
が設定δｎている。
）端子に□ｖ２中心とするイぎ号が入つ几場合、ノード
ａｌ とａｌの動作点が例えば＋３ｖにさｎ友トキ、後
倚のノードｂ直とｂ２の動作点は、ノードａ１．ａｌの
動作点よりも３ｖ低込Ｏｖにさｎる工うに各素子の定斂
が設定δｎている。
つ１す、後段の差動増幅段１ｂにおけるレベルシフトは
、前段の差動増幅段１ａにおけるレベルソフトとは逆回
きて同じシフト量となるようにさｎて込るのでめる。そ
の結果、前段の差動増幅段１ａにおけるレベルシフトに
、後段の差動増幅段１ｂにおけるレベルシフトに工って
キャンセルさｎるのである。
、前段の差動増幅段１ａにおけるレベルソフトとは逆回
きて同じシフト量となるようにさｎて込るのでめる。そ
の結果、前段の差動増幅段１ａにおけるレベルシフトに
、後段の差動増幅段１ｂにおけるレベルシフトに工って
キャンセルさｎるのである。
従って、偶数個の差動増幅段？多段接続する場合には、
第２図に示す工うに、ｎチャンネルＭＯ８ＦｆｆｌＴ’
ｉ人カトランジスタとする差動増幅段の次に、ｐチャン
ネルＭＯ８ＦＥＴ’ｉ人カトランジスタとする差動増幅
段ｒ接続し、更にその次にはｎチャンネルＭＯ８ＦＥＴ
’ｉ人カトランジスタとする差動増幅段會接続するとい
うように、交互に導電型か逆のＭＯ８’ＦＥＩＴＩＣ！
シ構成さｒｔ几差動増幅段ヲ接続して行けば、出力信号
のレベルシフトに互にキャンセル石れる工うになる。そ
のため、本発明でに第１図に示す回路におけるレベルシ
フト回路２ ａ ＋ ２ ｂ ＋ ２ ｃ・・・・・・
の工うな回路全役ける必要がなくなる。
第２図に示す工うに、ｎチャンネルＭＯ８ＦｆｆｌＴ’
ｉ人カトランジスタとする差動増幅段の次に、ｐチャン
ネルＭＯ８ＦＥＴ’ｉ人カトランジスタとする差動増幅
段ｒ接続し、更にその次にはｎチャンネルＭＯ８ＦＥＴ
’ｉ人カトランジスタとする差動増幅段會接続するとい
うように、交互に導電型か逆のＭＯ８’ＦＥＩＴＩＣ！
シ構成さｒｔ几差動増幅段ヲ接続して行けば、出力信号
のレベルシフトに互にキャンセル石れる工うになる。そ
のため、本発明でに第１図に示す回路におけるレベルシ
フト回路２ ａ ＋ ２ ｂ ＋ ２ ｃ・・・・・・
の工うな回路全役ける必要がなくなる。
また、奇数個の差動増幅段を多段接続する場合には、最
後の差動増幅段にのみ第１図に示すよう表しベルシフト
回路ケ設けて、最終段で生じたレベルシフトに補正して
やルば工い。
後の差動増幅段にのみ第１図に示すよう表しベルシフト
回路ケ設けて、最終段で生じたレベルシフトに補正して
やルば工い。
なお、バイアス回路３は、例えば第２図に示すように、
電源電圧ｖＤＤに接続ざｎ、たｐチャンネル型ＭＯ８Ｆ
ＥＩＴＱ口と、このＭＯ８Ｆ］１ｔｔＴＱ、■のドレイ
ンと電源電圧ｖ８８との間に直列接続さｎたｐチャンネ
ル型ＭＯ８１ＦｌｌｔＴＱ目およびｎチャンネル型Ｍ０
８ＦＥＩＴＱ、、、とに工り構成することかできる。上
Ｈ６ＭｏｓｙｍＴＱ目はゲートとドレインが接続さｎｌ
また、ＭＯ８Ｆ １ｎＴ Ｑ目とＱｔｓはそｎぞｎ共通
ドレインにゲートか接続さｎている。こｎＫよって、Ｍ
Ｏ８ＦＢＴＱ目〜Ｑｔｓ ｔ；［飽和領域で動作さｎる
工うになり、各Ｍ Ｏ５ＦＢＩＴＱ、〜ＱＩｍ のコ
ンダクタンスの比で分圧したようなバイアス電圧が発生
さ几る。
電源電圧ｖＤＤに接続ざｎ、たｐチャンネル型ＭＯ８Ｆ
ＥＩＴＱ口と、このＭＯ８Ｆ］１ｔｔＴＱ、■のドレイ
ンと電源電圧ｖ８８との間に直列接続さｎたｐチャンネ
ル型ＭＯ８１ＦｌｌｔＴＱ目およびｎチャンネル型Ｍ０
８ＦＥＩＴＱ、、、とに工り構成することかできる。上
Ｈ６ＭｏｓｙｍＴＱ目はゲートとドレインが接続さｎｌ
また、ＭＯ８Ｆ １ｎＴ Ｑ目とＱｔｓはそｎぞｎ共通
ドレインにゲートか接続さｎている。こｎＫよって、Ｍ
Ｏ８ＦＢＴＱ目〜Ｑｔｓ ｔ；［飽和領域で動作さｎる
工うになり、各Ｍ Ｏ５ＦＢＩＴＱ、〜ＱＩｍ のコ
ンダクタンスの比で分圧したようなバイアス電圧が発生
さ几る。
そして、第１段目を含む奇数段目の差動増幅段の定を流
Ｍ０８ＦＦｉＴＱ、、、・・・・・・ば、バイアス回路
３のＭＯ８ＦＫＴＱ、！とＱｔｓ との接続ノードＣ
の電圧によって、バイアスが与えられる。また、第２段
目以降の偶数段目の差動増幅段の定電流ＭＯ８ＩＦＩｉ
ｉＴＱ、ｂ、・・・・・・に、バイアス回路３のＭＯＳ
ＦＥＴ Ｑ、目とのカレントミラー回路接続によシバイ
アスが与えらｎる工うにさｎている。
Ｍ０８ＦＦｉＴＱ、、、・・・・・・ば、バイアス回路
３のＭＯ８ＦＫＴＱ、！とＱｔｓ との接続ノードＣ
の電圧によって、バイアスが与えられる。また、第２段
目以降の偶数段目の差動増幅段の定電流ＭＯ８ＩＦＩｉ
ｉＴＱ、ｂ、・・・・・・に、バイアス回路３のＭＯＳ
ＦＥＴ Ｑ、目とのカレントミラー回路接続によシバイ
アスが与えらｎる工うにさｎている。
なお、上記実施例では初段にｎＭＯ８入力とした差動増
幅段を設けたものについて説明したか、ｐチャンネルＭ
Ｏ８ＦＦｉＴｉ入力トランジスタとする差動増幅段を初
段に持って来るようにすることも可能である。
幅段を設けたものについて説明したか、ｐチャンネルＭ
Ｏ８ＦＦｉＴｉ入力トランジスタとする差動増幅段を初
段に持って来るようにすることも可能である。
以上説明したごとくこの発明は、ｎチャンネルＭＯ８Ｆ
ＥＴ’ｉ人カトランジスタとする差動増幅段と、ｐチャ
ンネルＭ ＯＳ Ｆ ＥＴＡ人カトランジスタとする差
動増幅段とか交互に接続さｎてなるので、前段の差動増
幅段にお込て生じた出力ノードのレベルシフトが後段の
差動増幅段におｈて生じる逆回きのレベルシフトにより
キャンセル−６ｎる工うになる。そのため、各差動増Ｉ
＠段ごとにしペルシフト回路を設ける必要がなくなり、
これによって、同じ利得を得るのに必要な電子の数が少
なくて済み、回路の占有面積が減少されるとともに、回
路全体の消費電力が減少さｎ、かつ高速動作が可能にな
るとめう効果がある。
ＥＴ’ｉ人カトランジスタとする差動増幅段と、ｐチャ
ンネルＭ ＯＳ Ｆ ＥＴＡ人カトランジスタとする差
動増幅段とか交互に接続さｎてなるので、前段の差動増
幅段にお込て生じた出力ノードのレベルシフトが後段の
差動増幅段におｈて生じる逆回きのレベルシフトにより
キャンセル−６ｎる工うになる。そのため、各差動増Ｉ
＠段ごとにしペルシフト回路を設ける必要がなくなり、
これによって、同じ利得を得るのに必要な電子の数が少
なくて済み、回路の占有面積が減少されるとともに、回
路全体の消費電力が減少さｎ、かつ高速動作が可能にな
るとめう効果がある。
第１図に従来の多段接続の差動増幅回路の一例を示す回
路図、 第２図は本発明に係る差動増幅回路の一実施例を示す回
路図、 第３図はこｎ全反転増幅器として使用する場合の回路構
成を示す回路図である。 １ ａ 、 １ ｂ 、 ・・・差動増ｌｌ＆ｉ段、２
ａ 、２ ｂ ＋ ２ ｃ・・・レベルシフト回路、
３・・・バイアス回ｉ、Ｑ、ａ、 。 Ｑａ！ｌ Ｑｌ）１ 、Ｑい・・・入力トランジスタ。
路図、 第２図は本発明に係る差動増幅回路の一実施例を示す回
路図、 第３図はこｎ全反転増幅器として使用する場合の回路構
成を示す回路図である。 １ ａ 、 １ ｂ 、 ・・・差動増ｌｌ＆ｉ段、２
ａ 、２ ｂ ＋ ２ ｃ・・・レベルシフト回路、
３・・・バイアス回ｉ、Ｑ、ａ、 。 Ｑａ！ｌ Ｑｌ）１ 、Ｑい・・・入力トランジスタ。
Claims (1)
- 一対の入力トランジスタを含む差動増幅段が複数個多段
接続さｎてなる差動増幅回路であって、ｎチャンネルＭ
Ｏｆ３ＦＥＴ’ｉ人カトランジスタとする差動増幅段と
ｐチャンネルＭＯＥＩＦＩ！ＩＴ全入力トランジスタと
する差動増幅段とが交互に配設され、前段の差動増１鴫
段のディファレンシャル出力が導電型の異なる後段の差
動槽ＩＩＩＩ！段の人力トランジスタに直接供給さｎる
工うにさｎてなること′ｔ−特徴とする差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115425A JPS596607A (ja) | 1982-07-05 | 1982-07-05 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115425A JPS596607A (ja) | 1982-07-05 | 1982-07-05 | 差動増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS596607A true JPS596607A (ja) | 1984-01-13 |
Family
ID=14662246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57115425A Pending JPS596607A (ja) | 1982-07-05 | 1982-07-05 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS596607A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60232709A (ja) * | 1984-05-03 | 1985-11-19 | Nippon Denso Co Ltd | 演算増幅器 |
-
1982
- 1982-07-05 JP JP57115425A patent/JPS596607A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60232709A (ja) * | 1984-05-03 | 1985-11-19 | Nippon Denso Co Ltd | 演算増幅器 |
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