JPS59214311A - 集積回路装置 - Google Patents
集積回路装置Info
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- JPS59214311A JPS59214311A JP58088402A JP8840283A JPS59214311A JP S59214311 A JPS59214311 A JP S59214311A JP 58088402 A JP58088402 A JP 58088402A JP 8840283 A JP8840283 A JP 8840283A JP S59214311 A JPS59214311 A JP S59214311A
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- inverter
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- 239000004065 semiconductor Substances 0.000 claims 1
- 230000000295 complement effect Effects 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000005669 field effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
- H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はカレントミラー形ＣＭＯ８増幅回路として作用
する集積回路装置に関する。
する集積回路装置に関する。
従来、この種の装置として第１図に示すものがあった。
図において、（１）はＰｃｈＦＥＴ （Ｐチャネル電界
効果トランジスタ）、Ｃ）はＮｃｈＦＥＴ （Ｎチャネ
ル電界効果トランジスタ）であって、これらでＭｌのイ
ンバータを構成している。（３）はＰｃｈＦＥＴ 、
（４）はＮｃｈＦＥＴであつで、これらで第２のインバ
ータを構成している。（５） 、 （６）はＮｃ ｈ
ＦＥＴ（２） 、 （４）のゲートに接続された入力端
子、＜７） 、 （８）は第１．第２の節点、（９）は
出力端子である。
効果トランジスタ）、Ｃ）はＮｃｈＦＥＴ （Ｎチャネ
ル電界効果トランジスタ）であって、これらでＭｌのイ
ンバータを構成している。（３）はＰｃｈＦＥＴ 、
（４）はＮｃｈＦＥＴであつで、これらで第２のインバ
ータを構成している。（５） 、 （６）はＮｃ ｈ
ＦＥＴ（２） 、 （４）のゲートに接続された入力端
子、＜７） 、 （８）は第１．第２の節点、（９）は
出力端子である。
上記構成において、入力端子（５） 、 （６）はお互
いに相補的な関係におかれ、又ＰｃｈＦＥＴ（１）と（
３）及びＮｃｈＦＥＴ（２）と（４）は各々コンダクタ
ンスが等しくなるように設定１７てあり、これらでカレ
ントミラー形ＣＭＯ８増幅回路を構成している。
いに相補的な関係におかれ、又ＰｃｈＦＥＴ（１）と（
３）及びＮｃｈＦＥＴ（２）と（４）は各々コンダクタ
ンスが等しくなるように設定１７てあり、これらでカレ
ントミラー形ＣＭＯ８増幅回路を構成している。
次に第１図の動作について第２図、第３図を用いて説明
する。第２図において入力端子（５） 、 （６）の電
圧Ｖｓ 、 Ｖｒ、がｖｒノドき、Ｎｃ ｈ ＦＥＴ
（２） ノミ流行性はＩ２で示す曲線となる。又Ｐｃｈ
ＦＥＴ（１）の正流特性はドレインとゲートを帰結して
いるためＩ１で示す曲線となる。との工２と１１ の
曲線の交点ＰＯが第１のインバータの出力電圧Ｖ７とな
る。−ブＪ、、第２のインバータのコンダクタンスは第
１のインバータと同様に設定され、ｐ ｃ ｈ ＦＥ
Ｔ（３）のゲートは第１の節点（７）に接続されている
ので、ＰｃｈＦＥＴ（３）の電流特性はＩ３ 、 Ｎｃ
ｈＦＥＴ（４）の電流特性はＩ４のような曲線になり、
第２のインバータの出力電圧ｖ８は工、と工４の曲線の
交点Ｐｏとなり、第１のインバータの出力電圧と同じに
なる。
する。第２図において入力端子（５） 、 （６）の電
圧Ｖｓ 、 Ｖｒ、がｖｒノドき、Ｎｃ ｈ ＦＥＴ
（２） ノミ流行性はＩ２で示す曲線となる。又Ｐｃｈ
ＦＥＴ（１）の正流特性はドレインとゲートを帰結して
いるためＩ１で示す曲線となる。との工２と１１ の
曲線の交点ＰＯが第１のインバータの出力電圧Ｖ７とな
る。−ブＪ、、第２のインバータのコンダクタンスは第
１のインバータと同様に設定され、ｐ ｃ ｈ ＦＥ
Ｔ（３）のゲートは第１の節点（７）に接続されている
ので、ＰｃｈＦＥＴ（３）の電流特性はＩ３ 、 Ｎｃ
ｈＦＥＴ（４）の電流特性はＩ４のような曲線になり、
第２のインバータの出力電圧ｖ８は工、と工４の曲線の
交点Ｐｏとなり、第１のインバータの出力電圧と同じに
なる。
ここで入力端子（５） 、 （６）に相補的な入力（Ｖ
ｓａ＝Ｖｒ＋Δ■ｒ）、（ｖ６８−ｖｒ−△Ｖｒ ）が
各々印加されると、曲線は■２→ｘ２ａｌ Ｉａ→Ｉ３
ａ、 Ｉ４→Ｉ４ａとなり、これらの曲線の交点はＰ
、からＰ＋及びＰ２に移り、第２のイン／（−夕の出力
電圧Ｖ８ａはＰ２に対応した高電圧Ｖｇ Ｋなる。
ｓａ＝Ｖｒ＋Δ■ｒ）、（ｖ６８−ｖｒ−△Ｖｒ ）が
各々印加されると、曲線は■２→ｘ２ａｌ Ｉａ→Ｉ３
ａ、 Ｉ４→Ｉ４ａとなり、これらの曲線の交点はＰ
、からＰ＋及びＰ２に移り、第２のイン／（−夕の出力
電圧Ｖ８ａはＰ２に対応した高電圧Ｖｇ Ｋなる。
次に第３図において入力端子（５） 、 （６）に相補
的な入力（Ｖｓｌ）＝Ｖｒ −△ｉｒ ） ＋ （Ｖｒ
ｂ＝Ｖｒ＋ΔＶｒ）が各々印加されると、曲線は工２→
ｌ２ｂｒ Ｉ３→工３ｂ、工４→Ｉ４ｂ となり、これ
らの曲線の交点ｆｉ Ｐ３ 、 Ｐ４に移９、第２のイ
ンノく一夕の出力電圧Ｖ ｓ ｂはＰ４に対応した低電
圧■Ｌになる。
的な入力（Ｖｓｌ）＝Ｖｒ −△ｉｒ ） ＋ （Ｖｒ
ｂ＝Ｖｒ＋ΔＶｒ）が各々印加されると、曲線は工２→
ｌ２ｂｒ Ｉ３→工３ｂ、工４→Ｉ４ｂ となり、これ
らの曲線の交点ｆｉ Ｐ３ 、 Ｐ４に移９、第２のイ
ンノく一夕の出力電圧Ｖ ｓ ｂはＰ４に対応した低電
圧■Ｌになる。
このように入力振幅２ΔＶｒはＶ）Ｉ −ＶＬに増幅さ
れる。即ち、第１のインバータと第２のインノ（−夕に
同じ大きさの電流が流れることになり、いわゆる「カレ
ントミラー」と呼ばれる所以である。
れる。即ち、第１のインバータと第２のインノ（−夕に
同じ大きさの電流が流れることになり、いわゆる「カレ
ントミラー」と呼ばれる所以である。
しかしながら、従来のこのような装置では、第１のイン
パークと第２のインノく一夕に同じ大きさの電流が流れ
るため、消費電流が太きいという欠点があった。
パークと第２のインノく一夕に同じ大きさの電流が流れ
るため、消費電流が太きいという欠点があった。
本発明はこのような従来の欠点に鑑みてなされたもので
、装置の消費電ｌｉｔを減少させるため、第１のインバ
ータと第２のインバータのコンダクタンスを異なるよう
にしたものでるる。
、装置の消費電ｌｉｔを減少させるため、第１のインバ
ータと第２のインバータのコンダクタンスを異なるよう
にしたものでるる。
第４図は本発明の一実施例を示すカレントミラー形ＣＭ
Ｏ８増幅回路の回路図である。
Ｏ８増幅回路の回路図である。
図において、（１１）は第１のＰｃｈ ＦＥＴ 、 （
１２）は第１のＮｃｈＦＥＴで必って、これらで第１の
インバータを構成しでいる。（１３）は第２のＰｃｈＦ
ＥＴ。
１２）は第１のＮｃｈＦＥＴで必って、これらで第１の
インバータを構成しでいる。（１３）は第２のＰｃｈＦ
ＥＴ。
（１４）に第１ ノ１”Ｊｃ ｈ Ｆ ＥＴ Ｔ’ ｈ
ツで、これらで第２のインパーク１ｉ：構成している
。（１５）、 （１６）はＮｃｈＦ沿Ｔ （１２） 、
（１，４）のゲートに接続された第１及び第２の入力
端子、（１７） 、 （１８）は第１．第２ の節点、
（１９）は出力端子である。
ツで、これらで第２のインパーク１ｉ：構成している
。（１５）、 （１６）はＮｃｈＦ沿Ｔ （１２） 、
（１，４）のゲートに接続された第１及び第２の入力
端子、（１７） 、 （１８）は第１．第２ の節点、
（１９）は出力端子である。
上記構成において、入力端子（１５） 、 （１６）は
お互いに相補的な関係におかれ、又ＰｃｈＦＥＴ （１
１）とＮｃｈＦＥＴ （１２）のコンダクタンス比はＰ
ｃ ｈ Ｆ、ＥＴ（１３）とＮｃ ｈ Ｆ ＥＴ （
１４）のコンダクタンスの比に等しく設定しである。又
、ＰｃｈＦＥＴ ０１）とＰｃｈＦＥＴ （１３）のコ
ンダクタンスの比及びＮｃｈＦＥＴ（１２）とＮｃ ｈ
ＦＥＴ （１４）のコンダクタンスの比はにバに設定し
て、第１のインバータと第２のインバータのコンダクタ
ンス＊ｔ：Ｋにしている。ｆ！。
お互いに相補的な関係におかれ、又ＰｃｈＦＥＴ （１
１）とＮｃｈＦＥＴ （１２）のコンダクタンス比はＰ
ｃ ｈ Ｆ、ＥＴ（１３）とＮｃ ｈ Ｆ ＥＴ （
１４）のコンダクタンスの比に等しく設定しである。又
、ＰｃｈＦＥＴ ０１）とＰｃｈＦＥＴ （１３）のコ
ンダクタンスの比及びＮｃｈＦＥＴ（１２）とＮｃ ｈ
ＦＥＴ （１４）のコンダクタンスの比はにバに設定し
て、第１のインバータと第２のインバータのコンダクタ
ンス＊ｔ：Ｋにしている。ｆ！。
お、第２のインバータの各ＦＥＴのコンダクタンスは従
来と同じである。
来と同じである。
上記構成の動作について、第５図、第６図を用いて説明
する。入力端子（１５） 、 （１６）の電圧が共にＶ
ｒのときＮｃｈＦＥＴ （１２）の特性は第１図に示し
た回路のものに比べてコンダクタンスが１／ｋ なので
、第５図、第６図に示すＩｌｚの電流曲線となる。一方
、負荷のＰｃｈ ＦＥＴ （１１）の電流特性もドレイ
ンとゲートを短絡してアシ、同じく第１図に示した回路
のものに比ベコンダクタンスを１７ｋ に・設定しで
あるので、１１里に示す電流曲線となる。したがって面
電流曲線の交点Ｐｏ′が第１のインバータの出力電圧Ｖ
Ｉ７ となる。
する。入力端子（１５） 、 （１６）の電圧が共にＶ
ｒのときＮｃｈＦＥＴ （１２）の特性は第１図に示し
た回路のものに比べてコンダクタンスが１／ｋ なので
、第５図、第６図に示すＩｌｚの電流曲線となる。一方
、負荷のＰｃｈ ＦＥＴ （１１）の電流特性もドレイ
ンとゲートを短絡してアシ、同じく第１図に示した回路
のものに比ベコンダクタンスを１７ｋ に・設定しで
あるので、１１里に示す電流曲線となる。したがって面
電流曲線の交点Ｐｏ′が第１のインバータの出力電圧Ｖ
Ｉ７ となる。
すなわち、第１のインバータの出力電圧としては従来の
回路と全く同じ電圧を得ることができる（ ＶＩ７ ＝
Ｖ７ ）。又第１のインバータの出力′電圧は記２のイ
ンバータの負荷である第２のＰｃｈＦＥＴ（１３）のゲ
ートに印加され、ＰｃｈＦＥＴ （１３）とＮｃｈＦＥ
Ｔ （１４）の電流特性曲線はＩＩ３とＩＩ４ で示
すように従来と同様でちゃ、その交点Ｐｏの出力電圧Ｖ
Ｉ８ も変化しなイ（Ｖ＋ｓ−’ｉ、］）。
回路と全く同じ電圧を得ることができる（ ＶＩ７ ＝
Ｖ７ ）。又第１のインバータの出力′電圧は記２のイ
ンバータの負荷である第２のＰｃｈＦＥＴ（１３）のゲ
ートに印加され、ＰｃｈＦＥＴ （１３）とＮｃｈＦＥ
Ｔ （１４）の電流特性曲線はＩＩ３とＩＩ４ で示
すように従来と同様でちゃ、その交点Ｐｏの出力電圧Ｖ
Ｉ８ も変化しなイ（Ｖ＋ｓ−’ｉ、］）。
次に、入力端子（１，５） 、 （１６）に相補的な入
力（Ｖｒ＋△Ｖｒ ）＋ （ｖｒ−ムＶｒ）が各々印加
されると、曲線は工！２→Ｌ２ａ 、 Ｉ＋３→Ｉ＋３
ａ＋ Ｉ＋４→ｌｌ４ａに変化して、交点は Ｐｏ′→
Ｐ＋’ 、 Ｐａ−＋Ｐ２に移行し、第２のインバータ
の出力端子（１９）にＰ２に対応した高電圧Ｖｌ＋ａａ
（ＶＨ）が出力される。
力（Ｖｒ＋△Ｖｒ ）＋ （ｖｒ−ムＶｒ）が各々印加
されると、曲線は工！２→Ｌ２ａ 、 Ｉ＋３→Ｉ＋３
ａ＋ Ｉ＋４→ｌｌ４ａに変化して、交点は Ｐｏ′→
Ｐ＋’ 、 Ｐａ−＋Ｐ２に移行し、第２のインバータ
の出力端子（１９）にＰ２に対応した高電圧Ｖｌ＋ａａ
（ＶＨ）が出力される。
ここで重要なことは、第２図に示すＰｌの電圧Ｖ７ａと
本発明の装置のＰＩ′の電圧Ｖ、７ａが全く等しく、し
たがって負荷となるＰｃｈＦＥＴ（１） 、（ｉｌ）の
ゲートに同じ電圧を印加された第２のインバータの出力
は、共に同じ電圧Ｖａを発生していることである。
本発明の装置のＰＩ′の電圧Ｖ、７ａが全く等しく、し
たがって負荷となるＰｃｈＦＥＴ（１） 、（ｉｌ）の
ゲートに同じ電圧を印加された第２のインバータの出力
は、共に同じ電圧Ｖａを発生していることである。
次に、入力端子（１５） 、 （１６）に相補的な入力
（Ｖｒ−ｘＶｒ）、（Ｖｒ＋−ａＶｒ） が印加され
たとき、曲線は工、□→Ｌ２１） 、 Ｉ＋３→１１３
”ｂ＋ Ｉ＋４→Ｉｔ４ｂに変化して交点はＰｏ′→Ｐ
３’ 、 Ｐｏ→Ｐ４ に移行し、第２のインバータ
の出力端子（１９）にＰ４に対応した低電圧Ｖｌ ｓ
１） （Ｖ Ｌ ）が出力される。
（Ｖｒ−ｘＶｒ）、（Ｖｒ＋−ａＶｒ） が印加され
たとき、曲線は工、□→Ｌ２１） 、 Ｉ＋３→１１３
”ｂ＋ Ｉ＋４→Ｉｔ４ｂに変化して交点はＰｏ′→Ｐ
３’ 、 Ｐｏ→Ｐ４ に移行し、第２のインバータ
の出力端子（１９）にＰ４に対応した低電圧Ｖｌ ｓ
１） （Ｖ Ｌ ）が出力される。
以上のように従来装置のＮｃ ｈ ＦＥＴ（１，）と（
３）及び（２）と（４）のコンダクタンスを等しくする
ことなしに、従来と全く同一の機能を得ることが可能で
あり、第１のインバータのコンダクタンスを第２のイン
バータのコンダクタンスより小さくすれば、消費電流を
低減することが可能である。
３）及び（２）と（４）のコンダクタンスを等しくする
ことなしに、従来と全く同一の機能を得ることが可能で
あり、第１のインバータのコンダクタンスを第２のイン
バータのコンダクタンスより小さくすれば、消費電流を
低減することが可能である。
なお、上記実施例ニオはルＰｃ ｈＦＥＴ 、 Ｎｃｈ
Ｆｇｒは入力インピーダンスが高いＦＥＴデバイスであ
ればＭＯＳ形等いずれであってもよい。
Ｆｇｒは入力インピーダンスが高いＦＥＴデバイスであ
ればＭＯＳ形等いずれであってもよい。
以上説明したように本発明によれば、第１のインバータ
と第２のインバータのコンダクタンスを異なるようにし
たので、一方のインノ（−夕に流れる電流を低減するこ
とができ、消費電力を減少できる効果がある。
と第２のインバータのコンダクタンスを異なるようにし
たので、一方のインノ（−夕に流れる電流を低減するこ
とができ、消費電力を減少できる効果がある。
第１図は従来装置の回路図、第２図、第３図は従来装置
の特性図、第４図は本発明の一実施例による回路図、第
５図、第６図は本発明の装置の特性図である。 （１１） 、 （１３）・・・・ＰｃｈＦＥＴ、 （
１２） 、 （１４）・・・・ＮｃｈＦＥＴ、 （１
５） 、 （１６）・−・・ 入力端子、（１７）・・
・・第１の節点、（１８）・・・・第２の節点、（１９
）・・・・出力端子。 代理人 大岩増雄 第１図 Ｖｏ。 第２図 第３図 第４図
の特性図、第４図は本発明の一実施例による回路図、第
５図、第６図は本発明の装置の特性図である。 （１１） 、 （１３）・・・・ＰｃｈＦＥＴ、 （
１２） 、 （１４）・・・・ＮｃｈＦＥＴ、 （１
５） 、 （１６）・−・・ 入力端子、（１７）・・
・・第１の節点、（１８）・・・・第２の節点、（１９
）・・・・出力端子。 代理人 大岩増雄 第１図 Ｖｏ。 第２図 第３図 第４図
Claims (3)
- （１）ソースを電源にゲートとドレインを第１の節点に
それぞれ接続した第１０ＰチヤネルＦＥＴと、ドレイン
を第１の節点にゲートを第１の入力端子にそれぞれ接続
しソースを接地した第１のＮチャネルＦＥＴ とによシ
第１のインバータを形成し、ソースを電源にゲートを第
１の節点にドレインヲ第２の節点に接続しグ辷Ｍ２のＰ
チャネルＦＥＴと、ドレインを第２の節点にゲートを第
２の入力端子にそれぞれ接続しソースを接地した第２Ｏ
ＮチヤネルＦＥＴ とにより第２のインバータを形成し
、これら２つのインバータによって構成されたカレント
ミラー形ＣＭＯ８増幅回路として作用する集積回路装置
において、上記各インバータのコンダクタンスが異なる
ことを特徴とする集積回路装置。 - （２）第１のＰチャネルＦＥＴのコンダクタンスが第２
のＰチャネルＦＥＴのコンダクタンスよシ小さく、第１
ＯＮチヤネルＦＥＴのコンダクタンスが第２のＮチャネ
ルＦＥＴのコンダクタンスより小さいことを特徴とする
特許請求の範囲第１項記 。 載の集積回路装置。 - （３）第１のＰチャネルＦＥＴのコンダクタンスと第２
のＰチャネルＦＥＴのコンダクタンスの比と、第１のＮ
チャネルＦＥＴのコンダクタンスと第２のＮチャネルＦ
ＥＴのコンダクタンスの比とが等しく設定されているこ
とを特徴とする特許請求の範囲第１項記載の半導体集積
回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58088402A JPS59214311A (ja) | 1983-05-18 | 1983-05-18 | 集積回路装置 |
| US06/607,645 US4633192A (en) | 1983-05-18 | 1984-05-07 | Integrated circuit operating as a current-mirror type CMOS amplifier |
| GB08412360A GB2140639B (en) | 1983-05-18 | 1984-05-15 | An integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58088402A JPS59214311A (ja) | 1983-05-18 | 1983-05-18 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59214311A true JPS59214311A (ja) | 1984-12-04 |
| JPH0155769B2 JPH0155769B2 (ja) | 1989-11-27 |
Family
ID=13941800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58088402A Granted JPS59214311A (ja) | 1983-05-18 | 1983-05-18 | 集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4633192A (ja) |
| JP (1) | JPS59214311A (ja) |
| GB (1) | GB2140639B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6812781B2 (en) | 2000-03-31 | 2004-11-02 | Seiko Epson Corporation | Differential amplifier, semiconductor device, power supply circuit and electronic equipment using the same |
Families Citing this family (8)
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| JPH07117559B2 (ja) * | 1986-03-29 | 1995-12-18 | 株式会社東芝 | 電圧比較回路 |
| US5113097A (en) * | 1990-01-25 | 1992-05-12 | David Sarnoff Research Center, Inc. | CMOS level shifter circuit |
| JPH04214297A (ja) * | 1990-12-13 | 1992-08-05 | Mitsubishi Electric Corp | 増幅回路 |
| US5585764A (en) * | 1995-06-13 | 1996-12-17 | Advanced Micro Devices, Inc. | High-speed voltage controlled oscillator which is insensitive to changes in power supply voltage |
| JP2001126478A (ja) | 1999-10-29 | 2001-05-11 | Mitsubishi Electric Corp | 半導体装置 |
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-
1983
- 1983-05-18 JP JP58088402A patent/JPS59214311A/ja active Granted
-
1984
- 1984-05-07 US US06/607,645 patent/US4633192A/en not_active Expired - Lifetime
- 1984-05-15 GB GB08412360A patent/GB2140639B/en not_active Expired
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| JPS5592008A (en) * | 1978-12-29 | 1980-07-12 | Fujitsu Ltd | Cmos differential amplifier |
| JPS57152711A (en) * | 1981-03-18 | 1982-09-21 | Nec Corp | Differential single end converting circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6812781B2 (en) | 2000-03-31 | 2004-11-02 | Seiko Epson Corporation | Differential amplifier, semiconductor device, power supply circuit and electronic equipment using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2140639B (en) | 1986-07-09 |
| US4633192A (en) | 1986-12-30 |
| GB2140639A (en) | 1984-11-28 |
| GB8412360D0 (en) | 1984-06-20 |
| JPH0155769B2 (ja) | 1989-11-27 |
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