JP2001126478A - 半導体装置 - Google Patents

半導体装置

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JP2001126478A
JP2001126478A JP30818999A JP30818999A JP2001126478A JP 2001126478 A JP2001126478 A JP 2001126478A JP 30818999 A JP30818999 A JP 30818999A JP 30818999 A JP30818999 A JP 30818999A JP 2001126478 A JP2001126478 A JP 2001126478A
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detector
transistor
circuit
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JP30818999A
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Masaru Haraguchi
大 原口
Kyoji Yamazaki
恭治 山崎
Yoshito Nakaoka
義人 中岡
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Abstract

(57)【要約】 （修正有） 【課題】 チャージポンプにより昇圧電位を発生する回
路に貫通電流が流れる。 【解決手段】 内部電位の所定値からのずれを検出する
第１の検出器と、その出力バッファと、クロックイネー
ブル信号を与える制御回路と、イネーブル信号に応答し
て第１のクロック信号を発振させる第１の発振器と、第
１のクロック信号に従い内部電位を発生する第１の内部
電位発生回路と、内部電位の所定値からのずれを第１の
検出器より先に検出する為の第２の検出器と、第２の検
出器の出力に応答して第２のクロック信号を発振させる
第２の発振器と、第２のクロック信号に従い、第２の内
部電位を発生する回路よりなり、第２検出器の方が第１
検出器より先に、昇圧電圧の低下を検出してバッファ回
路の貫流電流を減少させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体装置に係
り、特にチャージポンプにより内部電位を発生する回路
を備える半導体装置に関する。
【０００２】
【従来の技術】近年、多数のトランジスタを集積化した
半導体装置が、ワークステーションやパーソナルコンピ
ュータをはじめとした、様々な電気製品に使用されてい
る。そのうちのDRAMは、パーソナルコンピュータのメイ
ンメモリとして使用されている。このDRAMは電源電位を
昇圧するためのチャージポンプを備えている。図11は従
来のDRAMに含まれるブースト回路を示すブロック図であ
る。
【０００３】図11を参照して、DRAMは常時動作するブー
スト回路1を備える。DRAMはまた、DRAMのアクティブ時
に動作するブースト回路2を備える。ブースト回路1およ
び2によって昇圧電位VPPが出力される。ブースト回路1
は基準電位VREFと入力電位VINを比較、増幅する検出回
路3を含む。入力電位VINは昇圧電位VPPに従う電位であ
る。ブースト回路1はまた、検出回路3の出力をバッファ
するバッファリング回路4を含む。ブースト回路1はさら
に、バッファリング回路4の出力に応答してクロック信
号を出力するクロック発生回路5を含む。ブースト回路1
はさらに、クロック発生回路5の出力により駆動される
チャージポンプ6を含む。このチャージポンプ6は昇圧電
位VPPの供給能力が低い一方で、消費電力が小さい。
【０００４】ブースト回路2は基準電位VREFと入力電位V
INを比較、増幅する検出回路7を含む。ブースト回路2は
また、検出回路7の出力をバッファするバッファリング
回路8を含む。ブースト回路2はさらに、バッファリング
回路8の出力とDRAMの活性化を指示する信号ACTLを受け
るANDゲート9を含む。信号ACTLはDRAMの活性化時はハイ
レベルに達する。ブースト回路2はさらに、ANDゲート9
の出力に応答してクロック信号を出力するクロック発生
回路10を含む。ブースト回路2はさらに、クロック発生
回路10の出力により駆動されるチャージポンプ11を含
む。このチャージポンプ11は昇圧電位VPPの供給能力が
チャージポンプ6よりも高い。
【０００５】信号ACTLが非活性のロウレベルのときは、
ANDゲート9の出力は検出回路7の検出結果にかかわら
ず、ロウレベルを出力する。このロウレベルの出力に応
答して、クロック発生回路10はクロック信号の発振を停
止する。従って、ブースト回路2は昇圧動作を停止し、
ブースト回路1のみが昇圧動作を実行する。
【０００６】
【発明が解決しようとする課題】検出回路3および7の検
出レベルは同一レベルに設計されている。しかし、プロ
セスの変動などを受けて、検出回路7のほうが先に昇圧
電位VPPの低下を検出することが起こりうる。このよう
な回路では、以下のような問題点があった。すなわち、
信号ACTLが非活性のロウレベルのとき、検出回路7は昇
圧電位VPPの低下を検出しているにもかかわらず、検出
回路3は昇圧電位VPPの低下を検出しない場合がある。こ
の場合、クロック発生回路5および10は共にクロック信
号の発振を停止しており、ブースト回路1および2は共に
昇圧動作を停止している。その結果、検出回路7の出力
ノードが中間電位となり、次段のバッファリング回路8
で貫通電流が流れるという問題点が生じていた。
【０００７】この発明の目的は、消費電力の小さい半導
体装置を得ることにある。また、この発明の目的は、チ
ャージポンプで内部電位を発生する回路の貫通電流を減
少させることにある。
【０００８】
【課題を解決するための手段】この発明に係る半導体装
置は、内部電位の所定レベルからのずれを検出するため
の第１のディテクタと、第１のディテクタの出力を受け
るバッファ回路と、活性化信号が非活性を示すときはバ
ッファ回路の出力と無関係にディスエーブルとなり、活
性を示すときはバッファ回路の出力に応答するクロック
イネーブル信号を与える制御回路と、クロックイネーブ
ル信号に応答して第１のクロック信号を発振させる第１
のオシレータと、第１のクロック信号に従い内部電位を
出力ノードに発生する第１のチャージポンプとを含む第
１の内部電位発生回路、および、内部電位の所定レベル
からのずれを第１のディテクタよりも先に検出するため
の第２のディテクタと、第２のディテクタの出力に応答
して第２のクロック信号を発振させる第２のオシレータ
と、第２のクロック信号に従い内部電位を出力ノードに
発生する第２のチャージポンプとを含む第２の内部電位
発生回路を備えるものである。
【０００９】また、第２のチャージポンプを、第１のチ
ャージポンプよりも内部電位の供給能力が小さいものと
したものである。
【００１０】また、第２の内部電位発生回路を、さら
に、第２のディテクタの出力を受け、第２のオシレータ
にクロックイネーブル信号を与えるバッファ回路を含む
ものとしたものである。
【００１１】また、さらに、内部電位をレベルシフトし
たシフト電位を与えるレベルシフタを備えるものとし、
第２のディテクタを、カレントミラー回路と、このカレ
ントミラー回路に接続されゲートにそれぞれシフト電位
および基準電位を受ける第１および第２のトランジスタ
を含むものとし、第１および第２のトランジスタを互い
に異なる電流駆動能力を有するものとしたものである。
【００１２】また、第１および第２のトランジスタを第
１導電型とし、カレントミラー回路を、第１のトランジ
スタのドレインに接続されるドレインおよびゲートを有
する第２導電型の第３のトランジスタと、第２のトラン
ジスタのドレインに接続されるドレインおよび第３のト
ランジスタのゲートに接続されるゲートを有する第２導
電型の第４のトランジスタとを含むものとし、第２のト
ランジスタのチャネル幅を第１のトランジスタのチャネ
ル幅よりも大きくし、第２のディテクタの出力が、第２
および第４のトランジスタの間から与えられるものとし
たものである。
【００１３】また、さらに、内部電位をレベルシフトし
たシフト電位を与えるレベルシフタを備えるものとし、
第１のディテクタを、第１のカレントミラー回路と、こ
の第１のカレントミラー回路に接続されゲートにそれぞ
れシフト電位および基準電位を受ける第１および第２の
トランジスタを含むものとし、第２のディテクタを、第
２のカレントミラー回路と、この第２のカレントミラー
回路に接続されゲートにそれぞれシフト電位および基準
電位を受ける第３および第４のトランジスタを含むもの
とし、第１および第２のトランジスタの電流駆動能力の
比を、第３および第４のトランジスタの電流駆動能力の
比と異ならせたものである。
【００１４】また、第１から第４のトランジスタを第１
導電型とし、第１のカレントミラー回路を、第１のトラ
ンジスタのドレインに接続されるドレインおよびゲート
を有する第２導電型の第５のトランジスタと、第２のト
ランジスタのドレインに接続されるドレインおよび第５
のトランジスタのゲートに接続されるゲートを有する第
２導電型の第６のトランジスタとを含むものとし、第１
のディテクタの出力が、第２および第６のトランジスタ
の間から与えられるものとし、第２のカレントミラー回
路を、第３のトランジスタのドレインに接続されるドレ
インおよびゲートを有する第２導電型の第７のトランジ
スタと、第４のトランジスタのドレインに接続されるド
レインおよび第７のトランジスタのゲートに接続される
ゲートを有する第２導電型の第８のトランジスタとを含
むものとし、第２のディテクタの出力が、第４および第
８のトランジスタの間から与えられるものとし、第３の
トランジスタのチャネル幅に対する第４のトランジスタ
のチャネル幅の比を、第１のトランジスタのチャネル幅
に対する第２のトランジスタのチャネル幅の比よりも大
きくしたものである。
【００１５】また、第１のディテクタに第１の基準電位
が入力され、第２のディテクタに第１の基準電位と異な
るレベルを有する第２の基準電位が入力されるものとし
たものである。
【００１６】また、電源ノードと第１の基準電位を供給
するための第１のノードとの間に接続される第１の定電
流源と、第１のノードとグランドとの間に接続される第
１の抵抗とを含む第１の基準電位発生回路、および、電
源ノードと第２の基準電位を供給するための第２のノー
ドとの間に接続される第２の定電流源と、第２のノード
とグランドとの間に接続され、第１の抵抗よりも高い抵
抗値を有する第２の抵抗とを含む第２の基準電位発生回
路をさらに備えるものである。
【００１７】また、さらに、内部電位をレベルシフトし
た互いに異なるレベルの第１および第２のシフト電位
を、それぞれ第１および第２のディテクタに与えるレベ
ルシフタを備えるものである。
【００１８】また、レベルシフタを、出力ノードとグラ
ンドとの間に設けられる抵抗を含むものとし、第１およ
び第２のシフト電位が抵抗の出力ノード側およびグラン
ド側の端部からそれぞれ供給されるものとしたものであ
る。
【００１９】
【発明の実施の形態】実施の形態１．以下、この発明の
実施の形態であるDRAM(Dynamic Random Access Memory)
について、図1から図8に基づき説明する。図1はDRAM 10
0の概略ブロック図である。図1を参照して、DRAM 100は
コマンドデコーダ110を備える。コマンドデコーダ110
は、外部から与えられる各種の制御信号(例えばクロッ
クイネーブル信号CKE、チップセレクト信号/CS、ロウア
ドレスストローブ信号/RAS、コラムアドレスストローブ
信号/CAS、ライトイネーブル信号/WEおよびデータマス
ク信号DM)を、外部から与えられるクロック信号CLKに同
期してラッチし、これらの制御信号をデコードする。こ
れらの制御信号の論理の組み合わせによりオペレーショ
ンコマンドが指定される。コマンドにはバンク活性コマ
ンド、リードコマンド、ライトコマンド、プリチャージ
コマンド、CBRリフレッシュコマンドおよびセルフリフ
レッシュコマンドなどが含まれる。コマンドデコーダ11
0は与えられたコマンドをデコードして、このコマンド
に応答してDRAM 100の動作を制御するための、複数種の
内部制御信号を出力する。
【００２０】また、DRAM 100は、ロウアドレスバッファ
およびリフレッシュカウンタ120を備える。ロウアドレ
スバッファおよびリフレッシュカウンタ120は、外部か
ら与えられる複数ビットを含むアドレス信号A0-A12およ
び複数ビットを含むバンクアドレス信号BA0-BA1を受け
てロウアドレス信号および内部のバンクアドレス信号を
出力する。ロウアドレスバッファおよびリフレッシュカ
ウンタ120は、コマンドデコーダ110からの内部制御信号
が、コマンドデコーダ110にバンク活性コマンドが与え
られたことを示すと、外部から与えられるアドレス信号
A0-A12およびバンクアドレス信号BA0-BA1をロウアドレ
ス信号および内部バンクアドレス信号として供給する。
【００２１】ロウアドレスバッファおよびリフレッシュ
カウンタ120はまた、コマンドデコーダ110からの内部制
御信号が、コマンドデコーダ110にリフレッシュコマン
ド(例えばCBRリフレッシュコマンドまたはセルフリフレ
ッシュコマンド)が与えられたことを示すと、外部から
与えられるアドレス信号A0-A12およびバンクアドレス信
号BA0-BA1とは関係なしに、自らロウアドレス信号およ
び内部のバンクアドレス信号を生成して供給する。
【００２２】DRAM 100はさらに、コラムアドレスバッフ
ァおよびレイテンシ/バーストコントローラ130を備え
る。コラムアドレスバッファおよびレイテンシ/バース
トコントローラ130は、外部から与えられるアドレス信
号A0-A12およびバンクアドレス信号BA0-BA1を受けてコ
ラムアドレス信号および内部のバンクアドレス信号を出
力する。コラムアドレスバッファおよびレイテンシ/バ
ーストコントローラ130は、コマンドデコーダ110からの
内部制御信号が、コマンドデコーダ110にリードコマン
ドまたはライトコマンドが与えられたことを示すと、外
部から与えられるアドレス信号A0-A12およびバンクアド
レス信号BA0-BA1をコラムアドレス信号および内部バン
クアドレス信号として供給する。
【００２３】コラムアドレスバッファおよびレイテンシ
/バーストコントローラ130はまた、コマンドデコーダ11
0からの内部制御信号が、コマンドデコーダ110にモード
レジスタセットコマンドが与えられたことを示すと、外
部から与えられるアドレス信号A0-A12の所定のビット
(例えばA4-A6)に応答して/CASレイテンシをセットし、
他の所定のビット(例えばA0-A2)に応答してバースト長
をセットする。
【００２４】さらに、DRAM 100は、バンクA,B,CおよびD
と称される複数のバンク140を備える。各バンクは複数
のメモリセルが複数行および複数列に配置されるメモリ
アレイ141、メモリアレイ141の行を選択するためのロウ
デコーダ142、メモリアレイ141の列に現われるメモリセ
ルデータを検知増幅するためのセンスアンプ143、およ
びメモリアレイ141の列を選択するためのコラムデコー
ダ144を備える。各バンク140は他のバンクで選択される
メモリセルのアドレスとは独立したアドレスのメモリセ
ルが選択できるように構成されている。つまり、他のバ
ンクでどのメモリセルが選択されていようと、各バンク
の任意のメモリセルが選択できる。
【００２５】ロウデコーダ142は、ロウアドレスバッフ
ァおよびリフレッシュカウンタ120からのロウアドレス
信号および内部バンクアドレス信号をデコードする。そ
して、内部バンクアドレス信号に応じた(従ってバンク
アドレス信号BA0-BA1にも応じた)バンク140の、ロウア
ドレス信号に応じた(従ってアドレス信号A0-A12にも応
じた)行のメモリセルを選択する。
【００２６】センスアンプ143は、メモリアレイ141の列
に現われる、ロウデコーダ142により選択された行のメ
モリセルのデータを検知増幅する。コラムデコーダ144
は、コラムアドレスバッファおよびレイテンシ/バース
トコントローラ130からのコラムアドレス信号および内
部バンクアドレス信号をデコードする。そして、センス
アンプ143により増幅されるデータのうち、内部バンク
アドレス信号に応じた(従ってバンクアドレス信号BA0-B
A1にも応じた)バンク140の、コラムアドレス信号に応じ
た(従ってアドレス信号A0-A12にも応じた)列のデータを
選択する。
【００２７】さらにまた、DRAM 100はデータコントロー
ラおよび入出力バッファ150を備える。データコントロ
ーラおよび入出力バッファ150は、コマンドデコーダ110
からの内部制御信号と、コラムアドレスバッファおよび
レイテンシ/バーストコントローラ130にセットされた/C
ASレイテンシおよびバースト長に応答して、クロック信
号CLKに同期して、メモリアレイ141から外部へデータDQ
を出力する。また、データコントローラおよび入出力バ
ッファ150は、コマンドデコーダ110からの内部制御信号
と、コラムアドレスバッファおよびレイテンシ/バース
トコントローラ130にセットされたバースト長に応答し
て、クロック信号CLKに同期して外部から与えられるデ
ータDQをメモリアレイ141に与える。
【００２８】データコントローラおよび入出力バッファ
150は、コマンドデコーダ110からの内部制御信号が、コ
マンドデコーダ110にリードコマンドが与えられたこと
を示すと、リードコマンドが与えられて/CASレイテンシ
の値に応じたクロック信号CLKのサイクルが経過した時
点からリードデータDQの出力を始める。リードデータの
出力は、バースト長の値ぶんのデータが複数(例えば4
つ)あるDQピンの各々に対し、シリアルに出力される。
データコントローラおよび入出力バッファ150は、コラ
ムデコーダ144により選択されたメモリアレイ141からの
データを各DQピンにシリアルに出力することができる。
【００２９】また、データコントローラおよび入出力バ
ッファ150は、コマンドデコーダ110からの内部制御信号
が、コマンドデコーダ110にライトコマンドが与えられ
たことを示すと、外部から各DQピンにシリアルに与えら
れるバースト長ぶんのライトデータをクロック信号CLK
に同期して順次内部に取り込み、コラムデコーダ144に
より選択されたメモリアレイの列にライトデータを与え
る。また、データマスク信号DMによりシリアルに与えら
れるライトデータの一部を取り込まないようにすること
が可能である。
【００３０】DRAM 100はさらに、電源電位VDDを昇圧し
た昇圧電位VPP、電源電位VDDとVSSの間の中間電位(VDD+
VSS)/2であるビット線のプリチャージ電位VBLおよびセ
ルプレート電位VCPを出力するための内部電位発生回路
群160を備える。
【００３１】図2は内部電位発生回路群160に含まれるブ
ースト回路161の構成を示す回路図である。ブースト回
路161は、バンク140の各々に対応して設けられ、対応の
バンク140に昇圧電位VPPを供給する。図2を参照して、
ブースト回路161は昇圧電位VP Pを出力ノード161aに発生
する。ブースト回路161は昇圧電位発生回路161bおよび1
61cを備える。
【００３２】昇圧電位発生回路161cは、常時昇圧電位V
PPのレベルを検知し、このレベルが下がると昇圧電位V
PPの供給動作を実行する。一方、昇圧電位発生回路161b
は、活性化信号ACTLを受け、この活性化信号ACTLがハイ
レベルの活性を示す時に限って、昇圧電位VPPが下がる
と昇圧電位VPPの供給動作を実行する。活性化信号ACTL
は、対応のバンク140の活性化の指示に応答してハイレ
ベルとされる。従って、昇圧電位発生回路161bは、バン
ク活性コマンドに応答して対応のバンク140が活性化さ
れる時に昇圧電位VPPの供給動作を実行する。活性化信
号ACTLは、図1に示されたコマンドデコーダ110から与え
られる。
【００３３】ブースト回路161はまた、基準電位VREFを
発生する基準電位発生回路161dを備える。ブースト回路
161はさらに、昇圧電位VPPをレベルシフトしたシフト電
位VS HFを与えるレベルシフタ161eを備える。
【００３４】昇圧電位発生回路161bは、昇圧電位VPPの
所定レベルからのずれを検出するためのディテクタ161b
aを含む。ディテクタ161baは基準電位VREFおよびシフト
電位VSHFを受ける。ディテクタ161baは、基準電位VREF
およびシフト電位VSHFを比較して、比較した電位のずれ
に従う比較結果を出力する。昇圧電位発生回路161bはま
た、ディテクタ161baの出力を受け、この出力をバッフ
ァするためのバッファ回路161bbを含む。バッファ回路1
61bbは、直列に接続されたバッファBF1,BF2およびイン
バータIV1を含む。バッファBF1の入力はディテクタ161b
aの出力を受ける。バッファBF1およびBF2の各々は、偶
数個の直列に接続されたインバータで構成される。
【００３５】昇圧電位発生回路161bはさらに、活性化信
号ACTLとバッファ回路161bbの出力を受け、クロックイ
ネーブル信号EN1を与える制御回路161bcを含む。この制
御回路161bcはこの2つの入力信号を受けるANDゲートAN
を含む。しかし、入力信号の種類や数が違えばANDゲー
トとは異なるロジック回路を含むことも考えられる。ク
ロックイネーブル信号EN1は、活性化信号ACTLがロウレ
ベルで非活性を示すときはバッファ回路161bbの出力と
無関係にディスエーブル（ロウレベル）となり、ハイレ
ベルで活性を示すときはバッファ回路161bbの出力に応
答するレベルとなる。
【００３６】昇圧電位発生回路161bはさらに、クロック
イネーブル信号EN1に応答してクロック信号CK1を発振さ
せるオシレータ161bdを含む。オシレータ161bdは、クロ
ックイネーブル信号EN1がハイレベルでイネーブルのと
きはクロック信号CK1を発振させ、ロウレベルでディス
エーブルのときはクロック信号CK1をロウレベルとす
る。昇圧電位発生回路161bはさらにまた、クロック信号
CK1に従い昇圧電位VPPを出力ノード161aに発生するチャ
ージポンプ161beを含む。チャージポンプ161beは大きい
昇圧電位VPPの供給能力を有する。
【００３７】昇圧電位発生回路161cは、昇圧電位VPPの
所定レベルからのずれを検出するためのディテクタ161c
aを含む。ディテクタ161caは基準電位VREFおよびシフト
電位VSHFを受ける。ディテクタ161caは、基準電位VREF
およびシフト電位VSHFを比較して、比較した電位のずれ
に従う比較結果を出力する。ディテクタ161caは、ディ
テクタ161baよりも先に昇圧電位VPPの所定レベルからの
ずれを検出する。すなわち、ディテクタ161caはディテ
クタ161baよりも先に昇圧電位VPPの低下を検出する。
【００３８】昇圧電位発生回路161cはまた、ディテクタ
161caの出力を受け、この出力をバッファしてクロック
イネーブル信号EN2を与えるバッファ回路161cbを含む。
バッファ回路161cbは、直列に接続されたバッファBF3,B
F4およびインバータIV2を含む。バッファBF3の入力はデ
ィテクタ161caの出力を受ける。バッファBF3およびBF4
の各々は、偶数個の直列に接続されたインバータで構成
される。
【００３９】昇圧電位発生回路161cはさらに、クロック
イネーブル信号EN2に応答してクロック信号CK2を発振さ
せるオシレータ161ccを含む。クロックイネーブル信号E
N2はディテクタ161caの出力に応答するので、オシレー
タ161ccはディテクタ161caの出力に応答してクロック信
号CK2を発振させている。オシレータ161ccは、クロック
イネーブル信号EN2がハイレベルでイネーブルのときは
クロック信号CK2を発振させ、ロウレベルでディスエー
ブルのときはクロック信号CK1をロウレベルとする。
【００４０】昇圧電位発生回路161cはさらにまた、クロ
ック信号CK2に従い昇圧電位VPPを出力ノード161aに発生
するチャージポンプ161cdを含む。チャージポンプ161cd
はチャージポンプ161beよりも小さい昇圧電位VPPの供給
能力を有する。しかし、チャージポンプ161cdの消費電
力はチャージポンプ161beよりも小さい。DRAM 100で
は、消費電流のスペックが、例えばスタンバイやアクテ
ィブなどの動作状態によって細かく規定されている。上
述したように、供給能力および消費電流の違うチャージ
ポンプ161beおよび161cdを備えることによって、消費電
流をスペックにあわせて調整することが可能となる。例
えば、大きな供給能力の必要のないスタンバイ時などに
はチャージポンプ161beの動作を停止させることで消費
電流を減らすことができる。
【００４１】レベルシフタ161eは、出力ノード161aとノ
ード161eaとの間に接続される抵抗R 1を含む。レベルシ
フタ161eはまた、ノード161eaとグランド100aとの間に
接続される抵抗R2を含む。ノード161eaからシフト電位V
SHFが供給される。抵抗R1およびR2はポリシリコンで形
成された抵抗でもよいし、トランジスタのチャネル抵抗
であってもよい。抵抗R1およびR2の抵抗値をそれぞれr1
およびr2とすると、シフト電位VSHFはVSHF=(VPP-VSS)・r
2/(r1+r2)+VSSとなる。この実施の形態では抵抗R1およ
びR2の値は実質的に等しくされている。また、グランド
電位VSSは通常0Vである。したがって、シフト電位VSHF
は昇圧電位の半分の電位VPP/2となる。
【００４２】図3は図2に示されたディテクタ161baおよ
び161caの構成を示す回路図である。図3を参照して、デ
ィテクタ161baはカレントミラー回路CM1を含む。ディテ
クタ161baはまた、カレントミラー回路CM1に接続される
nチャネルMOSトランジスタNT1およびNT2を含む。nチャ
ネルMOSトランジスタNT1およびNT2のゲートはそれぞれ
シフト電位VSHFおよび基準電位VREFを受ける。ディテク
タ161baはさらに、電源電位VDDおよびグランド電位VSS
の間のバイアス電位BIASをゲートに受けるnチャネルMOS
トランジスタNT3を含む。nチャネルMOSトランジスタNT3
のドレインはnチャネルMOSトランジスタNT1およびNT2の
ソースに共通に接続される。nチャネルMOSトランジスタ
NT3のソースはグランド100aに接続される。
【００４３】カレントミラー回路CM1は、nチャネルMOS
トランジスタNT1のドレインに接続されるドレインおよ
びゲートを有するpチャネルMOSトランジスタPT1を含
む。pチャネルMOSトランジスタPT1のソースは電源ノー
ド100bに接続される。カレントミラー回路CM1はまた、n
チャネルMOSトランジスタNT2のドレインに接続されるド
レインを有するpチャネルMOSトランジスタPT2を含む。p
チャネルMOSトランジスタPT2はさらに、pチャネルMOSト
ランジスタPT1のゲートに接続されるゲートを有する。p
チャネルMOSトランジスタPT2のソースは電源ノード100b
に接続される。ディテクタ161baの出力はpチャネルMOS
トランジスタPT2およびnチャネルMOSトランジスタNT2の
間のノードND1から与えられる。
【００４４】ディテクタ回路161caはカレントミラー回
路CM2を含む。ディテクタ161caはまた、カレントミラー
回路CM2に接続されるnチャネルMOSトランジスタNT4およ
びNT 5を含む。nチャネルMOSトランジスタNT4およびNT5
のゲートはそれぞれシフト電位VSHFおよび基準電位VREF
を受ける。ディテクタ161caはさらに、バイアス電位BIA
Sをゲートに受けるnチャネルMOSトランジスタNT6を含
む。nチャネルMOSトランジスタNT6のドレインはnチャネ
ルMOSトランジスタNT4およびNT5のソースに共通に接続
される。nチャネルMOSトランジスタNT6のソースはグラ
ンド100aに接続される。
【００４５】カレントミラー回路CM2は、nチャネルMOS
トランジスタNT4のドレインに接続されるドレインおよ
びゲートを有するpチャネルMOSトランジスタPT3を含
む。pチャネルMOSトランジスタPT3のソースは電源ノー
ド100bに接続される。カレントミラー回路CM2はまた、n
チャネルMOSトランジスタNT5のドレインに接続されるド
レインを有するpチャネルMOSトランジスタPT4を含む。p
チャネルMOSトランジスタPT4はさらに、pチャネルMOSト
ランジスタPT3のゲートに接続されるゲートを有する。p
チャネルMOSトランジスタPT4のソースは電源ノード100b
に接続される。ディテクタ161caの出力はpチャネルMOS
トランジスタPT4およびnチャネルMOSトランジスタNT5の
間のノードND2から与えられる。
【００４６】nチャネルMOSトランジスタNT5の電流駆動
能力はnチャネルMOSトランジスタNT4の電流駆動能力よ
りも大きくされている。また、nチャネルMOSトランジス
タNT4に対するnチャネルMOSトランジスタNT5の電流駆動
能力の比は、nチャネルMOSトランジスタNT1に対するnチ
ャネルMOSトランジスタNT2の電流駆動能力の比にくらべ
て大きくされている。
【００４７】電流駆動能力はμ・W/Lに依存する。ここ
で、μは電子の移動度、Wはトランジスタのチャネル
幅、Lはトランジスタのチャネル長である。従って、電
流駆動能力は不純物イオンのチャネルへのドープ量を変
えることで調節できる。また、チャネル幅Wを大きくす
るか、またはチャネル長Lを小さくすることで、電流駆
動能力を大きくすることができる。この実施の形態で
は、nチャネルトランジスタNT1,NT2,NT4およびNT5の電
子の移動度およびチャネル長は等しく設計されており、
チャネル幅によって電流駆動能力の違いを与えている。
【００４８】すなわち、この実施の形態では、nチャネ
ルMOSトランジスタNT5のチャネル幅W 4がnチャネルMOSト
ランジスタNT4のチャネル幅W3よりも大きい。また、nチ
ャネルMOSトランジスタNT4のチャネル幅W3に対するnチ
ャネルMOSトランジスタNT5のチャネル幅W4の比W4/W
3は、nチャネルMOSトランジスタNT1のチャネル幅W1に対
するnチャネルMOSトランジスタNT2のチャネル幅W2の比W
2/W1よりも大きい。特に、この実施の形態ではW1=W2=W3
<W4に設計されている。nチャネルMOSトランジスタNT5の
チャネル幅W4を大きくするには単純に1つのトランジス
タのチャネル幅を大きくすることで可能である。それ以
外にも2つのチャネル幅の等しいトランジスタを並列に
接続することによっても、チャネル幅を大きくしたこと
になる。
【００４９】ディテクタ161baにおけるnチャネルMOSト
ランジスタNT1およびNT2は電流駆動能力が等しく、同じ
電圧-電流特性を有する。従って、ディテクタ161baは、
シフト電位VSHFが基準電位VREFよりも低くなるとロウレ
ベルの信号をノードND1に出力する。他方、ディテクタ1
61caにおけるnチャネルMOSトランジスタNT5の電流駆動
能力はnチャネルMOSトランジスタNT4よりも大きいの
で、ディテクタ161caはシフト電位VSHFが基準電位VREF
よりも少し高い電位でロウレベルの信号をノードND 2に
出力する。つまり、ディテクタ161caはシフト電位VSHF
が基準電位VREFまで低下する前にロウレベルの信号を出
力する。
【００５０】このように、トランジスタの電流駆動能力
を変えることによって、ディテクタ161caはディテクタ1
61baよりも先に昇圧電位VPPの低下を検出することがで
きる。その結果、活性化信号ACTLがロウレベルのとき
は、ディテクタ161baの出力はハイレベルとなり、バッ
ファ回路161bbに流れる貫通電流を減少させることがで
きる。また、活性化信号ACTLがハイレベルのときでも、
ディテクタ161caが先に昇圧電位VPPの低下を検出してチ
ャージポンプ161cdの動作により昇圧電位VPPが上昇すれ
ば、チャージポンプ161beは動作せずに済むことにな
る。その結果、昇圧電位VPPの供給能力は大きいが、消
費電力も大きなチャージポンプ161beが動作しないぶ
ん、消費電力が低減できる。
【００５１】図4は図2に示されたチャージポンプ161be
および161cdの構成を示す回路図である。図4を参照し
て、チャージポンプ161beは、一方の電極にクロック信
号CK1を受けるブーストキャパシタBC1を含む。このブー
ストキャパシタBC1の容量値が昇圧電位VPPの供給能力の
大小を決める。ブーストキャパシタBC1の容量値は大き
く設計されているので、チャージポンプ161beの供給能
力は大きい。しかし、ブーストキャパシタBC1の充放電
に消費される電力も大きくなる。
【００５２】チャージポンプ161beはまた、ブーストキ
ャパシタBC1の他方の電極と出力ノード161aとの間に接
続されるドライバトランジスタNT7を含む。ドライバト
ランジスタNT7はゲートがブーストキャパシタBC1の他方
の電極に接続されたnチャネルMOSトランジスタで構成さ
れる。チャージポンプ161beはさらに、ブーストキャパ
シタBC1の他方の電極と電源ノード100bとの間に接続さ
れる充電トランジスタNT8を含む。充電トランジスタNT8
はゲートが電源ノード100bに接続されたnチャネルMOSト
ランジスタで構成される。
【００５３】チャージポンプ161cdは一方の電極にクロ
ック信号CK2を受けるブーストキャパシタBC2を含む。ブ
ーストキャパシタBC2の容量値はブーストキャパシタBC1
よりも小さく設計されているので、チャージポンプ161c
dの供給能力はチャージポンプ161beよりも小さい。しか
し、ブーストキャパシタBC2の充放電に消費される電力
も小さい。
【００５４】チャージポンプ161cdはまた、ブーストキ
ャパシタBC2の他方の電極と出力ノード161aとの間に接
続されるドライバトランジスタNT9を含む。ドライバト
ランジスタNT9はゲートがブーストキャパシタBC2の他方
の電極に接続されたnチャネルMOSトランジスタで構成さ
れる。チャージポンプ161cdはさらに、ブーストキャパ
シタBC2の他方の電極と電源ノード100bとの間に接続さ
れる充電トランジスタNT1 0を含む。充電トランジスタNT
10はゲートが電源ノード100bに接続されたnチャネルMOS
トランジスタで構成される。
【００５５】この実施の形態において、ディテクタ161b
aおよび161caのそれぞれに入力されているシフト電位V
SHFおよび基準電位VREFを入れ替える変形例も考えられ
る。この場合は、ディテクタ161baおよび161caの出力の
論理が逆になるので、バッファ回路161bbおよび161cb中
のインバータIV1およびIV2は不要になる。また、ディテ
クタ161baおよび161ca中のnチャネルMOSトランジスタの
チャネル幅の関係も、W3>W4かつW4/W3<W2/W1となる。
【００５６】次に、ブースト回路161により発生された
昇圧電位VPPの使いみちについて説明する。図5は図1に
示されたメモリアレイ141、ロウデコーダ142およびセン
スアンプ143の一部を示した回路図である。図5を参照し
て、メモリアレイ141は複数のメモリブロックMBi(i=0-1
5)に分割されている。メモリブロックMBiの各々を挟ん
で両側にセンスアンプバンドSBj(j=0-16)が設けられ
る。センスアンプバンドSBjは図1のセンスアンプ143に
含まれる。メモリブロックMBxおよびMBx+1(x=0-14)に挟
まれたセンスアンプバンドSBx+1は隣接する両側のメモ
リブロックMBxおよびMB x+1に共有される。すなわち、こ
のDRAM 100ではいわゆるシェアードセンスアンプ構成が
採用されている。
【００５７】メモリブロックMBiの各々は、複数行およ
び複数列に配置される複数のメモリセル141aを含む。メ
モリブロックMBiの各々は、複数列のメモリセル141aを
含むメモリサブブロックMSBk(k=0-15)に分割されてい
る。メモリサブブロックMSBkの各々は、メモリセル141a
の行にそれぞれ対応して設けられる複数のサブワード線
141bを含む。各サブワード線141bは対応の行のメモリセ
ル141aに接続される。メモリサブブロックMSBkの各々は
また、メモリセル141aの列にそれぞれ対応して設けられ
る複数のビット線対141cを含む。各ビット線対141cは対
応の列のメモリセル141aに接続される。
【００５８】各メモリセル141aは、一方の電極にセルプ
レート電位VCPを受けるメモリキャパシタCPと、メモリ
キャパシタCPの他方電極とビット線対141cを構成するビ
ット線BLまたは/BLとの間に接続され、ゲートがサブワ
ード線141bに接続されるnチャネルMOSトランジスタから
なるメモリトランジスタTRとを有する。
【００５９】さらに、メモリブロックMBiの各々に含ま
れる複数のメモリサブブロックMSBkに共通して複数のメ
インワード線141dが設けられる。メインワード線141dお
よびサブワード線141bは行方向に延びて配置され、ビッ
ト線対141cは列方向に延びて配置される。1本のメイン
ワード線141dに対し、各メモリサブブロックMSBk中の4
本のサブワード線141bが対応する。
【００６０】メモリサブブロックMSBkの各々を挟んで両
側にサブワード線141bのそれぞれに接続される複数のサ
ブワードドライバ142aが設けられる。サブワードドライ
バ142aは図1に示されたロウデコーダ142に含まれる。サ
ブワードドライバ142aの各々は、対応のメインワード線
141dから伝達されるメインワード信号MWLm(m=0-127)、
およびアドレス信号に従うロウデコード信号Xn +(n=0,1,
2,3)（＋は電源電位VD Dよりも高い昇圧電位VPPになるこ
とを示す）に応答して、対応のサブワード線141bに昇圧
電位VPPを与える。すなわち、昇圧電位VPPは選択された
サブワード線141bの昇圧に利用される。図1に示された
ロウデコーダ142はアドレス信号に応答して128本の中か
ら1本のメインワード線141dを選択する。そして、選択
されたメインワード線141dに与えられるメインワード信
号MWLmをロウレベルにする。
【００６１】また、センスアンプバンドSBjの各々は、
電源電位VDDが供給される電源線143a、グランド電位VSS
が供給される電源線143b、共通ソース線143c、共通ソー
ス線143d、およびビット線プリチャージ電位VBLを伝達
するプリチャージ電位線143eを含む。センスアンプバン
ドSBjはまた、センスアンプイネーブル信号/PSEjに応じ
て共通ソース線143cを電源電位VDDに充電するためのpチ
ャネルMOSトランジスタ143fを含む。センスアンプバン
ドSBjはさらに、センスアンプイネーブル信号NSEjに応
じて共通ソース線143dをグランド電位VSSに放電するた
めのnチャネルMOSトランジスタ143gを含む。
【００６２】センスアンプバンドSBjの各々はさらに、
ビット線対141cの電位差を増幅し、ビット線の一方の電
位を電源電位VDDに、他方の電位をグランド電位VSSにす
るための複数のセンスアンプ143hを含む。センスアンプ
143hの各々は、クロスカップル接続され、ビット線BLま
たは/BLのうち電位の高い方のビット線の電位を電源電
位VDDに増幅するためのpチャネルMOSトランジスタPT5お
よびPT6を含む。センスアンプ143hの各々はまた、クロ
スカップル接続され、ビット線BLまたは/BLのうち電位
の低い方のビット線の電位をグランド電位VSSに増幅す
るためのnチャネルMOSトランジスタNT11およびNT12を含
む。センスアンプ143hは、電源線143aおよび143bから電
源電位VDDおよびグランド電位VSSを供給される。
【００６３】センスアンプバンドSBjの各々はさらに、
ビット線イコライズ信号BLEQjに応じてビット線BLおよ
び/BLの電位をイコライズ／プリチャージするためのビ
ット線プリチャージ／イコライズ回路143iを含む。ビッ
ト線プリチャージ／イコライズ回路143iは、ビット線イ
コライズ信号BLEQjに応じてビット線BLおよび/BLの電位
をイコライズするためのnチャネルMOSトランジスタNT13
を含む。ビット線プリチャージ／イコライズ回路143iは
また、ビット線イコライズ信号BLEQjに応じてビット線B
Lおよび/BLの電位をビット線プリチャージ電位VBLにプ
リチャージするためのnチャネルMOSトランジスタNT14お
よびNT15を含む。
【００６４】また、センスアンプバンドSBjの各々は、
ビット線対141cとセンスアンプ143hとの間に接続される
分離ゲート回路143jを含む。分離ゲート回路143jはnチ
ャネルMOSトランジスタNT16およびNT17を含む。この対
をなすnチャネルMOSトランジスタNT16およびNT17は、ビ
ット線分離(isolation)信号BLI2j-1またはBLI2jを受け
るゲートを有する。このビット線分離信号BLI2j-1およ
びBLI2jはアドレス信号に応答して昇圧電位VPPまたはグ
ランド電位VSSとなる。すなわち、昇圧電位VPPはビット
線分離信号BLI2j-1およびBLI2jの昇圧に利用される。分
離ゲート回路143jの各々は、ビット線分離信号BLI2j-1
またはBLI2jに応答して、対応のビット線対141cをセン
スアンプ143hおよびビット線プリチャージ／イコライズ
回路143iから分離する。
【００６５】さらに、センスアンプバンドSBjの各々
は、メモリアレイ141からのデータを伝達するためのデ
ータバス143kを含む。データバス143kの各々は、データ
バスラインの対を含む。さらにまた、センスアンプバン
ドSBjの各々は、コラム選択信号CSLp(p=0,1,...)に応じ
てビット線対141cとデータバス143kとを選択的に接続す
るためのデータ転送回路143mを含む。このデータ転送回
路143mは、nチャネルMOSトランジスタNT18およびNT19を
含む。
【００６６】さらにまた、センスアンプバンドSBjの各
々は、ビット線イコライズ信号BLEQjに応じて共通ソー
ス線143cおよび143dの電位をイコライズ／プリチャージ
するための共通ソース線プリチャージ／イコライズ回路
143nを含む。共通ソース線プリチャージ／イコライズ回
路143nは、ビット線イコライズ信号BLEQjに応じて共通
ソース線143cおよび143dの電位をイコライズするための
nチャネルMOSトランジスタNT20を含む。共通ソース線プ
リチャージ／イコライズ回路143nはまた、ビット線イコ
ライズ信号BLEQjに応じて共通ソース線143cおよび143d
の電位をビット線プリチャージ電位VBLにプリチャージ
するためのnチャネルMOSトランジスタNT21およびNT22と
を含む。
【００６７】図6はサブワードドライバ142aの具体的回
路図である。図6を参照して、サブワードドライバ142a
はロウデコード信号線142bとサブワード線141bとの間に
接続されるpチャネルMOSトランジスタPT7を含む。pチャ
ネルMOSトランジスタPT7はメインワード線141dから伝達
されるメインワード信号MWLmを受けるゲートを有する。
pチャネルMOSトランジスタPT7のバックゲートは昇圧電
位VPPを受ける。
【００６８】サブワードドライバ142aはまた、サブワー
ド線141bとグランド100aとの間に接続されるnチャネルM
OSトランジスタNT23を含む。nチャネルMOSトランジスタ
NT23はメインワード線141dから伝達されるメインワード
信号MWLmを受けるゲートを有する。サブワードドライバ
142aはさらに、サブワード線141bとグランド100aとの間
に接続されるnチャネルMOSトランジスタNT24を含む。n
チャネルMOSトランジスタNT24は、ロウデコード信号Xn +
の反転信号/Xn（ただし、Xn +のようにVPP-VSS振幅でな
く、VDD-VSS振幅である）を受けるゲートを有する。
【００６９】図7はロウデコード信号Xn +を発生するため
の昇圧コンバータ142cの回路図である。図7を参照し
て、昇圧コンバータ142cはブースト回路161の出力ノー
ド161aとロウデコード信号線142bとの間に接続されるp
チャネルMOSトランジスタPT8を含む。昇圧コンバータ14
2cはまた、ロウデコード信号線142bとグランド100aとの
間に接続されるnチャネルMOSトランジスタNT25を含む。
nチャネルMOSトランジスタNT25のゲートはpチャネルMO
SトランジスタPT8のゲートに接続される。
【００７０】昇圧コンバータ142cはさらに、出力ノード
161aとnチャネルMOSトランジスタNT 25およびpチャネルM
OSトランジスタPT8のゲートとの間に接続されるpチャネ
ルMOSトランジスタPT9を含む。 pチャネルMOSトランジ
スタPT9のゲートはロウデコード信号線142bに接続され
る。昇圧コンバータ142cはさらに、ロウデコード信号/X
nを受ける入力とnチャネルMOSトランジスタNT25およびp
チャネルMOSトランジスタPT8のゲートとの間に接続され
るnチャネルMOSトランジスタNT26を含む。nチャネルMOS
トランジスタNT26のゲートは電源ノード100bに接続され
る。
【００７１】ロウアドレス信号の下位2ビットに従い、
ロウデコード信号/Xnのうち1つがロウレベルとなる。ロ
ウレベルのロウデコード信号/Xnを受ける昇圧コンバー
タ142cは、対応のロウデコード信号Xn +を昇圧電位VPPに
変換する。このように昇圧電位VPPを使用して昇圧した
ロウデコード信号Xn +は、サブワードドライバ142aによ
ってサブワード線141bに与えられる。
【００７２】図8はビット線分離信号発生回路142dの構
成を示す回路図である。ビット線分離信号BLI2j-1およ
びBLI2jは、ブロック選択信号BSjをもとに、図7に示さ
れた昇圧コンバータ142cと同様の回路により発生され
る。ロウアドレス信号に応答してブロック選択信号BSj
のうち1つがハイレベルとなる。ハイレベルとなったブ
ロック選択信号に対応するビット線分離信号BLI2j-1ま
たはBLI2jがロウレベルとなる。残りのビット線分離信
号は昇圧電位VPPを利用して昇圧され、図5に示された分
離ゲート回路143jに与えられる。
【００７３】実施の形態２．以下、この発明の他の実施
の形態であるDRAMについて、図9に基づき説明する。こ
の実施の形態2のDRAMが実施の形態1のDRAMと異なってい
るのは、ブースト回路161の構成である。実施の形態1で
はディテクタ161baおよび161caに共通の基準電位VREFが
与えられている。そして、ディテクタ161baおよび161ca
に含まれるトランジスタのチャネル幅を調節すること
で、ディテクタ161caのほうがディテクタ161baよりも先
に昇圧電位VPPの低下を検出できるようにしていた。こ
れに対し、この実施の形態2ではディテクタ161baおよび
161caは図3に示された構成で、nチャネルMOSトランジス
タNT1,NT2,NT4およびNT5のチャネル幅W1,W2,W3およびW4
を全て等しくした構成を採用している。
【００７４】そして、この実施の形態2ではディテクタ1
61baおよび161caそれぞれに基準電位VREFLおよびVREFS
を与える構成とし、基準電位VREFSをVREFLよりも高くす
ることで、ディテクタ161caがディテクタ161baよりも先
に昇圧電位VPPの低下を検出できるようにしている。そ
の他の回路については実施の形態1と同様であるので説
明は繰り返さない。以下、異なっている点について説明
する。
【００７５】図9を参照して、基準電位発生回路161dは
ディテクタ161caに基準電位VREFLよりも高い基準電位V
REFSを与える。基準電位発生回路161dは、基準電位V
REFLを発生する基準電位発生回路161daおよび基準電位V
REFSを発生する基準電位発生回路161dbを含む。基準電
位発生回路161daは、電源ノード100bとノードND3との間
に接続される定電流源CS1を含む。ノードND3から基準電
位VREFLが供給される。基準電位発生回路161daはまた、
ノードND3とグランド100aとの間に接続される抵抗R3を
含む。
【００７６】一方、基準電位発生回路161dbは、電源ノ
ード100bとノードND4との間に接続される定電流源CS2を
含む。ノードND4から基準電位VREFSが供給される。基準
電位発生回路161dbはまた、ノードND4とグランド100aと
の間に接続される抵抗R4を含む。抵抗R4は抵抗R3よりも
高い抵抗値を有する。これにより、基準電位VREFLより
も高い基準電位VREFSを供給することができる。すなわ
ち、ディテクタ161caのほうがディテクタ161baよりも先
に昇圧電位VPPの低下を検出できる。その結果、実施の
形態1と同様に活性化信号ACTLがロウレベルのときは、
ディテクタ161baの出力はハイレベルとなり、バッファ
回路161bbに流れる貫通電流を減少させることができ
る。
【００７７】また、活性化信号ACTLがハイレベルのとき
でも、ディテクタ161caが先に昇圧電位VPPの低下を検出
してチャージポンプ161cdの動作により昇圧電位VPPが上
昇すれば、チャージポンプ161beは動作せずに済むこと
になる。その結果、消費電力が大きなチャージポンプ16
1beが動作しないぶん、消費電力が低減できる。
【００７８】実施の形態３．以下、この発明の他の実施
の形態であるDRAMについて、図10に基づき説明する。こ
の実施の形態3のDRAMが実施の形態2のDRAMと異なってい
るのは、ブースト回路161の構成である。実施の形態2で
はディテクタ161baおよび161caにそれぞれ基準電位V
REFSおよびVREFLと、共通のシフト電位VSHFが与えられ
ている。これに対し、この実施の形態3ではディテクタ1
61baおよび161caに供給する基準電位は実施の形態1同様
に共通の基準電位VREFとしている。
【００７９】そして、この実施の形態3ではディテクタ1
61baおよび161caそれぞれにシフト電位VSHFLおよびV
SHFSを与える構成とし、シフト電位VSHFSをVSHFLよりも
低くすることで、ディテクタ161caがディテクタ161baよ
りも先に昇圧電位VPPの低下を検出できるようにしてい
る。その他の回路については実施の形態2と同様である
ので説明は繰り返さない。以下、異なっている点につい
て説明する。
【００８０】図10を参照して、レベルシフタ161eはディ
テクタ161caにシフト電位VSHFLよりも低いシフト電位V
SHFSを与える。レベルシフタ161eは、出力ノード161aと
グランド100aとの間に設けられる抵抗R5を含む。シフト
電位VSHFLは抵抗R5の出力ノード161a側の端部ND5から供
給される。シフト電位VSHFSは抵抗R5のグランド100a側
の端部ND6から供給される。レベルシフタ161eはまた、
出力ノード161aと抵抗R 5との間に接続される抵抗R6を含
む。レベルシフタ161eはさらに、グランド100aと抵抗R5
との間に接続される抵抗R7を含む。
【００８１】このように抵抗R5の電圧降下を利用してシ
フト電位VSHFLよりも低いシフト電位VSHFSを供給するこ
とができる。すなわち、ディテクタ161caのほうがディ
テクタ161baよりも先に昇圧電位VPPの低下を検出でき
る。その結果、実施の形態1および2と同様に活性化信号
ACTLがロウレベルのときは、ディテクタ161baの出力は
ハイレベルとなり、バッファ回路161bbに流れる貫通電
流を減少させることができる。
【００８２】また、活性化信号ACTLがハイレベルのとき
でも、ディテクタ161caが先に昇圧電位VPPの低下を検出
してチャージポンプ161cdの動作により昇圧電位VPPが上
昇すれば、チャージポンプ161beは動作せずに済むこと
になる。その結果、消費電力が大きなチャージポンプ16
1beが動作しないぶん、消費電力が低減できる。
【００８３】
【発明の効果】以上のようにこの発明によれば、消費電
力を低減できるという効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１のDRAMのブロック図
である。
【図２】 この発明の実施の形態１のDRAMにおけるブー
スト回路の回路図である。
【図３】 この発明の実施の形態１のブースト回路中の
ディテクタの回路図である。
【図４】 この発明の実施の形態１のブースト回路中の
チャージポンプの回路図である。
【図５】 この発明の実施の形態１のDRAMの要部の回路
図である。
【図６】 この発明の実施の形態１のDRAMのサブワード
ドライバの回路図である。
【図７】 この発明の実施の形態１のDRAMの昇圧コンバ
ータの回路図である。
【図８】 この発明の実施の形態１のDRAMのビット線分
離信号発生回路の回路図である。
【図９】 この発明の実施の形態２のDRAMにおけるブー
スト回路の回路図である。
【図１０】 この発明の実施の形態３のDRAMにおけるブ
ースト回路の回路図である。
【図１１】 従来のブースト回路の回路図である。
【符号の説明】
100a グランド、 100b 電源ノード 161a 出力ノード、 161b 昇圧電位発生回路、 161b
a ディテクタ 161bb バッファ回路、 161bc 制御回路、 161bd
オシレータ 161be チャージポンプ、 161c 昇圧電位発生回路、
161ca ディテクタ 161cb バッファ回路、 161cc オシレータ、 161cd
チャージポンプ 161da, 161db 基準電位発生回路、 161e レベルシフ
タ CM1, CM2 カレントミラー回路 PT1, PT2, PT3, PT4 pチャネルMOSトランジスタ NT1, NT2, NT4, NT5 nチャネルMOSトランジスタ ND3, ND4 ノード、 CS1, CS2 定電流源、 R3, R4,
R5 抵抗
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中岡 義人 兵庫県伊丹市荻野１丁目132番地 大王電 機株式会社内 Ｆターム(参考） 5B024 AA01 BA27 CA11 5F038 BB04 BG02 BG03 BG05 BG06 BG09 DF05 DF11 DT08 DT18 EZ04 EZ20

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 内部電位の所定レベルからのずれを検出
    するための第１のディテクタと、前記第１のディテクタ
    の出力を受けるバッファ回路と、活性化信号が非活性を
    示すときは前記バッファ回路の出力と無関係にディスエ
    ーブルとなり、活性を示すときは前記バッファ回路の出
    力に応答するクロックイネーブル信号を与える制御回路
    と、前記クロックイネーブル信号に応答して第１のクロ
    ック信号を発振させる第１のオシレータと、前記第１の
    クロック信号に従い前記内部電位を出力ノードに発生す
    る第１のチャージポンプとを含む第１の内部電位発生回
    路、および前記内部電位の前記所定レベルからのずれを
    前記第１のディテクタよりも先に検出するための第２の
    ディテクタと、前記第２のディテクタの出力に応答して
    第２のクロック信号を発振させる第２のオシレータと、
    前記第２のクロック信号に従い前記内部電位を前記出力
    ノードに発生する第２のチャージポンプとを含む第２の
    内部電位発生回路を備える半導体装置。
  2. 【請求項２】 前記第２のチャージポンプは、前記第１
    のチャージポンプよりも前記内部電位の供給能力が小さ
    い請求項１記載の半導体装置。
  3. 【請求項３】 前記第２の内部電位発生回路は、さら
    に、前記第２のディテクタの出力を受け、前記第２のオ
    シレータにクロックイネーブル信号を与えるバッファ回
    路を含む請求項１記載の半導体装置。
  4. 【請求項４】 さらに、前記内部電位をレベルシフトし
    たシフト電位を与えるレベルシフタを備え、 前記第２のディテクタは、カレントミラー回路と、この
    カレントミラー回路に接続されゲートにそれぞれ前記シ
    フト電位および基準電位を受ける第１および第２のトラ
    ンジスタを含み、前記第１および第２のトランジスタは
    互いに異なる電流駆動能力を有する請求項１記載の半導
    体装置。
  5. 【請求項５】 前記第１および第２のトランジスタは第
    １導電型であり、 前記カレントミラー回路は、前記第１のトランジスタの
    ドレインに接続されるドレインおよびゲートを有する第
    ２導電型の第３のトランジスタと、前記第２のトランジ
    スタのドレインに接続されるドレインおよび前記第３の
    トランジスタのゲートに接続されるゲートを有する第２
    導電型の第４のトランジスタとを含み、 前記第２のトランジスタのチャネル幅は前記第１のトラ
    ンジスタのチャネル幅よりも大きく、 前記第２のディテクタの出力は、前記第２および第４の
    トランジスタの間から与えられる請求項４記載の半導体
    装置。
  6. 【請求項６】 さらに、前記内部電位をレベルシフトし
    たシフト電位を与えるレベルシフタを備え、 前記第１のディテクタは、第１のカレントミラー回路
    と、この第１のカレントミラー回路に接続されゲートに
    それぞれ前記シフト電位および基準電位を受ける第１お
    よび第２のトランジスタを含み、 前記第２のディテクタは、第２のカレントミラー回路
    と、この第２のカレントミラー回路に接続されゲートに
    それぞれ前記シフト電位および前記基準電位を受ける第
    ３および第４のトランジスタを含み、 前記第１および第２のトランジスタの電流駆動能力の比
    は、前記第３および第４のトランジスタの電流駆動能力
    の比と異なる請求項１記載の半導体装置。
  7. 【請求項７】 前記第１から第４のトランジスタは第１
    導電型であり、 前記第１のカレントミラー回路は、前記第１のトランジ
    スタのドレインに接続されるドレインおよびゲートを有
    する第２導電型の第５のトランジスタと、前記第２のト
    ランジスタのドレインに接続されるドレインおよび前記
    第５のトランジスタのゲートに接続されるゲートを有す
    る第２導電型の第６のトランジスタとを含み、 前記第１のディテクタの出力は、前記第２および第６の
    トランジスタの間から与えられ、 前記第２のカレントミラー回路は、前記第３のトランジ
    スタのドレインに接続されるドレインおよびゲートを有
    する第２導電型の第７のトランジスタと、前記第４のト
    ランジスタのドレインに接続されるドレインおよび前記
    第７のトランジスタのゲートに接続されるゲートを有す
    る第２導電型の第８のトランジスタとを含み、 前記第２のディテクタの出力は、前記第４および第８の
    トランジスタの間から与えられ、 前記第３のトランジスタのチャネル幅に対する前記第４
    のトランジスタのチャネル幅の比は、前記第１のトラン
    ジスタのチャネル幅に対する前記第２のトランジスタの
    チャネル幅の比よりも大きい請求項６記載の半導体装
    置。
  8. 【請求項８】 前記第１のディテクタに第１の基準電位
    が入力され、前記第２のディテクタに前記第１の基準電
    位と異なるレベルを有する第２の基準電位が入力される
    請求項１記載の半導体装置。
  9. 【請求項９】 電源ノードと前記第１の基準電位を供給
    するための第１のノードとの間に接続される第１の定電
    流源と、前記第１のノードとグランドとの間に接続され
    る第１の抵抗とを含む第１の基準電位発生回路、および
    前記電源ノードと前記第２の基準電位を供給するための
    第２のノードとの間に接続される第２の定電流源と、前
    記第２のノードとグランドとの間に接続され、前記第１
    の抵抗よりも高い抵抗値を有する第２の抵抗とを含む第
    ２の基準電位発生回路をさらに備える請求項８記載の半
    導体装置。
  10. 【請求項１０】 さらに、前記内部電位をレベルシフト
    した互いに異なるレベルの第１および第２のシフト電位
    を、それぞれ第１および第２のディテクタに与えるレベ
    ルシフタを備える請求項１記載の半導体装置。
  11. 【請求項１１】 前記レベルシフタは、前記出力ノード
    とグランドとの間に設けられる抵抗を含み、前記第１お
    よび第２のシフト電位は前記抵抗の前記出力ノード側お
    よびグランド側の端部からそれぞれ供給される請求項１
    ０記載の半導体装置。
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