JP2003109398A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
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- G11C2029/1202—Word line control
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 特定のトランジスタに高ストレスをかけるこ
との可能なＤＲＡＭを提供する。 【解決手段】 テスト信号が活性化されると電源電位Ｖ
ｃｃをワード線選択回路１３０に供給する電源切換回路
１４０を設ける。ワード線ＷＬ０の非選択時にメインワ
ード線ＺＭＷＬ０の電位は電源電位Ｖｃｃに等しいＨレ
ベルになる。そのため、サブデコード信号φ０が昇圧電
位Ｖｐｐに等しいＨレベルになると、トランジスタ１５
０２だけでなくトランジスタ１５０１もオンになり、ワ
ード線ドライバ１５０を貫通するリーク電流Ｉｌｋが流
れ、トランジスタ１５０１に高ストレスがかかる。
との可能なＤＲＡＭを提供する。 【解決手段】 テスト信号が活性化されると電源電位Ｖ
ｃｃをワード線選択回路１３０に供給する電源切換回路
１４０を設ける。ワード線ＷＬ０の非選択時にメインワ
ード線ＺＭＷＬ０の電位は電源電位Ｖｃｃに等しいＨレ
ベルになる。そのため、サブデコード信号φ０が昇圧電
位Ｖｐｐに等しいＨレベルになると、トランジスタ１５
０２だけでなくトランジスタ１５０１もオンになり、ワ
ード線ドライバ１５０を貫通するリーク電流Ｉｌｋが流
れ、トランジスタ１５０１に高ストレスがかかる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、さらに詳しくは、バーンインテストモードで特定
のトランジスタに高ストレスをかけることの可能な半導
体記憶装置に関する。
関し、さらに詳しくは、バーンインテストモードで特定
のトランジスタに高ストレスをかけることの可能な半導
体記憶装置に関する。
【０００２】
【従来の技術】図１９は、従来のＤＲＡＭ（ダイナミッ
クランダムアクセスメモリ）におけるワード線ドライバ
およびその周辺の構成を示す回路図である。図１９を参
照して、ワード線ＷＬを駆動するためのワード線ドライ
バ１は、ＰチャネルＭＯＳトランジスタ２と、Ｎチャネ
ルＭＯＳトランジスタ３および４とを備える。メモリセ
ル５はワード線ＷＬおよびビット線ＢＬに接続される。
クランダムアクセスメモリ）におけるワード線ドライバ
およびその周辺の構成を示す回路図である。図１９を参
照して、ワード線ＷＬを駆動するためのワード線ドライ
バ１は、ＰチャネルＭＯＳトランジスタ２と、Ｎチャネ
ルＭＯＳトランジスタ３および４とを備える。メモリセ
ル５はワード線ＷＬおよびビット線ＢＬに接続される。
【０００３】ワード線ＷＬを選択する場合、図２０
（ａ）に示すように、サブデコード信号φがＨ（論理ハ
イ）レベル（電源電位よりも高い昇圧電位Ｖｐｐ）にな
り、サブデコード信号ＺφがＬ（論理ロー）レベル（接
地電位）になり、さらにメインワード線ＺＭＷＬの電位
（メインワード線選択信号）がＬ（論理ロー）レベルに
なる。その結果、トランジスタ２がオンになり、トラン
ジスタ３および４がオフになり、ワード線ＷＬの電位が
昇圧電位Ｖｐｐになる。なお、本明細書および図面にお
いて、信号の前に付与された符号「Ｚ」はその信号がロ
ーアクティブであることを示す。
（ａ）に示すように、サブデコード信号φがＨ（論理ハ
イ）レベル（電源電位よりも高い昇圧電位Ｖｐｐ）にな
り、サブデコード信号ＺφがＬ（論理ロー）レベル（接
地電位）になり、さらにメインワード線ＺＭＷＬの電位
（メインワード線選択信号）がＬ（論理ロー）レベルに
なる。その結果、トランジスタ２がオンになり、トラン
ジスタ３および４がオフになり、ワード線ＷＬの電位が
昇圧電位Ｖｐｐになる。なお、本明細書および図面にお
いて、信号の前に付与された符号「Ｚ」はその信号がロ
ーアクティブであることを示す。
【０００４】一方、ワード線ＷＬを選択しない場合、図
２０（ｂ）に示すように、サブデコード信号φがＨレベ
ルになり、サブデコード信号ＺφがＬレベルになるが、
メインワード線ＺＭＷＬの電位（メインワード線選択信
号）はＨレベル（電源電位よりも高い昇圧電位Ｖｐｐ）
を維持する。その結果、トランジスタ３および４はオン
になり、トランジスタ２は基本的にオフになるが、トラ
ンジスタ２中にリーク電流Ｉｌｋがわずかに流れる。こ
のリーク電流Ｉｌｋが多いと、ワード線ＷＬの電位が接
地電位にならず、それよりも高くなる。ワード線ＷＬの
電位が接地電位よりも高くなると、メモリセル５のデー
タが破壊され易くなるため、このようなリーク電流Ｉｌ
ｋの多いＰチャネルＭＯＳトランジスタ２を有するＤＲ
ＡＭは最終製品から除外しなければならない。
２０（ｂ）に示すように、サブデコード信号φがＨレベ
ルになり、サブデコード信号ＺφがＬレベルになるが、
メインワード線ＺＭＷＬの電位（メインワード線選択信
号）はＨレベル（電源電位よりも高い昇圧電位Ｖｐｐ）
を維持する。その結果、トランジスタ３および４はオン
になり、トランジスタ２は基本的にオフになるが、トラ
ンジスタ２中にリーク電流Ｉｌｋがわずかに流れる。こ
のリーク電流Ｉｌｋが多いと、ワード線ＷＬの電位が接
地電位にならず、それよりも高くなる。ワード線ＷＬの
電位が接地電位よりも高くなると、メモリセル５のデー
タが破壊され易くなるため、このようなリーク電流Ｉｌ
ｋの多いＰチャネルＭＯＳトランジスタ２を有するＤＲ
ＡＭは最終製品から除外しなければならない。
【０００５】図２１は、従来のＤＲＡＭにおけるセンス
アンプおよびその周辺の構成を示す回路図である。図２
１を参照して、センスアンプ６は、ビット線分離ゲート
７を介してビット線対ＢＬ，ＺＢＬに接続される。セン
スアンプ６はまた、列選択ゲート８を介して入出力線対
Ｉ／Ｏ，ＺＩ／Ｏに接続される。列選択ゲート８は、Ｎ
チャネルＭＯＳトランジスタ８１および８２からなる。
入出力線対Ｉ／Ｏ，ＺＩ／Ｏには、ライトドライバイネ
ーブル信号ＺＷＤＥに応答して書込データＷＤをビット
線対ＢＬ，ＺＢＬに伝達するライトドライバ９が接続さ
れる。入出力線対Ｉ／Ｏ，ＺＩ／Ｏにはまた、イコライ
ズ信号ＩＯＥＱに応答して入出力線Ｉ／ＯおよびＺＩ／
Ｏの電位を等しくするイコライズ回路１０が接続され
る。
アンプおよびその周辺の構成を示す回路図である。図２
１を参照して、センスアンプ６は、ビット線分離ゲート
７を介してビット線対ＢＬ，ＺＢＬに接続される。セン
スアンプ６はまた、列選択ゲート８を介して入出力線対
Ｉ／Ｏ，ＺＩ／Ｏに接続される。列選択ゲート８は、Ｎ
チャネルＭＯＳトランジスタ８１および８２からなる。
入出力線対Ｉ／Ｏ，ＺＩ／Ｏには、ライトドライバイネ
ーブル信号ＺＷＤＥに応答して書込データＷＤをビット
線対ＢＬ，ＺＢＬに伝達するライトドライバ９が接続さ
れる。入出力線対Ｉ／Ｏ，ＺＩ／Ｏにはまた、イコライ
ズ信号ＩＯＥＱに応答して入出力線Ｉ／ＯおよびＺＩ／
Ｏの電位を等しくするイコライズ回路１０が接続され
る。
【０００６】データを書込む場合、図２２に示すよう
に、ビット線分離信号ＢＬＩがＨレベルになり、ビット
線分離ゲート７がオンになり、ビット線対ＢＬ，ＺＢＬ
がセンスアンプ６に接続される。続いて、センスアンプ
６が活性化されると、この例ではＬレベルのデータが読
出されるので、ビット線対ＢＬの電位がＬレベルにな
り、ビット線ＺＢＬの電位がＨレベルになる。続いて、
ライトドライバイネーブル信号ＺＷＤＥがＬレベルにな
ると、ライトドライバ９は、この例ではＨレベルの書込
データＷＤに応じて、入出力線Ｉ／Ｏの電位をＨレベル
にし、入出力線ＺＩ／Ｏの電位をＬレベルにする。続い
て、列選択信号ＣＳＬがＨレベルになると、列選択ゲー
ト８がオンになり、入出力線対Ｉ／Ｏ，ＺＩ／Ｏの電位
がビット線対ＢＬ，ＺＢＬに伝達される。この場合、ビ
ット線対ＢＬ，ＺＢＬの電位が入出力線対Ｉ／Ｏ，ＺＩ
／Ｏの電位と逆であるが、ライトドライバ９の駆動能力
の方がセンスアンプ６の駆動能力よりも大きいので、ラ
イトドライバ９はビット線対ＢＬ，ＺＢＬの電位を逆転
させることができる。すなわち、ビット線対ＢＬの電位
がＨレベルになり、ビット線ＺＢＬの電位がＬレベルに
なる。
に、ビット線分離信号ＢＬＩがＨレベルになり、ビット
線分離ゲート７がオンになり、ビット線対ＢＬ，ＺＢＬ
がセンスアンプ６に接続される。続いて、センスアンプ
６が活性化されると、この例ではＬレベルのデータが読
出されるので、ビット線対ＢＬの電位がＬレベルにな
り、ビット線ＺＢＬの電位がＨレベルになる。続いて、
ライトドライバイネーブル信号ＺＷＤＥがＬレベルにな
ると、ライトドライバ９は、この例ではＨレベルの書込
データＷＤに応じて、入出力線Ｉ／Ｏの電位をＨレベル
にし、入出力線ＺＩ／Ｏの電位をＬレベルにする。続い
て、列選択信号ＣＳＬがＨレベルになると、列選択ゲー
ト８がオンになり、入出力線対Ｉ／Ｏ，ＺＩ／Ｏの電位
がビット線対ＢＬ，ＺＢＬに伝達される。この場合、ビ
ット線対ＢＬ，ＺＢＬの電位が入出力線対Ｉ／Ｏ，ＺＩ
／Ｏの電位と逆であるが、ライトドライバ９の駆動能力
の方がセンスアンプ６の駆動能力よりも大きいので、ラ
イトドライバ９はビット線対ＢＬ，ＺＢＬの電位を逆転
させることができる。すなわち、ビット線対ＢＬの電位
がＨレベルになり、ビット線ＺＢＬの電位がＬレベルに
なる。
【０００７】しかしながら、列選択ゲート８のトランジ
スタ８１，８２のオン抵抗が大きいと、列選択信号ＣＳ
ＬがＨレベルの間に入出力線対Ｉ／Ｏ，ＺＩ／Ｏの電位
がビット線対ＢＬ，ＺＢＬに十分に伝達されず、ライト
ドライバ９はビット線対ＢＬ，ＺＢＬの電位を逆転させ
ることができない。その結果、データの誤書込みを起こ
すことになるので、このようなオン抵抗の大きいトラン
ジスタ８１，８２を有するＤＲＡＭは最終製品から除外
しなければならない。
スタ８１，８２のオン抵抗が大きいと、列選択信号ＣＳ
ＬがＨレベルの間に入出力線対Ｉ／Ｏ，ＺＩ／Ｏの電位
がビット線対ＢＬ，ＺＢＬに十分に伝達されず、ライト
ドライバ９はビット線対ＢＬ，ＺＢＬの電位を逆転させ
ることができない。その結果、データの誤書込みを起こ
すことになるので、このようなオン抵抗の大きいトラン
ジスタ８１，８２を有するＤＲＡＭは最終製品から除外
しなければならない。
【０００８】
【発明が解決しようとする課題】前者のトランジスタ２
を発見するためには、バーインテストで、サブデコード
信号φの電位を昇圧電位Ｖｐｐよりも上げ、ワード線Ｗ
Ｌの選択・非選択を繰返すことにより、トランジスタ２
にかかるストレスを加速し、リーク電流Ｉｌｋを多くす
る方法が考えられる。しかしながら、その際に膨大な消
費電流が流れるため、バーンイン用のテスタの制約によ
りワード線の選択・非選択を繰返す頻度をさほど多くす
ることはできない。
を発見するためには、バーインテストで、サブデコード
信号φの電位を昇圧電位Ｖｐｐよりも上げ、ワード線Ｗ
Ｌの選択・非選択を繰返すことにより、トランジスタ２
にかかるストレスを加速し、リーク電流Ｉｌｋを多くす
る方法が考えられる。しかしながら、その際に膨大な消
費電流が流れるため、バーンイン用のテスタの制約によ
りワード線の選択・非選択を繰返す頻度をさほど多くす
ることはできない。
【０００９】後者のトランジスタ８１，８２を発見する
ためには、バーインテストで、ＨレベルのデータとＬレ
ベルのデータの書込みを繰返すことにより、トランジス
タ８１，８２にかかるストレスを加速し、トランジスタ
８１，８２のオン抵抗を大きくする方法が考えられる。
しかしながら、その際に膨大な消費電流が流れるため、
バーンイン用のテスタの制約によりデータの書込みを繰
返す頻度をさほど多くすることはできない。
ためには、バーインテストで、ＨレベルのデータとＬレ
ベルのデータの書込みを繰返すことにより、トランジス
タ８１，８２にかかるストレスを加速し、トランジスタ
８１，８２のオン抵抗を大きくする方法が考えられる。
しかしながら、その際に膨大な消費電流が流れるため、
バーンイン用のテスタの制約によりデータの書込みを繰
返す頻度をさほど多くすることはできない。
【００１０】本発明の目的は、特定のトランジスタに高
ストレスをかけることの可能な半導体記憶装置を提供す
ることである。
ストレスをかけることの可能な半導体記憶装置を提供す
ることである。
【００１１】
【課題を解決するための手段】本発明の１つの局面によ
ると、半導体記憶装置は、ワード線と、ワード線ドライ
バと、ワード線選択手段とを備える。ワード線ドライバ
は、ワード線を駆動する。ワード線選択手段は、ワード
線を選択するためのワード線選択信号を発生する。ワー
ド線ドライバは、第１のトランジスタと、第２のトラン
ジスタとを含む。第１のトランジスタは、電源電位より
も高い昇圧電位を受ける一方導通電極と、ワード線に接
続された他方導通電極と、ワード線選択信号を受ける制
御電極とを有する。第２のトランジスタは、接地された
一方導通電極と、ワード線に接続された他方導通電極
と、ワード線選択信号を受ける制御電極とを有する。半
導体記憶装置はさらに、ターンオン手段を備える。ター
ンオン手段は、第１のトランジスタをテスト信号に応答
してオンにする。
ると、半導体記憶装置は、ワード線と、ワード線ドライ
バと、ワード線選択手段とを備える。ワード線ドライバ
は、ワード線を駆動する。ワード線選択手段は、ワード
線を選択するためのワード線選択信号を発生する。ワー
ド線ドライバは、第１のトランジスタと、第２のトラン
ジスタとを含む。第１のトランジスタは、電源電位より
も高い昇圧電位を受ける一方導通電極と、ワード線に接
続された他方導通電極と、ワード線選択信号を受ける制
御電極とを有する。第２のトランジスタは、接地された
一方導通電極と、ワード線に接続された他方導通電極
と、ワード線選択信号を受ける制御電極とを有する。半
導体記憶装置はさらに、ターンオン手段を備える。ター
ンオン手段は、第１のトランジスタをテスト信号に応答
してオンにする。
【００１２】この半導体記憶装置では、ワード線が選択
されない場合でもテスト信号に応答して第１のトランジ
スタがオンになるので、第１のトランジスタにリーク電
流が流れる。その結果、第１のトランジスタに高ストレ
スをかけることができる。
されない場合でもテスト信号に応答して第１のトランジ
スタがオンになるので、第１のトランジスタにリーク電
流が流れる。その結果、第１のトランジスタに高ストレ
スをかけることができる。
【００１３】本発明のもう１つの局面によると、半導体
記憶装置は、複数のブロックを備える。ブロックの各々
は、対応するブロック選択信号に応答して選択される。
ブロックの各々は、ワード線と、ワード線ドライバと、
ワード線選択手段とを含む。ワード線ドライバは、ワー
ド線を駆動する。ワード線選択手段は、ワード線を選択
するためのワード線選択信号を発生する。ワード線ドラ
イバは、第１のトランジスタと、第２のトランジスタと
を含む。第１のトランジスタは、電源電位よりも高い昇
圧電位を受ける一方導通電極と、ワード線に接続された
他方導通電極と、ワード線選択信号を受ける制御電極と
を有する。第２のトランジスタは、接地された一方導通
電極と、ワード線に接続された他方導通電極と、ワード
線選択信号を受ける制御電極とを有する。半導体記憶装
置はさらに、ターンオン手段を備える。ターンオン手段
は、複数のブロックのうち選択されたブロック内の第１
のトランジスタをテスト信号に応答してオンにする。
記憶装置は、複数のブロックを備える。ブロックの各々
は、対応するブロック選択信号に応答して選択される。
ブロックの各々は、ワード線と、ワード線ドライバと、
ワード線選択手段とを含む。ワード線ドライバは、ワー
ド線を駆動する。ワード線選択手段は、ワード線を選択
するためのワード線選択信号を発生する。ワード線ドラ
イバは、第１のトランジスタと、第２のトランジスタと
を含む。第１のトランジスタは、電源電位よりも高い昇
圧電位を受ける一方導通電極と、ワード線に接続された
他方導通電極と、ワード線選択信号を受ける制御電極と
を有する。第２のトランジスタは、接地された一方導通
電極と、ワード線に接続された他方導通電極と、ワード
線選択信号を受ける制御電極とを有する。半導体記憶装
置はさらに、ターンオン手段を備える。ターンオン手段
は、複数のブロックのうち選択されたブロック内の第１
のトランジスタをテスト信号に応答してオンにする。
【００１４】この半導体記憶装置では、ワード線が選択
されない場合でもテスト信号に応答して第１のトランジ
スタがオンになるので、第１のトランジスタにリーク電
流が流れる。その結果、第１のトランジスタに高ストレ
スをかけることができる。しかも、そのリーク電流は選
択ブロック内だけで流れ、非選択ブロック内で流れない
ので、テスト時の消費電流を低減することができる。
されない場合でもテスト信号に応答して第１のトランジ
スタがオンになるので、第１のトランジスタにリーク電
流が流れる。その結果、第１のトランジスタに高ストレ
スをかけることができる。しかも、そのリーク電流は選
択ブロック内だけで流れ、非選択ブロック内で流れない
ので、テスト時の消費電流を低減することができる。
【００１５】好ましくは、上記ターンオン手段は、テス
ト信号に応答してワード線選択信号を昇圧電位よりも低
い電位にする。
ト信号に応答してワード線選択信号を昇圧電位よりも低
い電位にする。
【００１６】さらに好ましくは、上記ターンオン手段
は、テスト信号が活性状態のときワード線選択手段の電
源に昇圧電位よりも低い電位を供給し、テスト信号が非
活性状態のときワード線選択手段の電源に昇圧電位を供
給する。ワード線選択手段は、ワード線を選択するとき
ワード線選択信号を接地電位にし、ワード線を選択しな
いときワード線選択信号をワード線選択手段の電源に供
給された電位にする。
は、テスト信号が活性状態のときワード線選択手段の電
源に昇圧電位よりも低い電位を供給し、テスト信号が非
活性状態のときワード線選択手段の電源に昇圧電位を供
給する。ワード線選択手段は、ワード線を選択するとき
ワード線選択信号を接地電位にし、ワード線を選択しな
いときワード線選択信号をワード線選択手段の電源に供
給された電位にする。
【００１７】本発明のさらにもう１つの局面によると、
半導体記憶装置は、複数のビット線対と、複数のセンス
アンプと、入出力線対と、複数の列選択ゲートと、ター
ンオン手段とを備える。複数のセンスアンプは、複数の
ビット線対に対応して設けられる。センスアンプの各々
は、対応するビット線対に接続される。複数の列選択ゲ
ートは、複数のビット線対に対応して設けられる。列選
択ゲートの各々は、対応するビット線対と入出力線対と
の間に接続される。ターンオン手段は、複数の列選択ゲ
ートをテスト信号に応答してオンにする。
半導体記憶装置は、複数のビット線対と、複数のセンス
アンプと、入出力線対と、複数の列選択ゲートと、ター
ンオン手段とを備える。複数のセンスアンプは、複数の
ビット線対に対応して設けられる。センスアンプの各々
は、対応するビット線対に接続される。複数の列選択ゲ
ートは、複数のビット線対に対応して設けられる。列選
択ゲートの各々は、対応するビット線対と入出力線対と
の間に接続される。ターンオン手段は、複数の列選択ゲ
ートをテスト信号に応答してオンにする。
【００１８】この半導体記憶装置では、複数の列選択ゲ
ートがテスト信号に応答してオンになるので、複数のビ
ット線対が入出力線対に接続される。このとき、Ｈレベ
ルのデータとＬレベルのデータとを繰返し書込めば、列
選択ゲートに高ストレスをかけることができる。
ートがテスト信号に応答してオンになるので、複数のビ
ット線対が入出力線対に接続される。このとき、Ｈレベ
ルのデータとＬレベルのデータとを繰返し書込めば、列
選択ゲートに高ストレスをかけることができる。
【００１９】好ましくは、半導体記憶装置はさらに、複
数のビット線分離ゲートと、ターンオフ手段とを備え
る。複数のビット線分離ゲートは、複数のビット線対に
対応して設けられる。ビット線分離ゲートの各々は、対
応するビット線と対応するセンスアンプとの間に接続さ
れる。ターンオフ手段は、複数のビット線分離ゲートを
テスト信号に応答してオフにする。
数のビット線分離ゲートと、ターンオフ手段とを備え
る。複数のビット線分離ゲートは、複数のビット線対に
対応して設けられる。ビット線分離ゲートの各々は、対
応するビット線と対応するセンスアンプとの間に接続さ
れる。ターンオフ手段は、複数のビット線分離ゲートを
テスト信号に応答してオフにする。
【００２０】複数のビット線分離ゲートがテスト信号に
応答してオフになると、複数のビット線対がそれぞれ複
数のセンスアンプから切離される。その結果、データを
繰返し書込むときにビット線対を充放電する必要がな
く、消費電流を低減することができる。
応答してオフになると、複数のビット線対がそれぞれ複
数のセンスアンプから切離される。その結果、データを
繰返し書込むときにビット線対を充放電する必要がな
く、消費電流を低減することができる。
【００２１】本発明のさらにもう１つの局面によると、
半導体記憶装置は、入出力線対と、複数のブロックとを
備える。ブロックの各々は、対応するブロック選択信号
に応答して選択される。ブロックの各々は、複数のビッ
ト線対と、複数のセンスアンプと、複数の列選択ゲート
とを含む。複数のセンスアンプは、複数のビット線対に
対応して設けられる。センスアンプの各々は、対応する
ビット線対に接続される。複数の列選択ゲートは、複数
のビット線対に対応して設けられる。列選択ゲートの各
々は、対応するビット線対と入出力線対との間に接続さ
れる。半導体記憶装置はさらに、ターンオン手段とを備
える。ターンオン手段は、複数のブロックのうち選択さ
れたブロック内の複数の列選択ゲートをテスト信号に応
答してオンにする。
半導体記憶装置は、入出力線対と、複数のブロックとを
備える。ブロックの各々は、対応するブロック選択信号
に応答して選択される。ブロックの各々は、複数のビッ
ト線対と、複数のセンスアンプと、複数の列選択ゲート
とを含む。複数のセンスアンプは、複数のビット線対に
対応して設けられる。センスアンプの各々は、対応する
ビット線対に接続される。複数の列選択ゲートは、複数
のビット線対に対応して設けられる。列選択ゲートの各
々は、対応するビット線対と入出力線対との間に接続さ
れる。半導体記憶装置はさらに、ターンオン手段とを備
える。ターンオン手段は、複数のブロックのうち選択さ
れたブロック内の複数の列選択ゲートをテスト信号に応
答してオンにする。
【００２２】この半導体記憶装置では、複数の列選択ゲ
ートがテスト信号に応答してオンになるので、複数のビ
ット線対が入出力線対に接続される。このとき、Ｈレベ
ルのデータとＬレベルのデータとを繰返し書込めば、列
選択ゲートに高ストレスをかけることができる。しか
も、選択ブロック内の複数のビット線対だけが入出力線
対に接続され、非選択ブロック内の複数のビット線対は
入出力線対に接続されないので、テスト時の消費電流を
低減することができる。
ートがテスト信号に応答してオンになるので、複数のビ
ット線対が入出力線対に接続される。このとき、Ｈレベ
ルのデータとＬレベルのデータとを繰返し書込めば、列
選択ゲートに高ストレスをかけることができる。しか
も、選択ブロック内の複数のビット線対だけが入出力線
対に接続され、非選択ブロック内の複数のビット線対は
入出力線対に接続されないので、テスト時の消費電流を
低減することができる。
【００２３】好ましくは、ブロックの各々はさらに、複
数のビット線分離ゲートを備える。複数のビット線分離
ゲートは、複数のビット線対に対応して設けられる。ビ
ット線分離ゲートの各々は、対応するビット線と対応す
るセンスアンプとの間に接続される。半導体記憶装置は
さらに、ターンオフ手段を備える。ターンオフ手段は、
複数のビット線分離ゲートをテスト信号に応答してオフ
にする。
数のビット線分離ゲートを備える。複数のビット線分離
ゲートは、複数のビット線対に対応して設けられる。ビ
ット線分離ゲートの各々は、対応するビット線と対応す
るセンスアンプとの間に接続される。半導体記憶装置は
さらに、ターンオフ手段を備える。ターンオフ手段は、
複数のビット線分離ゲートをテスト信号に応答してオフ
にする。
【００２４】複数のビット線分離ゲートがテスト信号に
応答してオフになると、複数のビット線対がそれぞれ複
数のセンスアンプから切離される。その結果、データを
繰返し書込むときにビット線対を充放電する必要がな
く、消費電流を低減することができる。
応答してオフになると、複数のビット線対がそれぞれ複
数のセンスアンプから切離される。その結果、データを
繰返し書込むときにビット線対を充放電する必要がな
く、消費電流を低減することができる。
【００２５】本発明のさらにもう１つの局面によると、
半導体記憶装置は、複数のビット線対と、複数のセンス
アンプと、入出力線対と、複数の列選択ゲートと、イコ
ライズ回路と、第１のターンオン手段と、第２のターン
オン手段とを備える。複数のセンスアンプは、複数のビ
ット線対に対応して設けられる。センスアンプの各々
は、対応するビット線対に接続される。複数の列選択ゲ
ートは、複数のビット線対に対応して設けられる。列選
択ゲートの各々は、対応するビット線対と入出力線対と
の間に接続される。イコライズ回路は、入出力線対に接
続される。第１のターンオン手段は、複数の列選択ゲー
トをテスト信号に応答してオンにする。第２のターンオ
ン手段は、イコライズ回路をテスト信号に応答してオン
にする。
半導体記憶装置は、複数のビット線対と、複数のセンス
アンプと、入出力線対と、複数の列選択ゲートと、イコ
ライズ回路と、第１のターンオン手段と、第２のターン
オン手段とを備える。複数のセンスアンプは、複数のビ
ット線対に対応して設けられる。センスアンプの各々
は、対応するビット線対に接続される。複数の列選択ゲ
ートは、複数のビット線対に対応して設けられる。列選
択ゲートの各々は、対応するビット線対と入出力線対と
の間に接続される。イコライズ回路は、入出力線対に接
続される。第１のターンオン手段は、複数の列選択ゲー
トをテスト信号に応答してオンにする。第２のターンオ
ン手段は、イコライズ回路をテスト信号に応答してオン
にする。
【００２６】この半導体記憶装置では、複数の列選択ゲ
ートおよびイコライズ回路がテスト信号に応答してオン
になるので、複数のビット線対が入出力線対に接続さ
れ、さらに入出力線対が短絡される。その結果、センス
アンプの２つのセンスノードの間で、列選択ゲート、入
出力線対およびイコライズ回路を介してリーク電流が流
れ、列選択ゲートに高ストレスをかけることができる。
ートおよびイコライズ回路がテスト信号に応答してオン
になるので、複数のビット線対が入出力線対に接続さ
れ、さらに入出力線対が短絡される。その結果、センス
アンプの２つのセンスノードの間で、列選択ゲート、入
出力線対およびイコライズ回路を介してリーク電流が流
れ、列選択ゲートに高ストレスをかけることができる。
【００２７】本発明のさらにもう１つの局面によると、
半導体記憶装置は、入出力線対と、イコライズ回路と、
複数のブロックとを備える。イコライズ回路は、入出力
線対に接続される。ブロックの各々は、対応するブロッ
ク選択信号に応答して選択される。ブロックの各々は、
複数のビット線対と、複数のセンスアンプと、複数の列
選択ゲートとを含む。複数のセンスアンプは、複数のビ
ット線対に対応して設けられる。センスアンプの各々
は、対応するビット線対に接続される。複数の列選択ゲ
ートは、複数のビット線対に対応して設けられる。列選
択ゲートの各々は、対応するビット線対と入出力線対と
の間に接続される。半導体記憶装置はさらに、第１のタ
ーンオン手段と、第２のターンオン手段とを備える。第
１のターンオン手段は、複数のブロックのうち選択され
たブロック内の複数の列選択ゲートをテスト信号に応答
してオンにする。第２のターンオン手段は、イコライズ
回路をテスト信号に応答してオンにする。
半導体記憶装置は、入出力線対と、イコライズ回路と、
複数のブロックとを備える。イコライズ回路は、入出力
線対に接続される。ブロックの各々は、対応するブロッ
ク選択信号に応答して選択される。ブロックの各々は、
複数のビット線対と、複数のセンスアンプと、複数の列
選択ゲートとを含む。複数のセンスアンプは、複数のビ
ット線対に対応して設けられる。センスアンプの各々
は、対応するビット線対に接続される。複数の列選択ゲ
ートは、複数のビット線対に対応して設けられる。列選
択ゲートの各々は、対応するビット線対と入出力線対と
の間に接続される。半導体記憶装置はさらに、第１のタ
ーンオン手段と、第２のターンオン手段とを備える。第
１のターンオン手段は、複数のブロックのうち選択され
たブロック内の複数の列選択ゲートをテスト信号に応答
してオンにする。第２のターンオン手段は、イコライズ
回路をテスト信号に応答してオンにする。
【００２８】この半導体記憶装置では、複数の列選択ゲ
ートおよびイコライズ回路がテスト信号に応答してオン
になるので、複数のビット線対が入出力線対に接続さ
れ、さらに入出力線対が短絡される。その結果、センス
アンプの２つのセンスノードの間で、列選択ゲート、入
出力線対およびイコライズ回路を介してリーク電流が流
れ、列選択ゲートに高ストレスをかけることができる。
しかも、選択ブロック内の複数のビット線対だけが入出
力線対に接続され、非選択ブロック内の複数のビット線
対は入出力線対に接続されないので、テスト時の消費電
流を低減することができる。
ートおよびイコライズ回路がテスト信号に応答してオン
になるので、複数のビット線対が入出力線対に接続さ
れ、さらに入出力線対が短絡される。その結果、センス
アンプの２つのセンスノードの間で、列選択ゲート、入
出力線対およびイコライズ回路を介してリーク電流が流
れ、列選択ゲートに高ストレスをかけることができる。
しかも、選択ブロック内の複数のビット線対だけが入出
力線対に接続され、非選択ブロック内の複数のビット線
対は入出力線対に接続されないので、テスト時の消費電
流を低減することができる。
【００２９】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳しく説明する。図中同一または相当部分に
は同一符号を付してその説明は繰返さない。
を参照して詳しく説明する。図中同一または相当部分に
は同一符号を付してその説明は繰返さない。
【００３０】［実施の形態１］図１は、本発明の実施の
形態１によるＤＲＡＭの全体構成を示すブロック図であ
る。図１を参照して、ＤＲＡＭ１００は、メモリセルア
レイ１０１と、行デコーダ１０２と、列デコーダ１０３
と、入出力回路１０４と、アドレスバッファ１０５と、
入力バッファ１０６と、ライトドライバ１０７と、リー
ドアンプ１０８と、出力バッファ１０９と、タイミング
発生器１１０と、インバータ１１１とを含む。
形態１によるＤＲＡＭの全体構成を示すブロック図であ
る。図１を参照して、ＤＲＡＭ１００は、メモリセルア
レイ１０１と、行デコーダ１０２と、列デコーダ１０３
と、入出力回路１０４と、アドレスバッファ１０５と、
入力バッファ１０６と、ライトドライバ１０７と、リー
ドアンプ１０８と、出力バッファ１０９と、タイミング
発生器１１０と、インバータ１１１とを含む。
【００３１】メモリセルアレイ１０１は、マトリックス
状に配列された複数のメモリセル（図示せず）と、列に
配置された複数のワード線（図示せず）と、列に配置さ
れた複数のビット線対（図示せず）とを含む。行デコー
ダ１０２は、行アドレス信号に応答してメモリセルアレ
イ１０１内のワード線を選択する。列デコーダ１０３
は、列アドレス信号に応答してメモリセルアレイ１０１
内のビット線対を選択する。入出力回路１０４は、列デ
コーダ１０３により選択されたビット線対にデータを入
力したり、列デコーダ１０３により選択されたビット線
対からデータを出力したりする。アドレスバッファ１０
５は、外部から与えられたアドレス信号ＡＤを行アドレ
ス信号として行デコーダ１０２に与えたり、列アドレス
信号として列デコーダ１０３に与えたりする。入力バッ
ファ１０６は、外部から与えられたデータＤＱをライト
ドライバ１０７に与える。ライトドライバ１０７は、入
力バッファ１０６から与えられた書込データを入出力回
路１０４に与える。リードアンプ１０８は、入出力回路
１０４から与えられた読出データを出力バッファ１０９
に与える。出力バッファ１０９は、リードアンプ１０８
から与えられた読出データを外部に出力する。タイミン
グ発生器１１０は、外部から与えられた行アドレススト
ローブ信号ＺＲＡＳ、列アドレスストローブ信号ＺＣＡ
Ｓ、ライトイネーブル信号ＺＷＥなどに応答して、ＤＲ
ＡＭ１００の内部回路を制御するための種々の信号を発
生する。バーンインテストモードでは、Ｈレベルのテス
ト信号ＴＥおよびＬレベルのテスト信号ＺＴＥが生成さ
れる。たとえば、タイミング発生器１１０はＷＣＢＲ
（WE, CAS before RAS）モードでアドレスキーを検出し
たときテスト信号ＴＥを発生する。
状に配列された複数のメモリセル（図示せず）と、列に
配置された複数のワード線（図示せず）と、列に配置さ
れた複数のビット線対（図示せず）とを含む。行デコー
ダ１０２は、行アドレス信号に応答してメモリセルアレ
イ１０１内のワード線を選択する。列デコーダ１０３
は、列アドレス信号に応答してメモリセルアレイ１０１
内のビット線対を選択する。入出力回路１０４は、列デ
コーダ１０３により選択されたビット線対にデータを入
力したり、列デコーダ１０３により選択されたビット線
対からデータを出力したりする。アドレスバッファ１０
５は、外部から与えられたアドレス信号ＡＤを行アドレ
ス信号として行デコーダ１０２に与えたり、列アドレス
信号として列デコーダ１０３に与えたりする。入力バッ
ファ１０６は、外部から与えられたデータＤＱをライト
ドライバ１０７に与える。ライトドライバ１０７は、入
力バッファ１０６から与えられた書込データを入出力回
路１０４に与える。リードアンプ１０８は、入出力回路
１０４から与えられた読出データを出力バッファ１０９
に与える。出力バッファ１０９は、リードアンプ１０８
から与えられた読出データを外部に出力する。タイミン
グ発生器１１０は、外部から与えられた行アドレススト
ローブ信号ＺＲＡＳ、列アドレスストローブ信号ＺＣＡ
Ｓ、ライトイネーブル信号ＺＷＥなどに応答して、ＤＲ
ＡＭ１００の内部回路を制御するための種々の信号を発
生する。バーンインテストモードでは、Ｈレベルのテス
ト信号ＴＥおよびＬレベルのテスト信号ＺＴＥが生成さ
れる。たとえば、タイミング発生器１１０はＷＣＢＲ
（WE, CAS before RAS）モードでアドレスキーを検出し
たときテスト信号ＴＥを発生する。
【００３２】図２は、図１中のメモリセルアレイ１０１
および行デコーダ１０２の構成を示すブロック図であ
る。図２を参照して、メモリセルアレイ１０１は、行に
配置された複数のワード線を含む。図２では、１６本の
ワード線ＷＬ０〜ＷＬ１５が代表的に示される。
および行デコーダ１０２の構成を示すブロック図であ
る。図２を参照して、メモリセルアレイ１０１は、行に
配置された複数のワード線を含む。図２では、１６本の
ワード線ＷＬ０〜ＷＬ１５が代表的に示される。
【００３３】このＤＲＡＭ１００は、いわゆる階層（分
割）ワード線構成を有する。すなわち、複数のワード線
に対応して複数のメインワード線が設けられる。図２で
は、４本のメインワード線ＺＭＷＬ０〜ＺＭＷＬ３が代
表的に示される。具体的には、４本のワード線ＷＬ０〜
ＷＬ３に対応して１本のメインワード線ＺＭＷＬ０が設
けられる。
割）ワード線構成を有する。すなわち、複数のワード線
に対応して複数のメインワード線が設けられる。図２で
は、４本のメインワード線ＺＭＷＬ０〜ＺＭＷＬ３が代
表的に示される。具体的には、４本のワード線ＷＬ０〜
ＷＬ３に対応して１本のメインワード線ＺＭＷＬ０が設
けられる。
【００３４】また、複数のメインワード線に対応して複
数のワード線駆動回路が設けられる。図２では、４つの
ワード線駆動回路１２０〜１２３が代表的に示される。
具体的には、４本のワード線ＷＬ０〜ＷＬ３に対応して
１つのワード線駆動回路１２０が設けられる。ワード線
駆動回路１２０〜１２３の各々は、対応するメインワー
ド線が選択されると、対応する４本のワード線のうち１
本を駆動する。
数のワード線駆動回路が設けられる。図２では、４つの
ワード線駆動回路１２０〜１２３が代表的に示される。
具体的には、４本のワード線ＷＬ０〜ＷＬ３に対応して
１つのワード線駆動回路１２０が設けられる。ワード線
駆動回路１２０〜１２３の各々は、対応するメインワー
ド線が選択されると、対応する４本のワード線のうち１
本を駆動する。
【００３５】また、複数のメインワード線に対応して複
数のワード線選択回路が設けられる。図２では、４つの
ワード線選択回路１３０〜１３３が代表的に示される。
ワード線選択回路１３０は、メインワード線選択信号Ｍ
ＷＬ０がＨレベル（電源電位よりも高い昇圧電位）にな
ると、メインワード線ＺＭＷＬ０の電位（メインワード
線選択信号）を接地電位にする。他のワード線選択回路
１３１〜１３３もワード線選択回路１３０と同じ機能を
有する。
数のワード線選択回路が設けられる。図２では、４つの
ワード線選択回路１３０〜１３３が代表的に示される。
ワード線選択回路１３０は、メインワード線選択信号Ｍ
ＷＬ０がＨレベル（電源電位よりも高い昇圧電位）にな
ると、メインワード線ＺＭＷＬ０の電位（メインワード
線選択信号）を接地電位にする。他のワード線選択回路
１３１〜１３３もワード線選択回路１３０と同じ機能を
有する。
【００３６】また、複数のワード線選択回路に対応して
電源切換回路１４０が設けられる。電源切換回路１４０
は、テスト信号ＴＥ，ＺＴＥが活性化されると電源電位
をワード線選択回路１３０〜１３３に供給し、テスト信
号ＴＥ，ＺＴＥが不活性化されると電源電位よりも高い
昇圧電位をワード線選択回路１３０〜１３３に供給す
る。
電源切換回路１４０が設けられる。電源切換回路１４０
は、テスト信号ＴＥ，ＺＴＥが活性化されると電源電位
をワード線選択回路１３０〜１３３に供給し、テスト信
号ＴＥ，ＺＴＥが不活性化されると電源電位よりも高い
昇圧電位をワード線選択回路１３０〜１３３に供給す
る。
【００３７】図３は、図２中のワード線駆動回路および
その周辺の構成を示すブロック図である。図３では、２
つのワード線駆動回路１２０，１２１が代表的に示され
る。ワード線駆動回路１２０，１２１の各々は、４つの
ワード線ドライバ１５０〜１５３を含む。ワード線ドラ
イバ１５０〜１５３は、対応する１本のメインワード線
に接続される。ワード線ドライバ１５０〜１５３の各々
は、対応する１本のワード線に接続される。
その周辺の構成を示すブロック図である。図３では、２
つのワード線駆動回路１２０，１２１が代表的に示され
る。ワード線駆動回路１２０，１２１の各々は、４つの
ワード線ドライバ１５０〜１５３を含む。ワード線ドラ
イバ１５０〜１５３は、対応する１本のメインワード線
に接続される。ワード線ドライバ１５０〜１５３の各々
は、対応する１本のワード線に接続される。
【００３８】これら複数のワード線ドライバ１５０〜１
５３に対応してサブデコーダ１６０が設けられる。サブ
デコーダ１６０は行アドレス信号に応答して４つのワー
ド線ドライバ１５０〜１５３のうち１つを選択する。た
とえばワード線ドライバ１５０を選択する場合は、サブ
デコード信号φ０が電源電位よりも高い昇圧電位にな
り、サブデコード信号Ｚφ０が接地電位になる。たとえ
ばメインワード線ＺＭＷＬ１の電位がＬレベルの場合
に、サブデコード信号φ１がＨレベルとなり、サブデコ
ード信号Ｚφ１がＬレベルになると、ワード線駆動回路
１２１内のワード線ドライバ１５１が選択され、ワード
線ＷＬ５が駆動される。
５３に対応してサブデコーダ１６０が設けられる。サブ
デコーダ１６０は行アドレス信号に応答して４つのワー
ド線ドライバ１５０〜１５３のうち１つを選択する。た
とえばワード線ドライバ１５０を選択する場合は、サブ
デコード信号φ０が電源電位よりも高い昇圧電位にな
り、サブデコード信号Ｚφ０が接地電位になる。たとえ
ばメインワード線ＺＭＷＬ１の電位がＬレベルの場合
に、サブデコード信号φ１がＨレベルとなり、サブデコ
ード信号Ｚφ１がＬレベルになると、ワード線駆動回路
１２１内のワード線ドライバ１５１が選択され、ワード
線ＷＬ５が駆動される。
【００３９】図４は、図２および図３中のワード線選択
回路１３０、電源切換回路１４０、ワード線ドライバ１
５０、およびメモリセルの構成を示す回路図である。図
４を参照して、ワード線選択回路１３０は、メインワー
ド線選択信号ＭＷＬ０を受ける入力ノードと、メインワ
ード線ＺＭＷＬ０に接続される出力ノードとを有するイ
ンバータ１３０１を含む。
回路１３０、電源切換回路１４０、ワード線ドライバ１
５０、およびメモリセルの構成を示す回路図である。図
４を参照して、ワード線選択回路１３０は、メインワー
ド線選択信号ＭＷＬ０を受ける入力ノードと、メインワ
ード線ＺＭＷＬ０に接続される出力ノードとを有するイ
ンバータ１３０１を含む。
【００４０】電源切換回路１４０は、ＰチャネルＭＯＳ
トランジスタ１４０１および１４０２を含む。トランジ
スタ１４０１は、テスト信号ＴＥがＬレベルに不活性化
されるとオンになり、電源電位Ｖｃｃよりも高い昇圧電
位Ｖｐｐをインバータ１３０１の電源に供給する。トラ
ンジスタ１４０２は、テスト信号ＺＴＥがＬレベルに活
性化されるとオンになり、電源電位Ｖｃｃをインバータ
１３０１の電源に供給する。
トランジスタ１４０１および１４０２を含む。トランジ
スタ１４０１は、テスト信号ＴＥがＬレベルに不活性化
されるとオンになり、電源電位Ｖｃｃよりも高い昇圧電
位Ｖｐｐをインバータ１３０１の電源に供給する。トラ
ンジスタ１４０２は、テスト信号ＺＴＥがＬレベルに活
性化されるとオンになり、電源電位Ｖｃｃをインバータ
１３０１の電源に供給する。
【００４１】ワード線ドライバ１５０は、ＰチャネルＭ
ＯＳトランジスタ１５０１と、ＮチャネルＭＯＳトラン
ジスタ１５０２および１５０３とを含む。トランジスタ
１５０１は、サブデコード信号φ０を受けるソースと、
ワード線ＷＬ０に接続されるドレインと、メインワード
線ＺＭＷＬ０に接続されるゲートとを有する。トランジ
スタ１５０２は、接地されたソースと、ワード線ＷＬ０
に接続されるドレインと、メインワード線ＺＭＷＬ０に
接続されるゲートとを有する。トランジスタ１５０３
は、接地されたソースと、ワード線ＷＬ０に接続される
ドレインと、サブデコード信号Ｚφ０を受けるゲートと
を有する。
ＯＳトランジスタ１５０１と、ＮチャネルＭＯＳトラン
ジスタ１５０２および１５０３とを含む。トランジスタ
１５０１は、サブデコード信号φ０を受けるソースと、
ワード線ＷＬ０に接続されるドレインと、メインワード
線ＺＭＷＬ０に接続されるゲートとを有する。トランジ
スタ１５０２は、接地されたソースと、ワード線ＷＬ０
に接続されるドレインと、メインワード線ＺＭＷＬ０に
接続されるゲートとを有する。トランジスタ１５０３
は、接地されたソースと、ワード線ＷＬ０に接続される
ドレインと、サブデコード信号Ｚφ０を受けるゲートと
を有する。
【００４２】メモリセル１７０は、アクセストランジス
タ１７０１と、キャパシタ１７０２とを含む。メモリセ
ル１７０は、ワード線ＷＬ０およびビット線ＢＬに接続
される。
タ１７０１と、キャパシタ１７０２とを含む。メモリセ
ル１７０は、ワード線ＷＬ０およびビット線ＢＬに接続
される。
【００４３】通常の読出および書込モードでは、テスト
信号ＴＥはＬレベルに不活性化され、テスト信号ＺＴＥ
はＨレベルに不活性化される。そのため、トランジスタ
１４０１がオンになり、トランジスタ１４０２がオフに
なり、電源切換回路１４０は昇圧電位Ｖｐｐをワード線
選択回路１３０〜１３３に供給する。
信号ＴＥはＬレベルに不活性化され、テスト信号ＺＴＥ
はＨレベルに不活性化される。そのため、トランジスタ
１４０１がオンになり、トランジスタ１４０２がオフに
なり、電源切換回路１４０は昇圧電位Ｖｐｐをワード線
選択回路１３０〜１３３に供給する。
【００４４】メインワード線選択信号ＭＷＬ０がＨレベ
ルになると、メインワード線ＺＭＷＬ０の電位はＬレベ
ルになる。このとき、サブデコード信号φ０がＨレベル
（昇圧電位Ｖｐｐ）になり、サブデコード信号Ｚφ０が
Ｌレベルになると、トランジスタ１５０１がオンにな
り、トランジスタ１５０２および１５０３がオフにな
る。その結果、ワード線ＷＬ０の電位が昇圧電位Ｖｐｐ
になる。
ルになると、メインワード線ＺＭＷＬ０の電位はＬレベ
ルになる。このとき、サブデコード信号φ０がＨレベル
（昇圧電位Ｖｐｐ）になり、サブデコード信号Ｚφ０が
Ｌレベルになると、トランジスタ１５０１がオンにな
り、トランジスタ１５０２および１５０３がオフにな
る。その結果、ワード線ＷＬ０の電位が昇圧電位Ｖｐｐ
になる。
【００４５】一方、メインワード線選択信号ＭＷＬ０が
Ｌレベルになると、メインワード線ＺＭＷＬ０の電位が
Ｈレベル（昇圧電位Ｖｐｐ）になり、トランジスタ１５
０１はオフになり、トランジスタ１５０２はオンにな
る。その結果、サブデコード信号φ０，Ｚφ０に関係な
く、ワード線ＷＬ０の電位は接地電位になる。
Ｌレベルになると、メインワード線ＺＭＷＬ０の電位が
Ｈレベル（昇圧電位Ｖｐｐ）になり、トランジスタ１５
０１はオフになり、トランジスタ１５０２はオンにな
る。その結果、サブデコード信号φ０，Ｚφ０に関係な
く、ワード線ＷＬ０の電位は接地電位になる。
【００４６】次に、バーンインテストモードにおける動
作を図５のタイミング図を参照して説明する。
作を図５のタイミング図を参照して説明する。
【００４７】バーンインテストモードでは、テスト信号
ＴＥがＨレベルに活性化され、テスト信号ＺＴＥがＬレ
ベルに活性化される。そのため、トランジスタ１４０１
がオフになり、トランジスタ１４０２がオンになり、電
源切換回路１４０は電源電位Ｖｃｃをワード線選択回路
１３０〜１３３に供給する。
ＴＥがＨレベルに活性化され、テスト信号ＺＴＥがＬレ
ベルに活性化される。そのため、トランジスタ１４０１
がオフになり、トランジスタ１４０２がオンになり、電
源切換回路１４０は電源電位Ｖｃｃをワード線選択回路
１３０〜１３３に供給する。
【００４８】メインワード線選択信号ＭＷＬ０がＨレベ
ルの場合の動作は上記と同様であるが、メインワード線
選択信号ＭＷＬ０がＬレベルの場合はメインワード線Ｚ
ＭＷＬ０の電位が電源電位Ｖｃｃになる。そのため、ト
ランジスタ１５０２がオンになり、ワード線ＷＬ０の電
位は基本的には接地電位になる。しかしながら、サブデ
コード信号φ０が昇圧電位Ｖｐｐになると、トランジス
タ１５０１のゲート電位（電源電位Ｖｃｃ）がソース電
位（昇圧電位Ｖｐｐ）よりも低くなる。Ｖｐｐ＝５Ｖ、
Ｖｃｃ＝３Ｖ、Ｖｔｈ（トランジスタ１５０１のしきい
値）＝１Ｖとすると、トランジスタ１５３０だけでな
く、トランジスタ１５０１もオンになる。その結果、ワ
ード線ＷＬ０を選択しない場合であっても、ワード線ド
ライバ１５０を貫通するリーク電流Ｉｌｋがトランジス
タ１５０１に流れる。ここでは、サブデコード信号φ０
のＨレベル期間を制御することにより、リーク電流Ｉｌ
ｋを流す期間を調整することができる。
ルの場合の動作は上記と同様であるが、メインワード線
選択信号ＭＷＬ０がＬレベルの場合はメインワード線Ｚ
ＭＷＬ０の電位が電源電位Ｖｃｃになる。そのため、ト
ランジスタ１５０２がオンになり、ワード線ＷＬ０の電
位は基本的には接地電位になる。しかしながら、サブデ
コード信号φ０が昇圧電位Ｖｐｐになると、トランジス
タ１５０１のゲート電位（電源電位Ｖｃｃ）がソース電
位（昇圧電位Ｖｐｐ）よりも低くなる。Ｖｐｐ＝５Ｖ、
Ｖｃｃ＝３Ｖ、Ｖｔｈ（トランジスタ１５０１のしきい
値）＝１Ｖとすると、トランジスタ１５３０だけでな
く、トランジスタ１５０１もオンになる。その結果、ワ
ード線ＷＬ０を選択しない場合であっても、ワード線ド
ライバ１５０を貫通するリーク電流Ｉｌｋがトランジス
タ１５０１に流れる。ここでは、サブデコード信号φ０
のＨレベル期間を制御することにより、リーク電流Ｉｌ
ｋを流す期間を調整することができる。
【００４９】以上のように本発明の実施の形態１によれ
ば、ワード線ＷＬ０が選択されない場合でも、テスト信
号ＴＥ，ＺＴＥに応答してトランジスタ１５０１を強制
的にオンにするようにしているため、バーンインテスト
モードでトランジスタ１５０１にリーク電流Ｉｌｋが定
常的に流れる。その結果、ワード線ＷＬ０の選択・非選
択を繰返すことなく、トランジスタ１５０１に高ストレ
スをかけることができる。
ば、ワード線ＷＬ０が選択されない場合でも、テスト信
号ＴＥ，ＺＴＥに応答してトランジスタ１５０１を強制
的にオンにするようにしているため、バーンインテスト
モードでトランジスタ１５０１にリーク電流Ｉｌｋが定
常的に流れる。その結果、ワード線ＷＬ０の選択・非選
択を繰返すことなく、トランジスタ１５０１に高ストレ
スをかけることができる。
【００５０】［実施の形態２］図６は、本発明の実施の
形態２によるＤＲＡＭの主要構成を示すブロック図であ
る。図６に示すように実施の形態２では、図２に示した
実施の形態１と異なり、ワード線、ワード線駆動回路、
ワード線選択回路などが複数のブロックに分割される。
図６では、２つのブロックＢＫ０，ＢＫ１が代表的に示
される。ブロックＢＫ０は、ワード線ＷＬ０〜ＷＬ７
と、ワード線駆動回路１２０，１２１と、ワード線選択
回路１３０，１３１とを含む。ブロックＢＫ１は、ワー
ド線ＷＬ８〜ＷＬ１５と、ワード線駆動回路１２２，１
２３と、ワード線選択回路１３２，１３３とを含む。ブ
ロックＢＫ０はブロック選択信号ＺＢＳ０に応答して選
択される。ブロックＢＫ１はブロック選択信号ＺＢＳ１
に応答して選択される。
形態２によるＤＲＡＭの主要構成を示すブロック図であ
る。図６に示すように実施の形態２では、図２に示した
実施の形態１と異なり、ワード線、ワード線駆動回路、
ワード線選択回路などが複数のブロックに分割される。
図６では、２つのブロックＢＫ０，ＢＫ１が代表的に示
される。ブロックＢＫ０は、ワード線ＷＬ０〜ＷＬ７
と、ワード線駆動回路１２０，１２１と、ワード線選択
回路１３０，１３１とを含む。ブロックＢＫ１は、ワー
ド線ＷＬ８〜ＷＬ１５と、ワード線駆動回路１２２，１
２３と、ワード線選択回路１３２，１３３とを含む。ブ
ロックＢＫ０はブロック選択信号ＺＢＳ０に応答して選
択される。ブロックＢＫ１はブロック選択信号ＺＢＳ１
に応答して選択される。
【００５１】図７は、図６中の電源切換回路１４０、ワ
ード線選択回路１３０、ワード線駆動回路１２０中のワ
ード線ドライバ１５０、およびメモリセルの構成を示す
回路図である。ここでは、テストイネーブル信号ＺＴＥ
がＬレベルに活性化されると、トランジスタ１４０２が
オンになり、その結果、電源切換回路１４０が昇圧電位
Ｖｐｐの半分の電位（以下「半昇圧電位」という）Ｖｐ
ｐ／２をワード線選択回路１３０〜１３３に供給する。
ード線選択回路１３０、ワード線駆動回路１２０中のワ
ード線ドライバ１５０、およびメモリセルの構成を示す
回路図である。ここでは、テストイネーブル信号ＺＴＥ
がＬレベルに活性化されると、トランジスタ１４０２が
オンになり、その結果、電源切換回路１４０が昇圧電位
Ｖｐｐの半分の電位（以下「半昇圧電位」という）Ｖｐ
ｐ／２をワード線選択回路１３０〜１３３に供給する。
【００５２】ワード線選択回路１３０は、ＮＡＮＤ回路
１３０２および１３０３を含む。ＮＡＮＤ回路１３０２
は、メインワード線選択信号ＺＭＷＬＦ０およびテスト
信号ＺＴＥを受け、メインワード線選択信号ＭＷＬ０を
ＮＡＮＤ回路１３０３に与える。ＮＡＮＤ回路１３０３
は、メインワード線選択信号ＭＷＬ０およびブロック選
択信号ＺＢＳ０を受け、メインワード線選択信号をメイ
ンワード線ＺＭＷＬ０に与える。電源切換回路１４０か
らの電位はＮＡＮＤ回路１３０３の電源に供給される。
他のワード線選択回路１３１〜１３３もワード線選択回
路１３０と同じ構成を有する。
１３０２および１３０３を含む。ＮＡＮＤ回路１３０２
は、メインワード線選択信号ＺＭＷＬＦ０およびテスト
信号ＺＴＥを受け、メインワード線選択信号ＭＷＬ０を
ＮＡＮＤ回路１３０３に与える。ＮＡＮＤ回路１３０３
は、メインワード線選択信号ＭＷＬ０およびブロック選
択信号ＺＢＳ０を受け、メインワード線選択信号をメイ
ンワード線ＺＭＷＬ０に与える。電源切換回路１４０か
らの電位はＮＡＮＤ回路１３０３の電源に供給される。
他のワード線選択回路１３１〜１３３もワード線選択回
路１３０と同じ構成を有する。
【００５３】バーンインテストモードでは、図８に示す
ように、テスト信号ＺＴＥがＬレベルに活性化されるの
で、電源切換回路１４０から半昇圧電位Ｖｐｐ／２がワ
ード線選択回路１３０〜１３３に供給される。
ように、テスト信号ＺＴＥがＬレベルに活性化されるの
で、電源切換回路１４０から半昇圧電位Ｖｐｐ／２がワ
ード線選択回路１３０〜１３３に供給される。
【００５４】ブロックＢＫ０が選択される場合、ブロッ
ク選択信号ＺＢＳ０がＬレベルに活性化されるので、メ
インワード線選択信号ＭＷＬ０に関係なく、メインワー
ド線ＺＭＷＬ０の電位はＨレベル（半昇圧電位Ｖｐｐ／
２）になる。この状態でサブデコード信号φ０がＨレベ
ル（昇圧電位Ｖｐｐ）になると、トランジスタ１５０１
のゲート電位（半昇圧電位Ｖｐｐ／２）がソース電位
（昇圧電位Ｖｐｐ）よりも低くなるので、トランジスタ
１５０２だけでなくトランジスタ１５０１もオンにな
り、ワード線ドライバ１５０を貫通するリーク電流Ｉｌ
ｋが流れる。その結果、トランジスタ１５０１に高スト
レスをかけることができる。この実施の形態２でもサブ
デコード信号φ０のＨレベル期間を制御することにより
リーク電流Ｉｌｋを流す期間を調整することができる。
ク選択信号ＺＢＳ０がＬレベルに活性化されるので、メ
インワード線選択信号ＭＷＬ０に関係なく、メインワー
ド線ＺＭＷＬ０の電位はＨレベル（半昇圧電位Ｖｐｐ／
２）になる。この状態でサブデコード信号φ０がＨレベ
ル（昇圧電位Ｖｐｐ）になると、トランジスタ１５０１
のゲート電位（半昇圧電位Ｖｐｐ／２）がソース電位
（昇圧電位Ｖｐｐ）よりも低くなるので、トランジスタ
１５０２だけでなくトランジスタ１５０１もオンにな
り、ワード線ドライバ１５０を貫通するリーク電流Ｉｌ
ｋが流れる。その結果、トランジスタ１５０１に高スト
レスをかけることができる。この実施の形態２でもサブ
デコード信号φ０のＨレベル期間を制御することにより
リーク電流Ｉｌｋを流す期間を調整することができる。
【００５５】一方、非選択のブロックＢＫ１では、ブロ
ック選択信号ＺＢＳ１がＨレベルになるので、Ｌレベル
のテスト信号ＺＴＥに応答してメインワード線ＺＭＷＬ
２は選択状態に、つまりメインワード線ＺＭＷＬ２の電
位はＬレベルになる。そのため、トランジスタ１５０２
がオフになる。その結果、サブデコード信号φ０がＨレ
ベルになってトランジスタ１５０１がオンになっても、
トランジスタ１５０１および１５０２を貫通するリーク
電流Ｉｌｋは流れない。
ック選択信号ＺＢＳ１がＨレベルになるので、Ｌレベル
のテスト信号ＺＴＥに応答してメインワード線ＺＭＷＬ
２は選択状態に、つまりメインワード線ＺＭＷＬ２の電
位はＬレベルになる。そのため、トランジスタ１５０２
がオフになる。その結果、サブデコード信号φ０がＨレ
ベルになってトランジスタ１５０１がオンになっても、
トランジスタ１５０１および１５０２を貫通するリーク
電流Ｉｌｋは流れない。
【００５６】以上のように本発明の実施の形態２によれ
ば、選択ブロック内のトランジスタ１５０１だけに高ス
トレスをかけるリーク電流Ｉｌｋを流すことができるの
で、バーンインテストモードで流れる消費電流を低減
し、これによりバーンイン用のテスタにかかる負荷を低
減することができる。
ば、選択ブロック内のトランジスタ１５０１だけに高ス
トレスをかけるリーク電流Ｉｌｋを流すことができるの
で、バーンインテストモードで流れる消費電流を低減
し、これによりバーンイン用のテスタにかかる負荷を低
減することができる。
【００５７】なお、実施の形態２ではトランジスタ１４
０２がテスト信号ＺＴＥに応答して半昇圧電位Ｖｐｐ／
２をＮＡＮＤ回路１３０３の電源に供給しているが、実
施の形態１と同様に半昇圧電位Ｖｐｐ／２に代えて電源
電位Ｖｃｃを供給するようにしてもよい。逆に、実施の
形態１ではトランジスタ１４０２がテスト信号ＺＴＥに
応答して電源電位Ｖｃｃをインバータ１３０１の電源に
供給しているが、実施の形態２と同様に電源電位Ｖｃｃ
に代えて半昇圧電位Ｖｐｐ／２を供給するようにしても
よい。
０２がテスト信号ＺＴＥに応答して半昇圧電位Ｖｐｐ／
２をＮＡＮＤ回路１３０３の電源に供給しているが、実
施の形態１と同様に半昇圧電位Ｖｐｐ／２に代えて電源
電位Ｖｃｃを供給するようにしてもよい。逆に、実施の
形態１ではトランジスタ１４０２がテスト信号ＺＴＥに
応答して電源電位Ｖｃｃをインバータ１３０１の電源に
供給しているが、実施の形態２と同様に電源電位Ｖｃｃ
に代えて半昇圧電位Ｖｐｐ／２を供給するようにしても
よい。
【００５８】［実施の形態３］図９は、本発明の実施の
形態３によるＤＲＡＭの主要構成を示すブロック図であ
る。図９を参照して、複数のビット線対に対応して、複
数のセンスアンプが設けられる。ここでは、２対のビッ
ト線に対して１つのセンスアンプが設けられる。図９で
は、ビット線対ＢＬＬ０，ＺＢＬＬ０，ＢＬＬ１，ＺＢ
ＬＬ１，ＢＬＬ８，ＺＢＬＬ８，ＢＬＬ９，ＺＢＬＬ
９，ＢＬＲ０，ＺＢＬＲ０，ＢＬＲ１，ＺＢＬＲ１，Ｂ
ＬＲ８，ＺＢＬＲ８，ＢＬＲ９，ＺＢＬＲ９およびセン
スアンプＳＡ０，ＳＡ１，ＳＡ８，ＳＡ９が代表的に示
される。
形態３によるＤＲＡＭの主要構成を示すブロック図であ
る。図９を参照して、複数のビット線対に対応して、複
数のセンスアンプが設けられる。ここでは、２対のビッ
ト線に対して１つのセンスアンプが設けられる。図９で
は、ビット線対ＢＬＬ０，ＺＢＬＬ０，ＢＬＬ１，ＺＢ
ＬＬ１，ＢＬＬ８，ＺＢＬＬ８，ＢＬＬ９，ＺＢＬＬ
９，ＢＬＲ０，ＺＢＬＲ０，ＢＬＲ１，ＺＢＬＲ１，Ｂ
ＬＲ８，ＺＢＬＲ８，ＢＬＲ９，ＺＢＬＲ９およびセン
スアンプＳＡ０，ＳＡ１，ＳＡ８，ＳＡ９が代表的に示
される。
【００５９】また、複数のビット線対に対応して複数の
ビット線分離ゲートが設けられる。図９では、ビット線
分離ゲートＩＬＧ０，ＩＬＧ１，ＩＬＧ８，ＩＬＧ９，
ＩＲＧ０，ＩＲＧ１，ＩＲＧ８，ＩＲＧ９が代表的に示
される。ビット線分離ゲートＩＬＧ０はＮチャネルＭＯ
Ｓトランジスタ１８１および１８２を含み、ビット線対
ＢＬＬ０，ＺＢＬＬ０とセンスアンプＳＡ０との間に接
続される。他のビット線分離ゲートＩＬＧ１，ＩＬＧ
８，ＩＬＧ９，ＩＲＧ０，ＩＲＧ１，ＩＲＧ８，ＩＲＧ
９も同様に構成される。ビット線分離ゲートＩＬＧ０，
ＩＬＧ１，ＩＬＧ８，ＩＬＧ９は、ビット線分離信号Ｂ
ＬＩＬがＬレベルになるとオフになり、ビット線分離信
号ＢＬＩＬがＨレベルになるとオンになる。ビット線分
離ゲートＩＲＧ０，ＩＲＧ１，ＩＲＧ８，ＩＲＧ９は、
ビット線分離信号ＢＬＩＲがＬレベルになるとオフにな
り、ビット線分離信号ＢＬＩＲがＨレベルになるとオン
になる。このＤＲＡＭはいわゆるシェアードセンスアン
プ構成を有し、データ読出時には一方のビット線対が各
センスアンプから切り離される。
ビット線分離ゲートが設けられる。図９では、ビット線
分離ゲートＩＬＧ０，ＩＬＧ１，ＩＬＧ８，ＩＬＧ９，
ＩＲＧ０，ＩＲＧ１，ＩＲＧ８，ＩＲＧ９が代表的に示
される。ビット線分離ゲートＩＬＧ０はＮチャネルＭＯ
Ｓトランジスタ１８１および１８２を含み、ビット線対
ＢＬＬ０，ＺＢＬＬ０とセンスアンプＳＡ０との間に接
続される。他のビット線分離ゲートＩＬＧ１，ＩＬＧ
８，ＩＬＧ９，ＩＲＧ０，ＩＲＧ１，ＩＲＧ８，ＩＲＧ
９も同様に構成される。ビット線分離ゲートＩＬＧ０，
ＩＬＧ１，ＩＬＧ８，ＩＬＧ９は、ビット線分離信号Ｂ
ＬＩＬがＬレベルになるとオフになり、ビット線分離信
号ＢＬＩＬがＨレベルになるとオンになる。ビット線分
離ゲートＩＲＧ０，ＩＲＧ１，ＩＲＧ８，ＩＲＧ９は、
ビット線分離信号ＢＬＩＲがＬレベルになるとオフにな
り、ビット線分離信号ＢＬＩＲがＨレベルになるとオン
になる。このＤＲＡＭはいわゆるシェアードセンスアン
プ構成を有し、データ読出時には一方のビット線対が各
センスアンプから切り離される。
【００６０】また、複数のビット線対に対応して複数の
列選択ゲートが設けられる。ここでは２つのビット線対
に対して１つの列選択ゲートが設けられる。図９では、
列選択ゲートＣＳＧ０，ＣＳＧ１，ＣＳＧ８，ＣＳＧ９
が代表的に示される。列選択ゲートＣＳＧ０は、ビット
線対ＢＬＬ０，ＺＢＬＬ０，ＢＬＲ０，ＺＢＬＲ０と入
出力線対Ｉ／Ｏ，ＺＩ／Ｏとの間に接続される。列選択
ゲートＣＳＧ０は列選択信号ＣＳＬ０に応答してオンに
なる。他の列選択ゲートＣＳＧ１，ＣＳＧ８，ＣＳＧ９
も同様に構成される。
列選択ゲートが設けられる。ここでは２つのビット線対
に対して１つの列選択ゲートが設けられる。図９では、
列選択ゲートＣＳＧ０，ＣＳＧ１，ＣＳＧ８，ＣＳＧ９
が代表的に示される。列選択ゲートＣＳＧ０は、ビット
線対ＢＬＬ０，ＺＢＬＬ０，ＢＬＲ０，ＺＢＬＲ０と入
出力線対Ｉ／Ｏ，ＺＩ／Ｏとの間に接続される。列選択
ゲートＣＳＧ０は列選択信号ＣＳＬ０に応答してオンに
なる。他の列選択ゲートＣＳＧ１，ＣＳＧ８，ＣＳＧ９
も同様に構成される。
【００６１】ここで、ビット線分離信号ＢＬＩＬは、テ
スト信号ＴＥおよびビット線分離信号ＺＢＬＩＬを受け
るＮＯＲ回路ＯＬＧにより生成される。ビット線分離信
号ＢＬＩＲは、テスト信号ＴＥおよびビット線分離信号
ＺＢＬＩＲを受けるＮＯＲ回路ＯＲＧにより生成され
る。列選択信号ＣＳＬ０は、テスト信号ＺＴＥおよび列
選択信号ＺＣＳＬ０を受けるＮＡＮＤ回路ＡＧ０により
生成される。列選択信号ＣＳＬ１は、テスト信号ＺＴＥ
および列選択信号ＺＣＳＬ１を受けるＮＡＮＤ回路ＡＧ
１により生成される。列選択信号ＣＳＬ８は、テスト信
号ＺＴＥおよび列選択信号ＺＣＳＬ８を受けるＮＡＮＤ
回路ＡＧ８により生成される。列選択信号ＣＳＬ９は、
テスト信号ＺＴＥおよび列選択信号ＺＣＳＬ９を受ける
ＮＡＮＤ回路ＡＧ９により生成される。
スト信号ＴＥおよびビット線分離信号ＺＢＬＩＬを受け
るＮＯＲ回路ＯＬＧにより生成される。ビット線分離信
号ＢＬＩＲは、テスト信号ＴＥおよびビット線分離信号
ＺＢＬＩＲを受けるＮＯＲ回路ＯＲＧにより生成され
る。列選択信号ＣＳＬ０は、テスト信号ＺＴＥおよび列
選択信号ＺＣＳＬ０を受けるＮＡＮＤ回路ＡＧ０により
生成される。列選択信号ＣＳＬ１は、テスト信号ＺＴＥ
および列選択信号ＺＣＳＬ１を受けるＮＡＮＤ回路ＡＧ
１により生成される。列選択信号ＣＳＬ８は、テスト信
号ＺＴＥおよび列選択信号ＺＣＳＬ８を受けるＮＡＮＤ
回路ＡＧ８により生成される。列選択信号ＣＳＬ９は、
テスト信号ＺＴＥおよび列選択信号ＺＣＳＬ９を受ける
ＮＡＮＤ回路ＡＧ９により生成される。
【００６２】図９に示したセンスアンプＳＡ０，ＳＡ
１，ＳＡ８，ＳＡ９、ビット線分離ゲートＩＬＧ０，Ｉ
ＬＧ１，ＩＬＧ８，ＩＬＧ９，ＩＲＧ０，ＩＲＧ１，Ｉ
ＲＧ８，ＩＲＧ９、列選択ゲートＣＳＧ０，ＣＳＧ１，
ＣＳＧ８，ＣＳＧ９、および入出力線対Ｉ／Ｏ，ＺＩ／
Ｏは、図１中の入出力回路１０４に含まれる。
１，ＳＡ８，ＳＡ９、ビット線分離ゲートＩＬＧ０，Ｉ
ＬＧ１，ＩＬＧ８，ＩＬＧ９，ＩＲＧ０，ＩＲＧ１，Ｉ
ＲＧ８，ＩＲＧ９、列選択ゲートＣＳＧ０，ＣＳＧ１，
ＣＳＧ８，ＣＳＧ９、および入出力線対Ｉ／Ｏ，ＺＩ／
Ｏは、図１中の入出力回路１０４に含まれる。
【００６３】図１０は、図９中のセンスアンプＳＡ０、
ビット線分離ゲートＩＲＧ０、列選択ゲートＣＳＧ０、
入出力線対Ｉ／Ｏ，ＺＩ／Ｏ、および図１中のライトド
ライバ１０７の構成を示す回路図である。図１０を参照
して、列選択ゲートＣＳＧ０は、ＮチャネルＭＯＳトラ
ンジスタ１８３および１８４を含む。入出力線Ｉ／Ｏお
よびＺＩ／Ｏの間にはイコライズ回路１９０が接続され
る。イコライズ回路１９０は、ＮチャネルＭＯＳトラン
ジスタ１９０１と、ＰチャネルＭＯＳトランジスタ１９
０２とを含む。トランジスタ１９０１のゲートにはイコ
ライズ信号ＩＯＥＱが与えられる。トランジスタ１９０
２のゲートにはイコライズ信号ＩＯＥＱがインバータ１
９１を介して与えられる。したがって、イコライズ回路
１９０はイコライズ信号ＩＯＥＱに応答してオンにな
り、入出力線Ｉ／Ｏの電位と入出力線ＺＩ／Ｏの電位と
を等しくする。
ビット線分離ゲートＩＲＧ０、列選択ゲートＣＳＧ０、
入出力線対Ｉ／Ｏ，ＺＩ／Ｏ、および図１中のライトド
ライバ１０７の構成を示す回路図である。図１０を参照
して、列選択ゲートＣＳＧ０は、ＮチャネルＭＯＳトラ
ンジスタ１８３および１８４を含む。入出力線Ｉ／Ｏお
よびＺＩ／Ｏの間にはイコライズ回路１９０が接続され
る。イコライズ回路１９０は、ＮチャネルＭＯＳトラン
ジスタ１９０１と、ＰチャネルＭＯＳトランジスタ１９
０２とを含む。トランジスタ１９０１のゲートにはイコ
ライズ信号ＩＯＥＱが与えられる。トランジスタ１９０
２のゲートにはイコライズ信号ＩＯＥＱがインバータ１
９１を介して与えられる。したがって、イコライズ回路
１９０はイコライズ信号ＩＯＥＱに応答してオンにな
り、入出力線Ｉ／Ｏの電位と入出力線ＺＩ／Ｏの電位と
を等しくする。
【００６４】ライトドライバ１０７は、インバータ１０
７１〜１０７３を含む。インバータ１０７２および１０
７３はＬレベルのライトドライバイネーブル信号ＺＷＤ
Ｅに応答して活性化される。書込データＷＤは、インバ
ータ１０７２を介して入出力線ＺＩ／Ｏに与えられる。
書込データＷＤはまた、インバータ１０７１および１０
７３を介して入出力線Ｉ／Ｏに与えられる。
７１〜１０７３を含む。インバータ１０７２および１０
７３はＬレベルのライトドライバイネーブル信号ＺＷＤ
Ｅに応答して活性化される。書込データＷＤは、インバ
ータ１０７２を介して入出力線ＺＩ／Ｏに与えられる。
書込データＷＤはまた、インバータ１０７１および１０
７３を介して入出力線Ｉ／Ｏに与えられる。
【００６５】通常の読出および書込モードでは、テスト
信号ＴＥはＬレベルになるので、ビット線分離ゲートＩ
ＬＧ０，ＩＬＧ１，ＩＬＧ８，ＩＬＧ９はビット線分離
信号ＺＢＬＩＬに応答してオン・オフになり、ビット線
分離ゲートＩＲＧ０，ＩＲＧ１，ＩＲＧ８，ＩＲＧ９は
ビット線分離信号ＺＢＬＩＲに応答してオン・オフにな
る。また、テスト信号ＺＴＥはＨレベルになるので、列
選択ゲートＣＳＧ０，ＣＳＧ１，ＣＳＧ８，ＣＳＧ９は
列選択信号ＺＣＳＬ０，ＺＣＳＬ１，ＺＣＳＬ８，ＺＣ
ＳＬ９に応答してオン・オフになる。
信号ＴＥはＬレベルになるので、ビット線分離ゲートＩ
ＬＧ０，ＩＬＧ１，ＩＬＧ８，ＩＬＧ９はビット線分離
信号ＺＢＬＩＬに応答してオン・オフになり、ビット線
分離ゲートＩＲＧ０，ＩＲＧ１，ＩＲＧ８，ＩＲＧ９は
ビット線分離信号ＺＢＬＩＲに応答してオン・オフにな
る。また、テスト信号ＺＴＥはＨレベルになるので、列
選択ゲートＣＳＧ０，ＣＳＧ１，ＣＳＧ８，ＣＳＧ９は
列選択信号ＺＣＳＬ０，ＺＣＳＬ１，ＺＣＳＬ８，ＺＣ
ＳＬ９に応答してオン・オフになる。
【００６６】一方、バーンインテストモードでは、図１
１のタイミングチャートに示すように、テスト信号ＴＥ
がＨレベルになるので、ビット線分離信号ＺＢＬＩＲに
関係なくビット線分離信号ＢＬＩＲはＬレベルになる。
ビット線分離信号ＢＬＩＬも同様にＬレベルになる。そ
のため、すべてのビット線分離ゲートＩＬＧ０，ＩＬＧ
１，ＩＬＧ８，ＩＬＧ９，ＩＲＧ０，ＩＲＧ１，ＩＲＧ
８，ＩＲＧ９がオフになり、センスアンプＳＡ０，ＳＡ
１，ＳＡ８，ＳＡ９からすべてのビット線対ＢＬＬ０，
ＺＢＬＬ０，ＢＬＬ１，ＺＢＬＬ１，ＢＬＬ８，ＺＢＬ
Ｌ８，ＢＬＬ９，ＺＢＬＬ９，ＢＬＲ０，ＺＢＬＲ０，
ＢＬＲ１，ＺＢＬＲ１，ＢＬＲ８，ＺＢＬＲ８，ＢＬＲ
９，ＺＢＬＲ９が切り離される。
１のタイミングチャートに示すように、テスト信号ＴＥ
がＨレベルになるので、ビット線分離信号ＺＢＬＩＲに
関係なくビット線分離信号ＢＬＩＲはＬレベルになる。
ビット線分離信号ＢＬＩＬも同様にＬレベルになる。そ
のため、すべてのビット線分離ゲートＩＬＧ０，ＩＬＧ
１，ＩＬＧ８，ＩＬＧ９，ＩＲＧ０，ＩＲＧ１，ＩＲＧ
８，ＩＲＧ９がオフになり、センスアンプＳＡ０，ＳＡ
１，ＳＡ８，ＳＡ９からすべてのビット線対ＢＬＬ０，
ＺＢＬＬ０，ＢＬＬ１，ＺＢＬＬ１，ＢＬＬ８，ＺＢＬ
Ｌ８，ＢＬＬ９，ＺＢＬＬ９，ＢＬＲ０，ＺＢＬＲ０，
ＢＬＲ１，ＺＢＬＲ１，ＢＬＲ８，ＺＢＬＲ８，ＢＬＲ
９，ＺＢＬＲ９が切り離される。
【００６７】また、テスト信号ＺＴＥはＬレベルになる
ので、列選択信号ＺＣＳＬ０に関係なく、列選択信号Ｃ
ＳＬ０はＨレベルになる。他の列選択信号ＣＳＬ１，Ｃ
ＳＬ８，ＣＳＬ９も同様にＨレベルになる。そのため、
すべての列選択ゲートＣＳＧ０，ＣＳＧ１，ＣＳＧ８，
ＣＳＧ９がオンになり、すべてのセンスアンプＳＡ０，
ＳＡ１，ＳＡ８，ＳＡ９は入出力線対Ｉ／Ｏ，ＺＩ／Ｏ
に接続される。
ので、列選択信号ＺＣＳＬ０に関係なく、列選択信号Ｃ
ＳＬ０はＨレベルになる。他の列選択信号ＣＳＬ１，Ｃ
ＳＬ８，ＣＳＬ９も同様にＨレベルになる。そのため、
すべての列選択ゲートＣＳＧ０，ＣＳＧ１，ＣＳＧ８，
ＣＳＧ９がオンになり、すべてのセンスアンプＳＡ０，
ＳＡ１，ＳＡ８，ＳＡ９は入出力線対Ｉ／Ｏ，ＺＩ／Ｏ
に接続される。
【００６８】続いて、イコライズ信号ＩＯＥＱがＬレベ
ルになると、イコライズ回路１９０がオフになる。この
状態で、書込データＷＤがＨレベルになり、さらにライ
トドライバイネーブル信号ＺＷＤＥがＬレベルになる
と、ライトドライバ１０７は入出力線対Ｉ／Ｏ，ＺＩ／
ＯにＨレベルのデータを書込む。そのため、入出力線Ｉ
／Ｏの電位がＨレベルになり、入出力線ＺＩ／Ｏの電位
がＬレベルになる。
ルになると、イコライズ回路１９０がオフになる。この
状態で、書込データＷＤがＨレベルになり、さらにライ
トドライバイネーブル信号ＺＷＤＥがＬレベルになる
と、ライトドライバ１０７は入出力線対Ｉ／Ｏ，ＺＩ／
ＯにＨレベルのデータを書込む。そのため、入出力線Ｉ
／Ｏの電位がＨレベルになり、入出力線ＺＩ／Ｏの電位
がＬレベルになる。
【００６９】次に、書込データＷＤがＬレベルになる
と、ライトドライバ１０７はＬレベルのデータを入出力
線対Ｉ／Ｏ，ＺＩ／Ｏに書込む。そのため、入出力線Ｉ
／Ｏの電位がＬレベルになり、入出力線ＺＩ／Ｏの電位
がＨレベルになる。
と、ライトドライバ１０７はＬレベルのデータを入出力
線対Ｉ／Ｏ，ＺＩ／Ｏに書込む。そのため、入出力線Ｉ
／Ｏの電位がＬレベルになり、入出力線ＺＩ／Ｏの電位
がＨレベルになる。
【００７０】ライトドライバ１０７がデータを入出力線
対Ｉ／Ｏ，ＺＩ／Ｏに書込んだとき、すべての列選択ゲ
ートＣＳＧ０，ＣＳＧ１，ＣＳＧ８，ＣＳＧ９はオンに
なっているので、そのデータはさらにすべてのセンスア
ンプＳＡ０，ＳＡ１，ＳＡ８，ＳＡ９に与えられる。た
だし、すべてのビット線分離ゲートＩＬＧ０，ＩＬＧ
１，ＩＬＧ８，ＩＬＧ９，ＩＲＧ０，ＩＲＧ１，ＩＲＧ
８，ＩＲＧ９はオフになっているので、そのデータはビ
ット線対ＢＬＬ０，ＺＢＬＬ０，ＢＬＬ１，ＺＢＬＬ
１，ＢＬＬ８，ＺＢＬＬ８，ＢＬＬ９，ＺＢＬＬ９，Ｂ
ＬＲ０，ＺＢＬＲ０，ＢＬＲ１，ＺＢＬＲ１，ＢＬＲ
８，ＺＢＬＲ８，ＢＬＲ９，ＺＢＬＲ９には与えられな
い。
対Ｉ／Ｏ，ＺＩ／Ｏに書込んだとき、すべての列選択ゲ
ートＣＳＧ０，ＣＳＧ１，ＣＳＧ８，ＣＳＧ９はオンに
なっているので、そのデータはさらにすべてのセンスア
ンプＳＡ０，ＳＡ１，ＳＡ８，ＳＡ９に与えられる。た
だし、すべてのビット線分離ゲートＩＬＧ０，ＩＬＧ
１，ＩＬＧ８，ＩＬＧ９，ＩＲＧ０，ＩＲＧ１，ＩＲＧ
８，ＩＲＧ９はオフになっているので、そのデータはビ
ット線対ＢＬＬ０，ＺＢＬＬ０，ＢＬＬ１，ＺＢＬＬ
１，ＢＬＬ８，ＺＢＬＬ８，ＢＬＬ９，ＺＢＬＬ９，Ｂ
ＬＲ０，ＺＢＬＲ０，ＢＬＲ１，ＺＢＬＲ１，ＢＬＲ
８，ＺＢＬＲ８，ＢＬＲ９，ＺＢＬＲ９には与えられな
い。
【００７１】以上のように本発明の実施の形態３によれ
ば、バーンインテストモードではすべての列選択ゲート
ＣＳＧ０，ＣＳＧ１，ＣＳＧ８，ＣＳＧ９を強制的にオ
ンにしているため、ＨレベルのデータとＬレベルのデー
タとを繰返し書込むことにより列選択ゲートＣＳＧ０，
ＣＳＧ１，ＣＳＧ８，ＣＳＧ９を構成するトランジスタ
１８３および１８４に高ストレスをかけることができ
る。しかも、このときすべてのビット線対ＢＬＬ０，Ｚ
ＢＬＬ０，ＢＬＬ１，ＺＢＬＬ１，ＢＬＬ８，ＺＢＬＬ
８，ＢＬＬ９，ＺＢＬＬ９，ＢＬＲ０，ＺＢＬＲ０，Ｂ
ＬＲ１，ＺＢＬＲ１，ＢＬＲ８，ＺＢＬＲ８，ＢＬＲ
９，ＺＢＬＲ９がセンスアンプＳＡ０，ＳＡ１，ＳＡ
８，ＳＡ９から切り離されるため、これらビット線対を
充放電するための消費電流を低減することができる。
ば、バーンインテストモードではすべての列選択ゲート
ＣＳＧ０，ＣＳＧ１，ＣＳＧ８，ＣＳＧ９を強制的にオ
ンにしているため、ＨレベルのデータとＬレベルのデー
タとを繰返し書込むことにより列選択ゲートＣＳＧ０，
ＣＳＧ１，ＣＳＧ８，ＣＳＧ９を構成するトランジスタ
１８３および１８４に高ストレスをかけることができ
る。しかも、このときすべてのビット線対ＢＬＬ０，Ｚ
ＢＬＬ０，ＢＬＬ１，ＺＢＬＬ１，ＢＬＬ８，ＺＢＬＬ
８，ＢＬＬ９，ＺＢＬＬ９，ＢＬＲ０，ＺＢＬＲ０，Ｂ
ＬＲ１，ＺＢＬＲ１，ＢＬＲ８，ＺＢＬＲ８，ＢＬＲ
９，ＺＢＬＲ９がセンスアンプＳＡ０，ＳＡ１，ＳＡ
８，ＳＡ９から切り離されるため、これらビット線対を
充放電するための消費電流を低減することができる。
【００７２】［実施の形態４］図１２は、本発明の実施
の形態４によるＤＲＡＭの主要構成を示すブロック図で
ある。図１２に示すように実施の形態４では、図９に示
した実施の形態３と異なり、ビット線対、センスアン
プ、ビット線分離ゲート、列選択ゲートおよびＮＡＮＤ
回路が複数のブロックに分割される。図１２では、２つ
のブロックＢＫ０，ＢＫ１が代表的に示される。ブロッ
クＢＫ０は、ビット線対ＢＬＬ０，ＺＢＬＬ０，ＢＬＬ
１，ＺＢＬＬ１，ＢＬＲ０，ＺＢＬＲ０，ＢＬＲ１，Ｚ
ＢＬＲ１と、センスアンプＳＡ０，ＳＡ１と、ビット線
分離ゲートＩＬＧ０，ＩＬＧ１，ＩＲＧ０，ＩＲＧ１
と、列選択ゲートＣＳＧ０，ＣＳＧ１と、ＮＡＮＤ回路
ＡＧ０，ＡＧ１とを含む。ブロックＢＫ１は、ビット線
対ＢＬＬ８，ＺＢＬＬ８，ＢＬＬ９，ＺＢＬＬ９，ＢＬ
Ｒ８，ＺＢＬＲ８，ＢＬＲ９，ＺＢＬＲ９と、センスア
ンプＳＡ８，ＳＡ９と、ビット線分離ゲートＩＬＧ８，
ＩＬＧ９，ＩＲＧ８，ＩＲＧ９と、列選択ゲートＣＳＧ
８，ＣＳＧ９と、ＮＡＮＤ回路ＡＧ８，ＡＧ９とを含
む。
の形態４によるＤＲＡＭの主要構成を示すブロック図で
ある。図１２に示すように実施の形態４では、図９に示
した実施の形態３と異なり、ビット線対、センスアン
プ、ビット線分離ゲート、列選択ゲートおよびＮＡＮＤ
回路が複数のブロックに分割される。図１２では、２つ
のブロックＢＫ０，ＢＫ１が代表的に示される。ブロッ
クＢＫ０は、ビット線対ＢＬＬ０，ＺＢＬＬ０，ＢＬＬ
１，ＺＢＬＬ１，ＢＬＲ０，ＺＢＬＲ０，ＢＬＲ１，Ｚ
ＢＬＲ１と、センスアンプＳＡ０，ＳＡ１と、ビット線
分離ゲートＩＬＧ０，ＩＬＧ１，ＩＲＧ０，ＩＲＧ１
と、列選択ゲートＣＳＧ０，ＣＳＧ１と、ＮＡＮＤ回路
ＡＧ０，ＡＧ１とを含む。ブロックＢＫ１は、ビット線
対ＢＬＬ８，ＺＢＬＬ８，ＢＬＬ９，ＺＢＬＬ９，ＢＬ
Ｒ８，ＺＢＬＲ８，ＢＬＲ９，ＺＢＬＲ９と、センスア
ンプＳＡ８，ＳＡ９と、ビット線分離ゲートＩＬＧ８，
ＩＬＧ９，ＩＲＧ８，ＩＲＧ９と、列選択ゲートＣＳＧ
８，ＣＳＧ９と、ＮＡＮＤ回路ＡＧ８，ＡＧ９とを含
む。
【００７３】ここでは、テスト信号もブロックに分割さ
れ、テスト信号ＺＴＥ０がブロックＢＫ０内のすべての
ＡＮＤ回路ＡＧ０，ＡＧ１に与えられ、テスト信号ＺＴ
Ｅ１がブロックＢＫ１内のすべてのＮＡＮＤ回路ＡＧ
８，ＡＧ９に与えられる。
れ、テスト信号ＺＴＥ０がブロックＢＫ０内のすべての
ＡＮＤ回路ＡＧ０，ＡＧ１に与えられ、テスト信号ＺＴ
Ｅ１がブロックＢＫ１内のすべてのＮＡＮＤ回路ＡＧ
８，ＡＧ９に与えられる。
【００７４】図１３は、図１２中のセンスアンプＳＡ
０、ビット線分離ゲートＩＲＧ０、列選択ゲートＣＳＧ
０、および図１中のライトドライバ１０７の構成を示す
回路図である。図１３に示すように実施の形態４では、
図１０に示した実施の形態３と異なり、ブロックごとに
活性化されるテスト信号ＺＴＥ０がＮＡＮＤ回路ＡＧ０
に与えられる。
０、ビット線分離ゲートＩＲＧ０、列選択ゲートＣＳＧ
０、および図１中のライトドライバ１０７の構成を示す
回路図である。図１３に示すように実施の形態４では、
図１０に示した実施の形態３と異なり、ブロックごとに
活性化されるテスト信号ＺＴＥ０がＮＡＮＤ回路ＡＧ０
に与えられる。
【００７５】ブロックＢＫ０が選択され、ブロックＢＫ
１が選択されない場合、図１４に示すように、テスト信
号ＺＴＥ０がＬレベルになり、テスト信号ＺＴＥ１がＨ
レベルになる。そのため、選択ブロックＢＫ０の列選択
信号ＣＳＬ０，ＣＳＬ１はＨレベルになるが、非選択ブ
ロックＢＫ１の列選択信号ＣＳＬ８，ＣＳＬ９はＬレベ
ルになる。したがって、選択ブロックＢＫ０内のすべて
のセンスアンプＳＡ０，ＳＡ１は入出力線対Ｉ／Ｏ，Ｚ
Ｉ／Ｏに接続されるが、非選択ブロックＢＫ１内のすべ
てのセンスアンプＳＡ８，ＳＡ９は入出力線対Ｉ／Ｏ，
ＺＩ／Ｏに接続されない。
１が選択されない場合、図１４に示すように、テスト信
号ＺＴＥ０がＬレベルになり、テスト信号ＺＴＥ１がＨ
レベルになる。そのため、選択ブロックＢＫ０の列選択
信号ＣＳＬ０，ＣＳＬ１はＨレベルになるが、非選択ブ
ロックＢＫ１の列選択信号ＣＳＬ８，ＣＳＬ９はＬレベ
ルになる。したがって、選択ブロックＢＫ０内のすべて
のセンスアンプＳＡ０，ＳＡ１は入出力線対Ｉ／Ｏ，Ｚ
Ｉ／Ｏに接続されるが、非選択ブロックＢＫ１内のすべ
てのセンスアンプＳＡ８，ＳＡ９は入出力線対Ｉ／Ｏ，
ＺＩ／Ｏに接続されない。
【００７６】以上のように本発明の実施の形態４によれ
ば、選択ブロック内の列選択ゲートだけを強制的にオン
にし、これにより選択ブロック内のセンスアンプだけを
入出力線対Ｉ／Ｏ，ＺＩ／Ｏに接続し、非選択ブロック
内のセンスアンプを入出力線対Ｉ／Ｏ，ＺＩ／Ｏに接続
しないようにしている。その結果、バーンインテストモ
ードで流れる消費電流を低減し、延いてはバーンイン用
のテスタにかかる負担を低減することができる。
ば、選択ブロック内の列選択ゲートだけを強制的にオン
にし、これにより選択ブロック内のセンスアンプだけを
入出力線対Ｉ／Ｏ，ＺＩ／Ｏに接続し、非選択ブロック
内のセンスアンプを入出力線対Ｉ／Ｏ，ＺＩ／Ｏに接続
しないようにしている。その結果、バーンインテストモ
ードで流れる消費電流を低減し、延いてはバーンイン用
のテスタにかかる負担を低減することができる。
【００７７】［実施の形態５］図１５は、本発明の実施
の形態５によるＤＲＡＭの主要構成を示す回路図であ
る。図１５を参照して、センスアンプＳＡ０はセンスア
ンプ駆動信号Ｓ０ＮおよびＺＳ０Ｐに応答して活性化さ
れ、ビット線対ＢＬＲ０，ＺＢＬＲ０の間に生じた電位
差を増幅する。この実施の形態５では、図１０に示した
実施の形態３と異なり、イコライズ信号ＺＩＯＥＱおよ
びテスト信号ＴＥに応答してイコライズ信号ＩＯＥＱを
生成するＮＯＲ回路１９２が設けられる。
の形態５によるＤＲＡＭの主要構成を示す回路図であ
る。図１５を参照して、センスアンプＳＡ０はセンスア
ンプ駆動信号Ｓ０ＮおよびＺＳ０Ｐに応答して活性化さ
れ、ビット線対ＢＬＲ０，ＺＢＬＲ０の間に生じた電位
差を増幅する。この実施の形態５では、図１０に示した
実施の形態３と異なり、イコライズ信号ＺＩＯＥＱおよ
びテスト信号ＴＥに応答してイコライズ信号ＩＯＥＱを
生成するＮＯＲ回路１９２が設けられる。
【００７８】通常の読出および書込モードでは、テスト
信号ＴＥはＬレベルに非活性化されるので、イコライズ
回路１９０はイコライズ信号ＺＩＯＥＱに応答して通常
どおり動作する。
信号ＴＥはＬレベルに非活性化されるので、イコライズ
回路１９０はイコライズ信号ＺＩＯＥＱに応答して通常
どおり動作する。
【００７９】一方、バーンインテストモードでは、図１
６のタイミングチャートに示すように、センスアンプが
入出力線対Ｉ／Ｏ，ＺＩ／Ｏに接続されかつ活性化され
ている期間中に、イコライズ信号ＩＯＥＱがＨレベルに
なる。イコライズ信号ＩＯＥＱがＨレベルになると、イ
コライズ回路１９０がオンになり、センスアンプＳＡ０
の一方のセンスノードＳＮ１と他方のセンスノードＳＮ
２との間で、トランジスタ１８３，１８４およびイコラ
イズ回路１９０を介してリーク電流Ｉｌｋが流れる。
６のタイミングチャートに示すように、センスアンプが
入出力線対Ｉ／Ｏ，ＺＩ／Ｏに接続されかつ活性化され
ている期間中に、イコライズ信号ＩＯＥＱがＨレベルに
なる。イコライズ信号ＩＯＥＱがＨレベルになると、イ
コライズ回路１９０がオンになり、センスアンプＳＡ０
の一方のセンスノードＳＮ１と他方のセンスノードＳＮ
２との間で、トランジスタ１８３，１８４およびイコラ
イズ回路１９０を介してリーク電流Ｉｌｋが流れる。
【００８０】以上のように本発明の実施の形態５によれ
ば、バーンインテストモードでセンスアンプが入出力線
対Ｉ／Ｏ，ＺＩ／Ｏに接続されている間にイコライズ回
路１９０がオンになるため、列選択ゲートを構成するト
ランジスタ１８３，１８４に高ストレスをかけることが
でき、これによりバーンイン用のテスタにかかる負荷を
低減することができる。
ば、バーンインテストモードでセンスアンプが入出力線
対Ｉ／Ｏ，ＺＩ／Ｏに接続されている間にイコライズ回
路１９０がオンになるため、列選択ゲートを構成するト
ランジスタ１８３，１８４に高ストレスをかけることが
でき、これによりバーンイン用のテスタにかかる負荷を
低減することができる。
【００８１】［実施の形態６］図１７は、本発明の実施
の形態６によるＤＲＡＭの主要構成を示す回路図であ
る。図１８は、図１７に示したＤＲＡＭのバーンインテ
ストモードにおける動作を示すタイムチャートである。
の形態６によるＤＲＡＭの主要構成を示す回路図であ
る。図１８は、図１７に示したＤＲＡＭのバーンインテ
ストモードにおける動作を示すタイムチャートである。
【００８２】実施の形態６では実施の形態５と異なり、
ビット線対、センスアンプ、ビット線分離ゲートおよび
列選択ゲートが図１２に示した実施の形態４と同様に複
数のブロックに分割される。ただし、図１７および図１
８に示した実施の形態６では、図１３および図１４に示
した実施の形態４と異なり、センスアンプが入出力線対
Ｉ／Ｏ，ＺＩ／Ｏに接続されかつ活性化されている期間
中に、図１５および図１６に示した実施の形態５と同様
にイコライズ信号ＩＯＥＱがＨレベルになる。
ビット線対、センスアンプ、ビット線分離ゲートおよび
列選択ゲートが図１２に示した実施の形態４と同様に複
数のブロックに分割される。ただし、図１７および図１
８に示した実施の形態６では、図１３および図１４に示
した実施の形態４と異なり、センスアンプが入出力線対
Ｉ／Ｏ，ＺＩ／Ｏに接続されかつ活性化されている期間
中に、図１５および図１６に示した実施の形態５と同様
にイコライズ信号ＩＯＥＱがＨレベルになる。
【００８３】選択ブロックにおいては、テスト信号ＺＴ
Ｅ０がＬレベルになるので、列選択信号ＣＳＬ０がＨレ
ベルになり、センスアンプが入出力線対Ｉ／Ｏ，ＺＩ／
Ｏに接続されるが、非選択ブロックにおいては、テスト
信号ＺＴＥ１がＨレベルになるので、列選択信号ＣＳＬ
８がＬレベルになり、センスアンプは入出力線対Ｉ／
Ｏ，ＺＩ／Ｏに接続されない。そのため、選択ブロック
においては、センスアンプの一方のセンスノードＳＮ１
と他方のセンスノードＳＮ２との間で、列選択ゲートを
構成するトランジスタ１８３，１８４およびイコライズ
回路１９０を介してリーク電流Ｉｌｋが流れるが、非選
択ブロックにおいては、そのようなリーク電流は流れな
い。その結果、バーンインテストモードで流れる消費電
流を低減し、延いてはバーンイン用のテスタにかかる負
担を低減することができる。
Ｅ０がＬレベルになるので、列選択信号ＣＳＬ０がＨレ
ベルになり、センスアンプが入出力線対Ｉ／Ｏ，ＺＩ／
Ｏに接続されるが、非選択ブロックにおいては、テスト
信号ＺＴＥ１がＨレベルになるので、列選択信号ＣＳＬ
８がＬレベルになり、センスアンプは入出力線対Ｉ／
Ｏ，ＺＩ／Ｏに接続されない。そのため、選択ブロック
においては、センスアンプの一方のセンスノードＳＮ１
と他方のセンスノードＳＮ２との間で、列選択ゲートを
構成するトランジスタ１８３，１８４およびイコライズ
回路１９０を介してリーク電流Ｉｌｋが流れるが、非選
択ブロックにおいては、そのようなリーク電流は流れな
い。その結果、バーンインテストモードで流れる消費電
流を低減し、延いてはバーンイン用のテスタにかかる負
担を低減することができる。
【００８４】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００８５】
【発明の効果】本発明によれば、テスト信号に応答して
ワード線ドライバを構成するトランジスタを強制的にオ
ンにするようにしているため、ワード線が選択されない
場合でもワード線ドライバに貫通電流が流れ、その結
果、ワード線ドライバを構成するトランジスタに高スト
レスをかけることができる。
ワード線ドライバを構成するトランジスタを強制的にオ
ンにするようにしているため、ワード線が選択されない
場合でもワード線ドライバに貫通電流が流れ、その結
果、ワード線ドライバを構成するトランジスタに高スト
レスをかけることができる。
【００８６】また、テスト信号に応答して複数の列選択
ゲートを強制的にオンにするようにしているため、複数
のセンスアンプが入出力線対に接続され、その結果、Ｈ
レベルのデータおよびＬレベルのデータを繰返し書込む
ことにより列選択ゲートを構成するトランジスタに高ス
トレスをかけることができる。
ゲートを強制的にオンにするようにしているため、複数
のセンスアンプが入出力線対に接続され、その結果、Ｈ
レベルのデータおよびＬレベルのデータを繰返し書込む
ことにより列選択ゲートを構成するトランジスタに高ス
トレスをかけることができる。
【図１】 本発明の実施の形態１によるＤＲＡＭの全体
構成を示すブロック図である。
構成を示すブロック図である。
【図２】 図１中のメモリセルアレイおよび行デコーダ
の構成を示すブロック図である。
の構成を示すブロック図である。
【図３】 図２中のワード線駆動回路およびその周辺の
構成を示すブロック図である。
構成を示すブロック図である。
【図４】 図２中の電源切換回路、ワード線選択回路、
図３中のワード線ドライバ、およびメモリセルの構成を
示す回路図である。
図３中のワード線ドライバ、およびメモリセルの構成を
示す回路図である。
【図５】 図１〜図４に示したＤＲＡＭのバーンインテ
ストモードにおける動作を示すタイミングチャートであ
る。
ストモードにおける動作を示すタイミングチャートであ
る。
【図６】 本発明の実施の形態２によるＤＲＡＭの主要
構成を示すブロック図である。
構成を示すブロック図である。
【図７】 図６中の電源回路、ワード線選択回路、ワー
ド線駆動回路中のワード線ドライバ、およびメモリセル
の構成を示す回路図である。
ド線駆動回路中のワード線ドライバ、およびメモリセル
の構成を示す回路図である。
【図８】 図６および図７に示した実施の形態２による
ＤＲＡＭのバーンインテストモードにおける動作を示す
タイミングチャートである。
ＤＲＡＭのバーンインテストモードにおける動作を示す
タイミングチャートである。
【図９】 本発明の実施の形態３によるＤＲＡＭの主要
構成を示すブロック図である。
構成を示すブロック図である。
【図１０】 図９中のセンスアンプ、ビット線分離ゲー
ト、列選択ゲート、入出力線対、およびライトドライバ
の構成を示す回路図である。
ト、列選択ゲート、入出力線対、およびライトドライバ
の構成を示す回路図である。
【図１１】 図９および図１０に示した実施の形態３に
よるＤＲＡＭのバーンインテストモードにおける動作を
示すタイミングチャートである。
よるＤＲＡＭのバーンインテストモードにおける動作を
示すタイミングチャートである。
【図１２】 本発明の実施の形態４によるＤＲＡＭの主
要構成を示すブロック図である。
要構成を示すブロック図である。
【図１３】 図１２中のセンスアンプ、ビット線分離ゲ
ート、列選択ゲート、およびライトドライバの構成を示
す回路図である。
ート、列選択ゲート、およびライトドライバの構成を示
す回路図である。
【図１４】 図１２および図１３に示した実施の形態４
によるＤＲＡＭのバーンインテストモードにおける動作
を示すタイミングチャートである。
によるＤＲＡＭのバーンインテストモードにおける動作
を示すタイミングチャートである。
【図１５】 本発明の実施の形態５によるＤＲＡＭの主
要構成を示す回路図である。
要構成を示す回路図である。
【図１６】 図１５に示した実施の形態５によるＤＲＡ
Ｍのバーンインテストモードにおける動作を示すタイミ
ングチャートである。
Ｍのバーンインテストモードにおける動作を示すタイミ
ングチャートである。
【図１７】 本発明の実施の形態６によるＤＲＡＭの主
要構成を示す回路図である。
要構成を示す回路図である。
【図１８】 図１７に示した実施の形態６によるＤＲＡ
Ｍのバーンインテストモードにおける動作を示すタイミ
ングチャートである。
Ｍのバーンインテストモードにおける動作を示すタイミ
ングチャートである。
【図１９】 従来のＤＲＡＭにおけるワード線ドライバ
およびその周辺の構成を示す回路図である。
およびその周辺の構成を示す回路図である。
【図２０】 （ａ）は図１９に示したワード線ドライバ
のワード線選択時の動作を示すタイミングチャートであ
り、（ｂ）はワード線非選択時のタイミングチャートで
ある。
のワード線選択時の動作を示すタイミングチャートであ
り、（ｂ）はワード線非選択時のタイミングチャートで
ある。
【図２１】 従来のＤＲＡＭにおけるセンスアンプおよ
びその周辺の構成を示す回路図である。
びその周辺の構成を示す回路図である。
【図２２】 図２１に示したＤＲＡＭの書込動作を示す
タイミングチャートである。
タイミングチャートである。
１００ ＤＲＡＭ、１０１ メモリセルアレイ、１０２
行デコーダ、１０３列デコーダ、１０７ ライトドラ
イバ、１１０ タイミング発生器、１２０〜１２３ ワ
ード線駆動回路、１３０〜１３３ ワード線選択回路、
１４０ 電源切換回路、１５０〜１５３ ワード線ドラ
イバ、１４０１，１４０２，１５０１〜１５０３，１８
１〜１８４ トランジスタ、１９０ イコライズ回路、
ＷＬ０〜ＷＬ１５ ワード線、ＺＭＷＬ０〜ＺＭＷＬ３
メインワード線、ＢＬ，ＺＢＬ，ＢＬＬ０，ＺＢＬＬ
０，ＢＬＬ１，ＺＢＬＬ１，ＢＬＬ８，ＺＢＬＬ８，Ｂ
ＬＬ９，ＺＢＬＬ９，ＢＬＲ０，ＺＢＬＲ０，ＢＬＲ
１，ＺＢＬＲ１，ＢＬＲ８，ＺＢＬＲ８，ＢＬＲ９，Ｚ
ＢＬＲ９ ビット線対、ＳＡ０，ＳＡ１，ＳＡ８，ＳＡ
９ センスアンプ、ＩＬＧ０，ＩＬＧ１，ＩＬＧ８，Ｉ
ＬＧ９，ＩＲＧ０，ＩＲＧ１，ＩＲＧ８，ＩＴＧ９ 列
選択ゲート、ＣＳＧ０，ＣＳＧ１，ＣＳＧ８，ＣＳＧ９
列選択ゲート。
行デコーダ、１０３列デコーダ、１０７ ライトドラ
イバ、１１０ タイミング発生器、１２０〜１２３ ワ
ード線駆動回路、１３０〜１３３ ワード線選択回路、
１４０ 電源切換回路、１５０〜１５３ ワード線ドラ
イバ、１４０１，１４０２，１５０１〜１５０３，１８
１〜１８４ トランジスタ、１９０ イコライズ回路、
ＷＬ０〜ＷＬ１５ ワード線、ＺＭＷＬ０〜ＺＭＷＬ３
メインワード線、ＢＬ，ＺＢＬ，ＢＬＬ０，ＺＢＬＬ
０，ＢＬＬ１，ＺＢＬＬ１，ＢＬＬ８，ＺＢＬＬ８，Ｂ
ＬＬ９，ＺＢＬＬ９，ＢＬＲ０，ＺＢＬＲ０，ＢＬＲ
１，ＺＢＬＲ１，ＢＬＲ８，ＺＢＬＲ８，ＢＬＲ９，Ｚ
ＢＬＲ９ ビット線対、ＳＡ０，ＳＡ１，ＳＡ８，ＳＡ
９ センスアンプ、ＩＬＧ０，ＩＬＧ１，ＩＬＧ８，Ｉ
ＬＧ９，ＩＲＧ０，ＩＲＧ１，ＩＲＧ８，ＩＴＧ９ 列
選択ゲート、ＣＳＧ０，ＣＳＧ１，ＣＳＧ８，ＣＳＧ９
列選択ゲート。
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 2G132 AA08 AB01 AB03 AK07
5L106 AA01 DD35 DD36 EE02
5M024 AA91 BB08 BB09 BB10 BB14
BB40 CC50 CC70 CC92 CC96
DD14 DD73 MM03 PP01 PP02
PP03 PP07
Claims (10)
- 【請求項１】 半導体記憶装置であって、 ワード線と、 前記ワード線を駆動するワード線ドライバと、 前記ワード線を選択するためのワード線選択信号を発生
するワード線選択手段とを備え、 前記ワード線ドライバは、 電源電位よりも高い昇圧電位を受ける一方導通電極と、
前記ワード線に接続された他方導通電極と、前記ワード
線選択信号を受ける制御電極とを有する第１のトランジ
スタと、 接地された一方導通電極と、前記ワード線に接続された
他方導通電極と、前記ワード線選択信号を受ける制御電
極とを有する第２のトランジスタとを含み、 前記半導体記憶装置はさらに、 前記第１のトランジスタをテスト信号に応答してオンに
するターンオン手段を備える、半導体記憶装置。 - 【請求項２】 半導体記憶装置であって、 各々が対応するブロック選択信号に応答して選択される
複数のブロックを備え、 前記ブロックの各々は、 ワード線と、 前記ワード線を駆動するワード線ドライバと、 前記ワード線を選択するためのワード線選択信号を発生
するワード線選択手段とを含み、 前記ワード線ドライバは、 電源電位よりも高い昇圧電位を受ける一方導通電極と、
前記ワード線に接続された他方導通電極と、前記ワード
線選択信号を受ける制御電極とを有する第１のトランジ
スタと、 接地された一方導通電極と、前記ワード線に接続された
他方導通電極と、前記ワード線選択信号を受ける制御電
極とを有する第２のトランジスタとを含み、 前記半導体記憶装置はさらに、 前記複数のブロックのうち選択されたブロック内の前記
第１のトランジスタをテスト信号に応答してオンにする
ターンオン手段を備える、半導体記憶装置。 - 【請求項３】 前記ターンオン手段は、前記テスト信号
に応答して前記ワード線選択信号を前記昇圧電位よりも
低い電位にする、請求項１または請求項２に記載の半導
体記憶装置。 - 【請求項４】 前記ターンオン手段は、前記テスト信号
が活性状態のとき前記ワード線選択手段の電源に前記昇
圧電位よりも低い電位を供給し、前記テスト信号が非活
性状態のとき前記ワード線選択手段の電源に前記昇圧電
位を供給し、 前記ワード線選択手段は、前記ワード線を選択するとき
前記ワード線選択信号を接地電位にし、前記ワード線を
選択しないとき前記ワード線選択信号を前記ワード線選
択手段の電源に供給された電位にする、請求項３に記載
の半導体記憶装置。 - 【請求項５】 半導体記憶装置であって、 複数のビット線対と、 前記複数のビット線対に対応して設けられ、各々が対応
するビット線対に接続された複数のセンスアンプと、 入出力線対と、 前記複数のビット線対に対応して設けられ、各々が対応
するビット線対と前記入出力線対との間に接続された複
数の列選択ゲートと、 前記複数の列選択ゲートをテスト信号に応答してオンに
するターンオン手段とを備える、半導体記憶装置。 - 【請求項６】 前記半導体記憶装置はさらに、 前記複数のビット線対に対応して設けられ、各々が対応
するビット線と対応するセンスアンプとの間に接続され
た複数のビット線分離ゲートと、 前記複数のビット線分離ゲートを前記テスト信号に応答
してオフにするターンオフ手段とを備える、請求項５に
記載の半導体記憶装置。 - 【請求項７】 半導体記憶装置であって、 入出力線対と、 各々が対応するブロック選択信号に応答して選択される
複数のブロックとを備え、 前記ブロックの各々は、 複数のビット線対と、 前記複数のビット線対に対応して設けられ、各々が対応
するビット線対に接続された複数のセンスアンプと、 前記複数のビット線対に対応して設けられ、各々が対応
するビット線対と前記入出力線対との間に接続された複
数の列選択ゲートとを含み、 前記半導体記憶装置はさらに、 前記複数のブロックのうち選択されたブロック内の前記
複数の列選択ゲートをテスト信号に応答してオンにする
ターンオン手段とを備える、半導体記憶装置。 - 【請求項８】 前記ブロックの各々はさらに、 前記複数のビット線対に対応して設けられ、各々が対応
するビット線と対応するセンスアンプとの間に接続され
た複数のビット線分離ゲートを備え、 前記半導体記憶装置はさらに、 前記複数のビット線分離ゲートを前記テスト信号に応答
してオフにするターンオフ手段を備える、請求項７に記
載の半導体記憶装置。 - 【請求項９】 半導体記憶装置であって、 複数のビット線対と、 前記複数のビット線対に対応して設けられ、各々が対応
するビット線対に接続された複数のセンスアンプと、 入出力線対と、 前記複数のビット線対に対応して設けられ、各々が対応
するビット線対と前記入出力線対との間に接続された複
数の列選択ゲートと、 前記入出力線対に接続されたイコライズ回路と、 前記複数の列選択ゲートをテスト信号に応答してオンに
する第１のターンオン手段と、 前記イコライズ回路を前記テスト信号に応答してオンに
する第２のターンオン手段とを備える、半導体記憶装
置。 - 【請求項１０】 半導体記憶装置であって、 入出力線対と、 前記入出力線対に接続されたイコライズ回路と、 各々が対応するブロック選択信号に応答して選択される
複数のブロックとを備え、 前記ブロックの各々は、 複数のビット線対と、 前記複数のビット線対に対応して設けられ、各々が対応
するビット線対に接続された複数のセンスアンプと、 前記複数のビット線対に対応して設けられ、各々が対応
するビット線対と前記入出力線対との間に接続された複
数の列選択ゲートとを含み、 前記半導体記憶装置はさらに、 前記複数のブロックのうち選択されたブロック内の前記
複数の列選択ゲートをテスト信号に応答してオンにする
第１のターンオン手段と、 前記イコライズ回路を前記テスト信号に応答してオンに
する第２のターンオン手段とを備える、半導体記憶装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001299580A JP2003109398A (ja) | 2001-09-28 | 2001-09-28 | 半導体記憶装置 |
| US10/135,511 US6631092B2 (en) | 2001-09-28 | 2002-05-01 | Semiconductor memory device capable of imposing large stress on transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001299580A JP2003109398A (ja) | 2001-09-28 | 2001-09-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003109398A true JP2003109398A (ja) | 2003-04-11 |
Family
ID=19120316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001299580A Withdrawn JP2003109398A (ja) | 2001-09-28 | 2001-09-28 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6631092B2 (ja) |
| JP (1) | JP2003109398A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2007157282A (ja) * | 2005-12-07 | 2007-06-21 | Elpida Memory Inc | ウェハ・バーンイン・テスト方法、ウェハ・バーンイン・テスト装置及び半導体記憶装置 |
| US7672181B2 (en) | 2007-08-10 | 2010-03-02 | Fujitsu Microelectronics Limited | Semiconductor memory, test method of semiconductor memory and system |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004164765A (ja) * | 2002-11-14 | 2004-06-10 | Renesas Technology Corp | 半導体記憶回路 |
| JP2004213722A (ja) * | 2002-12-27 | 2004-07-29 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及び半導体集積回路装置 |
| KR100532439B1 (ko) * | 2003-06-04 | 2005-11-30 | 삼성전자주식회사 | 스태틱 메모리셀 소프트 결함 검출수단을 구비하는 반도체집적회로 및 이의 소프트 결함 검출방법 및 테스팅 방법 |
| KR100585090B1 (ko) * | 2003-06-04 | 2006-05-30 | 삼성전자주식회사 | 스태틱 메모리셀 소프트 결함 검출수단을 구비하는 반도체집적회로 및 이의 소프트 결함 검출방법 |
| JP2005092963A (ja) * | 2003-09-16 | 2005-04-07 | Renesas Technology Corp | 不揮発性記憶装置 |
| JP4437710B2 (ja) * | 2003-10-30 | 2010-03-24 | 富士通マイクロエレクトロニクス株式会社 | 半導体メモリ |
| KR100560801B1 (ko) * | 2003-11-24 | 2006-03-13 | 삼성전자주식회사 | 플래시 메모리 장치 |
| US7294940B2 (en) * | 2005-02-01 | 2007-11-13 | System Engineering International | Power over ethernet battery backup |
| US7602217B2 (en) * | 2007-08-16 | 2009-10-13 | Globalfoundries Inc. | Level shifter circuit with pre-charge/pre-discharge |
| CN108778355B (zh) | 2015-12-04 | 2021-04-30 | 米奈特朗尼克斯有限公司 | 用于对脑脊液进行调节的系统及方法 |
| US9970980B2 (en) * | 2016-08-26 | 2018-05-15 | Infineon Technologies Ag | Test circuit for stress leakage measurements |
| KR20220029096A (ko) | 2020-09-01 | 2022-03-08 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그의 동작 방법 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04225182A (ja) * | 1990-12-26 | 1992-08-14 | Toshiba Corp | 半導体記憶装置 |
| JP3016998B2 (ja) | 1993-09-24 | 2000-03-06 | 日本電気株式会社 | 半導体記憶装置 |
| KR0119887B1 (ko) * | 1994-06-08 | 1997-10-30 | 김광호 | 반도체 메모리장치의 웨이퍼 번-인 테스트 회로 |
| JPH10125096A (ja) | 1996-10-11 | 1998-05-15 | Matsushita Electron Corp | 半導体記憶装置及びその信頼性試験方法 |
| JPH10269800A (ja) * | 1997-03-27 | 1998-10-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH11154400A (ja) | 1997-11-21 | 1999-06-08 | Toshiba Corp | 半導体記憶装置およびそのテスト方法 |
| JP3309822B2 (ja) * | 1999-01-12 | 2002-07-29 | 日本電気株式会社 | 半導体記憶装置及びその試験方法 |
| US6414890B2 (en) * | 1999-12-27 | 2002-07-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of reliably performing burn-in test at wafer level |
-
2001
- 2001-09-28 JP JP2001299580A patent/JP2003109398A/ja not_active Withdrawn
-
2002
- 2002-05-01 US US10/135,511 patent/US6631092B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7672181B2 (en) | 2007-08-10 | 2010-03-02 | Fujitsu Microelectronics Limited | Semiconductor memory, test method of semiconductor memory and system |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030063509A1 (en) | 2003-04-03 |
| US6631092B2 (en) | 2003-10-07 |
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