JP4326516B2 - 半導体記憶装置およびダイナミック型半導体記憶装置 - Google Patents

Description

この発明は半導体記憶装置に関し、特に、ダイナミック型メモリセルの記憶データを保持するためのデータ保持モードにおける消費電流を低減するための構成に関する。

ダイナミック型半導体記憶装置（以下、ＤＲＡＭと称す）においては、１ビットのメモリセルが１つのＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）と１つのキャパシタとで構成される。１ビットのメモリセルの占有面積が小さくかつビット単価が複数のトランジスタ素子を１ビットのメモリセルに必要とするスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）よりも安いため、大記憶容量の記憶装置としてＤＲＡＭは広く用いられている。

このＤＲＡＭは、キャパシタに情報を電荷の形態で格納しており、リーク電流によりその蓄積電荷量が低減して記憶データが破壊されるのを防止するために、定期的にメモリセルの記憶データを読出して再書込するリフレッシュ動作を行う必要がある。

近年、ラップトップ型コンピュータなどの携帯端末等の主記憶装置としてＤＲＡＭは広く用いられている。携帯端末などの情報機器は、電池を動作電源として利用しており、この電池の寿命をできるだけ長くするためには携帯端末の消費電流をできるだけ小さくすることが必要とされる。携帯端末において情報処理が行われていない場合においても、ＤＲＡＭの記憶データを定期的にリフレッシュする必要がある。このように、ＤＲＡＭに対してデータの入出力を行わず内部でメモリセルの記憶データのリフレッシュのみを行う動作モードは、「データ保持モード」と呼ばれている。

このようなデータ保持モードにおいては、たとえばＤＲＡＭの電源電圧を低下させたり、またリフレッシュ間隔を長くすることにより、消費電流を小さくすることが図られている。

しかしながら、この電池駆動型機器において電池の寿命をより長くするために、ＤＲＡＭにおいて、データ保持モード時に消費されるデータ保持電流（リフレッシュ動作時の電流およびスタンドバイ時の電流）をより低減することが要求されている。また、通常動作モード時においても安定に動作電源電圧を供給することが要求される。

それゆえ、この発明の目的は、通常動作モード時に安定に動作電源電圧を供給しかつデータ保持モード時における消費電流がより低減された半導体記憶装置およびダイナミック型半導体記憶装置を提供することである。

この発明の第１の観点に係る半導体記憶装置は、行列状に複数のメモリセルと各行ごとのメモリセルにそれぞれ接続される複数のワード線とを有するサブアレイを複数含むメモリセルアレイと、複数のワード線からワード線を選択するロウデコーダとを、それぞれが含む複数のメモリマットと、複数のメモリマットそれぞれに設けられ、外部から与えられる電源電位を変換して内部電源電位を生成し、対応のメモリマットへ該内部電源電位を供給する複数の内部降圧回路と、データ入出力を行う通常動作モードと異なるデータ保持モードが指定されたことを外部から与えられる信号に応答して検出する検出手段と、このデータ保持モード検出に応答して、所定の間隔でメモリセルの記憶データのリフレッシュを要求するリフレッシュ要求信号を出力するリフレッシュタイマと、このリフレッシュ要求信号に応じてリフレッシュされるメモリセルを指定するリフレッシュアドレス信号を生成して、前記ロウデコーダに与えるリフレッシュカウンタと、検出手段からのデータ保持モード検出に応答して、複数のメモリマットのうちの選択可能状態とされるメモリマットの数を通常動作モードにおけるそれと異ならせ、選択されたメモリマットのロウデコーダと内部降圧回路とを指定するマット指定信号を出力するマット指定手段と、検出手段からのデータ保持モード検出指示に応答して、複数のメモリマットのうちの１つのメモリマット内で同時に選択状態とされるサブアレイの数をリフレッシュカウンタからのリフレッシュアドレス信号を縮退して通常動作モード時におけるそれよりも増加させるビット変更手段を備える。

この発明の第２の観点に係るダイナミック型半導体記憶装置は、行列状に配列された複数のメモリセルと各行ごとのメモリセルにそれぞれ接続される複数のワード線とを有するサブアレイを複数含むメモリセルアレイと、これらの複数のワード線からワード線を選択するロウデコーダとを、それぞれが含む複数のメモリマットと、データ入出力を行う通常動作モードと異なるデータ保持モードが指定されたことを外部から与えられる信号に応答して検出する検出手段と、この検出手段からのデータ保持モード検出に応答して、メモリセルの記憶データのリフレッシュを要求するリフレッシュ要求信号を所定の間隔で出力するリフレッシュタイマと、このリフレッシュ要求信号に応じて、リフレッシュされるメモリセルを指定するリフレッシュアドレス信号を生成してロウデコーダへ出力するリフレッシュカウンタと、検出手段からのデータ保持モード検出に応答して吹くすのメモリマットのうちの線τ状態可能とされるメモリマットの数を通常動作モード時のそれと異ならせ、選択されたメモリマットのリフレッシュを指定するマット指定信号を出力するメモリマット指定手段と、検出手段からのデータ保持モード検出に従って、風数のメモリマットのうちの１つのメモリマット内で同時に選択可能とされるサブアレイの数をリフレッシュカウンタからのリフレッシュアドレス信号を縮退して通常動作モード時におけるそれよりも増加させるビット変更手段と、メモリマットそれぞれに設けられ、マット指定信号に応じて活性化され、外部から与えられる電源電位を変換して内部電源電位を生成し、対応のメモリマットへ該内部電源電位を供給する複数の内部降圧回路とを備える。

各メモリマットに対応して内部降圧回路が設けられ、それぞれ対応のメモリマットに内部電源電圧を供給することにより、各メモリマットに対して安定に電源電圧を供給することができる。

また、データ保持モード動作時においてリフレッシュする場合、選択されたメモリマットの内部降圧回路を活性化状態とするように構成したので、消費電流を低減することができる。

また、好ましくは、各マット配置領域において周辺部に内部降圧回路が配置されるので、内部回路のレイアウトに対して影響を及ぼすことなく、各メモリマットに対応して効率的に内部降圧回路を配置することができる。

［実施の形態１］
図１は、この発明の実施の形態１に従うＤＲＡＭの選択メモリセルの配置を示す図である。図１（Ａ）は、通常動作モード時の選択メモリセルの配置を示し、図１（Ｂ）は、データ保持モードにおけるリフレッシュ動作時における選択メモリセル（リフレッシュメモリセル）の配置を示す。

図１（Ａ）において、半導体記憶装置１は、４つのメモリマットＭＭ♯０〜ＭＭ♯３を含む。ここで、以下の説明において「メモリマット」は、メモリセルが行列状に配置されたメモリアレイと、このメモリセルを選択状態へ駆動するための周辺回路との両者を含む用語として用いる。メモリマットＭＭ♯０〜ＭＭ♯３の各々は、複数のサブアレイ（以下の説明においては、８個のサブアレイＭＢ♯０〜ＭＢ♯７を例示的に示す）を有する。

選択メモリセルに対しデータの入力または出力を行うデータアクセスが行われる通常動作モード時においては、メモリマットＭＭ♯０〜ＭＭ♯３各々において、１つのサブアレイ（図１（Ａ）においてＭＢ♯０）が選択状態とされる。この選択状態とされたサブアレイＭＢ♯０においてメモリセルが選択される。この図１（Ａ）に示すように、選択状態へ駆動されるサブアレイをメモリマットＭＭ♯０〜ＭＭ♯３それぞれに分散させることにより、メモリマットＭＭ♯０〜ＭＭ♯３各々において、センスアンプ動作時（選択メモリセルデータの検知および増幅）におけるピーク電流を低減することができ、応じて電源線のノイズが低減される。これにより、高速動作時においても、電源ノイズの影響に対するマージンを考慮する必要がなく高速動作を行うことができる。

図１（Ｂ）に示すように、データ保持モード動作時においてメモリセルの記憶データのリフレッシュが行われる場合、４つのメモリマットＭＭ♯０〜ＭＭ♯３のうち、１つのメモリマット（メモリマットＭＭ♯０を例示的に示す）が選択状態とされる。この選択状態とされたメモリマットＭＭ♯０において、複数のサブアレイ（図１（Ｂ）において、ＭＢ♯０，ＭＢ♯２、ＭＢ♯４およびＭＢ♯６）が選択状態へ駆動され、選択状態とされたサブアレイＭＢ♯０，ＭＢ♯２，ＭＢ♯４およびＭＢ♯６においてメモリセルの記憶データのリフレッシュが行われる。リフレッシュ動作が行われるサブアレイを１つのメモリマットに集中させることにより、リフレッシュ動作時において、サブアレイを活性化するためのローカル活性化信号を１つのメモリマットに対してのみ活性状態とすることができる。したがって、メモリマットそれぞれにおいて設けられた制御回路においてローカル活性化信号を活性状態へ駆動する必要がなく、消費電流を大幅に低減することができる。

図２は、この発明の実施の形態１に従う半導体記憶装置（ＤＲＡＭ１）のデータ保持モード動作時におけるリフレッシュ動作に関連する部分の構成を概略的に示すブロック図である。図２において、メモリマットＭＭ♯０〜ＭＭ♯３の各々は、行列状に配列される複数のメモリセルを有するメモリアレイＭＡ♯０〜ＭＡ♯３と、活性化時、対応のメモリアレイＭＡ♯０〜ＭＡ♯３において、リフレッシュされるメモリセルの行を選択状態へ駆動するロウデコーダＲＤ０〜ＲＤ３を含む。

ＤＲＡＭ１は、さらに、入力端子２ａを介して外部から与えられるロウアドレスストローブ信号／ＲＡＳと入力端子２ｂを介して外部から与えられるコラムアドレスストローブ信号／ＣＡＳとに応答して、データ保持モードが指定されたか否かを検出するデータ保持モード検出回路４と、このリフレッシュ検出回路４からのデータ保持モード検出信号ＲＥＦに応答して、リフレッシュに必要とされる各種制御を行うリフレッシュ制御回路６と、リフレッシュ制御回路６からのデータ保持モード検出に応答して活性化されて、所定の間隔でリフレッシュ要求信号φｒｅｆを出力するタイマ８と、リフレッシュ制御回路６からの制御信号に応答して活性化され、リフレッシュされるべきメモリセルを指定するリフレッシュアドレスを生成するリフレッシュカウンタ１０を含む。このリフレッシュカウンタ１０は、リフレッシュされるべきメモリマットおよびサブアレイを指定するリフレッシュアレイ指定アドレスＲＡＡならびにサブアレイおよびそこにおけるリフレッシュされるべきメモリセルの行を指定するリフレッシュ行アドレスＲＲＡを出力する。

ＤＲＡＭ１は、さらに、リフレッシュ制御回路６からの制御信号に応答して、リフレッシュカウンタ１０からのリフレッシュ行アドレスＲＲＡおよび入力端子２ｃを介して外部から与えられるアドレス信号の一方を選択的に通過させるマルチプレクサ１４と、リフレッシュ制御回路６からの制御信号（リフレッシュ動作活性化信号）に応答して活性化され、マルチプレクサ１４から与えられる内部ロウアドレス信号をバッファ処理して内部ロウアドレス信号を生成するロウアドレスバッファ１６と、リフレッシュ制御回路６からの制御信号に応答して活性化され、リフレッシュカウンタ１０からのアレイ指定アドレスＲＡＡをデコードし、メモリマットＭＭ♯０〜ＭＭ♯３のうちの１つのメモリマットを選択状態とする信号を出力するアレイ制御回路１２を含む。

マルチプレクサ１４はデータ保持モード指定時、リフレッシュ制御回路６の制御の下に、リフレッシュカウンタ１０から与えられるリフレッシュアドレスＲＲＡを選択してロウアドレスバッファ１６へ与える。ロウアドレスバッファ１６は、その内部構成は後に詳細に説明するが、データ保持モード検出時、複数のサブアレイを同時に選択状態とするように、サブアレイ指定アドレスを縮退状態とする。ここで、「縮退する」は、相補アドレス信号がともに選択状態とされる状態を示す。

アレイ制御回路１２は、リフレッシュ制御回路６の制御の下に、データ保持モード指定時、リフレッシュカウンタ１０からのアレイアドレスＲＡＡをデコードして、１つのメモリマットのみを選択状態とする。このアレイ制御回路１２は、データ保持モードの非検出時、すなわち通常動作モード時においては、すべてのメモリマットＭＭ♯０〜ＭＭ♯３を選択状態とする。次に各部の構成および動作について説明する。

図３は図２に示すリフレッシュ検出回路４およびリフレッシュ制御回路６の動作を示す波形図である。図３において、リフレッシュ検出回路４は、ロウアドレスストローブ信号／ＲＡＳの立下がりよりも先にコラムアドレスストローブ信号／ＣＡＳがＬレベルとされると、データ保持モードが指定されたと判定して、データ保持モード検出信号ＲＥＦを活性状態のＨレベルとする。リフレッシュ制御回路６は、このリフレッシュ検出回路４からのデータ保持モード検出信号ＲＥＦに応答してタイマ８を起動する。タイマ８は、このリフレッシュ制御回路６からの起動信号に応答して、所定期間ｔｕが経過すると、リフレッシュ要求信号φｒｅｆを出力する。

リフレッシュ制御回路６は、このタイマ８からのリフレッシュ要求信号φｒｅｆに応答して、リフレッシュ動作活性化信号ＺＲＡＳをＬレベルの活性状態とする。このリフレッシュ動作活性化信号ＺＲＡＳは、通常動作時において外部から与えられるロウアドレスストローブ信号／ＲＡＳの活性化に応答して発生される内部ロウアドレスストローブ信号／ＲＡＳと同じ機能を備える。異なっているのは、このリフレッシュ動作活性化信号ＺＲＡＳがＬレベルの活性状態とされる期間は、予め定められている点である。このリフレッシュ動作活性化信号ＺＲＡＳの活性化に応答して、リフレッシュアドレスに従ってメモリセルのデータのリフレッシュ動作が実行される。リフレッシュ制御回路６は、リフレッシュ検出回路４からのデータ保持モード検出信号ＲＥＦの活性化時（ロウアドレスストローブ信号／ＲＡＳがＬレベルの間）、タイマ８を作動状態とする。

タイマ８は、このリフレッシュ制御回路６からの活性化信号に応答して、所定期間Ｔｒごとにリフレッシュ要求信号φｒｅｆをＨレベルの活性状態とする。このリフレッシュ要求信号φｒｅｆに従って、リフレッシュ動作活性化信号ＺＲＡＳが所定期間活性状態のＬレベルとされ、リフレッシュ動作が実行される。このリフレッシュ動作完了時ごとにリフレッシュカウンタ１０のカウント値が変更され、次のリフレッシュされるメモリセル行の位置が指定される。

リフレッシュ検出回路４の構成は、通常のいわゆる「ＣＢＲ検出器」の構成と同じ構成を備える。

図４は、図２に示すメモリマットのアドレス信号の割当を例示的に示す図である。図４においては、１つのメモリアレイＭＡのサブアレイの構成を示す。メモリアレイＭＡは、８つのサブアレイＭＢ♯０〜ＭＢ♯７を含む。内部ロウアドレス信号ビットＲＡａおよび／ＲＡａにより、サブアレイＭＢ♯０〜ＭＢ♯３とサブアレイＭＢ♯４〜ＭＢ♯７のうちの一方の４つのサブアレイのグループが指定される。内部ロウアドレス信号ビットＲＡａがＨレベルのときには、サブアレイＭＢ♯０〜ＭＢ♯３が指定され、ロウアドレス信号ビット／ＲＡａがＨレベルとされたときにはサブアレイＭＢ♯４〜ＭＢ♯７が指定される。ここで、ビットＲＡａおよび／ＲＡａは、互いに相補な論理を有する。

ロウアドレス信号ビットＲＡｂおよび／ＲＡｂが、４つのサブアレイのうちの２つのサブアレイを選択するために用いられる。ロウアドレス信号ビットＲＡｂがＨレベルのときにはサブアレイＭＢ♯０およびＭＢ♯１またはサブアレイＭＢ♯４およびＭＢ♯５が指定され、ロウアドレス信号ビット／ＲＡｂがＨレベルのときには、サブアレイＭＢ♯２およびＭＢ♯３またはサブアレイＭＢ♯６およびＭＢ♯７が指定される。８個のサブアレイＭＢ♯０〜ＭＢ♯７のうち偶数番号のサブアレイが、ロウアドレス信号ビットＲＡｃにより指定され、奇数番号のサブアレイは、ロウアドレス信号ビット／ＲＡｃにより指定される。サブアレイＭＢ♯０〜ＭＢ♯７の各々は、自身に割当てられた３ビットのロウアドレス信号ビットがすべてＨレベルのとき選択状態とされる。

図５は、図２に示すリフレッシュカウンタ、マルチプレクサおよびロウアドレスバッファの構成を概略的に示すである。図５においては、リフレッシュアドレスと外部から与えられるアドレスを切換えるためのマルチプレクサは、図面を簡略化するために示していない。単に、リフレッシュ動作時にリフレッシュカウンタ１０からロウアドレスバッファ１６およびアレイ制御回路１２へ与えられるアドレス信号および生成されるロウアドレス信号ビットを示す。

図５において、リフレッシュカウンタ１０は、リフレッシュされるメモリセルおよび行ブロックを指定するアドレス信号ビットＲＲＡｃ〜ＲＲＡｅを生成するリフレッシュセルカウンタ１０ａと、このリフレッシュセルカウンタ１０ａから出力されるアドレス信号ビットＲＲＡｃの立下がりをカウントするアレイカウンタ１０ｂを含む。このリフレッシュセルカウンタ１０ａは、アドレス信号ビットＲＲＡｃを最上位ビットとし、アドレス信号ビットＲＲＡｅを最下位ビットとして出力する。このアドレス信号ビットＲＲＡｃ〜ＲＲＡｅにより、メモリマットＭ♯０〜Ｍ♯３それぞれにおいてリフレッシュされるべきメモリセルが指定される。

アレイカウンタ１０ｂは、このロウアドレス信号ビットＲＲＡｃが立下がると、その出力されるアドレス信号ビットＲＡＡ０〜ＲＡＡ１が示すカウント値を１増分（または減分）する。すなわち、アドレス信号ビットＲＲＡｃがＨレベルからＬレベルへ立下がると、１つのメモリマットにおいて、すべてのメモリセルがリフレッシュされたことを示す。

ロウアドレスバッファ１６は、このリフレッシュセルカウンタ１０ａから与えられたアドレス信号ビットＲＲＡｃ〜ＲＲＡｅをバッファ処理し、相補アドレス信号ビットＲＡａ，／ＲＡａ〜ＲＡｅ、／ＲＡｅを生成する。このロウアドレスバッファ１６は、データ保持モード時においてはメモリマットＭ♯０〜Ｍ♯３それぞれにおいてサブアレイのグループを指定するアドレス信号ビットＲＡａ，／ＲＡａ，ＲＡｂおよび／ＲＡｂを縮退状態とする。したがって、メモリマットＭ♯０〜Ｍ♯３それぞれにおいては、アドレス信号ビットＲＡｃ，／ＲＡｃに従って奇数番号のサブアレイまたは偶数番号のサブアレイが選択状態とされる。

アレイ制御回路１２は、データ保持モード指示信号ＲＥＦの活性化時に、このアレイカウンタ１０ｂから出力されるアドレス信号ビットＲＡＡ０およびＲＡＡ１をデコードし、メモリマットＭ♯０〜Ｍ♯３をそれぞれ指定するマット指定信号ＭＳ０〜ＭＳ３の１つを選択状態とする。デコーダ１２ａは、データ保持モード指定信号ＲＥＦの非活性化時には、このマット指定信号ＭＳ０〜ＭＳ３をすべて選択状態とする。これにより、データ保持モードにおいて、リフレッシュが行われる場合には、１つのメモリマットにおいて複数のサブアレイ（奇数番号のサブアレイまたは偶数番号のサブアレイ）がリフレッシュされ、通常動作モード時においてすべてのメモリマットにおいて所定数（１つ）のサブアレイが選択状態とされてデータのアクセスが行われる。

図６は、図５に示すロウアドレスバッファ１６の、サブアレイグループを指定するためのアドレス信号ビットＲＡａ，ＲＡｂおよび／ＲＡａ，／ＲＡｂを生成する部分の構成を示す図である。アドレス信号ビットＲＡａ，／ＲＡｂおよびＲＡｂ，／ＲＡｂは、同じ構成のバッファ回路から出力されるため、図６においては、１つのバッファ回路部分のみを示す。

図６において、ロウアドレスバッファ１６は、通常動作時にマルチプレクサを介して外部から与えられるアドレス信号ビットＡａ（Ａｂ）を受けて反転するインバータ１６ａと、このアドレス信号ビットＡａおよびインバータ１６ａの出力信号を受けてデータ保持モード時に縮退状態とするビット変更回路１６ｂと、ビット変更回路１６ｂの出力信号とアドレスバッファ活性化信号ＲＡＤＥを受けるＮＡＮＤ回路１６ｃと、ビット変更回路１６ｅの出力信号とアドレスバッファ活性化信号ＲＡＤＥを受けるＮＡＮＤ回路１６ｄと、ＮＡＮＤ回路１６ｃの出力信号を受けるインバータ１６ｅと、ＮＡＮＤ回路１６ｅの出力信号を受けるインバータ１６ｆを含む。インバータ１６ｅから内部ロウアドレス信号ビットＲＡａ（ＲＡｂ）が出力され、インバータ１６ｆから内部ロウアドレス信号ビット／ＲＡａ（／ＲＡｂ）が出力される。

ビット変更回路１６ｂは、アドレス信号ビットＡａとデータ保持モード指定信号ＲＥＦを受けるＯＲ回路１６ｂａと、インバータ１６ａの出力信号とデータ保持モード指定信号ＲＥＦを受けるＯＲ回路１６ｂｂとを含む。ＲＯ回路１６ｂａの出力信号がＮＡＮＤ回路１６ｃの一方入力へ与えられ、ＯＲ回路１６ｂｂの出力信号がＮＡＮＤ回路１６ｄの一方入力に与えられる。

通常動作モード時においては、データ保持モード指定信号ＲＥＦはＬレベルであり、ＯＲ回路１６ｂａおよび１６ｂｂは、バッファ回路として動作する。したがってビット変更回路１６ｂからは、アドレス信号ビットＡａから互いに相補なアドレス信号ビットＡａ（Ａｂ）および／Ａａ（／Ａｂ）が出力される。アドレスバッファ活性化信号ＲＡＤＥは、図７に示すように、リフレッシュ動作活性化時には、このリフレッシュ動作活性化信号ＺＲＡＳの活性化に応答して、活性状態のＨレベルとされる。このバッファ活性化信号ＲＡＤＥの活性化に応答して、ＮＡＮＤ回路１６ｃおよび１６ｄがそれぞれインバータとして動作し、このビット変更回路１６ｂから与えられた信号に従って内部ロウアドレス信号ビットＲＡａ（ＲＡｂ）および／ＲＡａ（／ＲＡｂ）が生成される。したがって、データ保持モード時においては、ロウアドレス信号ビットＲＡａ，／ＲＡａ、ＲＡｂおよび／ＲＡｂはすべてＨレベルとされる。したがって、図４に示すように、メモリマットＭＡにおいて、サブアレイＭＢ♯０〜ＭＢ♯７のうち、偶数番号のサブアレイまたは偶数番号のサブアレイが、内部ロウアドレス信号ビットＲＡｃ／ＲＡｃに従って選択状態とされる。

ロウアドレスバッファ１６の下位のアドレス信号ビットＲＡｃ〜ＲＡｅに対する部分は、この図６に示すビット変更回路１６ｂが削除された構成を備える。

なお、このリフレッシュ動作活性化信号ＺＲＡＳは、リフレッシュ動作モード時において所定の時間幅を有して生成される。通常動作モード時においては、外部から与えられるロウアドレスストローブ信号／ＲＡＳに応答して活性状態とされ、その活性期間は、外部ロウアドレスストローブ信号／ＲＡＳにより決定される。

なお、図６に示すロウアドレスバッファ１６の構成において、データ保持モード動作時においては、マルチプレクサから与えられるアドレス信号ビットＡａ（Ａｂ）の論理レベルはＨレベルおよびＬレベルいずれであってもよい。したがって、マルチプレクサは、データ保持モード動作時においては、アドレス信号ビットＡａおよびＡｂに対する部分においては、出力ハイインピーダンス状態とされる構成が利用されればよいか、または特に設けられなくてもよい。

図８は、図５に示すデコーダ１２ａの概略構成を示す図である。図８においては、メモリマットＭ♯０を選択状態とするデコーダ回路の部分が示される。デコーダ１２ａは、アレイカウンタ（図５参照）１０ｂから出力されるアレイアドレス信号ビット／ＲＡＡ０および／ＲＡＡ１を受けるＮＡＮＤ回路１２ａａと、ＮＡＮＤ回路１２ａａの出力信号とデータ保持モード指定信号ＲＥＦを受けるＮＡＮＤ回路１２ａｂを含む。ＮＡＮＤ回路１２ａｂから、メモリマットＭ♯０を指定するマット指定信号ＭＳ０が出力される。通常動作モード時においては、データ保持モード指定信号ＲＥＦは、Ｌレベルであり、ＮＡＮＤ回路１２ａｂから出力されるマット指定信号ＭＳ０はＨレベルとされる。他のメモリマットを指定する回路部分においても同様の構成が設けられているため、したがってメモリマットＭ♯０〜Ｍ♯３がすべて通常動作モード時においては選択状態とされる。

データ保持モード動作時においては、データ保持モード指定信号ＲＥＦが、活性状態のＨレベルとされ、ＮＡＮＤ回路１２ａｂがインバータとして作用する。ＮＡＮＤ回路１２ａａは、アレイカウンタ１０ｂの出力するビット／ＲＡＡ０および／ＲＡＡ１がともにＨレベルのときにＬレベルの信号を出力する。メモリマットＭ♯１〜Ｍ♯３それぞれにおいては、アレイカウンタの出力ビットＲＡＡ０，／ＲＡＡ０，ＲＡＡ１，／ＲＡＡ１の所定の組合せの信号が与えられる。したがって、データ保持モード動作時においては、メモリマットＭ♯０〜Ｍ♯３を指定するメモリマット指定信号ＭＳ０〜ＭＳ３のうちの１つのメモリマット指定信号のみが選択状態とされる。これにより、１つのメモリマットに対してのみデータ保持動作すなわちリフレッシュ動作を行うことができる。

図９は、図２に示すロウデコーダＲＤ０〜ＲＤ３の構成を概略的に示す図である。図９においては、メモリマットＭ♯ｉ（ｉ＝０〜３）における一本のワード線ＷＬに対するデコード回路の構成が概略的に示される。ロウデコーダＲＤｉは、メモリマット指定信号ＭＳｉと、所定の組合せの内部ロウアドレス信号ビットＲＡｃ〜ＲＡｅを受けるＮＡＮＤ回路１３ａと、このＮＡＮＤ回路１３ａの出力信号に従ってワード線ＷＬを選択状態（通常内部高電圧Ｖｐｐレベル）へ駆動するワード線ドライブ回路１３ｂを含む。

ＮＡＮＤ回路１３ａは、与えられた信号がすべてＨレベルのときに選択状態を示すＬレベルの信号を出力する。通常動作モード時においては、メモリマット指定信号ＭＳｉは、Ｈレベルである。一方、データ保持モード動作時においては、メモリマット指定信号ＭＳ０〜ＭＳ３のうち１つのメモリマット指定信号のみがＨレベルの選択状態とされる。したがって、選択されたメモリマットにおいてのみロウデコーダがデコード動作を行うため、１つのメモリマットに対してのみリフレッシュ動作が行われる。

なお、この図９に示す構成において、ＮＡＮＤ回路１３ａは、機能的にロウデコーダの構成を示している。サブアレイを指定するアドレス信号ビットＲＡｃがいわゆるブロックデコーダへ与えられ、各サブアレイにおいて、このブロックデコーダ（サブアレイを選択状態へ駆動するためのデコーダ）の出力信号に従ってサブアレイ対応に設けられたロウデコード回路が活性状態とされる構成が用いられてもよい。また、言うまでもなく、いわゆるプリデコーダの構成が用いられてもよい。

［変更例］
図１０は、この発明の実施の形態１に従うＤＲＡＭの変更例の構成を示す図である。図１０（Ａ）において、４つのメモリマットＭＭ♯０〜ＭＭ♯３およびサブアレイＭＢ♯０〜ＭＢ♯７に対するアドレス信号の配置が示される。この図１０（Ａ）に示す配置において、通常動作モード時においては、メモリマットＭＭ♯０〜ＭＭ♯３は、コラムアドレス信号ビットＣＡａ，／ＣＡａ，ＣＡｂおよび／ＣＡｂが割り当てられる。通常動作モード時においては、これらのコラムアドレス信号ビットＣＡａ，／ＣＡａ，ＣＡｂおよび／ＣＡｂは縮退状態とされており、すべて選択状態とされる。メモリマットＭＭ♯０〜ＭＭ♯３それぞれにおいて、サブアレイＭＢ♯０〜ＭＢ♯７を選択するロウアドレス信号ビットＲＡａ，／ＲＡａ，ＲＡｂおよび／ＲＡｂの割当は先の実施の形態（図４参照）と同じである。

データ保持モード時においては、１つのメモリマットを指定し、この選択状態とされるメモリマットにおいて複数のサブアレイが選択状態とされる。そこで、通常動作モード時において縮退状態とされるコラムアドレス信号ビットＣＡａおよびＣＡｂと通常動作モード時において非縮退状態とされるロウアドレス信号ビットＲＡａおよびＲＡｂを、データ保持モード時においては交換する。

すなわち、図１０（Ｂ）に示すように、データ保持モード時においては、コラムアドレス信号ビットＣＡａおよびＣＡｂがロウアドレス信号ビットＲＡａおよびＲＡｂにそれぞれ変換され、ロウアドレス信号ビットＲＡａおよびＲＡｂがコラムアドレス信号ビットＣＡａおよびＣＡｂに変換される。ＤＲＡＭにおいて、縮退状態とされるコラムアドレス信号ビットＣＡａおよびＣＡｂは、内部で（メモリセル選択動作時）選択状態とされる。したがって、コラムアドレス信号ビットをロウアドレス信号ビットとして用いても、内部動作においては、リフレッシュ動作活性化信号ＺＲＡＳに従ってメモリセル選択動作が行われる。したがって、図１０（Ａ）において括弧で示すように、データ保持モード動作時においてはサブアレイＭＢ♯０〜ＭＢ♯３のグループとサブアレイＭＢ♯４〜ＭＢ♯７のグループのうちの一方のグループがコラムアドレス信号ビットＣＡａ，／ＣＡａにより選択され、各グループにおいて２つのサブアレイがコラムアドレス信号ビットＣＡｂ，／ＣＡｂにより選択される。コラムアドレス信号ビットＣＡａ，／ＣＡａ，ＣＡｂ，／ＣＡｂは、縮退状態とされているため、これらはすべて選択状態にある。したがって、データ保持モード時においては奇数番号のサブアレイまたは偶数番号のサブアレイがロウアドレス信号ビットＲＡｃ，／ＲＡｃ（図４参照）に従って選択される。

また、データ保持モード動作時においては、ロウアドレス信号ビットＲＡａ，／ＲＡａ，ＲＡｂおよび／ＲＡｂによりメモリマットが指定される。このロウアドレス信号ビットは、非縮退状態であるため、４つのメモリマットＭＭ♯０〜ＭＭ♯３のうち１つのメモリマットが選択状態とされる。

図１１は、図１０に示すアドレス変換を行う部分の構成を概略的に示す図である。図１１においても、外部からのアドレス信号と内部で発生されるリフレッシュアドレスとを切換えるためのマルチプレクサは図面を簡略化するために示していない。図１１において、アドレス変換部は、データ保持モード時、リフレッシュカウンタ１０から与えられるリフレッシュアドレスＲＲＡａ，ＲＲＡｂ，ＲＲＡｃ〜ＲＲＡｅを受けて内部ロウアドレス信号ビットを生成するロウアドレスバッファ１６と、このロウアドレスバッファ１６からのロウアドレス信号ビットＲＡａ，／ＲＡａ，ＲＡｂ，／ＲＡｂと図示しないコラムアドレスバッファから与えられる縮退状態とされたコラムアドレス信号ビットＣＡａ′，ＣＡｂ′とを受け、データ保持モード指示信号ＲＥＦの活性化時コラムアドレス信号ビットＣＡａ′，ＣＡｂ′とロウアドレスバッファ１６からのロウアドレス信号ビットとを交換するスクランブラ１９を含む。ロウアドレスバッファ１６は、内部ロウアドレス信号ビットＲＡｃ，／ＲＡｃ〜ＲＡｅ，／ＲＡｅを生成して各メモリマットに設けられたロウデコーダへ与える。スクランブラ１９は、データ保持モード指示信号ＲＥＦの活性化時、コラムアドレス信号ビットＣＡａ′，ＣＡｂ′を内部ロウアドレス信号ビットＲＡａ，ＲＡｂとして出力し、かつロウアドレスバッファ１６からのロウアドレス信号ビットをコラムアドレス信号ビットＣＡａ，ＣＡｂとして出力する。データ保持モード指示信号ＲＥＦの非活性化時、スクランブラ１９は、ビット交換を行わず、与えられたアドレス信号ビットを出力する。

この図１１に示す構成の場合、リフレッシュカウンタ１０において、その最小カウント値から最大カウント値までカウント値が変化すると、すべてのメモリマットにおいてすべてのメモリセルが一度リフレッシュされたことを示す。したがって、単にスクランブラ１９において常時縮退状態とされるコラムアドレス信号ビットＣＡａ′およびＣＡｂ′とロウアドレスバッファ１６から出力されるロウアドレス信号ビットＲＡａ′およびＲＡｂ′をスクランブルするだけであり、簡易な回路構成で容易にデータ保持モードのときに１つのメモリマットにおいて複数のサブアレイを選択状態とすることができる。

図１２は、図１１に示すスクランブラの１ビットのアドレス信号に対する部分を示す図である。この図１２に示す構成が必要とされるビットの数だけ設けられる。図１２において、スクランブラ１９は、データ保持モード指示信号ＲＥＦの活性化時導通し、コラムアドレス信号ビットＣＡａ′を内部コラムアドレス信号ビットＣＡａとして出力する双方向トランスミッションゲートＸＦ１と、データ保持モード指示信号ＲＥＦの活性化時導通し、コラムアドレス信号ビットＣＡａ′をロウアドレス信号ビットＲＡａとして出力する双方向トランスミッションゲートＸＦ２と、データ保持モード指示信号ＲＥＦの活性化時導通し、ロウアドレス信号ビットＲＡａ′を内部コラムアドレス信号ビットＣＡａとして出力する双方向トランスミッションゲートＸＦ３と、データ保持モード指示信号ＲＥＦの非活性化時に導通し、ロウアドレス信号ビットＲＡａ′を内部ロウアドレス信号ビットＲＡａとして出力する双方向トランスミッションゲートＸＦ４を含む。この双方向トランスミッションゲートＸＦ１〜ＸＦ４の各々は、ＣＭＯＳトランジスタで構成され、このＣＭＯＳトランジスタの導通を制御するために、データ保持モード指示信号ＲＥＦを反転するインバータＩＶが設けられる。このデータ保持モード指示信号ＲＥＦおよびインバータＩＶの出力する反転データ保持モード指示信号によりこれらのトランスミッションゲートＸＦ１〜ＸＦ４の導通／非導通が実現される。

この図１２に示す構成においては、トランスミッションゲートＸＦ１〜ＸＦ４により、コラムアドレス信号ビットＣＡａ′およびロウアドレス信号ビットＲＡａ′の伝搬経路が切換えられているだけである。通常動作モード時においては、アドレス信号ビットＣＡａ′およびＲＡａ′は、それぞれ内部アドレス信号ビットＣＡａおよびＲＡａとして出力され、データ保持モード動作時においては、アドレス信号ビットＣＡａ′およびＲＡａ′は、それぞれアドレス信号ビットＲＡａおよびＣＡａとして出力される。コラムアドレス信号ビットＣＡａ′は縮退状態であり、常時選択状態にある。したがって単にこの伝搬経路を切換えるだけで、容易にデータ保持モード時において縮退状態とされるアドレス信号ビットを得ることができる。

なお、図１２に示す構成において、アドレス信号ビットＣＡａおよびＲＡａが伝達される部分は示していない。内部コラムアドレス信号ビットＣＡａは、メモリマットを選択状態とするためのマットデコーダ部分へ与えられ、内部ロウアドレス信号ビットＲＡａは、メモリマットそれぞれに対するロウデコーダ（ＲＤ０〜ＲＤ３）へ与えられる。

なお、このスクランブラ１９を用いる構成の場合、ＤＲＡＭの構成に応じて、縮退されるアドレス信号ビットの数が異なる場合（たとえば×８ビット構成の場合３ビットのアドレスが縮退される）、通常動作モード時において縮退状態とされるアドレス信号ビットをデータ保持モード時において縮退状態とすべきアドレス信号ビットと交換するように構成すれば、常にデータ保持モード時において１つのメモリマットを選択状態としてリフレッシュ動作を行うことができる。

上述のように、データ保持モード時において、メモリマットおよびサブアレイを指定する信号を選択的に縮退状態とすることにより、データ保持モード時において、１つのメモリマットにおいて所定数のサブアレイで構成されるグループのみに対しリフレッシュ動作を行うことができる。他のメモリマットにおいては、周辺回路は動作していない。したがって、他の周辺回路を駆動するための回路および他の周辺回路の動作が停止されるため、消費電流が低減される。

図１３（Ａ）は、センスアンプ駆動部の構成を概略的に示す図である。図１３（Ａ）においては、１つのサブアレイの１対のビット線に対して設けられたセンスアンプを代表的に示す。このセンスアンプは、メモリセルの各列に対応して配置され、活性化時、対応のメモリセル列（ビット線対）に読出されたメモリセルのデータの検知および増幅を行う。

図１３（Ａ）において、１対のビット線ＢＬ，／ＢＬに対し、センスアンプ２０が設けられる。ビット線対ＢＬおよび／ＢＬには、１列のメモリセルが接続される。図１３（Ａ）においては、ワード線ＷＬとビット線ＢＬとの交差部に対応して設けられるメモリセルＭＣを代表的に示す。また、ワード線ＷＬには、１行のメモリセルが接続される。

センス駆動部は、リフレッシュ動作活性化信号ＺＲＡＳと行ブロック指定アドレス信号ビットＲＡａ，ＲＡｂおよびＲＡｃに従って所定のタイミングでセンスアンプ活性化信号ＳＯＰおよびＳＯＮを活性状態とするセンス活性化回路２４と、センス活性化回路２４からのセンスアンプ活性化信号ＳＯＰに応答して導通して、センスアンプ駆動信号ＳＡＰを接地電位Ｖｓｓレベルの活性状態とするｎチャネルＭＯＳトランジスタで構成される活性化トランジスタ２７ａと、センス活性化回路２４からのセンスアンプ活性化信号ＳＯＮに応答して導通し、電源電位Ｖｉｎｔレベルの活性状態へセンス駆動信号ＳＡＮを駆動するｐチャネルＭＯＳトランジスタで構成されるセンス活性化トランジスタ２８ａと、センスアンプ駆動信号ＳＡＰに応答して導通し、センスアンプ２０の一方ノードへ電源電位Ｖｉｎｔを伝達するｐチャネルＭＯＳトランジスタで構成されるセンスアンプ駆動トランジスタ２２ａと、センスアンプ駆動信号ＳＡＮに応答して導通し、センスアンプ２０の他方ノードへ接地電位Ｖｓｓを伝達するｎチャネルＭＯＳトランジスタで構成されるセンス駆動トランジスタ２２ｂを含む。

センスアンプ２０は、通常の交差結合されたｐチャネルＭＯＳトランジスタおよび交差結合されたｎチャネルＭＯＳトランジスタを含む。このｐチャネルＭＯＳトランジスタ部分へ、センスアンプ駆動トランジスタ２２ａを介して電源電位Ｖｉｎｔが伝達され、ｎチャネルＭＯＳトランジスタ部分へ、センスアンプ駆動トランジスタ２２ｂを介して接地電位Ｖｓｓが伝達される。

センス駆動部は、さらに、センス活性化回路２４からのセンスアンプ活性化信号ＳＯＰと反転データ保持モード指定信号／ＲＥＦを受けるＡＮＤ回路２６ａと、ＡＮＤ回路２６ａの出力信号に応答して導通し、センスアンプ駆動信号ＳＡＰを接地電位Ｖｓｓレベルへ駆動するｎチャネルＭＯＳトランジスタで構成される補助駆動トランジスタ２７ｂと、センスアンプ活性化信号ＳＯＮとデータ保持モード指定信号ＲＥＦを受けるＯＲ回路２６ｂと、ＯＲ回路２６ｂの出力信号に応答して選択的に導通して、センスアンプ駆動信号ＳＡＮを電源電位Ｖｉｎｔレベルへ駆動するｐチャネルＭＯＳトランジスタで構成される補助駆動トランジスタ２８ｂを含む。

トランジスタ２７ａの電流駆動力は、トランジスタ２７ｂの電流駆動力よりも好ましくは、小さくされる。また、駆動トランジスタ２８ｂの電流駆動力は、補助駆動トランジスタ２８ｂのそれよりも好ましくは小さくされる。次に、この図１３（Ａ）に示すセンスアンプ駆動部の動作をその動作波形図である図１３（Ｂ）を参照して説明する。

データ保持モードにおいては、データ保持モード指定信号ＲＥＦはＨレベルであり、また反転データ保持モード指定信号／ＲＥＦがＬレベルである。この状態においては、ＡＮＤ回路２６ａの出力信号がＬレベルに固定され、また、ＯＲ回路２６ｂの出力信号はＨレベルに固定され、したがって、補助駆動トランジスタ２７ｂおよび２８ｂは、ともに、非道通状態に保持される。

スタンバイ状態時（リフレッシュ動作活性化信号ＺＲＳのＨレベルおよび通常動作時における内部ＲＡＳ信号の非活性状態）においては、センス活性化回路２４からのセンスアンプ活性化信号ＳＯＰおよびＳＯＮは、それぞれＬレベルおよびＨレベルである。したがって、センス駆動トランジスタ２７ａおよび２８ａは非道通状態になる。

リフレッシュ動作時においては、まず、リフレッシュ動作活性化信号ＺＲＡＳがＬレベルとされる。サブアレイ指定信号ビットＲＡａ，ＲＡｂおよびＲＡｃがすべて選択状態とされると、センス活性化回路２４が、所定のタイミングでセンスアンプ活性化信号ＳＯＮをＬレベルへ駆動し、またセンスアンプ活性化信号ＳＯＰをＨレベルへ駆動する。これにより、駆動トランジスタ２７ａおよび２８ａは、それぞれ導通状態とされ、センスアンプ駆動信号ＳＡＮおよびＳＡＰが活性状態のＨレベルおよびＬレベルとされる。このセンス駆動トランジスタ２７ａおよび２８ａは、比較的その電流駆動力は小さくされており、図１３（Ｂ）に破線で示すように、センスアンプ駆動信号ＳＡＮおよびＳＡＰは比較的緩やかに電位が変化する。このセンスアンプ活性化信号ＳＡＮおよびＳＡＰに応答して、センスアンプ活性化トランジスタ２２ａおよび２２ｂが導通し、センスアンプ２０へ、それぞれ電源電位Ｖｉｎｔおよび接地電位Ｖｓｓが伝達されてセンスアンプ２０が活性化され、ビット線ＢＬおよび／ＢＬ上に現れたメモリセルデータの検知および増幅を行う。センスアンプ駆動信号ＳＡＰおよびＳＡＮの電位変化が緩やかであるため、このセンスアンプ活性化トランジスタ２２ａおよび２２ｂのコンダクタンスの変化は比較的緩やかであり、応じてセンスアンプ２０の動作速度も遅くされる（センスアンプ２０は、その活性化トランジスタ２２ａおよび２２ｂを介してビット線ＢＬおよび／ＢＬの充放電を行うため）。

したがって、図１３（Ｂ）において、破線の波形で示すように、ビット線ＢＬおよび／ＢＬの電位は、緩やかに変化する。

このビット線ＢＬおよび／ＢＬの充放電を緩やかに行うことにより、センスアンプ２０の動作時における充放電電流のピーク電流を低減することができ、電源線のノイズ（電源電位Ｖｉｎｔの低下および接地電位Ｖｓｓの上昇）は防止され、１つのメモリマットにおいて複数のサブアレイにおいてセンス動作が行われる場合においても、安定にセンス動作を行うことができる。このリフレッシュ動作時においては、高速動作性は何ら要求されないため（データの外部入出力は行われないため）、何ら問題は生じない。

通常動作モード時においてはデータ保持モード指定信号ＲＥＦはＬレベルであり、ＡＮＤ回路２６ａおよびＯＲ回路２６ｂは、それぞれバッファ回路として動作する。したがって、この通常動作モード時においては、リフレッシュ動作活性化信号ＺＲＡＳに対応する内部ＲＡＳ信号（外部から与えられるロウアドレスストローブ信号／ＲＡＳに追随する）の活性化に応答して、アドレス信号ビットＲＡａ，ＲＡｂおよびＲＡｃにより選択状態とされたセンス活性化回路２４が活性状態とされて、センスアンプ活性化信号ＳＯＰおよびＳＯＮをそれぞれ所定のタイミングでＨレベルおよびＬレベルの活性状態とする。

このセンスアンプ活性化信号ＳＯＰおよびＳＯＮの活性化に応答して、駆動トランジスタ２７ａおよび２７ｂならびに駆動トランジスタ２８ａおよび２８ｂが導通し、高速でセンスアンプ駆動信号ＳＡＰおよびＳＡＮを活性状態のＬレベルおよびＨレベルとする。これにより、センスアンプ活性化トランジスタ２２ａおよび２２ｂが高速で導通し、センスアンプ２０が、このセンスアンプ活性化トランジスタ２２ａおよび２２ｂを介してビット線ＢＬおよび／ＢＬを充放電する。これにより、図１３（Ｂ）において実線で示すように、ビット線ＢＬ，／ＢＬの電位が高速で変化する。

なお、図１３（Ａ）に示す構成においては、センス活性化回路２４ａは、リフレッシュ動作活性化信号ＺＲＡＳおよびサブアレイ指定アドレス信号ビットＲＡａ，ＲＡｂおよびＲＡｃを受けてセンスアンプ活性化信号ＳＯＰおよびＳＯＮを活性状態へ駆動している。センス活性化回路２４の構成は、任意であり、このセンス活性化回路２４がサブアレイそれぞれに対応して設けられてもよく、リフレッシュ動作活性化信号ＺＲＡＳに応答してセンスアンプ活性化信号が各メモリマットのセンス活性化回路へ伝達され、サブアレイ対応のセンス活性化回路がサブアレイ指定信号に従って対応のセンスアンプ活性化信号を活性状態とする構成が用いられてもよい。

なお、図１３（Ｂ）においては、ビット線ＢＬ上にＨレベルのデータが読出された場合のビット線ＢＬおよび／ＢＬの電位変化が示されるが、Ｌレベルのメモリセルデータが読出された場合においても同様の効果が得られる。センスアンプ２４は、ビット線ＢＬおよび／ＢＬの高電位のビット線の電位を電源電位Ｖｉｎｔレベルへ駆動し、低電位のビット線の電位を接地電位Ｖｓｓレベルへ駆動する。

図１４は、データ保持モード時と通常動作モード時における内部ＲＡＳ信号を切換える部分の構成を示す図である。リフレッシュ制御回路６は、リフレッシュ要求信号（タイマから与えられる）φｒｅｆに応答して、所定の時間幅を有するリフレッシュ動作活性化信号ＺＲＡＳを発生するＺＲＡＳ発生回路６ａを含む。通常動作モード時においては、ＲＡＳバッファ３０が、外部から与えられるロウアドレスストローブ信号ｅｘｔ．／ＲＡＳをバッファ処理して、内部ロウアドレスストローブ信号／ＲＡＳを生成する。この通常動作モード時とリフレッシュ動作モード時における駆動信号の経路を切換えるために、ＲＡＳバッファ３０から与えられる内部ロウアドレスストローブ信号とデータ保持モード指定信号ＲＥＦを受けるＯＲゲート３２と、ＺＲＡＳ発生回路６ａから与えられるリフレッシュ動作活性化信号ＺＲＡＳとＯＲ回路３２の出力信号を受けるＡＮＤ回路３４とが設けられる。このＡＮＤ回路３４から、ＤＲＡＭ内部に設けられたＲＡＳ系回路（信号ＲＡＳに従って駆動される回路であり、ロウデコーダ、ロウアドレスバッファ、およびセンスアンプ駆動回路の部分を含む）へ与えられる内部ＲＡＳ信号φＲＡＳＺが生成される。

データ保持モード動作時においては、データ保持モード指定信号ＲＥＦがＨレベルであり、ＯＲ回路３２の出力信号はＨレベルに固定される。この状態においては、ＲＡＳバッファ３０の出力する内部ロウアドレスストローブ信号／ＲＡＳの状態が無視される。ＡＮＤ回路３４が、したがって、ＺＲＡＳ発生回路６ａから与えられるリフレッシュ動作活性化信号ＺＲＡＳに従って内部ＲＡＳ信号φＲＡＳＺをＬレベルの活性状態とする。

通常動作モード時においては、リフレッシュ制御回路６に含まれるＺＲＡＳ発生回路６ａからのリフレッシュ動作活性化信号ＺＲＡＳはＨレベルに固定される。また、データ保持モード指定信号ＲＥＦは、Ｌレベルに固定される。したがって、ＯＲ回路３２およびＡＮＤ回路３４がそれぞれバッファとして動作し、ＲＡＳバッファ３０から与えられる内部ロウアドレスストローブ信号／ＲＡＳに従って、内部ＲＡＳ信号φＲＡＳＺが出力される。これにより、通常動作モード時およびリフレッシュ動作モード時いずれにおいても、この内部ＲＡＳ信号φＲＡＳＺに従って、ＤＲＡＭの内部回路が動作する。

以上のように、この発明の実施の形態１に従えば、通常動作モード時とデータ保持モード動作時において、選択状態とされるメモリマットの数を変更可能としているため、このデータ保持モード動作時において、必要に応じて動作状態とされるメモリマットの数を調整して、消費電流を低減することができる。また、データ保持モード動作時において、１つのメモリマットにおいてのみ複数のサブアレイを選択状態としてリフレッシュ動作を行うことにより、１つのメモリマットに対してのみ活性化信号を伝達するだけでよく、他のメモリマットにおいては、すべて活性化信号が非選択状態に維持されるため、これらの他のメモリマットの周辺回路における消費電流が低減され、応じてデータ保持モード時における消費電流が低減される。

また、リフレッシュ動作モードにおいて、センス動作を緩やかに行うことにより、このピーク電流を低減することができ、これにより１つのメモリマットの複数のサブアレイにおいて同時にリフレッシュ動作を正確に行うことができる。

［実施の形態２］
図１５は、この発明の実施の形態２に従うＤＲＡＭのアレイの配置を概略的に示す図である。図１５（Ａ）においては、通常動作モード時における選択メモリサブアレイの配置を示し、図１５（Ｂ）に、データ保持モード動作時において、リフレッシュのために選択状態とされるサブアレイの配置を示す。図１５（Ａ）および（Ｂ）に示すように、ＤＲＡＭ１は、４つのメモリマットＭＭ♯０〜ＭＭ♯３を含む。メモリマットＭＭ♯０〜ＭＭ♯３それぞれに対応して、内部降圧回路ＶＤＣ０〜ＶＤＣ３が設けられる。この内部降圧回路ＶＤＣ０〜ＶＤＣ３のそれぞれの内部構成は、後に説明するが、外部から与えられる電源電位を変換して、内部電源電位を生成して、対応のメモリマットＭＭ♯０〜ＭＭ♯３へ供給する。メモリマットＭＭ♯０〜ＭＭ♯３の各々は、対応の内部降圧回路ＶＤＣ０〜ＶＤＣ３から電源電位を供給されて動作する。このメモリマットは、周辺回路としてのロウデコーダおよびコラムデコーダ、センスアンプ活性化回路などを含み、またメモリアレイ内に対しては、センスアンプを活性化するための電源電位Ｖｉｎｔ（図１３（Ａ）参照））などが供給される。

図１５（Ａ）に示すように、通常動作モード時においては、メモリマットＭＭ♯０〜ＭＭ♯３それぞれにおいて１つのサブアレイ（サブアレイＭＢ♯０を例示的に示す）が選択状態とされて、選択されたサブアレイＭＢ♯０内の選択されたメモリセルに対するアクセスが行われる。メモリマットＭＭ♯０〜ＭＭ♯３それぞれに対応して内部降圧回路を配置し、内部降圧回路ＶＤＣ０〜ＶＤＣ３それぞれが、対応のメモリマットＭＭ♯０〜ＭＭ♯３へのみ電源電位を供給する構成とすることにより、電源ノイズを低減することができる。

すなわち、１つの内部降圧回路を用いてメモリマットＭＭ♯０〜ＭＭ♯３全てへ電源電位を供給した場合、以下のような問題が生じる。すべてのメモリマットＭＭ♯０〜ＭＭ♯３に共通に設けられた内部降圧回路を用いてメモリマットＭＭ♯０〜ＭＭ♯３へ内部電源電位Ｖｉｎｔを供給した場合、メモリマットＭＭ♯０〜ＭＭ♯３の動作時に、すべてのメモリマットＭＭ♯０〜ＭＭ♯３の消費電流が共通の内部降圧回路を介して供給されることになり、この内部電源電位の低下ならびにこれを補償するために供給される大きな電流による内部電源電位の上昇およびリンギングが生じ、内部電源電位が不安定となる。一方、メモリマットＭＭ♯０〜ＭＭ♯３それぞれに対し、内部降圧回路ＶＤＣ０〜ＶＤＣ３を配置することにより、内部降圧回路ＶＤＣ０〜ＶＤＣ３それぞれは、対応のメモリマットＭＭ♯０〜ＭＭ♯３へ内部電源電位Ｖｉｎｔを供給することが要求されるだけである。したがって、内部降圧回路ＶＤＣ０〜ＶＤＣ３が補償すべき消費電流は、１つのメモリマットの消費電流だけであり、応じて消費電流が分散されるため、メモリマットＭＭ♯０〜ＭＭ♯３動作時における電源ノイズを低減することができ、応じて内部電源電位が少し低下した場合においても、安定に内部電源電位を供給することができるためメモリマットＭＭ♯０〜ＭＭ♯３はそれぞれ、大きな動作マージン（内部電源電位に対する）を持って安定に動作することができる。

この実施の形態２においては、さらに、データ保持モード動作時においてリフレッシュする場合に、実施の形態１に従って１つのメモリマット（図１５（Ｂ）においては、メモリマットＭＭ♯０を例示的に示す）においてのみリフレッシュ動作が実行される。非選択状態のメモリマット（ＭＭ♯１〜ＭＭ♯３）に対して設けられた内部降圧回路（ＶＤＣ０〜ＶＤＣ３）は、内部電源電圧Ｖｉｎｔの供給を停止する。これにより、非選択状態のメモリマットに対する消費電流がなくなるため、データ保持モード動作時における消費電流は大幅に低減される。この選択状態とされたメモリマット（ＭＭ♯０）においては、センスアンプなどの周辺回路の動作を緩やかとすることによりピーク電流を低減することができ、１つの内部降圧回路（ＶＤＣ０）を用いて複数のサブアレイに対し安定に内部電源電位を供給することができる（電流消費が小さいため、その電源電位の低下速度は遅く、１つの内部降圧回路により、十分に消費電流を補償することができるため）。

図１６（Ａ）は内部降圧回路の構成の一例を示す図である。図１６（Ａ）において、内部降圧回路ＶＤＣは、基準電位Ｖｒｅｆと内部電源電位Ｖｉｎｔとを比較する比較器４０と、メモリマット指定信号ＭＳｉに応答して比較器４０を選択的に活性状態とするための活性化トランジスタ４２と、比較器４０の出力信号に応答して外部電源電位供給ノードＶｅｘｔから電流を内部電源線４１上に供給するｐチャネルＭＯＳトランジスタで構成されるドライブトランジスタ４４を含む。このトランジスタ４２は、メモリマット指定信号ＭＳｉの活性状態のとき導通し、比較器４０の電流経路を形成する。メモリマット指定信号ＭＳｉの非活性化時には、活性化トランジスタ４２が非導通状態とされ、比較器４０を非活性状態とする。このトランジスタ４２は、したがって、比較器４０の電流源トランジスタとして作用する。

比較器４０は、動作時、基準電位Ｖｒｅｆが内部電源電位Ｖｉｎｔよりも高い場合には、Ｌレベルの信号を出力し、ドライブトランジスタ４４のコンタクタンスを大きくする。これにより、ドライブトランジスタ４４が外部電源電位供給ノードＶｅｘｔから内部電源線４１上へ電流を供給し、内部電源電位Ｖｉｎｔの電位を上昇させる。一方、内部電源電位Ｖｉｎｔが基準電位Ｖｒｅｆよりも高い場合には、比較器４０は、Ｈレベルの信号を出力して、このドライブトランジスタ４４をオフ状態とする。これにより、ドライブトランジスタ４４を介しての電流の供給が停止される。したがって、この内部電源電位Ｖｉｎｔは、基準電位Ｖｒｅｆの電位レベルに保持される。

図１６（Ｂ）に示すように、この内部降圧回路ＶＤＣは、１つのメモリマットに対してのみ外部電源電位Ｖｉｎｔを供給する。したがってこの消費電流ｉは比較的小さく、対応のメモリマットが選択状態にされ、動作する場合においても、そのピーク電流は小さく、内部電源電位Ｖｉｎｔの低下も小さく、内部電源電位Ｖｉｎｔは所定の電位レベルＶｒｅｆに保持される。

データ保持モード動作時においては、通常動作モード時よりも、多くのサブアレイが駆動される。しかしながら、このサブアレイを駆動する回路の動作速度は遅いため、その消費電流ｉの変化速度は小さく、ピーク電流は通常動作モード時のそれと同じ程度とされる。それにより、データ保持モードにおいて数多くのサブアレイが１つのメモリマットにおいて同時に駆動されても、内部電源電位Ｖｉｎｔは所定電位レベルに保持される。

データ保持モード動作時においては、選択メモリマットに対してのみこのメモリマット指定信号ＭＳｉがＨレベルとされる。したがって、非選択メモリマットに対しては、比較器４０が、非活性状態とされてその出力信号はＨレベルとされ、ドライブトランジスタ４４はオフ状態を維持する。非選択メモリマットはスタンバイ状態を維持するため、その消費電流はリーク電流だけであり、たとえ対応の内部降圧回路から電流が供給されない場合においても、内部電源電位はほぼ一定の電位レベルを保持することができる。

図１７は、選択メモリマットにおける回路動作を遅くするための構成を示す図である。図１７において、１つのメモリマットＭＭ♯の周辺回路（ロウデコーダ、コラムデコーダ、センスアンプ活性回路等）と内部電源線４１との間に、電流源として機能するｐチャネルＭＯＳトランジスタ４６ａと、データ保持モード時に、データ保持モード指定信号ＲＥＦに応答して非導通状態とされるｐチャネルＭＯＳトランジスタ４６ｂとが設けられる。ｐチャネルＭＯＳトランジスタ４６ａは、そのゲートが接地電位Ｖｓｓを受け、常時導通状態を維持し、電流源として機能する。

通常動作モード時においては、ＭＯＳトランジスタ４６ａおよび４６ｂは、ともに導通状態にあり、周辺回路４８は、内部電源線４１上の電源電位Ｖｉｎｔを受ける。周辺回路４８の動作時においては、ＭＯＳトランジスタ４６ａおよび４６ｂを介して大きな電流駆動力を持って電流が供給され、周辺回路４８は、高速で安定に動作する。

データ保持モード動作時においては、データ保持モード指定信号ＲＥＦがＨレベルであり、ＭＯＳトランジスタ４６ｂが非導通状態とされる。したがって、データ保持モード時においては、周辺回路４８は、電流源として機能するＭＯＳトランジスタ４６ａを介してのみ内部電源線４１から電流を供給される。したがって、この周辺回路４８の電流駆動力は、ＭＯＳトランジスタ４６ａにより決定され、通常動作時よりもその電流駆動力は小さくされ、周辺回路４８の動作速度が遅くされる。これにより、データ保持モード時におけるピーク電流を抑制することができる。

なお、図１７に示す構成において、データ保持モード指定信号ＲＥＦに変えて、データ保持モード指定信号ＲＥＦとメモリマット指定信号ＭＳｉの論理積信号ＲＥＦ・ＭＳｉが用いられてもよい。非選択メモリマットにおいては、データ保持モード時においては、ＭＯＳトランジスタ４６ｂが導通状態とされるが、対応の内部降圧回路が非活性状態であり、また、対応のメモリマットも非選択状態であり電流は消費されないため、特に問題はない。

また、回路動作を遅くする構成は、図１３（Ａ）のセンス動作を遅くする構成が用いられてもよい。

以上のように、この発明の実施の形態２に従えば、複数のメモリマットそれぞれに対応して設けられた内部降圧回路を、データ保持モード時においては、選択メモリマットに対する内部降圧回路のみを活性状態とするように構成したため、データ保持モード時における消費電流を大幅に低減することができる。また、このときデータ保持モード時において回路動作を遅くすることにより、ピーク電流を低減することができ、選択メモリマットにおける選択サブアレイの数が増加しても、ピーク電流を増加させることなく、安定にリフレッシュ動作を行うことができる。

［実施の形態３］
ＤＲＡＭにおいては、セルフリフレッシュモードを含むデータ保持モードに加えて、さまざまな動作モードが設けられている。たとえば、ＤＲＡＭのテストモードを設定する場合には、ＷＣＢＲタイミングが用いられ、テストモードのリセットにはＣＢＲタイミングが用いられる。ＷＣＢＲタイミングは、外部ロウアドレスストローブ信号ｅｘｔ．／ＲＡＳの立下がり前に、外部ライトイネーブル信号ｅｘｔ．／ＷＥおよび外部コラムアドレスストローブ信号ｅｘｔ．／ＣＡＳをＬレベルに立下げる。ＣＢＲタイミングにおいては、外部ロウアドレスストローブ信号ｅｘｔ．／ＲＡＳの立下がり前に、外部コラムアドレスストローブ信号ｅｘｔ．／ＣＡＳをＬレベルに立下げる。そのとき、外部ライトイネーブル信号ｅｘｔ．／ＷＥは、通常、Ｈレベルとされる。各動作モードを設定する部分の構成を図１８に示す。

図１８においては、テストモードセット回路５４およびテストモードリセット回路５２が一例として示される。テストモードセット回路５４は、ＷＣＢＲタイミングを検出するＷＣＢＲ検出器５４ａを含み、テストモードリセット回路５２は、ＣＢＲタイミングを検出するＣＢＲ検出器５２を含む。テストモードリセット時においては、ＣＢＲ検出信号ＣＢＲが出力されてテストモードがリセットされ、ＷＣＢＲ検出器５４ａからは、ＷＣＢＲ検出信号ＷＣＢＲが出力されてテストモードが設定される。データ保持モード指定時においては、このＣＢＲ検出信号ＣＢＲが所定時間以上活性状態とされるとＤＲＡＭはセルフリフレッシュモードに入る。このＣＢＲ検出信号は、したがって、データ保持モード検出信号ＲＥＦと等価である。

これらのテストモードセット回路５４およびテストモードリセット回路５２へ、入力バッファ５０ａ，５０ｂおよび５０ｃを介して外部ロウアドレスストローブ信号ｅｘｔ．／ＲＡＳ、外部コラムアドレスストローブ信号ｅｘｔ．／ＣＡＳおよび外部ライトイネーブル信号ｅｘｔ．／ＷＥが与えられる。

ＤＲＡＭにおいては、その内部構成要素はＣＭＯＳトランジスタであり、ＣＭＯＳレベルの信号が伝播される。

一方、ＤＲＡＭの外部装置においては、その入出力信号は、たとえばＴＴＬレベル（またはＬＶ（低電圧）ＴＴＬレベル）の場合がある。外部装置が、たとえばバイポーラトランジスタなどで構成されている場合、その出力信号レベルは、高速動作性を保証するために小さくされ、ＴＴＬまたはＬＶＴＴＬなどの信号が用いられる。ＴＴＬレベルにおいては、ハイレベルの信号電圧Ｖｉｈが、２．０Ｖであり、Ｌレベル信号電圧Ｖｉｎは、０．８Ｖである。入力初段に設けられる外部装置とのインタフェースとなるバッファをＣＭＯＳ構成とした場合、ＴＴＬ（またはＬＶＴＴＬ）レベルの信号が与えられた場合、貫通電流が流れる場合が生じる。データ保持モードにおいてこの貫通電流を低下させるための構成について以下に説明する。

図１９（Ａ）は、この発明の実施の形態３に従う入力バッファ回路の構成を示し、図１９（Ｂ）は、その等価論理ゲートを示す図である。図１９（Ａ）において、入力バッファ５０は、電源ノードＶｃｃと内部出力ノードＮｂとの間に接続され、かつそのゲートが入力ノードＮａに接続されるｐチャネルＭＯＳトランジスタＱａと、内部出力ノードＮｂと内部ノードＮｃとの間に接続され、そのゲートがパワーカット指示信号ＰＣを受けるように接続されるｐチャネルＭＯＳトランジスタＱｂと、内部ノードＮｃと接地ノードＶｓｓとの間に接続され、かつそのゲートが入力ノードＮａに接続されるｎチャネルＭＯＳトランジスタＱｃと、内部ノードＮｃと接地ノードＶｓｓとの間に接続され、かつそのゲートがパワーカット指定信号ＰＣを受けるように接続されるｎチャネルＭＯＳトランジスタＱｄを含む。

電源ノードＶｃｃへ与えられる電源電位Ｖｃｃ（ノードとその上の電位を同じ符号で示す）は、３．０Ｖであり、入力ノードＮａへ与えられる入力信号ＩＮのＨレベルは、ＴＴＬレベルの２．０Ｖである。パワーカット指示信号ＰＣは、データ保持モード動作時において、Ｈレベルの活性状態とされ、ＭＯＳトランジスタＱｂを非導通状態、ＭＯＳトランジスタＱｄを導通状態として、ノードＮｃを接地電位レベルに固定する。ＭＯＳトランジスタＱｂが、データ保持モード動作時非導通状態とされるため、電源ノードＶｃｃから接地ノードＶｓｓへの電流が流れる経路は遮断される。したがって、入力信号ＩＮが、ＴＴＬレベルの２．０Ｖであっても、この入力バッファ５０においては、貫通電流は生じず、データ保持モード時における消費電流が低減される。

図１９（Ｂ）は、この入力バッファ回路５０の等価な論理ゲートを示し、入力信号ＩＮとパワーカット指示信号ＰＣを受ける２入力ＮＯＲ回路として表わされる。パワーカット指示信号ＰＣがＨレベルのときには、その内部出力信号Ｉｉｎｔは、Ｌレベルに固定される。入力信号ＩＮのレベルは、Ｈレベルとされる場合もあり、またＬレベルとされる場合もある。したがって、このノードＮｂの電位は実際には、パワーカット指示信号ＰＣの活性化時における入力信号ＩＮの電位レベルにより決定される。ここでは、図１９（Ｂ）においては、パワーカット指定信号ＰＣの活性化時（Ｈレベルのとき）においては、内部入力信号Ｉｉｎｔの電位レベルが固定されることを示すために、２入力ＮＯＲ回路が示されるが、ノードＮｃから内部信号Ｉｉｎｔが出力されてもよい。

パワーカットモード指示信号ＰＣがＬレベルのとき、通常動作モード時であり、ＭＯＳトランジスタＱｂが導通状態とされ、ＭＯＳトランジスタＱｄが非導通状態とされる。この状態においては、入力信号ＩＮの電位レベルに従って、ＭＯＳトランジスタＱｃが、導通状態または非導通状態とされる。この状態においては、ＭＯＳトランジスタＱｂが導通しているため、ＭＯＳトランジスタＱａおよびＱｃを介して電源ノードＶｃｃから接地ノードＶｓｓへ電流が流れる経路が形成されるためにこの入力信号ＩＮに応じた（反転された）内部入力信号Ｉｉｎｔ（ＣＭＯＳレベル）を生成することができる。

ここで、ＭＯＳトランジスタＱｄが設けられているのは、パワーカット指示信号ＰＣの活性化時内部ノードＮｃがフローティング状態とされ、ノイズの影響により、ＭＯＳトランジスタＱｂおよびＱｃが導通状態とされて、貫通電流が流れる経路が形成されるのを防止するためである。内部出力ノードＮｂは、ＭＯＳトランジスタＱａにより充電され、その電位レベルは固定される。

図２０（Ａ）は、パワーカット指示信号ＰＣを発生する部分の構成を概略的に示す図である。図２０（Ａ）において、パワーカット指示信号発生部は、バッファ回路５５を介して与えられる外部ロウアドレスストローブ信号ｅｘｔ．／ＲＡＳおよび外部コラムアドレスストローブ信号ｅｘｔ．／ＣＡＳを受けて、データ保持モードが指定されたか否かを識別するリフレッシュ検出回路４と、このリフレッシュ検出回路４からのデータ保持モード指定信号ＲＥＦと、リフレッシュタイマ１８から与えられるリフレッシュ要求信号φｒｅｆを受けるインバータ５７と、データ保持モード指定信号ＲＥＦおよびインバータ５７の出力信号を受けるＡＮＤ回路５９を含む。ＡＮＤ回路５９からパワーカット指示信号ＰＣが発生されてバッファ回路５５へ与えられる。このバッファ回路５５は、先の図１８に示すバッファ５０ａおび５０ｂを含む。このリフレッシュ検出器４は、バッファ回路５５から与えられるロウアドレスストローブ信号／ＲＡＳおよびコラムアドレスストローブ信号／ＣＡＳがＣＢＲタイミングを満足しているか否かを検出するＣＢＲ検出器４ａを含む。このＣＢＲ検出器４ａからデータ保持モード指定信号ＲＥＦが出力される。ＣＢＲ検出器４ａは、また外部ライトイネーブル信号ｅｘｔ．／ＷＥをバッファ回路５５を介して受けるように構成されてもよい。次にこの図２０に示すパワーカット指示信号発生部の動作をその動作波形図である図２０（Ｂ）を参照して説明する。

バッファ回路５５を介して与えられるロウアドレスストローブ信号／ＲＡＳおよびコラムアドレスストローブ信号／ＣＡＳがＣＢＲタイミングを満足すると、ＣＢＲ検出器４ａから出力されるデータ保持モード指定信号ＲＲＦがＨレベルの活性状態とされる。リフレッシュタイマ１８が、リフレッシュ制御回路（図２参照）の制御の下に駆動され、所定時間が経過すると一定の時間間隔でリフレッシュ要求信号φｒｅｆを出力する。このリフレッシュ要求信号φｒｅｆは、Ｈレベルのときに活性状態とされる。したがって、データ保持モード期間の間、このリフレッシュ要求信号φｒｅｆがＬレベルのとき、パワーカット指示信号ＰＣがＨレベルとされる。このパワーカット指定信号ＰＣがＨレベルの期間、図１９（Ａ）に示すように、入力バッファにおいて、電流経路が遮断される。リフレッシュ要求信号φｒｅｆがＨレベルの活性状態とされると、インバータ５７の出力信号がＬレベルとされ、パワーカット指定信号ＰＣが、応じてＬレベルとされる。この期間の間、バッファ回路５５において電源ノードＶｃｃから接地ノードＶｓｓの間に電流が流れる経路が形成され、入力バッファ（バッファ回路５５）が動作状態とされ、外部から与えられる制御信号（／ＲＡＳおよび／ＣＡＳ）を取込むことができる。

データ保持モードのリセット時においては、外部ロウアドレスストローブ信号ｅｘｔ．ＲＡＳがＨレベルとされる。この外部ロウアドレスストローブ信号ｅｘｔ．／ＲＡＳがＨレベルとされても、パワーカット指定信号ＰＣがＨレベルであれば、バッファ回路５５は非動作状態であり、このバッファ回路５５の出力信号の電位レベルは変化しない。ある時間が経過して、外部ロウアドレスストローブ信号ｅｘｔ．／ＲＡＳおよびコラムアドレスストローブ信号ｅｘｔ．／ＣＡＳがともにＨレベルとされる状態において、リフレッシュ要求信号φｒｅｆが活性状態とされると、パワーカット指定信号ＰＣがＬレベルとされ、このＨレベルの信号ｅｘｔ．／ＲＡＳおよびｅｘｔ．／ＣＡＳがバッファ回路５５を介してリフレッシュ制御検出回路４へ与えられ、データ保持モード指定信号ＲＥＦがＨレベルの信号／ＲＡＳによりＬレベルとされる。そのデータ保持モード指定信号ＲＥＦのＬレベルへの立下がりに応答して、パワーカット指示信号ＰＣがＬレベルとされ、バッファ回路５５（入力バッファ５０ａ〜５０ｃ）が常時作動状態とされる。

したがって、この図２０（Ａ）に示す構成においては、データ保持モードリセット時において、外部から与えられる制御信号ｅｘｔ．／ＲＡＳおよびｅｘｔ．／ＣＡＳを１リフレッシュサイクル期間（１φｒｅｆ期間）Ｈレベルに保持することにより、データ保持モードが解除される。データ保持モード解除時において、リフレッシュ要求信号φｒｅｆがＨレベルの活性状態とされ、内部でリフレッシュ動作が行われる。したがって、このリフレッシュデータ保持モード解除後１リフレッシュ期間（リフレッシュ動作が実際に行われる期間）の間、外部からのこのＤＲＡＭへのアクセスを禁止することが必要とされる。

［変更例］
図２１（Ａ）は、この発明の実施の形態３の変更例の構成を示す図である。図２１（Ａ）においては、リフレッシュ要求信号φｒｅｆを受けるインバータ５７とパワーカット指示信号ＰＣを出力するＡＮＤ回路５９との間に、分周器５８が設けられる。他の構成は、図２０（Ａ）に示す構成と同じであり、対応する部分には同一の参照番号を付す。この図２１（Ａ）に示す構成の場合、図２１（Ｂ）に示す動作波形図において明らかに見られるように、パワーカット指示信号ＰＣは、リフレッシュ要求信号φｒｅｆを所定の分周比で分周した周期でＬレベルとされる。ここで、図２１（Ｂ）においては、分周比１／２の場合が一例として示される。したがって、データ保持モードリセット時においては、外部からの制御信号ｅｘｔ．／ＲＡＳおよびｅｘｔ．／ＣＡＳをＨレベルに保持する期間は、この分周されたリフレッシュ要求信号の周期の期間で済み、次のアクセスを速いタイミングで行うことができる。この分周器５８の分周比は、パワーカット指示信号ＰＣをＨレベルおよびＬレベルへ駆動するために必要とされる充放電電流およびバッファ回路５５における貫通電流の大きさを考慮して、適当な値に設定される。これにより、低消費電流でかつデータ保持モードリセット時において次のアクセスを速いタイミングで行うことが可能となる。

以上のように、この発明の実施の形態３に従えば、入力バッファの貫通電流が流れる経路を、データ保持モード時に遮断するように構成したため、データ保持モード動作時における消費電流を低減することができる。

また、リフレッシュ要求信号の活性化時に、入力バッファ回路を動作状態とすることにより、確実にデータ保持モードをリセット状態とすることができる。このリフレッシュ要求信号を分周して得られる信号により、入力バッファ回路の貫通電流経路を選択的に導通状態とすることにより、データ保持モードリセット時における外部の制御信号の状態を所定状態（Ｈレベルの非活性状態）に保持する期間が短くされ、応じて次のアクセス開始タイミングを速くすることができる。

［実施の形態４］
図２２は、この発明の実施の形態４に従うＤＲＡＭの要部の構成を示す図である。図２２に示す構成においては、リフレッシュ動作時において内部ロウアドレス信号ＲＡ，／ＲＡを発生する部分の構成が示される。

図１９においては、リフレッシュ検出回路４からのデータ保持モード検出信号ＲＥＦの活性化時、ロウアドレスバッファ１６をスタティックに動作させるためのバッファ制御回路６２が設けられる。

リフレッシュモード検出回路４は、外部ロウアドレスストローブ信号ｅｘｔ．／ＲＡＳの立下がりに応答して、外部コラムアドレスストローブ信号ｅｘｔ．／ＣＡＳをラッチするラッチ回路４ａａと、このラッチ回路４ａａの出力信号（ラッチ信号）のＨレベルのときにセットされ、データ保持モード指定信号ＲＥＦをＨレベルの活性状態とするセット／リセットフリップフロップ４ａｂを含む。このセット／リセットフリップフロップ４ａｂは、外部ロウアドレスストローブ信号ｅｘｔ．／ＲＡＳの立上がりに応答してリセットされる。

ラッチ回路４ａａは、外部ロウアドレスストローブ信号ｅｘｔ．／ＲＡＳのがＨレベルのとき導通状態とされて外部コラムアドレスストローブ信号ｅｘｔ．／ＣＡＳを通過させるｎチャネルＭＯＳトランジスタにより構成されるトランスファーゲート４ｃａと、トランスファーゲート４ｃａから伝達された信号を反転するインバータ４ｃｂと、インバータ４ｃｂの出力信号を反転してインバータ４ｃｂの入力部へ伝達するインバータ４ｃｃと、外部ロウアドレスストローブ信号ｅｘｔ．／ＲＡＳがＬレベルのときに導通し、インバータ４ｃｂの出力信号をセット／リセットフリップフロップ４ａｂのセット入力Ｓへ与えるｐチャネルＭＯＳトランジスタで構成されるトランスファーゲート４ｃｂを含む。ここで、実施の形態３の入力バッファが設けられていてもよい。

リフレッシュ制御回路６は、このリフレッシュモード検出回路４から与えられるデータ保持モード検出信号ＲＥＦに応答してタイマ１８を起動し、タイマ１８から与えられるリフレッシュ要求信号φｒｅｆに応答してリフレッシュ動作活性化信号ＺＲＡＳを活性状態としてＲＡＳ系駆動回路６０へ与える。このリフレッシュ制御回路６は、またリフレッシュ動作完了時、このリフレッシュ動作活性化信号ＺＲＡＳの立上がり（非活性化）に応答して、リフレッシュカウンタ１０のカウント値を１増分（減分）する。

ＲＡＳ系駆動回路６０は、リフレッシュ動作活性化信号ＺＲＡＳの活性化に応答して、ロウアドレスバッファにおけるラッチタイミングおよびその出力許可タイミングを与えるラッチ指示信号ＲＡＬおよびバッファ活性化信号ＲＡＤＥを出力する。このＲＡＳ系駆動回路６０は、またＲＡＳ系回路（信号ＲＡＳに応答して動作する）に対する制御信号をも発生する。図２２においては、センスアンプを活性化するためのセンスアンプ活性化信号φＳＡを代表的に示す。ビット線をイコライズするためのビット線イコライズ信号もこのＲＡＳ系駆動回路６０は発生する。

制御回路６２は、データ保持モード指示信号ＲＥＦとラッチ指示信号ＲＡＬを受けるＯＲ回路６２ａと、データ保持モード指示信号ＲＥＦとバッファ活性化信号ＲＡＤＥを受けるＯＲ回路６２ｂを含む。ＯＲ回路６２ａは、データ保持モード指示信号ＲＥＦとラッチ指示信号ＲＡＬの一方がＨレベルのときにＨレベルの出力信号を生成する。ＯＲ回路６２ｂは、データ保持モード指示信号ＲＥＦおよびバッファ活性化信号ＲＡＤＥの一方がＨレベルのときにＨレベルの信号を出力する。

ロウアドレスバッファ１６は、内部ロウアドレス信号ビットそれぞれに対応して設けられるロウアドレスバッファ回路を含む。図２２においては、１ビットの内部ロウアドレス信号ＲＡおよび／ＲＡを発生するバッファ回路１６ａを代表的に示す。ロウアドレスバッファ回路１６ａは、ＯＲ回路６２ａの出力信号がＨレベルのときに導通し、マルチプレクサ１４から与えられる信号を通過させるｎチャネルＭＯＳトランジスタで構成されるトランスファーゲート１６ａａと、トランスファゲート１６ａａから与えられる信号を反転するインバータ１６ａｂと、インバータ１６ａｂの出力信号を反転してインバータ１６ａｂの入力部へ伝達するインバータ１６ａｃと、インバータ１６ａｂの出力信号を反転するインバータ１６ａｂと、インバータ１６ａｂの出力信号とＯＲ回路６２ｂの出力信号とを受けるＮＡＮＤ回路１６ａｅと、ＮＡＮＤ回路１６ａｅの出力信号を反転して内部ロウアドレス信号ビット／ＲＡを出力するインバータ１６ａｆと、インバータ１６ａｄの出力信号とＯＲ回路６２ｂの出力信号とを受けるＮＡＮＤ回路１６ａｇと、ＮＡＮＤ回路１６ａｇの出力信号を反転して内部ロウアドレス信号ビットＲＡを生成するインバータ１６ａｈを含む。

マルチプレクサ１４は、リフレッシュ制御回路６から与えられる制御信号の制御の下に、リフレッシュカウンタ１０から与えられるリフレッシュアドレスおよび外部から与えられるアドレス信号Ａの一方を選択的に通過させる。次に、この図２２に示すアドレス系回路の動作について、その動作波形図である図２３を参照して説明する。

図２３（Ａ）は、図２２に示すＲＡＳ系駆動回路６０の動作を示す信号波形図である。ＲＡＳ系駆動回路６０は、リフレッシュ動作活性化信号ＺＲＡＳが非活性状態のＨレベルのときには、ラッチ指示信号ＲＡＬをＨレベルに保持し、またバッファ活性化信号ＲＡＤＥをＬレベルに保持する。データ保持モード指示信号ＲＥＦがＬレベルの通常動作モード時の場合には、この状態においては、ＯＲ回路６２ａの出力信号がＨレベルであり、ＯＲ回路６２ｂの出力信号はＬレベルである。ロウアドレスバッファ回路１６ａにおいては、したがってトランスファーゲート１６ａａがＯＲ回路６２ａからのＨレベルの信号に応答して導通状態とされ、マルチプレクサ１４から与えられる信号を通過させる。一方、ＯＲ回路６２ｂの出力信号は、Ｌレベルであり、ＮＡＮＤ回路１６ａｅおよび１６ａｄの出力信号はＨレベルであり、ロウアドレス信号ビット／ＲＡおよびＲＡはともにＬレベルとされる。

リフレッシュ動作活性化信号ＺＲＡＳがＬレベルの活性状態とされると、ラッチ指示信号ＲＡＬがＬレベルとされ、また次いでバッファ活性化信号ＲＡＤＥがＨレベルとされる。これにより、トランスファゲート１６ａａが非導通状態とされて、ラッチ状態にこのロウアドレスバッファ回路１６ａが入り、アドレスバッファ活性化信号ＲＡＤＥの立上がりに応答してＮＡＮＤ回路１６ａｅおよび１６ａｄがインバータとして動作し、そのインバータ１６ａｂおよび１６ａｃで構成されるラッチ回路によりラッチされたアドレス信号ビットに対応する内部ロウアドレス信号ビット／ＲＡおよびＲＡが生成される。

したがって、通常動作モード時においては、このリフレッシュ動作活性化信号ＺＲＡＳに対応する内部ＲＡＳ信号φＲＡＳＺに従ってロウアドレスバッファ回路１６ａが、与えられるアドレス信号ビットをラッチして、内部ロウアドレス信号ビットを生成する。このロウアドレスバッファ回路１６ａは、リフレッシュ動作活性化信号ＺＲＡＳ（内部ＲＡＳ信号φＲＡＳＺ）の非活性化に応答してリセット状態とされる。すなわち、信号ＲＡＬがＨレベルとされ 信号ＲＡＤＥがＬレベルとされ、内部ロウアドレス信号ビットＲＡおよび／ＲＡはともにＬレベルとされる。

データ保持モード動作時においては、データ保持モード指示信号ＲＥＦがＨレベルである。この状態においては、ＯＲ回路６２ａおよび６２ｂの出力信号は常時Ｈレベルに保持される。したがって、ロウアドレスバッファ回路１６ａにおいては、トランスファーゲート１６ａａが導通状態を保持し、またＮＡＮＤ回路１６ａｅおよび１６ａｄがインバータとして動作する。すなわち、このロウアドレスバッファ回路１６ａがスタティックに動作し、マルチプレクサ１４から与えられる信号ビットに従って変化する信号ビットＲＡおよび／ＲＡを生成する。

すなわち、図２３（Ｂ）に示すように、外部ロウアドレスストローブ信号ｅｘｔ．／ＲＡＳおよび外部コラムアドレスストローブ信号ｅｘｔ．／ＣＡＳがＣＢＲタイミングで与えられ、リフレッシュ検出回路４からのデータ保持モード指示信号ＲＥＦがＨレベルとされると、ロウアドレスバッファ１６がスタティック動作を開始する。リフレッシュ制御回路６が、タイマ１８からこのデータ保持モード指定信号ＲＥＦが活性状態とされてから時間ｔ経過後に与えられるリフレッシュ要求信号φｒｅｆに応答してリフレッシュ動作活性化信号ＺＲＡＳを活性化すると、リフレッシュカウンタ１０が活性化され、そのカウント値がマルチプレクサ１４を介してロウアドレスバッファ１６へ与えられ、応じて内部ロウアドレス信号ビットＲＡおよび／ＲＡの状態が変化する。リフレッシュ動作が完了し、リフレッシュ動作活性化信号ＺＲＡＳが非活性状態とされると、この非活性化に応答してリフレッシュカウンタ１０のカウント値が更新される。これのカウント値の更新に従って、スタティック動作を行うロウアドレスバッファ回路１６から出力されるロウアドレス信号ビットＲＡおよび／ＲＡの状態が変化する。以降、このデータ保持モード動作期間の間、ロウアドレスバッファ１６がスタティック動作を行い、リフレッシュ動作活性化信号ＺＲＡＳの非活性化に応答してリフレッシュカウンタ１０のカウント値が更新される毎に内部ロウアドレス信号ビットＲＡおよび／ＲＡの状態が変化する。

データ保持モード動作が完了すると、データ保持モード指定信号ＲＥＦがＬレベルの非活性状態とされ、ロウアドレスバッファ１６がリセットされ、内部ロウアドレス信号ビットＲＡおよび／ＲＡはＬレベルに保持される。

上述のように、データ保持モード動作時において、ロウアドレスバッファ１６をスタティックに動作させることにより、内部ロウアドレス信号ビットのうち、変化するロウアドレス信号ビットを出力するロウアドレスバッファ回路のみが充放電動作を行う。変化しないロウアドレス信号ビットに対するロウアドレスバッファ回路は充放電動作を行わないため、データ保持モード動作時における消費電流を低減することができる。このとき、選択メモリアレイ（サブアレイ）のセット／リセット（アクティブ状態／プリチャージ状態）は、ＲＡＳ系駆動回路６０の制御の下にリフレッシュ動作活性化信号ＺＲＡＳに応答して行われている。

図２４は、データ保持モード時におけるリフレッシュ動作シーケンスを示す図である。リフレッシュ動作シーケンスにおいては、図２４（ａ）に示すバーストリフレッシュモードと、図２４（ｂ）に示す分散リフレッシュモードとがある。バーストリフレッシュモードにおいては、図２４（ａ）に示すように、連続して所定回数リフレッシュ動作が行われる。この所定回数のリフレッシュが完了すると、比較的長いポーズ時間Ｔｐの間、ＤＲＡＭはスタンバイ状態（プリチャージ状態）に維持される。このポーズ時間Ｔｐが完了すると、再び所定回数のリフレッシュ動作が行われる。このバーストリフレッシュモードにおいては、先の図２２において示したように、ロウアドレスバッファをスタティックに動作させ、変化するアドレス信号ビットの信号線のみを充放電させることにより、リフレッシュ動作時における動作電流が低減される。

また、図２４（ｂ）に示す分散リフレッシュモードにおいては、リフレッシュ動作は、所定のリフレッシュ期間Ｔｒｅｆごとに行われる。したがってこの分散リフレッシュの構成と比べて、図２１（ａ）に示すバーストリフレッシュモードの場合、ポーズ時間Ｔｐをリフレッシュ間隔Ｔｒｅｆよりも長く取ることができる（連続して複数行にわたるメモリセルデータがリフレッシュされるため）。結果として、実効的にＤＲＡＭがスタンバイ（プリチャージ状態）に維持される時間が長くなり、消費電流を低減することができる。本実施の形態４においては、このバーストリフレッシュモードを先の図２２に示すロウアドレスバッファの構成と組合せて用いてサブアレイまたはメモリブロック単位でリフレッシュ動作を実行する。

図２５は、この発明の実施の形態４におけるＤＲＡＭのメモリブロック部の構成を概略的に示す図である。図２５においては、２つのメモリブロックＭＢＬおよびＭＢＲを示す。このメモリブロックＭＢＬおよびＭＢＲの間に、メモリセルデータの検知および増幅を行うセンスアンプＳＡを含むセンスアンプ帯ＳＡＢが配置される。このメモリブロックＭＢＬおよびＭＢＲによりセンスアンプ帯ＳＡＢのセンスアンプＳＡを共有する構成は「シェアードセンスアンプ配置」と呼ばれる。「シェアードセンスアンプ配置」は、またセンスアンプがメモリブロックの両側に各列に交互に配置される「交互配置型シェアードセンスアンプ配置」の構成であってもよいが、この図２５においては、説明を簡略化するために「シェアードセンスアンプ配置」の構成を示す。また、メモリブロックＭＢＬおよびＭＢＲは、それぞれ先の実施の形態１および２で示したサブアレイＭＢ♯ｊ（ｊ＝０〜７）であってもよく、またこのメモリブロックＭＢＬおよびＭＢＲが１つのサブアレイを構成してもよい。

メモリブロックＭＢＬが、一例として、１２８本のワード線ＷＬ０〜ＷＬ１２７を含み、メモリブロックＭＢＲも、１２８本のワード線ＷＬ１２８〜ＷＬ２２５を含む。メモリブロックＭＢＬに対しては、ＸデコーダＲＤＬが設けられ、メモリブロックＭＢＲに対しては、ＸデコーダＲＤＲが配置される。

メモリブロックＭＢＬおよびＭＢＲそれぞれにおいてメモリセルの各列に対応してビット線対が配置される。図２５においては、メモリブロックＭＢＬにおいては、１つのビット線対ＢＬＬ，／ＢＬＬを示し、メモリブロックＭＢＲにおいては１つのビット線対ＢＬＲおよび／ＢＬＲを代表的に示す。

センスアンプ帯ＳＡＢは、このメモリブロックＭＢＬおよびＭＢＲの対応の列のビット線対ＢＬＬ，／ＢＬＬおよびＢＬＲ，／ＢＬＲに対応して配置されるセンスアンプＳＡを含む。このセンスアンプＳＡは、ビット線分離制御信号ＢＬＩＬに応答して選択的に導通状態とされるビット線分離ゲートＩＧＬを介してビット線ＢＬＬ，／ＢＬＬに接続され、かつ分離制御信号ＢＬＩＲに応答して選択的に導通状態とされるビット線分離ゲートＩＧＲを介してビット線ＢＬＲ，／ＢＬＲに接続される。このビット線分離制御信号ＢＬＩＬおよびＢＬＩＲは、メモリブロック指定信号ＢＳに応答する分離制御回路ＩＣＬから出力される。この分離制御回路ＩＣＬは、メモリブロックＭＢＬがブロック指定信号ＢＳにより指定されたときには、分離制御信号ＢＬＩＬをＨレベルに保持し、分離制御信号ＢＬＩＲをＬレベルに保持する。

センスアンプＳＡの動作時においては、ビット線対ＢＬＬ，／ＢＬＬのみがセンスアンプＳＡに接続されるため、センスアンプＳＡが駆動する負荷が軽減され、高速でセンス動作を行うことができる。また、センスアンプＳＡのセンスノード（センスアンプとビット線対との接続ノード）の負荷容量（寄生容量）が小さくなるため、メモリセルＭＣからの読出電圧（ビット線に伝達されたメモリセルの記憶データにより生じるビット線の電位変化量）を大きくすることができ、安定にセンス動作を行うことができる。メモリブロック指定信号ＢＳが、これらのメモリブロックＭＢＬおよびＭＢＲ以外のメモリブロックを指定するときには、このビット線分離制御信号ＢＬＩＬおよびＢＬＩＲがともにＨレベルとされて、センスアンプＳＡは分離制御ゲートＩＧＬおよびＩＧＲを介してビット線対ＢＬ，／ＢＬＬおよびＢＬＲ，／ＢＬＲに接続される。この状態においては、メモリブロックＭＢＬおよびＭＢＲはスタンバイ状態（プリチャージ状態）を維持する。

図２６（Ａ）は、ビット線分離制御信号ＢＬＩＬおよびＢＬＩＲを発生する部分の構成を示す図である。図２６（Ａ）において、リフレッシュ制御回路６は、リフレッシュ検出回路から与えられるデータ保持モード検出信号ＲＥＦに応答して作動状態とされるリフレッシュ制御部７０と、リフレッシュ制御部７０からの起動信号に応答して所定期間をカウントするタイマ１８ａと、リフレッシュ制御部７０の制御の下に起動され、ポーズ時間をカウントし、ポーズ時間経過ごとにリフレッシュ要求信号φＰＡを出力するポーズタイマ７２と、リフレッシュ制御部７０から出力されるリフレッシュ動作活性化信号ＺＲＡＳをカウントするカウンタ７４を含む。

カウンタ７４は、このメモリブロックＭＢＬおよびＭＢＲそれぞれに含まれるワード線の数（１２８）をカウントし、カウント動作完了後カウントアップ信号φＣＮＴをたとえばＬレベルの非活性状態とする。タイマ１８ａは、リフレッシュ制御部７０の制御の下に、データ保持モード検出信号ＲＥＦが活性状態とされてから所定期間経過後セルフリフレッシュ動作に入ることを示す信号を出力する。リフレッシュ制御部７０は、このタイマ１８ａからのセルフリフレッシュモード指定信号に応答して連続してカウンタ７４からのカウント信号φＣＮＴがＨレベルの間リフレッシュ動作活性化信号ＺＲＡＳを繰返し活性化する。

リフレッシュ制御部７０からのリフレッシュ動作活性化信号ＺＲＡＳは、ブロックアドレス信号ビットＲＡＢａ〜ＲＡＢｂをデコードするブロックデコーダ７６へ与えられる。このブロックデコーダ７６へ与えられるアドレス信号ビットの数は、メモリマットに含まれるメモリブロックの数により決定される。ブロックデコーダ７６は、このリフレッシュ制御部７０からのリフレッシュ動作活性化信号ＺＲＡＳの活性化時に活性化されてデコード動作を行い、ブロック指定信号ＢＳを出力する。

分離制御回路ＩＣＬは、カウンタ７４からのカウント制御信号φＣＮＴおよびブロック指定信号ＢＳおよびリフレッシュ動作活性化信号ＺＲＡＳを受けて、ビット線分離信号ＢＬＩＬおよびＢＬＩＲを出力する。分離制御回路ＩＣＬは、カウンタ７４からのカウント制御信号φＣＮＴがＨレベルの活性状態の間、すなわちバーストリフレッシュが行われる期間、分離制御信号ＢＬＩＬおよびＢＬＩＲの状態を保持する。次に、この図２６（Ａ）の示す回路の動作をその動作を波形図である図２６（Ｂ）を参照して説明する。

データ保持モード指定信号ＲＥＦがＨレベルの活性状態とされると、リフレッシュ制御部７０は、タイマ１８ａを起動する。タイマ１８ａからタイムアップ信号が与えられると、リフレッシュ制御部７０は、カウンタ７４を活性状態として、その出力信号φＣＮＴをＨレベルの活性状態とする。これと並行して、リフレッシュ動作活性化信号ＺＲＡＳを活性状態とする。図２６（Ｂ）においては、リフレッシュ動作活性化信号ＺＲＡＳの反転信号ＲＡＳを示す。ブロックデコーダ７６は、このリフレッシュ動作活性化信号ＺＲＡＳの活性化に応答して、ロウアドレスバッファから与えられるブロックアドレス信号ビットＲＡＢａ〜ＲＡＢｂをデコードし、選択されたメモリブロックに対するブロック選択信号ＢＳをデコードし、選択されたメモリブロックに対するブロック選択信号ＢＳを活性状態とする。

分離制御回路ＩＣＬは、ブロックデコーダ７６から与えられるブロック選択信号（ＢＳ０）に従って、ビット線分離制御信号ＢＬＩＬおよびＢＬＩＲの一方をＨレベルとし、他方をＬレベルとする。

今、メモリブロックＭＢＬが最初に指定されたと仮定する。この状態においては、分離制御回路ＩＣＬは、ビット線分離信号ＢＬＩＬをＨレベルに維持し、ビット線分離制御信号ＢＬＩＲをＬレベルに固定する。カウンタ７４からのカウント信号φＣＮＴがＨレベルの間、分離制御回路ＩＣＬは、内部でリフレッシュ動作活性化信号ＺＲＡＳを常時活性状態とみなす。したがって、リフレッシュ制御部７０からのリフレッシュ動作活性化信号ＺＲＡＳが繰返し活性状態と非活性状態を繰返しても、そのカウンタ７４からのカウント制御信号φＣＮＴがＨレベルの間、分離制御信号ＢＬＩＬはＨレベルを維持し、分離制御信号ＢＬＩＲはＬレベルを維持する。これにより、分離制御回路ＩＣＬにおける分離制御信号ＢＬＩＬおよびＢＬＩＲの充放電電流を低減し、データ保持モードにおける消費電流を低減する。

リフレッシュ制御部７０が１２８回リフレッシュ動作活性化信号ＺＲＡＳを発生すると、カウンタ７４は、そのカウント制御信号φＣＮＴをＬレベルにリセットする。このカウンタ７４からのカウント制御信号φＣＮＴのリセットに応答して、分離制御回路ＩＣＬは、その分離制御信号ＢＬＩＲをＨレベルに復帰させる。このときまた、リフレッシュ制御部７０は、カウンタ７４からのカウント制御信号φＣＮＴの立下がりに応答してポーズタイマ７２を起動する。ポーズタイマ７２は、予め定められたポーズ時間を計測し、このポーズ時間が経過すると、再びリフレッシュ要求信号φＰＡを出力する。このリフレッシュ要求信号φＰＡに応答してリフレッシュ制御部７０は、再びカウンタ７４を駆動状態とし、カウント制御信号φＣＮＴをＨレベルとし、またリフレッシュ動作活性化信号ＺＲＡＳを１２８回連続的に出力する。この状態においては、ブロックデコー７６からのブロック選択信号ＢＳが、メモリブロックＭＢＲを指定する。したがって、分離制御回路ＩＣＬは、分離制御信号ＢＬＩＬをＬレベルに立下げ、分離制御信号ＢＬＩＲをＨレベルに固定する。

メモリブロックＭＢＲの１２８本のワード線が順次選択状態とされて、メモリブロックＭＢＲのメモリセルの記憶データのリフレッシュが実行される。リフレッシュ動作活性化信号ＺＲＡＳが１２８回発生されると、カウンタ７４からのカウント制御信号φＣＮＴがＬレベルとされ、分離制御回路ＩＣＬは、リセット状態とされ、分離制御信号ＢＩＬおよびＢＩＲをともにＨレベルとする。リフレッシュ制御部７０は、このカウンタ７４からのカウント制御信号φＣＮＴの立下がりに応答して、再びポーズタイマ７２を起動する。この間、ブロックデコーダ７６は、リフレッシュ動作活性化信号ＺＲＡＳが非活性状態にあり、この出力するブロック選択信号ＢＳの状態を維持する。これは、ブロックデコーダ７６へ与えられるクロック指定アドレス信号ビットＲＡＢａおよびＲＡＢｂがスタティックに動作するロウアドレスバッファから与えられるためである。しかしながら、このブロックデコーダ７６は、図２６（Ｂ）において破線で示すように、バーストリフレッシュ動作完了後のポーズ期間においては、リセット状態とされる構成が用いられてもよい。

ポーズタイマ７２から、再びリフレッシュ要求信号φＰＡが与えられると、リフレッシュ制御部７０は、再びカウンタ７０を起動し、リフレッシュ動作活性化信号ＺＲＡＳを繰り返し活性化状態とする。ブロックデコーダ７６は、再びアドレス信号ビットをデコードして、メモリブロック指定信号ＢＳを出力する。この状態において、メモリブロックＭＢＬおよびＭＢＲと異なるメモリブロックが指定される。したがって、分離制御回路ＩＣＬは、分離制御信号ＢＩＬおよびＢＩＲをともにＨレベルに保持する。

上述の動作により、バーストリフレッシュをメモリブロック単位で実行することにより、センスアンプとメモリブロックとを接続するための分離制御信号の充放電は、このバーストリフレッシュ動作期間中行われないため、データ保持モード時における消費電流を低減することができる。

図２７は、図２６（Ａ）に示すブロックデコーダ７６の構成の一例を示す図である。図２７においては、１つのブロック選択信号ＢＳｉを発生する部分の構成を示す。図２７において、ブロックデコーダ７６は、リフレッシュ動作活性化信号ＺＲＳを受けるインバータ７６ａと、インバータ７６ａの出力信号とデータ保持モード指定信号ＲＥＦを受けるＯＲ回路７６ｂと、ＯＲ回路７６ｂの出力信号とブロック指定アドレス信号ビットＲＡＢａ〜ＲＡＢｂを受けるＡＮＤ回路７６ｃを含む。ＡＮＤ回路７６ｃからメモリブロック指定信号ＢＳｉが出力される。

この図２７に示す構成においては、データ保持モード指定信号ＲＥＦがＨレベルのとき、すなわちデータ保持モード動作時においては、ＯＲ回路７６ｂの出力信号はＨレベルである。ブロック指定アドレス信号ビットＲＡＢａ〜ＲＡＢｂは、データ保持モード動作時においてはスタティックに動作するアドレスバッファから与えられる。したがって、このＡＮＤ回路７６ｃから出力されるブロック指定信号ＢＳｉは、データ保持モード動作時においては、リセットされることなくスタティックに変化し、図２６（Ｂ）に示すブロック指定信号ＢＳ０（ＢＳ１）のように変化する。

［ブロックデコーダの変更例］
図２８は、図２６（Ａ）に示すブロックデコーダ７６の変更例を示す図である。図２８において、ブロックデコーダ７６は、カウント制御信号φＣＮＴがＬレベルのときに導通状態とされ、ブロック指定アドレス信号ビットＲＡＢａ〜ＲＡＢｂおよびリフレッシュ動作活性化信号ＺＲＡＳを通過させる転送制御回路７６ｄと、この転送制御回路７６ｄから与えられるリフレッシュ動作活性化信号ＺＲＡＳを受けるインバータ７６ｅと、転送制御回路７６ｄから与えられるブロック指定アドレス信号ビットＲＡＢａ〜ＲＡＢｂとインバータ７６ｅの出力信号を受けるＡＮＤ回路７６ｆを含む。ＡＮＤ回路７６ｆからブロック選択信号ＢＳｉが出力される。転送制御回路７６ｄは、信号ＲＡＢａ〜ＲＡＢｂおよびＺＲＡＳそれぞれに対して設けられ、そのゲートにカウント制御信号φＣＮＴを受けるｐチャネルＭＯＳトランジスタ７６ｄａ〜７６ｄｂおよび７６ｅで構成されるトランスファゲートを含む。

この図２８に示す構成においては、バーストリフレッシュ動作期間中カウント制御信号φＣＮＴがＨレベルであり、転送制御回路７６ａに含まれるトランスファゲート７６ｄａ〜７６ｄｂおよび７６ｄｃはすべて非導通状態である。したがって、ＡＮＤ回路７６ｆの入力信号の状態は変化せず、バーストリフレッシュ動作期間の間、メモリブロックＢＳｉの状態は変化しない。バーストリフレッシュ動作期間が完了し、ポーズ期間にされると、カウント制御信号φＣＮＴがＬレベルとされ、転送制御回路７６ｄのトランスファゲート７６ｄａ〜７６ｄｂおよび７６ｄｃはすべて導通状態とされる。この状態においては、リフレッシュ動作活性化信号ＺＲＡＳのＨレベルとされるため、インバータ７６ｅの出力信号がＬレベルとされ、ＡＮＤ回路７６ｆから出力されるブロック指定信号ＢＳｉはＬレベルにリセットされる。したがってこの構成に従えば、図２６（Ｂ）において破線で示すブロック選択信号ＢＳ０およびＢＳ１の波形が得られる。

図２９は、図２６（Ａ）に示す分離制御回路ＩＣＬの構成の一例を示す図である。分離制御回路ＩＣＬは、リフレッシュ動作活性化信号ＺＲＡＳを受けるインバータ８１と、インバータ８１の出力信号とカウント制御信号φＣＮＴを受けるＯＲ回路８２と、ブロック指定信号ＢＳｉを受けるインバータ８３と、ブロック指定信号ＢＳ０を受けるインバータ８４と、ブロック指定信号ＢＳ０、インバータ８３の出力信号およびＯＲ回路８２の出力信号を受けるＮＡＮＤ回路８５と、ブロック指定信号ＢＳ１、インバータ８４の出力信号およびＯＲ回路８２の出力信号を受けるＮＡＮＤ回路８６を含む。ＮＡＮＤ回路８５から分離制御信号ＢＬＩＲが出力され、ＮＡＮＤ回路８６から分離制御信号ＢＬＩＬが出力される。

カウント制御信号φＣＮＴがＨレベルのとき、すなわちバーストリフレッシュ動作期間中、ＯＲ回路８２の出力信号はＨレベルであり、ＮＡＮＤ回路８５および８６がイネーブル状態とされる。今、ブロック選択信号ＢＳ０がＨレベルであり、ブロック選択信号ＢＳ１がＬレベルであるとする。この状態においては、ＮＡＮＤ回路８６から出力される分離制御信号ＢＬＩＬがＨレベルとなり、ＮＡＮＤ回路８５から出力される分離制御信号ＢＬＩＲがＬレベルとされる。逆に、ブロック指定信号ＢＳ０がＬレベルであり、ブロック指定信号ＢＳ１がＨレベルのときには、ブロック分離制御信号ＢＬＩＲがＨレベルとされ、ブロック分離制御信号ＢＬＩＬがＬレベルとされる。ブロック選択信号ＢＳ０およびＢＳ１がともにＬレベルの場合には、分離制御信号ＢＬＩＲおよびＢＬＩＬがともにＨレベルとされる。

カウント制御信号φＣＮＴがＬレベルとなり、バーストリフレッシュ動作期間が完了すると、リフレッシュ動作活性化信号ＺＲＡＳがＨレベルとなり、インバータ８１の出力信号がＬレベルとなり、ＯＲ回路８２の出力信号がＬレベルとされる。これにより、ＮＡＮＤ回路８５および８６から出力される分離制御信号ＢＬＩＲおよびＢＬＩＬはともにＨレベルにリセットされる。

したがってこの図２９を示す分離制御回路の構成を利用することにより、バーストリフレッシュ動作期間中、ブロックデコーダ７６から出力されるブロック選択指定信号ＢＳｉ（ＢＳ０およびＢＳ１）は、その状態が変化しないため、分離制御信号ＢＳＩＲおよびＢＳＩＬの状態も変化しない。これにより、分離制御信号ＢＬＩＲおよびＢＬＩＬのセット／リセットに伴う充放電電流を低減することができる。

なお、この図２９に示す構成においても、カウント制御信号φＣＮＴにより、ブロック指定信号ＢＳ０およびＢＳ１をラッチするラッチ回路（図２８に示す転送制御回路７６ｄ）と同様の構成が設けられてもよい。

また、この実施の形態４において、リフレッシュ動作活性化信号ＺＲＡＳのみを示しているが、通常動作モード時においては、このリフレッシュ動作活性化信号ＺＲＡＳに代えて、内部ＲＡＳ信号φＲＡＳＺが与えられる。

［変更例］
図３０は、この発明の実施の形態４の変更例の構成を示す図である。この図３０に示す構成においては、ロウアドレスバッファのスタティック動作を実現するための制御回路６２に対し、リフレッシュ制御回路６からのカウント制御信号φＣＮＴが与えられる。リフレッシュカウンタ１０は、データ保持モード検出信号ＲＥＦの変化時（セットおよびリセット時）、カウント値が初期値にリセットされる。他の構成は、図２２に示す構成と同じであり、対応する部分には同一の参照番号を付す。この図３０に示す構成に従えば、バーストリフレッシュ動作期間中のアドレスバッファ１６がスタティック動作を行い、ポーズ期間中は、このロウアドレスバッファはリセット状態を維持する。したがってこの図３０に示す構成を用いても、バーストリフレッシュ動作期間中、変化すべき内部ロウアドレス信号ビット（クロック指定信号を含む）が変化するだけであり、同様データ保持モード動作時における消費電流を低減することができる。

また、リフレッシュカウンタ１０をリセットすることにより、バーストリフレッシュ時正確にメモリブロックの最初のワード線からリフレッシュを行うことができる。

以上のように、この発明の実施の形態４に従えば、メモリブロック単位でリフレッシュ動作を実行し、そのバーストリフレッシュ動作期間（ブロック単位でのリフレッシュ動作期間）センスアンプとメモリブロックとを接続するための分離制御信号の状態を保持するように構成したため、この分離制御信号のセット／リセットに伴う充放電電流を低減することができ、データ保持モード動作時における消費電流を低減することができる。

［実施の形態５］
図３１（Ａ）は、この発明の実施の形態５に従うＤＲＡＭの要部の構成を示す図である。この図３１（Ａ）においては、１つのメモリアレイ部の構成を示す。このメモリアレイは、サブアレイであってもよい。図３１（Ａ）において、メモリアレイのメモリセルの各行に対応してメインワード線ＭＷＬ０〜ＭＷＬｎが配置される。メモリアレイは、複数のメモリサブブロックＭＧ♯０、ＭＧ♯１、…に分割される。各メモリサブブロックＭＧ♯０，ＭＧ♯１において、メモリセルの各行に対応してサブワード線ＳＷＬが配置される。図３１（Ａ）においては、メモリサブブロックＭＧ♯０において、サブワード線ＳＷＬ００，ＳＷＬ１０〜ＳＷＬｎ０を示し、メモリサブブロックＭＧ♯１において、サブワード線ＳＷＬ０１，ＳＷＬ１１〜ＳＷＬｎ１を代表的に示す。これらのサブワード線ＳＷＬｋｌ（ｋ＝０〜ｎ：ｌ＝０〜ｍ（ｍは図示せず））に対応のメモリサブブロックの１行のメモリセルが接続される。

メインワード線ＭＷＬ０〜ＭＷＬｎに対して、内部ロウアドレス信号ＲＡをデコードするロウデコード回路ＲＤｘが設けられる。このロウデコード回路ＲＤｘへ与えられる内部ロウアドレス信号ビットＲＡのビットの数は、含まれるメインワード線ＭＷＬ０〜ＭＷＬｎの数に応じて決定される。ロウデコーダＲＤｘの出力部には、メインワード線ＭＷＬ０〜ＭＷＬｎそれぞれに対応して、選択時（ロウデコード回路ＲＤｘの出力信号が選択状態を示すとき）、対応のメインワード線を選択状態へ駆動するワード線ドライブ回路ＷＤ０〜ＷＤｎが設けられる。

サブワード線ＳＷＬｋｌと対応のメインワード線ＭＷＬｋとを接続するために、メモリサブブロック選択信号ＲＧｌに応答して対応のメインワード線ＭＷＬｋとサブワード線ＳＷＬｋｌとを接続するサブブロック選択ゲートＧＴｋｌが設けられる。このサブブロック選択ゲートＧＴｋｌは、対応のサブブロック選択信号ＲＧｌと対応のメインワード線ＭＷＬｋ上の信号がともにＨレベルの選択状態とされたときに対応のサブワード線ＳＷＬｋｌを選択状態へ駆動する。

この図３１（Ａ）に示す構成は、メインワード線およびサブワード線で構成される「分割ワード線（ＤＷＬ）」構成と呼ばれる。選択状態とされるワード線に接続されるメモリセルの数が少なく、ワード線の負荷容量が小さく、高速で対応のサブワード線を選択状態とすることができる。

この図３１（Ａ）に示す分割ワード線構成においては、リフレッシュ動作時においては、メモリサブブロックごとにリフレッシュが行われる。すなわち、１つのメモリサブブロックＭＧ♯０においてサブワード線ＳＷＬ００〜ＳＷＬｎ０に接続されるメモリセルが順次リフレッシュされた後に、次のメモリサブブロックＭＧ♯１のメモリセルのリフレッシュ動作が実行される。このメモリサブブロック指定信号ＲＧｋは、メモリブロック指定信号ＲＡｐ〜ＲＡｑをデコードするブロック選択回路ＳＢＳから出力される。

このブロック選択回路ＳＢＳは、リフレッシュ動作活性化信号ＺＲＡＳおよびカウント制御信号φＣＮＴａとに応答して選択的に活性状態とされる。ブロック選択回路ＳＢＳは、リフレッシュ動作時においては、１つのメモリサブブロックにおいてサブブロックワード線がすべて選択状態とされるまで、サブブロック指定信号ＲＧｋの状態を保持する。

図３１（Ｂ）は、この図３１（Ａ）に示すＤＲＡＭのデータ保持モード時における動作を示す図である。図３１（Ｂ）において、データ保持モード指定信号ＲＥＦが活性状態とされると、リフレッシュ動作活性化信号ＺＲＡＳが繰返し活性状態とされる。このリフレッシュ動作活性化信号ＺＲＡＳの活性化に応答して、ロウデコード回路ＲＤｘがデコード動作を行って、メインワード線ＭＷＬを順次選択状態とする。今、メインワード線ＭＷＬの数が１２８（ｎ＝１２７）であると仮定する。ブロック選択回路ＳＢＳは、データ保持モード動作時においてはカウント制御信号φＣＮＴａの制御の下に、１２８回リフレッシュ動作活性化信号ＺＲＡＳが活性状態とされる間そのメモリサブブロック指定信号ＲＧｉの状態を維持する。これにより、データ保持モード時において、各リフレッシュ動作ごとに、サブブロック指定信号ＲＧｉのリセットを行う必要がなく、このサブブロック指定信号の充放電に伴う電流消費を低減することができる。

なお、この図３１（Ａ）および（Ｂ）に示す構成において、リフレッシュ動作は、バーストリフレッシュ動作がメモリサブブロック単位で行われるが、また、分散リフレッシュモードに従ってリフレッシュが行われてもよい。

このブロック選択回路ＳＢＳの構成は、先の実施の形態４に示すブロックデコーダ７６および分離制御回路ＩＣＬの構成を利用することができる。この場合、カウント制御信号φＣＮＴａに関しては、図２６に示すカウンタ７５のカウント値が、含まれるメインワード線の数に応じて適当に調整されればよい。

以上のように、この発明の実施の形態５に従えば、メインワード線とサブワード線とを含む分割ワード線構成のＤＲＡＭにおいて、サブワード線のメモリサブブロック単位でリフレッシュを行う場合に、１つのサブブロックのメモリセルのリフレッシュ動作が完了するまで、このサブワード線とメインワード線とを接続するためのメモリサブブロック選択信号の状態を変化させないように構成したため、このメモリサブブロック選択信号の充放電に伴う消費電流を低減することができ、データ保持モード動作時における消費電流を低減することができる。

［実施の形態６］
図３２（Ａ）は、この発明の実施の形態６に従うＤＲＡＭの要部の構成を概略的に示す図である。図３２（Ａ）において、周辺回路８２およびメモリアレイ８４各々と電源ノードＶｃｃの間に、ポーズ期間指定信号ＰＳに応答して非導通状態とされるスイッチング素子８１ａおよび８１ｂが設けられる。電源ノードＶｃｃからの電源電圧Ｖｃｃから中間電圧Ｖｃｃ／２を発生してメモリアレイ８４へ与える中間電圧発生回路８６は、常時電源電圧Ｖｃｃを供給されて中間電圧Ｖｃｃ／２を生成する。メモリアレイ８４は、複数のメモリマットを含んでもよく、またリフレッシュ動作時において、選択状態とされる１つのメモリマットであってもよい。周辺回路８２は、このメモリアレイ８４を選択状態へ駆動するロウデコーダおよびセンスアンプ活性化回路等を含む。図３２（Ｂ）は、この図３２（Ａ）に示すＤＲＡＭの動作を示す波形図である。以下、この発明の実施の形態６に従うＤＲＡＭの動作を図３２（Ｂ）を参照して説明する。

データ保持モード動作時において、バーストリフレッシュが行われている期間、ポーズ期間指定信号ＰＳはＬレベルとされ、スイッチング素子８１ａおよび８１ｂは導通状態とされ、周辺回路８２およびメモリアレイ８４へは、電源ノードＶｃｃからの電源電圧Ｖｃｃが供給される。中間電圧発生回路８６からは、常時中間電圧Ｖｃｃ／２が与えられる。

バーストリフレッシュ動作が完了し、ポーズ期間に入ると、ポーズ期間指定信号ＰＳがＨレベルとされ、スイッチング素子８１ａおよび８１ｂが非導通状態とされ、周辺回路８２およびメモリアレイ８４への電源電圧Ｖｃｃの供給が停止され、周辺回路８２およびメモリアレイ８４における動作電源電圧が放電に伴って接地電位レベルへ低下する。ポーズ期間中においては、リフレッシュ動作は行われず、周辺回路８２およびメモリアレイ８４は動作は行わない。したがってこのポーズ期間における消費電流を大幅に低減することができる。

ポーズ時間が経過すると、再びバーストリフレッシュ動作が行われる。このポーズ期間終了に応答して、ポーズ期間指定信号ＰＳが再びＬレベルとされ、スイッチング素子８１ａおよび８１ｂが導通状態とされ、周辺回路８２およびメモリアレイ８４への電源電圧Ｖｃｃの供給が行われて周辺回路８２およびメモリアレイ８４が動作可能状態とされる。この周辺回路８２およびメモリアレイ８４における電源電圧が安定化すると、バーストリフレッシュ動作が再び実行される。

図３３は、図２２に示すメモリアレイ８４および周辺回路８２の構成の一例を示す図である。図３３においては、メモリアレイにおける１対のビット線ＢＬ、／ＢＬおよびワード線ＷＬ０、ＷＬ１を代表的に示す。ビット線ＢＬとワード線ＷＬの交差部に対応してメモリセルＭＣが配置され、ビット線／ＢＬとワード線ＷＬの交差部に対応して別のメモリセルＭＣが配置される。これらのメモリセルＭＣは、情報を電荷の形態で記憶するキャパシタＣと、対応のワード線上の電位に応答して導通してキャパシタを対応のビット線ＢＬ（または／ＢＬ）へ接続するアクセストランジスタＴを含む。

ビット線周辺回路としてセンスアンプ駆動トランジスタ２２ａの導通時に、電源線８９から電源電圧Ｖｃｃが供給されて動作して、ビット線ＢＬおよび／ＢＬの高電位のビット線電位を電源電圧Ｖｃｃレベルへ駆動するセンスアンプ２０が設けられる。このセンスアンプ２０のｎチャネルＭＯＳトランジスタに対する制御部分は示していない。

また、ビット線ＢＬおよび／ＢＬに対し、ビット線イコライズ指示信号ＥＱに応答して活性化されて、ビット線ＢＬおよび／ＢＬの電位を中間電位にプリチャージするプリチャージ／イコライズ回路ＥＰが設けられる。このプリチャージ／イコライズ回路ＥＰは、イコライズ指示信号ＥＱに応答して導通してビット線ＢＬおよび／ＢＬを電気的に短絡するトランジスタ、および中間電圧Ｖｂｌ（＝Ｖｃｃ／２）をビット線ＢＬおよび／ＢＬへ伝達するＭＯＳトランジスタを含む。

中間電圧発生回路８６は、電源ノードＶｃｃからの電源電圧Ｖｃｃから中間電圧Ｖｃｃレベルのビット線プリチャージ電圧Ｖｂｌおよびセルプレート電圧Ｖｃｐを生成する。このビット線プリチャージ電圧Ｖｂｌは、ビット線対それぞれに設けられたプリチャージ／イコライズ回路ＥＰへ供給される。セルプレート電圧Ｖｃｐは、メモリセルＭＣに含まれるキャパシタＣの一方電極（セルプレート電極）へ与えられる。

周辺回路８２は、イコライズ信号ＥＱを発生するためのイコライズ制御回路８３、ワード線を選択状態へ駆動するためのＸデコーダ８５、およびセンスアンプ２０を活性化するためのセンス活性化信号φＳを出力するセンス制御回路８７を含む。イコライズ制御回路８３は、メモリアレイ８４に含まれるプリチャージ／イコライズ回路ＥＰを介してビット線ＢＬおよび／ＢＬの電位を中間電位レベルに保持するため、常時活性状態とされる。Ｘデコーダ８５は、スイッチングトランジスタ８１ａａ（ｐチャネルＭＯＳトランジスタで例示的に示す）を介して電源ノードＶｃｃに結合される。センス制御回路８７は、スイッチングトランジスタ８１ａｂを介して電源ノードＶｃｃから電源電圧Ｖｃｃを供給される。電源線８９は、スイッチングトランジスタ８１ｂａを介して電源ノードＶｃｃに結合される。これらのスイッチングトランジスタ８１ａａ，８１ａｂおよび８１ｂａのゲートへは、ポーズ期間指定信号ＰＳが与えられる。

リフレッシュ動作時および通常動作モード時においては、このポーズ期間指定信号ＰＳはＬレベルにあり、スイッチングトランジスタ８１ａａ，８１ａｂおよび８１ｂａはすべて導通状態にあり、Ｘデコーダ８５、センス制御回路８７は、全て動作可能状態とされる。また、電源線８９へは、スイッチングトランジスタ８１ｂａを介して電源電圧Ｖｃｃが供給される。したがって、この状態においては、動作電源電圧が供給されるため、Ｘデコーダ８５、センス制御回路８７およびセンスアンプ２０は正常に動作し、リフレッシュ動作を行うことができる。イコライズ制御回路８３は、常時電源ノードＶｃｃから電源電圧Ｖｃｃが供給されている。したがってビット線ＢＬおよび／ＢＬは、このリフレッシュ動作時においても、安定に中間電位レベルにプリチャージされる。

ポーズ期間においては、ポーズ期間指定信号ＰＳがＨレベルとされ、スイッチングトランジスタ８１ａａ，８１ａｂおよび８１ｂａがすべて非導通状態とされる。したがってＸデコーダ８５およびセンス制御回路８７は非作動状態とされ、ワード線ＷＬ０，ＷＬ１，…は接地電位レベルに保持される（信号線が放電されてリセット状態と同じ状態に維持されるため）。またセンス制御回路８７においてもセンス活性化信号φＳはＬレベルとされる。この状態においても、電源線８９は、電源ノードＶｃｃからスイッチングトランジスタ８１ｂａにより分離されるため、電源線８９も、フローティング状態とされて電位が接地電位レベルへ低下し、、センスアンプ２０は非作動状態とされる。この状態においても、イコライズ制御回路８３は、作動状態にあり、イコライズ指示信号ＥＱはＨレベルであり、プリチャージ／イコライズ回路ＥＰが動作し、ビット線ＢＬおよび／ＢＬを中間電位のプリチャージ電位Ｖｂｌレベルにプリチャージして保持する。またメモリセルＭＣのキャパシタＣのセルプレート電極へは、中間電圧発生回路８６からセルプレート電圧Ｖｃｐ（＝Ｖｃｃ／２）が供給され、このセルプレート電圧は、所定の中間電圧レベルを保持する。このポーズ期間中において、中間電圧発生回路８６の作動状態を維持することにより、メモリセルデータの破壊を防止する。以下にこのメモリセルデータの破壊の防止について説明する。

図３４（Ａ）は、ポーズ期間中において、中間電圧発生回路８６の動作を停止させたときのメモリセルの電位の変化を示す図である。図３４（Ａ）に示すように、この中間電圧発生回路８６の動作を停止させた場合、ポーズ期間中においてビット線ＢＬ（または／ＢＬ）の電位は中間電位Ｖｃｃ／２から０Ｖに放電される。またセルプレート電圧Ｖｃｐも、中間電圧Ｖｃｃ／２から０Ｖレベルに低下する。ワード線ＷＬの電位は非選択状態の０Ｖである。メモリのアクセストランジスタＴとキャパシタＣの接続ノード（ストレージノード）ＳＮは、フローティング状態である。この状態において、中間電位レベルのセルプレート電圧Ｖｃｐを０Ｖに低下させた場合、ストレージノードＳＮの電位は、キャパシタＣの容量結合により、Ｖｃｃ／２だけ低下する。キャパシタＣがＬレベルのデータを記憶している場合、ビット線ＢＬの電位（０Ｖ）よりもストレージノードＳＮの電位（−Ｖｃｃ／２）が低くなり、ワード線ＷＬの電位が０ＶであってもアクセストランジスタＴが導通し、ストレージノードＳＮからビット線ＢＬへ電子が流れ、ストレージノードＳＮの電位が上昇する。したがって、このストレージノードＳＮに記憶されたＬレベルのデータ（電位０Ｖ）の情報が損なわれ、メモリセルのデータの破壊が生じるか、またはメモリセルのリフレッシュ特性（データ保持特性）が悪化する。

このキャパシタＣの容量結合によるストレージノードＳＮの電位低下を防止するために、セルプレート電位Ｖｃｐを接地電位レベルに固定することが考えられる（通常動作時においても）。しかしながら、この場合、ストレージノードＳＮの容量結合による電位低下は生じないものの、ビット線ＢＬおよび／ＢＬを通常動作時またはリフレッシュ動作時において中間電位Ｖｂｌ（＝Ｖｃｃ／２）にプリチャージしてセンス動作を行うことができなくなる。

すなわち、ビット線ＢＬおよび／ＢＬが中間電位Ｖｃｃ／２にプリチャージされ、セルプレート電位Ｖｃｐが０Ｖに固定される場合、Ｈレベルデータ読出時とＬレベルデータ読出時におけるビット線の電位の変化量（読出電圧）の大きさが異なる。

Ｖ′（Ｈ）−Ｖｃｃ／２
＝（Ｖｃｃ／２）（Ｃｂ／（Ｃｂ＋Ｃｓ））、
Ｖｃｃ／２−Ｖ′（Ｌ）＝（Ｖｃｃ／２）・Ｃｓ／（Ｃｂ＋Ｃｓ）
となるためである。ここで、ＣｂおよびＣｓは、ビット線の容量およびメモリセルキャパシタＣの容量をそれぞれ示し、Ｖ′（Ｌ）およびＶ′（Ｈ）は、それぞれＬレベルデータ読出時およびＨレベルデータ読出時におけるビット線の電位を示す。したがって、センスアンプの動作マージンがＨレベルデータとＬレベルデータの読出時において異なり（Ｃｂ＞Ｃｓ）、正確なセンス動作を行うことができなくなる。

そこで、図３４（Ｂ）に示すように、中間電圧発生回路８６およびイコライズ制御回路８３を活性状態とし、ポーズ期間においても、ビット線ＢＬ（または／ＢＬ）およびセルプレート電圧Ｖｃｐを中間電圧Ｖｃｃ／２の電位レベルに保持する。これにより、ストレージノードＳＮに対するキャパシタＣによる容量結合の影響は存在せず、ストレージノードＳＮは、正確に、記憶データに対応する電荷を保持する。これにより、記憶データの破壊が防止されかつリフレッシュ特性の劣化が防止される。

上述のように、ポーズ期間において、メモリアレイ８４および周辺回路８２への電源電圧Ｖｃｃの供給を停止し中間電圧発生回路８６は常時動作させ、ビット線ＢＬおよび／ＢＬならびにセルプレートと中間電圧Ｖｃｃ／２のプリチャージ電圧ＶｂｌおよびＶｃｐレベルに保持することにより、リフレッシュ特性の劣化およびメモリセル記憶データの破壊を生じさせることなく、消費電流を低減することができる。

図３５（Ａ）は、ポーズ期間指定信号ＰＳを発生する部分の構成を示す図である。図３２（Ａ）において、ポーズ期間指定信号発生系は、バーストリフレッシュ動作時において活性状態とされるリフレッシュ動作活性化信号の数を数えるカウンタ７４ａと、ポーズ期間を規定するポーズタイマ７２と、カウンタ７４ａからのカウント制御信号φＣＮＴの立下がりに応答してセットされ、ポーズタイマ７２からのリフレッシュ要求信号φＰＡの活性化に応答してリセットされるセット／リセットフリップフロップ９０と、このセット／リセットフリップフロップ９０の出力Ｑから与えられる出力信号とデータ保持モード指定信号ＲＥＦを受けるＡＮＤ回路９１を含む。このＡＮＤ回路９１からポーズ期間指定信号ＰＳが出力される。次に、この図３５（Ａ）に示す回路の動作を図３５（Ｂ）に示す波形図を参照して説明する。

データ保持モード指定信号ＲＥＦがＨレベルの活性状態とされると、ＡＮＤ回路９１がイネーブル状態とされる。それ以前の状態においては、ＡＮＤ回路９１から出力されるポーズ期間指定信号ＰＳはＬレベルであり、スイッチングトランジスタ８１ａａ，８１ａｂおよび８１ｂａはすべて導通状態にある。このデータ保持モード指定信号ＲＥＦの活性状態に応答して、バーストリフレッシュ動作が行われると、カウンタ７４ａからのカウント制御信号φＣＮＴがＨレベルとされる。バーストリフレッシュ動作が完了すると、カウント制御信号φＣＮＴがＬレベルに立下がり、フリップフロップ９０がセットされ、その出力Ｑからの信号がＨレベルに立上がり、応じてポーズ期間指定信号ＰＳがＨレベルとされる。ポーズ期間が完了すると、ポーズタイマ７２からのリフレッシュ要求信号φＰＡがＨレベルとされ、フリップフロップ９０がリセットされ、その出力Ｑからの信号がＬレベルとなり、ポーズ期間指定信号ＰＳがＬレベルとされる。このリフレッシュ要求信号φＰＡに応答して再びバーストリフレッシュ動作が行われ、カウント制御信号φＣＮＴがＨレベルとされる。このバーストリフレッシュ動作が完了すると、再びフリップフロップ９０がセットされ、応じてポーズ期間指定信号ＰＳがＨレベルとされる。以後、データ保持モード指定信号ＲＥＦがＨレベルの間、バーストリフレッシュ動作期間においてはポーズ期間指定信号ＰＳがＬレベル、ポーズ期間中はポーズ期間指定信号ＰＳがＨレベルとされる。

データ保持モードが完了すると、このデータ保持モード指定信号ＲＥＦのＬレベルへの低下に応答して、ポーズ期間指定信号ＰＳがＬレベルに設定される。

図３５（Ａ）に示す構成において、ポーズ期間指定信号ＰＳは、メモリマット指定信号と組合せてリフレッシュが行われるメモリマットに対してのみデータ保持モード時には電源電圧Ｖｃｃが供給されるように構成されてもよい。これは、図３５（Ａ）において破線ブロックで示すようにメモリマット指定信号ＭＳｉの反転信号とポーズ期間指定信号ＰＳの論理和とにより、メモリマットに対するポーズ期間指定信号ＰＳｉが発生される構成が用いられればよい。

なお、中間電位レベルのセルプレート電位Ｖｃｐのみが常時与えられる構成であってもよい。

以上のように、この発明の実施の形態６に従えば、メモリアレイにおいて、ポーズ期間中は、電源電圧の供給を停止しかつ中間電圧を常時供給するように構成したため、メモリセルの記憶する電荷の流出を伴うことなく、したがってデータの破壊およびリフレッシュ特性の劣化を生じさせることなく消費電流を低減することができる。

［実施の形態７］
図３６（Ａ）は、この発明の実施の形態７に従うＤＲＡＭの全体の構成を概略的に示す図である。図３６（Ａ）において、メモリマットＭＭ♯０〜ＭＭ♯３の間の中央領域に内部動作電源電位よりも高い内部高電圧Ｖｐｐを発生する内部高電圧発生回路９２が設けられる。この内部高電圧発生回路９２は、たとえばキャパシタのチャージポンプ動作を利用するチャージポンプ回路により構成される。この内部高電圧Ｖｐｐは、後に詳細に説明するが、選択ワード線上に伝達される。

メモリマットＭＭ♯０〜ＭＭ♯３それぞれに対応して、メイン内部高電圧線９５ａ〜９５ｄが配置される。メイン内部高電圧線９５ａは、メモリマット指定信号／ＭＳ０に応答して選択的に導通するスイッチングトランジスタ９４ａを介して内部高電圧発生回路９２からの内部高電圧Ｖｐｐを受ける。メイン内部高電圧線９５ｂは、メモリマット指定信号／ＭＳ１に応答して選択的に導通状態とされるスイッチングトランジスタ９４ｂを介して内部高電圧発生回路９２からの内部高電圧Ｖｐｐを受ける。メイン内部高電圧線９５ｃは、メモリマット指定信号／ＭＳ２に応答して選択的に導通状態とされるスイッチングトランジスタ９４ｃを介して内部高電圧発生回路９２からの内部高電圧Ｖｐｐを受ける。メイン内部高電圧線９５ｄは、メモリマット指定信号／ＭＳ３により選択的に導通状態とされるスイッチングトランジスタ９４ｄを介して内部高電圧Ｖｐｐを受ける。内部高電圧発生回路９２は、メモリマットＭＭ♯０〜ＭＭ♯０各々に設けられた内部高電圧発生器を含む（破線で示す）。

メモリマットＭＭ♯０〜ＭＭ♯３それぞれに対しては、対応の内部高電圧線９５ａ〜９５ｄからの内部高電圧Ｖｐｐを受けるＶｐｐスイッチ９６ａ〜９６ｄが設けられる。このＶｐｐスイッチの構成は、後に詳細に説明するが、データ保持モード動作時においては、対応のメイン内部高電圧線から与えられた内部高電圧Ｖｐｐを、リフレッシュ動作が行われるサブアレイ群へ伝達し、スタンバイ状態（プリチャージ状態）においては、対応のサブアレイ群への内部高電圧の供給を停止する。

通常動作モードにおいては、メモリマット指定信号／ＭＳ０〜／ＭＳ３は、すべて選択状態のＬレベルにあり、スイッチングトランジスタ９４ａ〜９４ｄはすべて導通状態にあり、内部高電圧発生回路９２からの内部高電圧Ｖｐｐは、メイン内部高電圧線９５ａ〜９５ｄへ与えられる。Ｖｐｐスイッチ群９６ａ〜９６ｄは、通常動作モード時においては、導通状態にあり、対応のメイン内部高電圧線９５ａ〜９５ｄから与えられた内部高電圧を対応のメモリマットＭＭ♯０〜ＭＭ♯３へ伝達する。したがって、通常動作モード時においては、メモリマットＭＭ♯０〜ＭＭ♯３がそれぞれ選択状態とされて、内部高電圧Ｖｐｐを受けて動作する。

一方、データ保持モード動作時においては、１つのメモリマットのみが指定されてリフレッシュ動作が行われる。したがって、メモリマット指定信号／ＭＳ０〜／ＭＳ３のうち、１つのメモリマット指定信号のみがＬレベルの選択状態とされ、残りのメモリマット指定信号はＨレベルの非活性状態とされる。非選択メモリマットは、スタンバイ状態を維持するため、内部高電圧Ｖｐｐを消費せず、したがってデータ保持モード時における消費電流を低減することができる。

図３６（Ｂ）は、１つのメモリマット（ＭＭ♯０を代表的に示す）に対するＶｐｐスイッチの構成をより詳細に示す図である。図３６（Ｂ）において、メモリマットＭＭ♯０は、一例として、８個のサブアレイＭＢ♯０〜ＭＢ♯７を含む。このサブアレイＭＢ♯０〜ＭＢ♯７は、リフレッシュ動作が同時に行われるサブアレイを単位として２つのグループに分割される。サブアレイＭＢ♯０，ＭＢ♯２，ＭＢ♯４，ＭＢ♯６が１つのサブアレイグループを構成し、サブアレイＭＢ♯１，ＭＢ♯３，ＭＢ♯５およびＭＢ♯７がもう１つのサブアレイグループを構成する。偶数番号のサブアレイに対し、ローカル内部高電圧線９５ａａが配設され、奇数番号のサブアレイに対し、共通にローカル内部高電圧線９５ａｂが配置される。

Ｖｐｐスイッチ９６ａは、メイン内部高電圧線９５ａとローカル内部高電圧線９５ａａとの間に配置され、アレイグループ指定信号ＳＡＧ０に応答して選択的に導通するｐチャネルＭＯＳトランジスタで構成されるスイッチングトランジスタ９６ａａと、内部高電圧線９５ａとローカル内部高電圧線９５ａｂとの間に接続され、アレイグループ指定信号ＳＡＧ１に応答して選択的に導通状態とされるｐチャネルＭＯＳトランジスタで構成されるスイッチングトランジスタ９６ａｂを含む。

サブアレイＭＢ♯０〜ＭＢ♯７は、それぞれリフレッシュ動作時においてリフレッシュされるブロックを同時に指定するリフレッシュブロック選択信号ＲＢＳおよび／ＲＢＳに従って（ビットＲＡａ，ＲＡｂ，ＲＡｃのデコード信号）リフレッシュ時において選択状態とされる。通常動作時においては、１つのサブアレイのみが選択状態とされる。この構成は、実施の形態１の場合と同じである。

通常動作モード時においては、サブアレイグループ指定信号ＳＡＧ０およびＳＡＧ１は、ともにＬレベルにあり、スイッチングトランジスタ９６ａａおよび９６ａｂは導通状態にあり、内部高電圧線９５ａからローカル内部高電圧線９５ａａおよび９５ａｂへ内部高電圧Ｖｐｐを供給する。メモリマットＭＭ♯０においては、１つのサブアレイが選択状態とされて選択メモリセルに対するアクセスが行われる。通常動作モード時においても選択サブアレイを含むサブアレイグループのスイッチングトランジスタのみが導通状態とされてもよい。

一方、データ保持モード動作時においては、リフレッシュ動作時においては、アレイグループ指定信号ＳＡＧ０およびＳＡＧ１の一方が選択状態とされ、他方は非選択状態とされる（ただしメモリマットＭＭ♯０が指定されたとき）。したがって、この状態においては、リフレッシュされるべきサブアレイに対応して設けられたスイッチングトランジスタ（９６ａａまたは９６ａｂ）のみが導通状態とされ、このリフレッシュされるサブアレイに対して設けられたローカル内部高電圧線（９５ａａまたは９５ａｂ）へ内部高電圧線９５ａから内部高電圧Ｖｐｐが供給される。非選択サブアレイに対して設けられたローカル内部高電圧線（９５ａｂまたは９５ａａ）は、内部高電圧線９５ａから分離される。この状態においては、非選択サブアレイにおいては、後に説明するが、サブスレッショルド電流が流れるだけであり、その消費電流は極めて小さくされる。これにより、データ保持モード動作時におけるデータ保持電流（リフレッシュ動作時に消費されるリフレッシュ電流およびデータ保持モード時におけるスタンバイ状態時におけるスタンバイ電流）を大幅に低減することができる。また複数のサブアレイで構成されるサブアレイグループに対し１つのスイッチングトランジスタが設けられているだけであり、内部高電圧を選択的に供給するためのＶｐｐスイッチに含まれるトランジスタ数を低減することができ、Ｖｐｐスイッチ占有面積を低減することができる。

図３７は、１つのサブアレイの高電圧を使用する部分の構成を示す図である。図３７において、メモリサブアレイＭＢ♯（ＭＢ♯０〜ＭＢ♯７）は、与えられた内部ロウアドレス信号（図示せず）をデコードして、ワード線指定信号を出力するＸデコーダＲＤと、ワード線ＷＬ０〜ＷＬｎそれぞれに対応して設けられ、ＸデコーダＲＤからの行指定信号に応答して対応のワード線を選択状態へ駆動するワード線ドライバＷＤ０〜ＷＤｎを含む。このワード線ドライバＷＤ０〜ＷＤｎは、ＸデコーダＲＤからの選択状態を示すＬレベル信号に応答して導通して、内部高電圧Ｖｐｐを対応のワード線ＷＬ（ＷＬ０〜ＷＬｎ）へ伝達するｐチャネルＭＯＳトランジスタＰＱと、ＸデコーダＲＤからのワード線非指定信号（Ｈレベル）に応答して導通し、対応のワード線ＷＬを接地電位レベルへ放電するｎチャネルＭＯＳトランジスタＮＱを含む。

このワード線ドライバＷＤ０〜ＷＤｎ各々に含まれるｐチャネルＭＯＳトランジスタＰＱの一方導通ノード（ソースノード）は、共通にスイッチングトランジスタ９６（９６ａａ）を介してローカル内部高電圧線９５（９５ａ〜９５ｄ）に結合される。スイッチングトランジスタ９６は、メモリサブアレイグループ指定信号ＳＡＧ（ＳＡＧｉ）に応答して選択的に導通状態とされる。

たとえば、ワード線ＷＬ０が選択状態とされた場合、ワード線ドライバＷＤ０に含まれるｐチャネルＭＯＳトランジスタＰＱが導通し、内部高電圧Ｖｐｐがワード線ＷＬ０上に伝達される（この状態においては、スイッチングトランジスタ９６が導通状態にある）。したがって、メモリセルＭＣに含まれるアクセストランジスタＴのゲート電位は、内部動作電源電位（Ｖｉｎｔ：図示せず）よりも高くされるため、このアクセストランジスタＴ（ｎチャネルＭＯＳトランジスタ）のしきい値電圧の損失を伴うことなく、ビット線ＢＬ上の内部高電圧（Ｖｉｎｔレベルの電圧）をキャパシタＣへ伝達することができる。これにより、低電源電圧を用いている場合においても、電圧損失なく、ＨレベルのデータをキャパシタＣに格納することができる。

スイッチングトランジスタ９６の電流駆動力（チャネル幅）は、ワード線ドライバＷＤ０〜ＷＤｎそれぞれに含まれるｐチャネルＭＯＳトランジスタＰＱの電流駆動力（チャネル幅）と同程度とされる。選択状態とされるワード線は１つであるため、導通状態とされるｐチャネルＭＯＳトランジスタＰＱは１つであり、スイッチングトランジスタ９６を介して必要とされる駆動電流をワード線ドライバへ供給することができる。

スタンバイ状態時（またはプリチャージ状態時；リフレッシュ動作時および通常動作時いずれにおいても）においては、ワード線ドライバＷＤ０〜ＷＤｎに含まれるｐチャネルＭＯＳトランジスタＰＱは非導通状態とされる。通常この場合、ＭＯＳトランジスタＰＱのゲート電位は、内部高電圧Ｖｐｐレベルとされる。スタンバイ状態時において、このアレイグループ指定信号ＳＡＧをＨレベル（内部高電圧Ｖｐｐレベル）に保持する。スイッチングトランジスタ９６は、ｐチャネルＭＯＳトランジスタで構成されており、そのゲートおよびソース電位が等しい場合においても、サブスレッショルド電流Ｉｓが流れる。ワード線ドライバＷＤ０〜ＷＤｎにおいても、ｐチャネルＭＯＳトランジスタＰＱにおいてサブスレッショルド電流が流れる。しかしながら、この場合、１つのスイッチングトランジスタ９６を介してサブスレッショルド電流Ｉｓが供給されるだけであり、ワード線ドライバＷＤ０〜ＷＤｎに含まれるｐチャネルＭＯＳトランジスタＰＱのサブスレッショルド電流Ｉｄとスイッチングトランジスタ９６を介して流れるサブスレッショルド電流Ｉｓとは、Ｉｓ＝ｎ・Ｉｄとなる。このサブスレッショルド電流Ｉｓにより、スイッチングトランジスタ９６のドレインノード電位が内部高電圧Ｖｐｐよりも低くなる（スイッチングトランジスタ９６のチャネル抵抗による電圧降下）。したがって、ワード線ドライバＷＤ０〜ＷＤｎのｎｐチャネルＭＯＳトランジスタＰＱのソース電位がそのゲート電位よりも低くなり、ｐチャネルＭＯＳトランジスタＰＱのゲート−ソース間が逆バイアス状態とされ、サブスレッショルド電流がより低減される。これにより、スタンバイ状態時におけるサブスレッショルド電流を低減することができ、データ保持モード時における消費電流を低減することができる。

図３８（Ａ）は、アレイグループ指定信号ＳＡＧを発生する部分の構成を示す図である。図３８において、アレイグループ指定信号発生部は、メモリマット指定信号ＭＳｉとサブアレイグループ指定アドレス信号ビットＲＡｉ（ＲＡａ−ＲＡｃ）を受けるＮＡＮＤ回路９９ａと、データ保持モード指定信号ＲＥＦとＮＡＮＤ回路９９ａの出力信号を受けるＡＮＤ回路９９ｂを含む。アレイグループ指定信号ＲＡｉは、データ保持モード動作時においては、上位のアレイグループ指定アドレス信号ビット（図４に示すビットＲＡａ，ＲＡｂ）は縮退状態とされるため、１ビットのロウアドレス信号ビット（ＲＡｃ）が利用される。このサブアレイグループ指定信号ビットＲＡｉの数は、言うまでもなく、サブアレイにおけるサブアレイグループの数に応じて適当に定められる。次に、この図３８（Ａ）に示す構成の動作についてその図３８（Ｂ）に示す波形図を参照して説明する。

データ保持モード動作時においては、データ保持モード指定信号ＲＥＦはＨレベルであり、ＮＡＮＤ回路９９ｂはバッファとして動作する。メモリマット指定信号ＭＳｉが選択状態とされてＨレベルとなると、図３６（Ａ）において、スイッチングトランジスタ９４が導通状態とされる。アレイグループ指定信号ＲＡｉが選択状態とされると、ＮＡＮＤ回路９９ａの出力信号はＬレベルとされ、アレイグループ指定信号ＳＡＧｉはＬレベルとされ、スイッチングトランジスタ９６（図３７参照）が導通状態とされる。一方、非選択状態時においては、このＮＡＮＤ回路９９ａの出力信号はＨレベルとされ、ＡＮＤ回路９９ｂの出力するアレイグループ指定信号ＳＡＧｉはＨレベルとされる。したがって、リフレッシュされるべきアレイグループに対しては、スイッチングトランジスタ９６が導通して内部高電圧Ｖｐｐが供給され、非選択サブアレイグループ（およびメモリマット）においては、スイッチングトランジスタ９６が非導通状態とされて、内部高電圧Ｖｐｐの供給が遮断される。

通常動作モード時においては、データ保持モード指定信号ＲＥＦがＬレベルであり、このアレイグループ指定信号ＳＡＧｉは、常時Ｌレベルとされる。

なお、図３７（Ａ）に示す構成において、データ保持モード動作時においてはメモリマット指定信号ＭＳｉが有効とされ、通常動作モード時においてはメモリマット指定信号ＭＳｉは縮退状態とされる。したがって、通常動作モード時においては、メモリマット指定信号ＭＳｉは、すべてのメモリマットＭＭ♯０〜ＭＭ♯３を選択状態としており、またデータ保持モード動作時においては、リフレッシュされるメモリマットに対してのみメモリマット指定信号ＭＳｉが選択状態とされる。したがって、特にこのＡＮＤ回路９９ｂが設けられなくてもよい。

特に、この図３８（Ｂ）に示す波形図において、リフレッシュ期間において、サブアレイ単位（アレイブロック単位）でリフレッシュを行うバーストリフレッシュが行われる場合、より消費電流を低減することができる。信号ＲＥＦに代えて信号φＣＮＴが用いられてもよい。

［変更例１］
図３９は、この発明の実施の形態７の変更例１の構成を示す図である。図３９（Ａ）においては、各メモリマットに対応して設けられる内部高電圧発生回路９２ａとメイン内部高電圧線９５との間に設けられるスイッチングトランジスタ９４が、メモリマット指定信号の反転信号／ＭＳｉと内部ＲＡＳ信号φＲＡＳＺの論理和をとるＯＲ回路１００の出力信号によりこの導通／非導通が制御される。この図３９（Ａ）の構成の動作をその動作波形図である図３９（Ｂ）を参照して説明する。

内部ＲＡＳ信号φＲＡＳＺは、データ保持モードおよび通常動作モードいずれにおいても、スタンバイ状態（プリチャージ状態）においては、Ｈレベルとされ、アクティブサイクル（実際にメモリセルが選択されてセンスアンプが動く期間）においては、Ｌレベルとされる。データ保持モード動作サイクルにおいては、メモリマット指定信号／ＭＳｉが、リフレッシュが行われるメモリマットに対してのみ選択状態のＬレベルとされる。非選択メモリマットに対するメモリマット指定信号／ＭＳｉは、Ｈレベルとされ、動作サイクルにかかわらず、スイッチングトランジスタ９４は非導通状態とされる。選択メモリマットにおいては、アクティブサイクルおよびスタンバイサイクルの動作サイクルに応じて、ＯＲ回路１００の出力信号φＳがＬレベルおよびＨレベルとなり、スイッチングトランジスタ９４がアクティブサイクル時に導通状態、スタンバイサイクル時に非導通状態とされる。したがって、データ保持モード動作時におけるスタンバイサイクル時における消費電流をより低減することができる。

通常動作モード時においては、メモリマット指定信号／ＭＳｉは、すべてのメモリマットにおいて選択状態のＬレベルとされる。したがって動作サイクルに応じて選択的にスイッチングトランジスタ９４がＯＲ回路１００の出力信号φＳに応答して導通状態／非導通状態とされる。したがって通常動作モード時におけるスタンバイ電流を低減することができる。

バーストリフレッシュ動作が行われている期間において、スタンバイサイクルの期間が短い場合（ＲＡＳ系回路プリチャージ期間）、選択的にこのトランジスタ９４を導通／非導通とする必要がなく、通常動作モード時においてもスタンバイサイクルおよびアクティブサイクルにおいてトランジスタ９４を導通／非導通状態とするためには、先のカウント制御信号φＣＮＴ（実施の形態３ないし５参照）を用いて、このカウント制御信号φＣＮＴの反転信号を内部ＲＡＳ信号φＲＡＳＺの論理積信号をＯＲ回路１００へ信号φＲＡＳＺに代えて与えればよい（（）で示す）。

［変更例２］
図４０は、この発明の実施の形態７の変更例２の構成を示す図である。図４０に示す構成においては、内部高電圧発生回路９２ａから直接内部高電圧Ｖｐｐがメイン内部高電圧線９５へ与えられる。この内部高電圧線９５は、Ｖｐｐスイッチ９６を介してローカル内部高電圧線９５ｉａおよび９５ｉｂに接続される。このＶｐｐスイッチ９６は、メモリマット指定信号ＭＳｉおよびアレイグループ指定信号ＲＡｊを受けるＮＡＮＤ回路９７ｘの出力信号に応答して選択的に導通するスイッチングトランジスタ（ｐチャネルＭＯＳトランジスタ）９６ｘと、メモリマット指定信号ＭＳｉおよびサブアレイグループ指定信号ＲＡｉを受けるＮＡＮＤ回路９７ｙの出力信号に応答して選択的に導通するスイッチングトランジスタ（ｐチャネルＭＯＳトランジスタ）９６ｙを含む。スイッチングトランジスタ９６ｘは、ローカル内部高電圧線９５ｉａに接続されるサブアレイグループが指定されたときに導通し、メイン内部高電圧線９５とローカル内部高電圧線９５ｉａを電気的に接続する。スイッチングトランジスタ９６ｙは、ローカル内部高電圧線９５ｉｂに接続されるサブアレイグループが指定されたときに導通して、メイン内部高電圧線９５とローカル内部高電圧線９５ｉｂを接続する。

この図４０に示す構成の場合、アレイグループ指定信号ＲＡｊおよびＲＡｉが、スタティックに動作するロウアドレスバッファから出力される信号に基づいて生成される場合、バーストリフレッシュサイクル期間中、リフレッシュが行われるサブアレイグループに対応して設けられるスイッチングトランジスタ９６ｘまたは９６ｙが接続的に導通状態とされる。ポーズ期間においては、このメモリマット指定信号ＭＳｉおよびアレイグループ指定信号ＲＡｉおよびＲＡｊがリセットされるため、スイッチングトランジスタ９６ｘおよび９６ｙは非導通状態とされる。

通常動作モード時においては、メモリマット指定信号ＭＳｉが、常時選択状態のＨレベルとされる。アクティブサイクル時において、選択されたサブアレイに対応するアレイグループ指定信号ＲＡｉまたはＲＡｊがＨレベルとなり、対応のスイッチングトランジスタ９６ｘまたは９６ｙが導通状態とされる。スタンバイサイクル時においては、このアレイグループ指定信号ＲＡｉおよびＲＡｊがリセットされてＬレベルとなり、スイッチングトランジスタ９６ｘおよび９６ｙはともに非導通状態とされる。

したがって、この図４０に示す構成を用いれば、バーストリフレッシュ動作期間、内部高電圧Ｖｐｐをリフレッシュされるサブアレイグループへ伝達し、ポーズ期間中は、内部高電圧線９５とローカル内部高電圧線９５ｉａおよび９５ｉｂを分離することができる。通常動作時においては、アクティブサイクル時において、動作するサブアレイを含むサブアレイグループに対応するスイッチングトランジスタが導通状態とされ、スタンバイサイクル時においてはスイッチングトランジスタ９６ｘおよび９６ｙはともに非導通状態とされる。したがって、アレイプリチャージ状態（ポーズ期間または通常サイクル動作モードにおけるスタンバイサイクル）におけるサブスレッショルド電流による消費電流を大幅に低減することができる。

以上のように、この発明の実施の形態７に従えば、複数のメモリマットにおいて、１つのメモリマットにおいて集中的にリフレッシュ動作を実行し、このリフレッシュが行われるメモリマットに対してリフレッシュが行われるサブアレイグループに対してのみ内部高電圧を供給するように構成したため、内部高電圧をすべてのメモリマットに対して供給する構成と比べて大幅に消費電流を低減することができる（ワードドライバにおけるリーク電流を低減することができるため）。

なお、この実施の形態７において、内部高電圧Ｖｐｐは、ワード線ドライブ回路へのみ伝達されるように示している。しかしながら、実施の形態４において示したように、センスアンプがサブアレイにより共有される「シェアードセンスアンプ」配置において、センスアンプとサブアレイとを接続する分離制御信号ＢＬＩＬおよびＢＬＩＲを発生するために、この内部高電圧Ｖｐｐが用いられてもよい。この場合、選択サブアレイ（メモリブロック）と対をなす非選択メモリブロックに対する内部高電圧の供給が停止される。他の非選択メモリブロックは、分離信号が高電圧Ｖｐｐレベルを保持する必要がある。

［実施の形態８］
図４１は、この発明の実施の形態８に従うＤＲＡＭの要部の構成を示す図である。図４１（Ａ）においては、２つのメモリブロックＭＢＡａおよびＭＢＡｂを示す。このメモリブロックＭＢＡａおよびＭＢＡｂは、それぞれが１つのサブアレイであってもよく、またメモリブロックＭＢＡａおよびＭＢＡｂが１つのサブアレイに含まれてもよい。また、メモリブロックＭＢＡａおよびＭＢＡｂの数は、２よりも多くてもよい。

メモリブロックＭＢＡａは、６４本のワード線ＷＬ０〜ＷＬ６３を含み、メモリブロックＭＢＡｂは、６４本のワード線ＷＬ６４〜ＷＬ１２７を含む。このワード線ＷＬ０〜ＷＬ６３と交差するように、メモリブロックＭＢＡａの１列のメモリセルが接続されるサブビット線対ＳＢＬ１，／ＳＢＬ１，…が配置される。同様、メモリブロックＭＢＡｂにおいても、ワード線ＷＬ６４〜ＷＬ１２７と交差するように、各々にメモリブロックＭＢＡｂの１列のメモリセルが接続されるサブビット線対ＳＢＬ２，／ＳＢＬ２，…が配置される。図４１においては、ワード線ＷＬ６３とサブビット線ＳＢＬ１の交差部に対応して配置されるメモリセルＭＣおよびワード線ＷＬ１２７およびサブビット線ＳＢＬ２の交差部に対応して配置されるメモリセルＭＣを代表的に示す。

このメモリブロックＭＢＡａおよびＭＢＡｂの各メモリセル列に共通に、メインビット線対ＭＢＬ，／ＭＢＬ，…が配置される。このメインビット線対ＭＢＬ，／ＭＢＬは、ブロック選択信号ＢＳ０に応答して導通するブロック選択ゲートＢＧ０ａおよびＢＧ０ｂを介してサブビット線対ＳＢＬ１，／ＳＢＬ１に電気的に接続され、またブロック選択信号ＢＳ１に応答して導通するブロック選択ゲートＢＧ１ａおよびＢＧ１ｂを介してサブビット線対ＳＢＬ２，／ＳＢＬ２に接続される。このブロック選択信号ＢＳ０およびＢＳ１は、ブロック指定アドレス信号ビットＲＡＢａ，…，ＲＡＢｂおよびデータ保持モード指定信号ＲＥＦに従って動作するブロック選択回路１０２により生成される。メインビット線対ＭＢＬ，／ＭＢＬには、このメインビット線ＭＢＬ，／ＭＢＬ上に現われたデータを検知および増幅するためのセンスアンプ２０が設けられる。

動作時において、１つのメモリブロックが選択状態とされ、この選択メモリブロックのサブビット線対ＳＢＬ，／ＳＢＬが対応のメインビット線ＭＢＬ，／ＭＢＬに接続される。メインビット線ＭＢＬ，／ＭＢＬに接続されるメモリセルの数が少なく、応じてメインビット線ＭＢＬ，／ＭＢＬの寄生容量が低減され、高速でデータの検知および増幅を行うことができる。このメインビット線およびサブビット線の構成は、「階層ビット線構造」と呼ばれている。

通常動作モード時においては、ブロック選択信号ＢＳ０およびＢＳ１は、スタンバイ時に非活性状態、アクティブサイクル時には、選択メモリブロックに対するブロック選択信号のみが活性状態のＨレベルとされる。データ保持モード動作時においては、メモリブロック単位でリフレッシュ動作が行われる。このデータ保持モード動作時について図４１（Ｂ）を参照して説明する。

データ保持モード指定信号ＲＥＦがＨレベルの活性状態とされてＤＲＡＭがデータ保持モードに入る。今、メモリブロックＭＢＡａに含まれるワード線ＷＬ０〜ＷＬ６３が順次連続的にリフレッシュされると考える。この状態においては、ブロック選択回路１０２は、ワード線ＷＬ０〜ＷＬ６３が順次選択状態とされる期間（バーストリフレッシュ期間）ブロック選択信号ＢＳ０をＨレベルに保持する。この間、ブロック選択信号ＢＳ１は、Ｌレベルに固定される。メモリブロックＭＢＡａのメモリセルＭＣのリフレッシュ動作が完了すると、次いで、ブロック選択回路１０２は、ブロック選択信号ＢＳ０をＬレベルとし、ブロック選択信号ＢＳ１をＨレベルとする。ワード線ＷＬ６４〜ＷＬ１２７が順次選択状態とされてメモリセルデータのリフレッシュが行われる。この期間において、ブロック選択信号ＢＳ１は、選択状態のＨレベルに保持される。バーストリフレッシュ期間中すなわち１つのメモリブロックにおいてワード線が順次選択状態とされてリフレッシュが行われる場合、このメモリブロックに対するブロック選択信号を選択状態に保持することにより、各リフレッシュサイクルごとに、ブロック選択信号をセット／リセット状態（選択状態／非選択状態）へ駆動する必要がなく、このブロック選択信号を駆動するための消費電流を低減することができ、データ保持モード時における消費電流を低減することができる。

この図４１（Ａ）に示すブロック選択回路１０２の構成は、先の図２７または図２８において示すブロック選択回路７６の構成を利用することができる。

以上のように、この発明の実施の形態８に従えば、階層ビット線構造を有するメモリブロックにおいて、サブビット線により形成されるメモリブロックの単位でリフレッシュを行う場合、選択ワード線を含むメモリブロックに対するブロック選択信号を常時選択状態に保持し、非選択メモリブロックのブロック選択信号を常時非選択状態のＬレベルに固定したため、データ保持モード動作時において、このブロック選択信号を選択状態および非選択状態へ駆動する必要がなく、このブロック選択信号を駆動するための消費電流を低減することができ、データ保持モード時における消費電流を低減することができる。

以上のように、この発明に従えば、複数のメモリマットにおいて、１つのメモリマットにおいて集中的にリフレッシュ動作を行い、かつリフレッシュ期間中において、回路動作が選択的に不要とされる部分に対しては、回路動作を停止するように構成したため、データ保持モード時における消費電流を大幅に低減することができ、データ保持電流が低減された大容量ＤＲＡＭを実現することができる。

この発明は、外部電源電圧を内部で降圧して内部電源電位を生成する半導体記憶装置に対して適用することができる。特に、ダイナミック型半導体記憶装置に対して適用することにより、データ保持モード時においても安定に低消費電流で動作させることができる大容量の記憶装置を実現することができる。

この発明の実施の形態１のＤＲＡＭの動作原理を説明するための図である。 この発明の実施の形態１のＤＲＡＭの要部の構成を概略的に示す図である。 この発明の実施の形態１におけるＤＲＡＭの動作を示す波形図である。 この発明の実施の形態１におけるＤＲＡＭの１つのメモリマットにおけるサブアレイのアドレス信号の割当を示す図である。 この発明の実施の形態１におけるリフレッシュ時のアドレス信号発生部の構成を示す図である。 図５に示すロウアドレスバッファの構成の一例を示す図である。 図６に示すアドレスバッファ活性化信号の発生態様を説明するための図である。 図５に示すアレイ制御回路に含まれるアレイデコーダの構成を概略的に示す図である。 図２に示すロウデコーダに含まれる単位デコード回路の構成を概略的に示す図である。 実施の形態１の変更例の構成を示す図である。 図１０に示すアドレス変換を実現する部分の構成を示す図である。 図１１のスクランブラの具体的構成を示す図である。 （Ａ）は、この発明の実施の形態１に従うＤＲＡＭのセンスアンプ駆動部の構成を示し、（Ｂ）は、この動作波形を示す図である。 この発明の実施の形態１におけるＤＲＡＭの内部ＲＡＳ信号発生部の構成を概略的に示す図である。 この発明の実施の形態２におけるＤＲＡＭの動作原理を概略的に示す図である。 （Ａ）は、図１５に示す内部降圧回路の構成を示し、（Ｂ）は、この内部降圧回路の動作を示す波形図である。 この発明の実施の形態２におけるＤＲＡＭの動作速度低下のための電源部の構成を概略的に示す図である。 この発明の実施の形態３に従うＤＲＡＭに用いられる入力バッファ回路の一例を示す図である。 （Ａ）は、この発明の実施の形態３に従う入力バッファ回路の構成を示し、（Ｂ）は、その論理ゲートを示す図である。 （Ａ）は、図１９（Ａ）に示すパワーカット指定信号を発生する部分の構成を示し、（Ｂ）は、その動作波形を示す図である。 （Ａ）は、この発明の実施の形態３の変更例の構成を示し、（Ｂ）は、その動作波形を示す図である。 この発明の実施の形態４に従うＤＲＡＭの要部の構成を概略的に示す図である。 （Ａ）は、図２２に示すロウアドレスバッファを駆動する制御信号のタイミングを示し、（Ｂ）は、この発明の実施の形態４の動作を示す波形図である。 この発明の実施の形態５におけるバーストリフレッシュ動作モードを説明するための図である。 この発明の実施の形態５におけるＤＲＡＭの要部の構成を概略的に示す図である。 （Ａ）は、この発明の実施の形態５におけるリフレッシュ動作を制御する部分の構成を示し、（Ｂ）は、その動作波形を示す図である。 図２６に示すブロックデコーダの構成の一例を示す図である。 図２６に示すブロックデコーダの変更例の構成を示す図である。 図２６に示す分離制御回路の構成の一例を示す図である。 この発明の実施の形態５の変更例の構成を示す図である。 （Ａ）は、この発明の実施の形態６に従うＤＲＡＭの要部の構成を示し、（Ｂ）は、その動作波形を示す図である。 （Ａ）は、この発明の実施の形態６に従うＤＲＡＭの要部の構成を示し、（Ｂ）は、その動作を示す波形図である。 図３２に示すＤＲＡＭの具体的構成を示す図である。 この発明の実施の形態６の作用効果を説明するための図である。 （Ａ）は、この発明の実施の形態６において用いられるポーズ期間指定信号を発生する部分の構成を概略的に示す図であり、（Ｂ）は、その動作波形を示す図である。 （Ａ）は、この発明の実施の形態７に従うＤＲＡＭの全体の構成を概略的に示し、（Ｂ）は、（Ａ）に示すＤＲＡＭの１つのメモリマップの構成を概略的に示す図である。 図３６（Ｂ）に示す１つのサブアレイにおける要部の構成を概略的に示す図である。 （Ａ）は、この発明の実施の形態７に用いられるアレイグループ指定信号を発生する部分の構成を示し、（Ｂ）は、その動作波形を示す図である。 この発明の実施の形態７の変更例１の構成を示し、（Ｂ）は、その動作波形を示す図である。 この発明の実施の形態７の変更例２の構成を示す図である。 この発明の実施の形態８の要部の構成および動作波形を示す図である。

符号の説明

１ ＤＲＡＭ、４ リフレッシュ検出回路、６ リフレッシュ制御回路、８ タイマ、１０ リフレッシュカウンタ、１２ アレイ制御回路、１４ マルチプレクサ、１６ ロウアドレスバッファ、１９ スクランブラ ＭＭ♯０〜ＭＭ♯３ メモリマット、ＭＡ♯０〜ＭＡ♯３ メモリアレイ、ＲＤ０〜ＲＤ３ ロウデコーダ、ＭＢ♯０〜ＭＢ♯７ サブアレイ、２０ センスアンプ、２７ａ，２７ｂ，２８ａ，２８ｂ センスアンプ活性化トランジスタ、２２ａ，２２ｂ センスアンプ駆動トランジスタ、２４ センス活性化回路、２６ａ，２６ｂ ＡＮＤ回路、ＶＤＣ 内部降圧回路、４１ 内部電源線、４６ａ，４６ｂ 電流制御用トランジスタ、５０，５０ａ，５０ｂ，５０ｃ 入力バッファ回路、５５ バッファ回路、５９ ＡＮＤ回路、５８ 分周器、６２ ロウアドレスバッファ制御回路、ＩＣＬ 分離制御回路、ＭＢＬ，ＭＢＲ メモリブロック、ＩＧＬ，ＩＧＲ ビット線分離制御ゲート、７０ リフレッシュ制御部、７２ ポーズタイマ、７４ カウンタ、７６ ブロックデコーダ、ＳＢＳ ブロック選択回路、ＲＤｘ ロウデコード回路、ＭＷＬ０〜ＭＷＬｎ メインワード線、ＳＷＬ００〜ＳＷＬｎ１ サブワード線、８２ 周辺回路、８４ メモリアレイ、８６ 中間電圧発生回路、８３ イコライズ制御回路、８５ Ｘデコーダ、８７ センス制御回路、８１ａ，８１ｂ 電流制御用スイッチング素子、９２ 内部高電圧発生回路、９４ａ〜９４ｄ，９４ スイッチング素子、９５ａ〜９５ｄ，９５ メイン内部高電圧線、９６ａ〜９６ｄ Ｖｐｐスイッチ、９５ａａ，９５ａｂ，９５ｉａ，９５ｉｂ ローカル内部高電圧線、ＷＤ０〜ＷＤｎ ワード線ドライバ、ＭＢＬ，／ＭＢＬ メインビット線、ＢＳＬ１，／ＢＳＬ１，ＢＳＬ２，／ＢＳＬ２ サブビット線、１０２ ブロック選択回路。

Claims (4)

1. 行列状に複数のメモリセルと各行ごとのメモリセルにそれぞれ接続される複数のワード線とを有するサブアレイを複数含むメモリセルアレイと、前記複数のワード線からワード線を選択するロウデコーダとを、それぞれが含む複数のメモリマットと、
   前記複数のメモリマットそれぞれに設けられ、外部から与えられる電源電位を変換して内部電源電位を生成し、対応のメモリマットへ前記内部電源電位を供給する複数の内部降圧回路と、
   データ入出力を行う通常動作モードと異なるデータ保持モードが指定されたことを外部から与えられる信号に応答して検出する検出手段と、
   前記データ保持モード検出に応答して、所定の間隔でメモリセルの記憶データのリフレッシュを要求するリフレッシュ要求信号を出力するリフレッシュタイマと、
   前記リフレッシュ要求信号に応じてリフレッシュされるメモリセルを指定するリフレッシュアドレス信号を生成して、前記ロウデコーダに与えるリフレッシュカウンタと、
   前記検出手段からのデータ保持モード検出指示に応答して、前記複数のメモリマットのうちの選択可能とされるメモリマットの数を前記通常動作モードにおけるそれと異ならせ、選択されたメモリマットのロウデコーダと内部降圧回路とを指定するマット指定信号を出力するマット指定手段と、
   前記検出手段からのデータ保持モード検出指示に応答して、前記複数のメモリマットのうちの１つのメモリマット内で同時に選択状態とされるサブアレイの数を前記リフレッシュカウンタからの前記リフレッシュアドレス信号を縮退して前記通常動作モード時におけるそれよりも増加させるビット変更手段を備える、半導体記憶装置。
2. 各前記メモリマットは、メモリセルの記憶データをセンスするセンスアンプを含み、
   前記センスアンプは、対応の内部降圧回路からの内部電源電圧が供給される、請求項１に記載の半導体記憶装置。
3. 行列状に配列された複数のメモリセルと各行ごとのメモリセルにそれぞれ接続される複数のワード線とを有するサブアレイを複数含むメモリセルアレイと、前記複数のワード線からワード線を選択するロウデコーダとを、それぞれが含む複数のメモリマットと、
   データ入出力を行う通常動作モードと異なるデータ保持モードが指定されたことを外部から与えられる信号に応答して検出する検出手段と、
   前記検出手段のデータ保持モード検出に応答して、メモリセルの記憶データのリフレッシュを要求するリフレッシュ要求信号を所定の間隔で出力するリフレッシュタイマと、
   前記リフレッシュ要求信号に応じて、リフレッシュされるメモリセルを指定するリフレッシュアドレス信号を生成して前記ロウデコーダへ出力するリフレッシュカウンタと、
   前記検出手段からのデータ保持モード検出に応答して、前記複数のメモリマットのうちの選択状態可能とされるメモリマットの数を前記通常動作モード時のそれと異ならせ、選択されたメモリマットのリフレッシュを指定するマット指定信号を出力するメモリマット指定手段と、
   前記検出手段からのデータ保持モード検出指示に従って、前記複数のメモリマットのうちの１つのメモリマット内で同時に選択可能とされるサブアレイの数を前記リフレッシュカウンタからの前記リフレッシュアドレス信号を縮退して前記通常動作モード時におけるそれよりも増加させるビット変更手段と、
   前記メモリマットそれぞれに設けられ、前記マット指定信号に応じて活性化され、外部から与えられる電源電位を変換して内部電源電位を生成し、対応のメモリマットへ前記内部電源電位を供給する複数の内部降圧回路とを備える、ダイナミック型半導体記憶装置。
4. 各前記メモリマットは、メモリセルのデータをセンスするセンスアンプを含み、
   前記センスアンプは、対応の内部降圧回路からの内部電源電位が供給される、請求項３記載のダイナミック型半導体記憶装置。

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