JP4437710B2 - 半導体メモリ - Google Patents

Description

本発明は、ダイナミックメモリセルおよびこのメモリセルに接続されたワード線を有し、メモリセルをアクセスするときにワード線に電源電圧より高い電圧を供給する半導体メモリに関する。

近時、ダイナミックメモリセルを有する半導体メモリ（ＤＲＡＭまたは擬似ＳＲＡＭ）は、携帯電話等の携帯機器に搭載されるワークメモリに採用されている。ＤＲＡＭのメモリセルは、ＳＲＡＭのメモリセルに比べて小さいため、ＤＲＡＭの採用により、製品コストは削減される。一方、携帯機器に搭載される半導体メモリは、バッテリーの使用時間を長くするために、消費電力が低いことが要求される。特に、携帯電話では、待ち受け可能時間を長くするために、スタンバイ電流が低いことが重要である。ＤＲＡＭおよび擬似ＳＲＡＭは、携帯機器の非動作中にも定期的にメモリセルのリフレッシュ動作が必要であり、リフレッシュ動作は、スタンバイ電流を増加させる要因になっている。このため、ＤＲＡＭおよび擬似ＳＲＡＭでは、スタンバイ電流を削減するための様々な工夫がなされている。

例えば、ワード線の昇圧電圧を生成する昇圧電圧生成回路の動作をセルフリフレッシュモード中に停止し、昇圧電圧生成回路の出力ノード（昇圧ノード）を外部電源電圧に固定する技術が提案されている（例えば、特許文献１参照）。また、昇圧電圧生成回路の動作をリフレッシュ動作（セルフリフレッシュモード中の集中リフレッシュ動作）の完了から所定の期間停止し、この期間にワード線を接地する技術が提案されている（例えば、特許文献２参照）。

一方、ダイナミックメモリセルを有する半導体メモリは、メモリセルに保持されるデータの電荷量を大きくし、読み出しマージンを向上するために、ワード線の選択電圧を電源電圧より高い昇圧電圧に設定している。ゲートに昇圧電圧が供給されるトランジスタでは、ゲート誘導ドレインリーク（ＧＩＤＬ；Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）電流が発生しやすい。ＧＩＤＬ電流は、ゲート電圧に依存してトランジスタのドレイン・基板間またはソース・基板間に流れるため、ゲート電圧が高いほど大きくなる。このため、この種の半導体メモリでは、特にワードドライバ内の昇圧電圧をゲートで受けるトランジスタのＧＩＤＬによるスタンバイ電流の増加が深刻な問題になっている。特に、昇圧電圧をゲートで受けるｐＭＯＳトランジスタでは、基板（ウエル）に昇圧電圧が供給されるため、ドレイン・基板間の電圧差またはソース・基板間の電圧差が大きくなり、ＧＩＤＬ電流は大きくなりやすい。

一例として、ｐＭＯＳトランジスタのゲート電圧（昇圧電圧）が３．２Ｖのときのゲート幅当たりのＧＩＤＬ電流（例えば、１×１０^−１１Ａ／μｍ）は、ゲート電圧（電源電圧）が１．８ＶのときのＧＩＤＬ電流（例えば、２×１０^-１３Ａ／μｍ）の約５０倍になる。ある擬似ＳＲＡＭにおいて、昇圧電圧（３．２Ｖ）をゲートで受けるワードドライバ内のｐＭＯＳトランジスタのゲート幅の総計が約１×１０^６μｍであるとき、これ等ｐＭＯＳトランジスタのＧＩＤＬ電流の総計は、約１０μＡになる。

さらに、ｐＭＯＳトランジスタの基板電圧（昇圧電圧）は、ＧＩＤＬにより低下する。このため、昇圧電圧を生成する昇圧電圧生成回路は、電圧の低下を補うために動作しなくてはならない。一般的に、昇圧電圧生成回路は、カップリングキャパシタをポンピングさせて昇圧電圧を生成する。１つのカップリングキャパシタで昇圧電圧を生成する１段構成
の昇圧電圧生成回路では、昇圧電圧の生成効率は、４０〜５０％程度である。２つのカップリングキャパシタで昇圧電圧を生成する２段構成の昇圧電圧生成回路では、昇圧電圧の生成効率は、２０〜２５％程度である。近時、トランジスタの微細化に伴い、外部電源電圧が低くなる傾向にあり、２段構成の昇圧電圧生成回路を搭載する半導体メモリが増えている。２段構成の昇圧電圧生成回路の生成効率を２０％とするとき、１０μＡのＧＩＤＬを補うために、その５倍の５０μＡが消費される。一般的なＤＲＡＭのスタンバイ電流の規格は、１００〜２００μＡであるため、ＧＩＤＬがスタンバイ電流に与える影響は無視できない。

一方、ｎＭＯＳトランジスタの基板電圧が負に設定される場合、負電圧生成回路が必要になる。しかし、その生成効率は、７５〜８０％程度である。このため、ｎＭＯＳトランジスタで発生するＧＩＤＬによる消費電流の増加は、ｐＭＯＳトランジスタで発生するＧＩＤＬによる消費電流の増加に比べ小さい。
特開平７−２８７９８０号公報 特開２００３−７７２７３号公報

従来、ダイナミックメモリセルを有し、ワード線に昇圧電圧が供給される半導体メモリにおいて、昇圧電圧をゲートで受けるトランジスタのＧＩＤＬの発生を防止する技術は、開示されていない。

上述した特許文献１では、セルフリフレッシュモード中に、昇圧電圧生成回路は停止し、昇圧電圧の供給ラインの電圧は、強制的に電源電圧に設定される。このため、リフレッシュ動作を実行するときに、昇圧電圧が所定の電圧になるまでワード線の選択動作を待つ必要があり、擬似ＳＲＡＭの性能は低下してしまう。さらに、昇圧電圧生成回路が停止した後の次のメモリアクセスは、昇圧電圧生成回路の動作を再開し昇圧電圧が所定の値に上昇した後に開始しなくてはならない。この結果、特許文献１を、アクセス要求（読み出し要求および書き込み要求）とリフレッシュ要求とが競合する擬似ＳＲＡＭに適用する場合、リフレッシュ後の最初のアクセスに時間が掛かってしまう。アクセス時間の製品仕様は、ワースト値に決めなくてはならないため、擬似ＳＲＡＭの性能は低下してしまう。

上述した特許文献２の適用範囲は、集中リフレッシュ動作を実行するセルフリフレッシュモード中のみである。例えば、セルフリフレッシュモード中に分散リフレッシュ動作を実行するＤＲＡＭに特許文献２を適用する場合、昇圧電圧生成回路の停止期間が短くなり、かつ停止・動作の頻度も増えるため、スタンバイ電流を十分に削減できない。また、メモリアクセス要求とリフレッシュ要求とが競合する擬似ＳＲＡＭおよび外部から任意のタイミングでリフレッシュ要求が供給されるＤＲＡＭに特許文献２を適用する場合、特許文献１と同様に、リフレッシュ後の最初のメモリアクセスに時間が掛かってしまう。

本発明の目的は、昇圧電圧をゲートで受けるトランジスタのＧＩＤＬを削減することにある。

本発明の別の目的は、ダイナミックメモリセルを有する半導体メモリにおいて、昇圧電圧発生回路を停止することなくスタンバイ電流を削減することにある。

本発明のさらなる別の目的は、アクセス時間を長くすることなくスタンバイ電流を削減することにある。

本発明の一態様では、半導体メモリは、複数のワード線にそれぞれ接続された複数のダイナミックメモリセルを有するメモリアレイと、外部電源電圧を用いてこの外部電源電圧より高い一定の昇圧電圧を、ワード線の高レベル電圧として生成する昇圧電圧生成回路と、アクセス要求およびリフレッシュ要求に応答してメモリセルをアクセスするアクティブ期間に第１アドレス信号をデコードし、第１アドレス信号が選択を示すときに低レベル電圧を出力し、第１アドレス信号が非選択を示すときに高レベル電圧を出力するとともに、アクティブ期間を除く期間であるスタンバイ期間に高レベル電圧を出力する複数の第１ワードデコーダと、第１仕様で動作中に、第１ワードデコーダに高レベル電圧を供給するための高レベル電圧線を、少なくともアクティブ期間を含む第１期間に昇圧電圧生成回路の出力ノードである昇圧電圧線に接続し、第１期間を除く期間に昇圧電圧より低い内部電圧が供給される内部電圧線に接続するスイッチ回路と、ワード線にそれぞれ対応して形成され、ＣＭＯＳインバータを有し、第１ワードデコーダからの低レベル電圧をＣＭＯＳインバータを構成するｐＭＯＳトランジスタのゲートに受けたときにワード線に昇圧電圧を供給し、第１ワードデコーダからの高レベル電圧をゲートで受けたときにワード線に低レベル電圧を出力する複数のワードドライバと、アクティブ期間に第２アドレス信号をデコードし、第２アドレス信号が選択を示すときにｐＭＯＳトランジスタのソースに昇圧電圧を出力し、第２アドレス信号が非選択を示すときにソースに低レベル電圧を出力する第２ワードデコーダとを備える。ｐＭＯＳトランジスタのゲート電圧がアクセス要求またはリフレッシュ要求に応答して内部電圧から昇圧電圧に変化した後に、選択された第２アドレス信号に対応するｐＭＯＳトランジスタのソース電圧がアクセス要求またはリフレッシュ要求に応答して低レベル電圧から昇圧電圧に変化する。

本発明に関連する半導体メモリでは、メモリアレイは、複数のワード線にそれぞれ接続された複数のダイナミックメモリセルを有する。昇圧電圧生成回路は、外部電源電圧を用いてこの外部電源電圧より高い一定の昇圧電圧を、ワード線の高レベル電圧として生成する。複数の第１ワードデコーダは、アクセス要求およびリフレッシュ要求に応答してメモリセルをアクセスするアクティブ期間に第１アドレス信号をデコードし、第１アドレス信号が選択を示すときに低レベル電圧を出力し、第１アドレス信号が非選択を示すときに高レベル電圧を出力する。また、第１ワードデコーダは、アクティブ期間を除く期間であるスタンバイ期間に高レベル電圧を出力する。
スイッチ回路は、第１仕様で動作中に、第１ワードデコーダに高レベル電圧を供給するための高レベル電圧線を、少なくともアクティブ期間を含む第１期間に昇圧電圧生成回路の出力ノードである昇圧電圧線に接続し、第１期間を除く期間に昇圧電圧より低い電圧が供給される内部電圧線に接続する。複数のワードドライバは、ワード線にそれぞれ対応して形成され、トランジスタを有している。ワードドライバは、第１ワードデコーダからの低レベル電圧をトランジスタのゲートに受けたときにワード線に昇圧電圧を供給し、第１ワードデコーダからの高レベル電圧をゲート受けたときにワード線に低レベル電圧を出力する。

この半導体メモリでは、第１ワードデコーダは、第１期間を除く期間に、スイッチ回路の切替動作に応じて昇圧電圧より低い電圧を高レベル電圧として出力する。このため、ワードドライバのトランジスタのゲートは、第１期間を除く期間に、昇圧電圧より低い電圧を受ける。この結果、第１期間を除く期間中に発生するワードドライバのトランジスタのゲート誘導ドレインリーク電流を、ゲートで昇圧電圧を受ける場合に比べ大幅に削減できる。すなわち、半導体メモリのスタンバイ電流を大幅に削減できる。

本発明に関連する半導体メモリの好ましい例では、各ワードドライバは、第１ワードデコーダの出力レベルを反転して各ワード線に出力するＣＭＯＳインバータを有している。各ワードドライバのトランジスタは、ＣＭＯＳインバータを構成するｐＭＯＳトランジスタである。

この半導体メモリでは、スタンバイ期間に、昇圧電圧より低い電圧が、ワードドライバのｐＭＯＳトランジスタのゲートに、高レベル電圧として供給される。しかし、ゲート電圧は、昇圧電圧より低いため、ゲート誘導ドレインリークの発生を防止できる。

本発明に関連する半導体メモリの好ましい例では、第１期間は、アクティブ期間であり、第１期間を除く期間は、スタンバイ期間である。第２ワードデコーダは、アクティブ期間に第２アドレス信号をデコードする。第２ワードデコーダは、第２アドレス信号が選択を示すときにｐＭＯＳトランジスタのソースに昇圧電圧を出力し、第２アドレス信号が非選択を示すときにソースに低レベル電圧を出力する。アクティブ期間の開始時に、第２ワードデコーダは、スイッチ回路が高レベル電圧線に接続する電圧線を内部電圧線から昇圧電圧線に切り替えた後、昇圧電圧を出力する。

この半導体メモリでは、アクティブ期間の開始時に、ｐＭＯＳトランジスタのゲート電圧が昇圧電圧より低い電圧から昇圧電圧に変化した後に、ｐＭＯＳトランジスタのソース電圧が、低レベル電圧から昇圧電圧に変化する。このため、ゲート電圧がソース電圧より低くなることを防止でき、ＣＭＯＳインバータのｐＭＯＳトランジスタとｎＭＯＳトランジスタとが同時にオンすることを防止できる。この結果、ソース・ドレイン間に貫通電流が流れることを防止できる。

本発明に関連する半導体メモリの好ましい例では、第２ワードデコーダの出力は、複数のワードドライバのｐＭＯＳトランジスタのソースに共通に接続されている。

この半導体メモリでは、第２ワードデコーダの出力が、複数のワードドライバのｐＭＯＳトランジスタのソースに共通に接続される。このため、第２ワードデコーダから出力される昇圧電圧は、ワード線を選択するために第１ワードデコーダから低レベル電圧を受けるワードドライバに供給されるだけでなく、ワード線を非選択にするために第１ワードデコーダから高レベル電圧をゲートで受けるワードドライバにも供給される。第１ワードデコーダからの高レベル電圧が昇圧電圧に設定された後、ｐＭＯＳトランジスタのソースに昇圧電圧が供給されるため、アクティブ期間の開始時において、非選択状態のワードドライバのｐＭＯＳトランジスタとｎＭＯＳトランジスタとが同時にオンすることを防止できる。この結果、ソース・ドレイン間に貫通電流が流れることを防止できる。

本発明に関連する半導体メモリの好ましい例では、第１期間は、アクティブ期間であり、第１期間を除く期間は、スタンバイ期間である。第２ワードデコーダは、アクティブ期間に第２アドレス信号をデコードする。第２ワードデコーダは第２アドレス信号が選択を示すときにｐＭＯＳトランジスタのソースに昇圧電圧を出力し、第２アドレス信号が非選択を示すときにソースに低レベル電圧を出力する。アクティブ期間の終了時に、スイッチ回路は、第２ワードデコーダが低レベル電圧を出力した後、高レベル電圧線に接続する電圧線を昇圧電圧線から内部電圧線に切り替える。

この半導体メモリでは、アクティブ期間の終了時に、ｐＭＯＳトランジスタのソース電圧が昇圧電圧から低レベル電圧に変化した後に、ｐＭＯＳトランジスタのゲート電圧が昇圧電圧から昇圧電圧より低い電圧に変化する。このため、ゲート電圧がソース電圧より低くなることを防止でき、ＣＭＯＳインバータのｐＭＯＳトランジスタとｎＭＯＳトランジスタとが同時にオンすることを防止できる。この結果、ソース・ドレイン間に貫通電流が流れることを防止できる。

本発明に関連する半導体メモリの好ましい例では、昇圧電圧生成回路は、昇圧電圧と基準電圧とを比較し、昇圧電圧が基準電圧より低い期間に昇圧動作を実行する比較制御回路を有している。比較制御回路は、アクティブ期間中およびスタンバイ期間中に比較動作を続ける。

この半導体メモリでは、昇圧電圧生成回路の比較制御回路は、アクティブ期間中だけでなくスタンバイ期間中にも比較動作を続ける。しかし、本発明の適用により、ゲート誘導ドレインリーク電流が大幅に削減されるため、昇圧電圧（ｐＭＯＳトランジスタの基板電圧）は、ほとんど低下しない。したがって、スタンバイ期間中に比較制御回路による比較動作が続いても、昇圧電圧生成回路が昇圧動作する頻度は少ない。この結果、スタンバイ期間中に、昇圧電圧生成回路の昇圧動作を強制的に停止しなくても、昇圧電圧生成回路の消費電流を削減できる。すなわち、昇圧電圧生成回路を複雑に制御することなく、スタンバイ電流を削減できる。

本発明に関連する半導体メモリの好ましい例では、コマンドデコーダは、外部端子を介して供給されるアクセス要求である読み出しコマンドおよび書き込みコマンドを解読する。リフレッシュ制御回路は、リフレッシュ要求であるリフレッシュコマンドを所定の周期で生成する。動作制御回路は、読み出しコマンドおよび書き込みコマンドに応答するアクセス動作と、リフレッシュコマンドに応答するリフレッシュ動作とを実行するために、メモリアレイにタイミング信号を出力する。動作制御回路は、読み出しコマンドおよび書き込みコマンドとリフレッシュコマンドとが競合するときに、アクセス動作とリフレッシュ動作との実行順を決める裁定回路を有している。

この半導体メモリでは、読み出しコマンドおよび書き込みコマンドとリフレッシュコマンドとが競合するときに、アクセス動作とリフレッシュ動作との実行順を決める裁定回路を有する半導体メモリにおいて、ゲート誘導ドレインリーク電流を大幅に削減し、スタンバイ電流を削減できる。

本発明に関連する半導体メモリの好ましい例では、コマンドデコーダは、通常動作モード中に、外部端子を介して供給されるアクセス要求である読み出しコマンドおよび書き込みコマンドを解読する。リフレッシュ制御回路は、アクセス要求を受け付けないセルフリフレッシュモード中に、リフレッシュ要求であるリフレッシュコマンドを所定の周期で生成する。動作制御回路は、読み出しコマンドおよび書き込みコマンドに応答するアクセス動作と、リフレッシュコマンドに応答するリフレッシュ動作とを実行するために、メモリアレイにタイミング信号を出力する。

この半導体メモリでは、セルフリフレッシュモードを有する半導体メモリにおいて、ゲート誘導ドレインリーク電流を大幅に削減し、スタンバイ電流を削減できる。

本発明に関連する半導体メモリの好ましい例では、半導体メモリは、動作モードとして、アクセス要求を受け付ける通常動作モードと、アクセス要求を受け付けず、半導体メモリの内部で発生するリフレッシュ要求に応答するリフレッシュ動作のみを実行するセルフリフレッシュモードとを有している。第１期間（高レベル電圧線を昇圧電圧線に接続する期間）は、通常動作モードおよびセルフリフレッシュモードのアクティブ期間と、通常動作モード中のスタンバイ期間である。第１期間を除く期間（高レベル電圧線を内部電圧線に接続する期間）は、セルフリフレッシュモード中のスタンバイ期間である。

この半導体メモリでは、スイッチ回路は、セルフリフレッシュモード中のみ高レベル電圧線の電圧を昇圧電圧線または内部電圧線に切り替え、通常動作モード中に電圧の切り替えを行わない。例えば、通常動作モード中にメモリセルを頻繁にアクセスするシステムにおいて、スイッチ回路のスイッチング頻度を下げることで、高レベル電圧線を昇圧電圧線および内部電圧線に交互に接続する頻度が下がる。この結果、高レベル電圧線の充放電の頻度が下がり、消費電力を削減できる。昇圧電圧の無駄な消費を減らすことで、昇圧電圧生成回路の無駄な動作を減らすことができる。一般に、昇圧電圧生成回路による昇圧電圧の生成効率は、数十％であるため、昇圧電圧の無駄な消費を減らすことによる消費電力の削減効果は大きい。

本発明に関連する半導体メモリの好ましい例では、半導体メモリは、動作モードとして、アクセス要求およびリフレッシュ要求を受け付ける通常動作モードと、アクセス要求およびリフレッシュ要求を受け付けないパワーダウンモードとを有している。第１期間は、通常動作モード期間であり、第１期間を除く期間は、パワーダウンモード期間である。

この半導体メモリでは、スイッチ回路は、通常動作モードとパワーダウンモードとの切り替え時以外、高レベル電圧線の電圧を切り替えない。スイッチ回路のスイッチング頻度を下げることで、上述したように、高レベル電圧線の充放電の頻度が下がり、消費電力を削減できる。特に、昇圧電圧の無駄な消費を減らすことによる消費電力の削減効果は大きい。

本発明に関連する半導体メモリの好ましい例では、半導体メモリの動作仕様は、プログラム回路によって、第１仕様または第２仕様に設定される。スイッチ回路は、プログラム回路の設定値が第２仕様を示すときに、高レベル電圧線を昇圧電圧線に接続し続ける。すなわち、第２仕様では、スイッチ回路は、高レベル電圧線の電圧を切り替えない。例えば、半導体メモリを搭載するシステムが、メモリセルを高い頻度でアクセスし、スタンバイ電流があまり重要でない場合、半導体メモリは、第２仕様に設定される。メモリセルのアクセス頻度が低く、スタンバイ電流を重視するシステムの場合、半導体メモリは、第１仕様に設定される。このように、システムの仕様に応じて半導体メモリの製品仕様（動作仕様）を最適に切り替えることができる。

本発明の半導体メモリでは、第１期間を除く期間中に発生するワードドライバのトランジスタのゲート誘導ドレインリーク電流を、ゲートで昇圧電圧を受ける場合に比べ大幅に削減できる。すなわち、半導体メモリのスタンバイ電流を大幅に削減できる。

ゲート誘導ドレインリーク電流が大幅に削減されるため、昇圧電圧は、ほとんど低下せず、昇圧電圧生成回路が昇圧動作する頻度は少ない。この結果、スタンバイ期間中に、昇圧電圧生成回路の昇圧動作を強制的に停止しなくても、昇圧電圧生成回路の消費電流を削減できる。

ワードドライバに一時的に昇圧電圧を供給した後、昇圧電圧より低い電圧を高レベル電圧として供給することで、ワードドライバのＣＭＯＳインバータのｎＭＯＳトランジスタは、一時的に強くオンする。したがって、アクティブ期間の終了時にワード線の電圧を迅速に非選択レベルに下げることができ、アクセス時間を短縮できる。換言すれば、アクセス時間を長くすることなくスタンバイ電流を削減できる。

以下、本発明の実施形態を図面を用いて説明する。図中の二重丸は、外部端子を示している。図中、太線で示した信号線は、複数本で構成されている。太線が接続されているブロックの一部は、複数の回路で構成されている。外部端子を介して供給される信号には、端子名と同じ符号を使用する。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”Ｚ”の付く信号は、正論理を示している。末尾に”Ｘ”の付く信号は、負論理を示している。

図１は、本発明の半導体メモリの第１の実施形態を示している。この半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して擬似ＳＲＡＭチップとして形成されている。擬似ＳＲＡＭは、ＤＲＡＭのメモリコアを有し、ＳＲＡＭのインタフェースを有している。擬似ＳＲＡＭは、外部からリフレッシュコマンドを受けることなく、チップ内部で定期的にリフレッシュ動作を実行し、メモリセルに書き込まれたデータを保持する。擬似ＳＲＡＭは、例えば、携帯電話に搭載されるワークメモリに使用される。読み出し動作および書き込み動作は、外部端子を介して供給されるコマンド信号ＣＭＤ（読み出しコマンドおよび書き込みコマンド）に応じて実行される。なお、擬似ＳＲＡＭは、後述する第５〜第８の実施形態と異なり、動作仕様（製品仕様）は１つのみである。すなわち、擬似ＳＲＡＭは、常に第１仕様で動作する。

擬似ＳＲＡＭは、コマンド入力回路１０、リフレッシュ制御回路１２、ＶＰＰ生成回路１４、ＶＩＩ生成回路１６、ＶＮＮ生成回路１８、アドレス入力回路２０、データ入出力回路２２、動作制御回路２４、アドレス切替回路２６およびメモリコア２８を有している。なお、図１では、本発明の説明に必要な主要な信号のみを示している。接地電圧ＶＳＳは、メモリアレイＡＲＹを除くほとんどの回路に供給されている。

コマンド入力回路１０（コマンドデコーダ）は、コマンド端子を介して供給されるコマンド信号ＣＭＤ（例えば、チップイネーブル信号／ＣＥ、書き込みイネーブル信号／ＷＥ、出力イネーブル信号／ＯＥなど）を受信する。コマンド入力回路１０は、受信したコマ
ンド信号ＣＭＤ（読み出しコマンドおよび書き込みコマンド＝アクセス要求）を解読し、メモリコア２８を動作させるための内部コマンド信号ＩＣＭＤを出力する。

リフレッシュ制御回路１２は、図示しないリフレッシュタイマおよびリフレッシュアドレスカウンタを有している。リフレッシュタイマは、所定の周期でリフレッシュ要求信号ＲＲＥＱ（リフレッシュコマンド）を出力する。リフレッシュアドレスカウンタは、リフレッシュ要求信号ＲＲＥＱに応じてカウント動作し、複数ビットからなるリフレッシュアドレス信号ＲＦＡを出力する。リフレッシュアドレス信号ＲＦＡは、後述するワード線ＷＬを選択するためのロウアドレス信号である。

ＶＰＰ生成回路１４は、２つのカップリングキャパシタおよびこれ等カップリングキャパシタにそれぞれダイオード接続されたトランジスタを有し、外部端子を介して供給される電源電圧ＶＤＤ（外部電源電圧）から電源電圧より高い一定の昇圧電圧ＶＰＰを生成する。すなわち、ＶＰＰ生成回路１４は、２段構成の昇圧電圧生成回路として動作する。昇圧電圧ＶＰＰは、ワード線ＷＬの高レベル電圧に使用される。ＶＰＰ生成回路１４は、昇圧電圧ＶＰＰを抵抗分割により降圧した電圧と基準電圧とを比較し、降圧した電圧（昇圧電圧ＶＰＰを相対的に示す）が基準電圧ＶＲＥＦより低い期間に昇圧動作を実行する比較制御回路１５を有している。比較制御回路１５は、メモリセルＭＣをアクセスするアクティブ期間中およびアクティブ期間を除く期間であるスタンバイ期間中に比較動作を続ける。後述するように、スタンバイ期間中にワードドライバＷＤＲＶのｐＭＯＳトランジスタで発生するゲート誘導ドレインリーク電流（ＶＰＰからＶＮＮへのリーク）は、ほとんど無視できる。このため、スタンバイ期間中にＶＰＰ生成回路１４を動作させても、その動作頻度は少なく、ＶＰＰ生成回路１４の消費電流は僅かである。このため、ＶＰＰ生成回路１４をスタンバイ期間中に強制的に停止することなく、すなわち、ＶＰＰ生成回路１４を複雑に制御することなく、スタンバイ電流を削減できる。

ＶＩＩ生成回路１６（内部電源電圧生成回路）は、電源電圧ＶＤＤを降圧して一定の内部電源電圧ＶＩＩを生成する。内部電源電圧ＶＩＩは、メモリアレイＡＲＹと、外部端子に接続された入力回路１０、２０および入出力回路２２と、電圧生成回路１４、１６、１８を除くほとんどの回路に供給されている。

ＶＮＮ生成回路１８（負電圧生成回路）は、１つのカップリングキャパシタおよびカップリングキャパシタにダイオード接続されたトランジスタを有し、電源電圧ＶＤＤおよび接地電圧ＶＳＳを利用して一定の負電圧ＶＮＮを生成する。負電圧ＶＮＮは、ワード線ＷＬの低レベル電圧に使用される。

電源電圧ＶＤＤの入力仕様（製品仕様）は、例えば、１．６５〜１．９５Ｖに決められている。ＶＰＰ生成回路１４は、電源電圧ＶＤＤが上記範囲のときに、一定の昇圧電圧ＶＰＰ（例えば、３．２Ｖ）を生成する。ＶＩＩ生成回路１６は、電源電圧ＶＤＤが上記範囲のときに、一定の内部電源電圧ＶＩＩ（例えば、１．６５Ｖ）を生成する。ＶＮＮ生成回路１８は、電源電圧ＶＤＤが上記範囲のときに、一定の負電圧ＶＮＮ（例えば、−０．２Ｖ）を生成する。擬似ＳＲＡＭ内部の主要な回路は、電源電圧ＶＤＤに拘わらず一定の内部電源電圧ＶＩＩ、昇圧電圧ＶＰＰおよび負電圧ＶＮＮを受けて動作する。このため、電源電圧ＶＤＤの変化による動作タイミングのずれ（タイミングマージンの減少）を防止できる。この結果、擬似ＳＲＡＭの性能を向上でき、製造歩留を向上できる。

アドレス入力回路２０は、アドレス端子から供給されるアドレス信号ＡＤＤを受信し、受信した信号をロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡとして出力する。ロウアドレス信号ＲＡは、ワード線ＷＬを選択するために使用される。コラムアドレス信号ＣＡは、ビット線ＢＬＺ（またはＢＬＸ）を選択するために使用される。

データ入出力回路２２は、読み出し動作時に、メモリコア２８からコモンデータバスＣＤＢを介して転送される読み出しデータをデータ端子ＤＱ（例えば、１６ビット）に出力する。データ入出力回路２２は、書き込み動作時に、データ端子ＤＱを介して供給される書き込みデータを受信し、受信したデータをコモンデータバスＣＤＢを介してメモリコア２８に転送する。

動作制御回路２４は、非同期で入力される内部コマンド信号ＩＣＭＤおよびリフレッシュ要求信号ＲＲＥＱが競合するときに、そのどちらを優先させるかを決める裁定回路２５を有している。動作制御回路２４は、リフレッシュコマンドに応答してリフレッシュ動作を実行するときに、リフレッシュ信号ＲＥＦＺを出力する。裁定回路２５により、リフレッシュ動作は、擬似ＳＲＡＭの外部から供給される読み出しコマンドに応答する読み出し動作または書き込みコマンドに応答する書き込み動作の合間に実行される。すなわち、リフレッシュ動作は、擬似ＳＲＡＭの内部で自動的に実行される。

動作制御回路２４は、裁定回路２５により優先判定された内部コマンド信号ＩＣＭＤ（読み出しコマンドおよび書き込みコマンド）またはリフレッシュ要求信号ＲＲＥＱ（リフレッシュコマンド）に応答して、ワード線制御信号ＷＬＺ、ラッチイネーブル信号ＬＥＸ、ビット線リセット信号ＢＲＳＸなどのメモリアレイＡＲＹを動作するためのタイミング信号を出力する。また、動作制御回路２４は、内部コマンド信号ＩＣＭＤまたはリフレッシュ要求信号ＲＲＥＱに応答して、ワード線ＷＬの選択開始タイミングおよび選択終了タイミングをそれぞれ示す動作開始信号ＯＰＴＳＺおよび動作終了信号ＯＰＴＥＺを出力する。メモリコア２８内のコラムスイッチを選択するためのタイミング信号であるコラム線制御信号ＣＬＺは、内部コマンド信号ＩＣＭＤのみに応答して出力される。ワード線制御信号ＷＬＺは、ワード線ＷＬを選択するためのタイミング信号である。ラッチイネーブル信号ＬＥＸは、メモリコア２８内のセンスアンプＳＡを動作するためのタイミング信号である。ビット線リセット信号ＢＲＳＸは、メモリコア２８内のプリチャージ回路ＰＲＥを動作するためのタイミング信号である。

アドレス切替回路２６は、低レベルのリフレッシュ信号ＲＥＦＺを受けているときに（読み出し動作中、書き込み動作中またはスタンバイ期間中）、ロウアドレス信号ＲＡを内部ロウアドレス信号ＩＲＡとして出力する。アドレス切替回路２６は、高レベルのリフレッシュ信号ＲＥＦＺを受けているときに（リフレッシュ動作中）、リフレッシュアドレス信号ＲＦＡを内部ロウアドレス信号ＩＲＡとして出力する。すなわち、読み出し動作、書き込み動作およびスタンバイ期間では、外部から供給されるロウアドレス信号ＲＡが選択され、リフレッシュ動作では、内部で生成されるリフレッシュアドレス信号ＲＦＡが選択される。

メモリコア２８は、ゲート制御回路３０、ワードデコーダＷＤＥＣ、１／４デコーダＱＤＥＣ、ワードドライバＷＤＲＶ、センスアンプＳＡ、プリチャージ回路ＰＲＥ、メモリアレイＡＲＹ、コラムデコーダＣＤＥＣ、センスバッファＳＢおよびライトアンプＷＡを有している。

ゲート制御回路３０は、動作開始信号ＯＰＴＳＺまたは動作終了信号ＯＰＴＥＺの活性化中（アクティブ期間＝第１期間）にロウ駆動信号ＲＤＤＲＶ（高レベル電圧線）を昇圧電圧ＶＰＰに設定し、動作開始信号ＯＰＴＳＺおよび動作終了信号ＯＰＴＥＺが共に非活性化されているときに（スタンバイ期間＝第１期間を除く期間）、ロウ駆動信号ＲＤＤＲＶ（高レベル電圧線）を内部電源電圧ＶＩＩに設定する。後述するように、ワード線ＷＬの高レベル電圧は、ロウ駆動信号ＲＤＤＲＶの電圧により設定される。

ワードデコーダＷＤＥＣ（第１ワードデコーダ）は、内部ロウアドレス信号ＩＲＡの上位ビット（但し、後述するメモリブロックの選択に使用されるビットを除く）で構成される第１アドレス信号および動作制御回路２４からのタイミング信号（例えば、ＷＬＺ信号）に応じて、ロウ出力信号ＲＤＯＵＴを選択レベルまたは非選択レベルに設定する。このとき、選択レベルは、負電圧ＶＮＮに設定され、非選択レベルは、ロウ駆動信号ＲＤＤＲＶの電圧に応じて、昇圧電圧ＶＰＰまたは内部電源電圧ＶＩＩに設定される。

１／４デコーダＱＤＥＣ（第２ワードデコーダ）は、内部ロウアドレス信号ＩＲＡの下位２ビットで構成される第２アドレス信号をデコードし、動作制御回路２４からのタイミング信号（例えば、ＷＬＺ信号）に同期して、第２アドレス信号が選択を示すときにデコード信号ＷＬＤＶを選択レベル（ＶＰＰ）に設定し、第２アドレス信号が非選択を示すときにデコード信号ＷＬＤＶを非選択レベル（ＶＮＮ）に設定する。

ワードドライバＷＤＲＶは、ロウ出力信号ＲＤＯＵＴおよびデコード信号ＷＬＤＶに応じて、ワード線ＷＬを選択レベル（ＶＰＰ）または非選択レベル（ＶＮＮ）に設定する。

メモリアレイＡＲＹは、マトリックス状に配置された複数のダイナミックメモリセルＭＣと、メモリセルＭＣに接続された複数のワード線ＷＬおよび複数のビット線対ＢＬＺ、ＢＬＸを有している。メモリアレイＡＲＹは、４つのメモリブロックで構成されている。メモリセルＭＣは、一般のＤＲＡＭのメモリセルと同じであり、データを電荷として保持するためのキャパシタ（記憶ノード）と、このキャパシタとビット線ＢＬとの間に配置された転送トランジスタとを有している。転送トランジスタのゲートは、ワード線ＷＬに接続されている。

センスアンプＳＡは、ラッチイネーブル信号ＬＥＸに同期して動作し、ラッチイネーブル信号ＬＥＸの活性化中（低レベル期間中）にビット線ＢＬＺ、ＢＬＸの電圧差を増幅する。プリチャージ回路ＰＲＥは、ビット線リセット信号ＢＲＳＸに同期して動作し、メモリコア２４の非動作中にビット線ＢＬＺ、ＢＬＸを所定の電圧に設定する。

コラムデコーダＣＤＥＣは、コラムアドレス信号ＣＡに応じて、ビット線ＢＬＺ、ＢＬＸとデータバスＤＢとをそれぞれ接続するコラムスイッチを選択し、選択したコラムスイッチをコラム線制御信号ＣＬＺに同期してオンさせる。

センスバッファＳＢは、読み出し動作時にデータバスＤＢ上の読み出しデータの信号量を増幅し、コモンデータバスＣＤＢに出力する。ライトアンプＷＡは、書き込み動作時にコモンデータバスＣＤＢ上の書き込みデータの信号量を増幅し、データバスＤＢに出力する。

図２は、図１に示したメモリコア２８の要部の詳細を示している。図は、メモリアレイＡＲＹの１つのメモリブロックに接続される回路を示している。すなわち、各メモリブロックは、３２個のロウブロックＲＢＬＫを有している。ゲート制御回路３０および１／４デコーダＱＤＥＣは、ロウブロックＲＢＬＫ毎に形成されている。

各ロウブロックＲＢＬＫは、６４個のワードデコーダＷＤＥＣと、２５６個のワードドライバＷＤＲＶとを有している。すなわち、４つのワードドライバＷＤＲＶが、各ワードデコーダＷＤＥＣに対応して形成されている。各ロウブロックＲＢＬＫにおいて、ワードドライバＷＤＲＶは、２５６本のワード線ＷＬ（ＷＬ０、ＷＬ１、．．．、ＷＬ２５５）にそれぞれ対応して形成されている。読み出し動作、書き込み動作およびリフレッシュ動作において、データ端子ＤＱ毎にワードデコーダＷＤＥＣのいずれかが、ロウアドレス信号ＲＡに応じて選択される。選択されたワードデコーダＷＤＥＣは、ロウ出力信号ＲＤＯ
ＵＴ（ＲＤＯＵＴ０、ＲＤＯＵＴ１、．．．）を負電圧ＶＮＮに設定する。選択されないワードデコーダＷＤＥＣは、ロウ出力信号ＲＤＯＵＴを昇圧電圧ＶＰＰに設定する。

１／４デコーダＱＤＥＣは、ロウアドレス信号ＲＡの下位２ビット（第２アドレス信号）に応じて、デコード信号ＷＬＤＶ（ＷＬＤＶ０−３）のいずれかを負電圧ＶＮＮから昇圧電圧ＶＰＰに変化する。４つのデコード信号ＷＬＤＶは、ロウブロックＲＢＬＫ内の複数のワードドライバＷＤＲＶに共通に出力される。負電圧ＶＮＮのロウ出力信号ＲＤＯＵＴを受ける４つのワードドライバＷＤＲＶのうち、昇圧レベルＶＰＰに設定されたデコード信号ＷＬＤＶを受けるワードドライバＷＤＲＶは、ワード線ＷＬを昇圧電圧ＶＰＰに設定する。すなわち、ロウアドレス信号ＲＡに応じて、データ端子ＤＱ毎に１つのワードドライバＷＤＲＶが活性化し、１つのワード線ＷＬが選択される。そして、メモリセルＭＣのキャパシタとビット線ＢＬＺ（またはＢＬＸ）とが接続され、読み出し動作、書き込み動作またはリフレッシュ動作が実行される。

図３は、図１に示したゲート制御回路３０、ワードデコーダＷＤＥＣおよびワードドライバＷＤＲＶの詳細を示している。図中、トランジスタに付した矢印の接続先は、ウエル電圧を示している。互いに逆向きの２つの矢印があるｎＭＯＳトランジスタは、トリプルウエル構造を有している。矢印のないｎＭＯＳトランジスタの基板電圧（ウエル電圧）は、接地電圧ＶＳＳに設定されている。

ゲート制御回路３０は、動作開始信号ＯＰＴＳＺまたは動作終了信号ＯＰＴＥＺのいずれかが高レベル（ＶＩＩ）のときに低レベル（ＶＳＳ）の動作信号ＯＰＴＸを出力するＮＯＲ回路３０ａと、動作信号ＯＰＴＸが高レベル（ＶＰＰ）のときに高レベル（ＶＩＩ）のロウ駆動信号ＲＤＤＲＶを出力するｎＭＯＳトランジスタ３０ｂと、動作信号ＯＰＴＸが低レベル（ＶＳＳ）のときに高レベル（ＶＰＰ）のロウ駆動信号ＲＤＤＲＶを出力するｐＭＯＳトランジスタ３０ｃとを有している。ｎＭＯＳトランジスタ３０ｂおよびｐＭＯＳトランジスタ３０ｃは、ワードデコーダＷＤＥＣに高レベル電圧を供給するための高レベル電圧線ＲＤＤＲＶを、アクティブ期間（第１期間）に昇圧電圧線ＶＰＰに接続し、スタンバイ期間（第１期間を除く期間）に昇圧電圧ＶＰＰより低い内部電源電圧が供給される内部電圧線ＶＩＩに接続するスイッチ回路として動作する。

ｐＭＯＳトランジスタ３０ｃのゲートに供給される動作信号ＯＰＴＸは、動作開始信号ＯＰＴＳＺおよび動作終了信号ＯＰＴＥＺが共に低レベル（ＶＳＳ）のとき、すなわち、擬似ＳＲＡＭのスタンバイ期間中に、昇圧レベルＶＰＰに設定される。しかし、このとき、ｐＭＯＳトランジスタ３０ｃのソース、ドレインおよび基板は、それぞれ昇圧電圧ＶＰＰ、内部電源電圧ＶＩＩ、昇圧電圧ＶＰＰに設定されており、基板・ドレイン間および基板・ソース間の電圧差は小さい。このため、ゲート誘導ドレイン電流ＧＩＤＬ（またはゲート誘導ソース電流ＧＩＳＬ）はほとんど流れない。したがって、ｐＭＯＳトランジスタ３０ｃについてＧＩＤＬの対策は不要である。

ワードデコーダＷＤＥＣは、昇圧線ＶＰＰと接地線ＶＳＳの間にｐＭＯＳトランジスタおよびｎＭＯＳトランジスタが直列に接続されロウアドレス信号ＲＡをデコードするデコード部３２ａと、デコード部３２ａの出力に接続されたラッチ３２ｂと、ラッチ３２ｂの出力ノードＤＥＣＯＵＴＺがゲートに接続されたｐＭＯＳトランジスタ３２ｃと、出力ノードＤＥＣＯＵＴＺおよびｐＭＯＳトランジスタ３２ｃのドレインに接続されたレベル変換部３２ｄとを有している。ｐＭＯＳトランジスタ３２ｃは、出力ノードＤＥＣＯＵＴＺが低レベルのときにロウ出力信号ＲＤＯＵＴのレベルを内部電源電圧ＶＩＩまたは昇圧電圧ＶＰＰに設定する。レベル変換部３２ｄは、出力ノードＤＥＣＯＵＴＺが高レベル（ＶＰＰ）のときにロウ出力信号ＲＤＯＵＴのレベルを負電圧ＶＮＮに設定する。

デコード部３２ａは、アクティブ期間中に、ロウアドレス信号ＲＡ（第１アドレス信号）のプリデコード信号ＲＤＥＣ（ＲＤＥＣ０−１）およびタイミング信号ＴＩＭＺに応じてロウ出力信号ＲＤＯＵＴＺを出力する。具体的には、デコード部３２ａは、プリデコード信号ＲＤＥＣが全て高レベルのときに、すなわち、ロウアドレス信号ＲＡが選択を示しているとき、タイミング信号ＴＩＭＺの高レベル期間に同期して活性化され、出力ノードＤＥＣＯＵＴＺを高レベル（ＶＰＰ）にする。このとき、ワードデコーダＷＤＥＣは、ロウ出力信号ＲＤＯＵＴを負電圧ＶＮＮ（低レベル電圧）に設定する。

デコード部３２ａは、アクティブ期間中に、プリデコード信号ＲＤＥＣのいずれかが低レベルのときに、すなわち、ロウアドレス信号ＲＡが非選択を示しているとき、出力ノードＤＥＣＯＵＴＺを低レベル（ＶＳＳ）に維持する。このとき、ワードデコーダＷＤＥＣは、ロウ出力信号ＲＤＯＵＴを昇圧電圧ＶＰＰ（高レベル電圧）に設定する。

また、擬似ＳＲＡＭのスタンバイ期間中、全てのデコード部３２ａの出力ノードＤＥＣＯＵＴＺは、低レベル（ＶＳＳ）に維持される。このとき、ワードデコーダＷＤＥＣは、ロウ出力信号ＲＤＯＵＴをロウ駆動信号ＲＤＤＲＶの電圧と同じ内部電源電圧ＶＩＩ（高レベル電圧）に設定する。スタンバイ期間中に、ｐＭＯＳトランジスタ３２ｃのゲートは、接地電圧ＶＳＳを受ける。したがって、ｐＭＯＳトランジスタ３２ｃについてＧＩＤＬの対策は不要である。

ワードドライバＷＤＲＶは、高レベル（デコード信号ＷＬＤＶのＶＰＰレベルまたはＶＩＩレベル）または低レベル（ＶＮＮ）をワード線ＷＬ（ＷＬ０−３）に出力するＣＭＯＳインバータ３４ａと、ワード線ＷＬをワードリセット信号ＷＬＲＳＴ（ＷＬＲＳＴ０−３）に応じて負電圧線ＶＮＮに接続するｎＭＯＳトランジスタ３４ｂとを有している。ワードドライバＷＤＲＶは、ワードデコーダＷＤＥＣから負電圧ＶＮＮ（低レベル電圧）をｐＭＯＳトランジスタ３４ｃのゲートに受けたときにワード線ＷＬに昇圧電圧ＶＰＰを供給し、ワードデコーダＷＤＥＣからの昇圧電圧ＶＰＰまたは内部電源電圧ＶＩＩ（ともに高レベル電圧）をゲートで受けたときにワード線ＷＬに負電圧ＶＮＮ（低レベル電圧）を出力する。

ワード線ＷＬは、ワードリセット信号ＷＬＲＳＴが高レベル（ＶＩＩ）の期間、非選択レベル（ＶＮＮ）に固定される。ワードリセット信号ＷＬＲＳＴは、デコード信号ＷＬＤＶの逆相の信号であり、ワードドライバＷＤＲＶ内でそれぞれ生成される。本発明では、ＣＭＯＳインバータ３４ａのｐＭＯＳトランジスタ３４ｃのゲートは、擬似ＳＲＡＭのスタンバイ期間中に内部電源電圧ＶＩＩを受ける。このため、スタンバイ期間中のＧＩＤＬ電流は、従来に比べ大幅に削減される（例えば、１×１０^−１１Ａ／μｍから２×１０^−１３Ａ／μｍに削減される）。

従来の擬似ＳＲＡＭでは、ゲート制御回路３０が存在しないため、ワードドライバＷＤＥＣのｐＭＯＳトランジスタ３２ｃのソースは、昇圧線ＶＰＰに直接接続されていた。このため、全てのロウ出力信号ＲＤＯＵＴは、スタンバイ期間中に昇圧電圧ＶＰＰに設定され、全てのワードドライバＷＤＲＶのｐＭＯＳトランジスタ３４ｃのゲートに昇圧電圧ＶＰＰが供給されていた。ｐＭＯＳトランジスタ３４ｃの基板は、昇圧電圧ＶＰＰに固定されている。ｐＭＯＳトランジスタ３４ｃのソース（ＷＬＤＶ）およびドレイン（ＷＬ）は、スタンバイ期間中に負電圧ＶＮＮにそれぞれ設定される。このため、従来は、ｐＭＯＳトランジスタ３４ｃのゲート誘導ドレインリーク（以下、ＧＩＤＬ）により、スタンバイ電流が５０μＡ程度増加していた。本発明では、ｐＭＯＳトランジスタ３４ｃのＧＩＤＬは、無視できる程度に小さいため、スタンバイ電流を従来に比べ約５０μＡ削減できる。

図４は、第１の実施形態において擬似ＳＲＡＭのスタンバイ期間中にリフレッシュ動作
が実行される例を示している。図中のスタンバイ期間ＳＴＢは、外部コマンド（読み出しアクセス要求または書き込みアクセス要求）が供給されず、擬似ＳＲＡＭ内部でのリフレッシュ要求が発生せず、図３に示したワードデコーダＷＤＥＣのデコーダ部３２ａが非活性化されている期間を示している。アクティブ期間ＡＣＴは、外部コマンドが供給されまたはリフレッシュコマンドが発生し、ワードデコーダＷＤＥＣのデコーダ部３２ａのいずれかが活性化される期間を示している。

スタンバイ期間ＳＴＢでは、図３に示したＮＯＲ回路３０ａは、低レベル（ＶＳＳ）の動作開始信号ＯＰＴＳＺおよび動作終了信号ＯＰＴＥＺを受け（図４（ａ））、高レベル（ＶＰＰ）の動作信号ＯＰＴＸを出力する（図４（ｂ））。高レベルの動作信号ＯＰＴＸによりｎＭＯＳトランジスタ３０ｂがオンし、ロウ駆動信号ＲＤＤＲＶは内部電源電圧ＶＩＩに保持される（図４（ｃ））。デコード部３２ａの出力ノードＤＥＣＯＵＴＺは、スタンバイ期間中に低レベルに保持されるため、ワードデコーダＷＤＥＣのｐＭＯＳトランジスタ３２ｃはオンする。このオンにより、全てのロウ出力信号ＲＤＯＵＴのレベルは、内部電源電圧ＶＩＩに保持される（図４（ｄ、ｅ））。したがって、上述したように、ロウ出力信号ＲＤＯＵＴをゲートで受けるｐＭＯＳトランジスタ３４ｃにおいて、ＧＩＤＬはほとんど発生しない。

次に、スタンバイ期間中に、図１に示したリフレッシュ制御回路１２からリフレッシュ要求信号ＲＲＥＱが出力される（図４（ｆ））。動作制御回路２４は、外部コマンドを受けていないため、リフレッシュ要求信号ＲＲＥＱに応答してリフレッシュ信号ＲＥＦＺ、動作開始信号ＯＰＴＳＺ、動作終了信号ＯＰＴＥＺ、タイミング信号ＴＩＭＺ（ＷＬＺ）および図示しないラッチイネーブル信号ＬＥＸおよびビット線リセット信号ＢＲＳＸを出力する（図４（ｇ、ｈ、ｉ、ｊ））。
リフレッシュ制御回路１２は、リフレッシュ要求信号ＲＲＥＱに同期してリフレッシュアドレス信号ＲＦＡをカウントアップする（図４（ｋ））。アドレス切替回路２６は、リフレッシュアドレス信号ＲＦＡ（ＲＦ２）を内部ロウアドレス信号ＩＲＡとして出力する（図４（ｌ））。

ゲート制御回路３０は、動作開始信号ＯＰＴＳＺまたは動作終了信号ＯＰＴＥＺが高レベルの間、ロウ駆動信号ＲＤＤＲＶを内部電源電圧ＶＩＩから昇圧電圧ＶＰＰに切り替える（図４（ｍ））。スタンバイ期間ＳＴＢにおいて、全てのワードデコーダＷＤＥＣの出力ノードＤＥＣＯＵＴＺは、低レベルであり、ｐＭＯＳトランジスタ３２ｃはオンしている。このため、全てのロウ出力信号ＲＤＯＵＴは、ロウ駆動信号ＲＤＤＲＶの昇圧電圧ＶＰＰへの変化に応答して、内部電源電圧ＶＩＩから昇圧電圧ＶＰＰに変化する（図４（ｎ、ｏ））。リフレッシュアドレス信号ＲＦＡにより選択されたワードデコーダＷＤＥＣは、タイミング信号ＴＩＭＺに同期して、デコード部３２ａの出力ノードＤＥＣＯＵＴＺを高レベル（ＶＰＰ）に変化する（図４（ｐ））。選択されたワードデコーダＷＤＥＣは、出力ノードＤＥＣＯＵＴＺの変化に応答してロウ出力信号ＲＤＯＵＴを低レベル（ＶＮＮ）に変化する（図４（ｑ））。

１／４デコーダＱＤＥＣは、内部ロウアドレス信号ＩＲＡの下位２ビットに対応するデコード信号ＷＬＤＶの１つ（例えばＷＬＤＶ０）を低レベル（ＶＮＮ）から高レベル（ＶＰＰ）に変化する（図４（ｒ））。高レベルのデコード信号ＷＬＤＶを受けるワードドライバＷＤＲＶは、ワードリセット信号ＷＬＲＳＴを、デコード信号ＷＬＤＶに同期して非活性化し、ワード線ＷＬのリセット状態を解除する（図４（ｓ））。低レベルのロウ出力信号ＲＤＯＵＴを受ける４つのワードドライバＷＤＲＶのうち、高レベル（ＶＰＰ）のデコード信号ＷＬＤＶを受けるワードドライバＷＤＲＶは、図中に太い破線で示すように、デコード信号ＷＬＤＶに同期してワード線ＷＬ（例えば、ＷＬ０）を昇圧電圧ＶＰＰに変化し、リフレッシュ動作を実行する（図４（ｔ））。

なお、アクティブ期間ＡＣＴの開始時において、１／４デコーダＱＤＥＣは、ゲート制御回路３０がワードデコーダＷＤＥＣの高レベル電圧線ＲＤＤＲＶに接続する電圧線を内部電圧線ＶＩＩから昇圧電圧線ＶＰＰに切り替えた後（上述した符号（ｍ））、昇圧電圧ＶＰＰを出力する（上述した符号（ｒ））。このため、ワードドライバＷＤＲＶのｐＭＯＳトランジスタ３４ｃのソース電圧は、ｐＭＯＳトランジスタ３４ｃのゲート電圧が内部電源電圧ＶＩＩから昇圧電圧ＶＰＰに変化した後に、負電圧ＶＮＮ（低レベル電圧）から昇圧電圧ＶＰＰに変化する。ｐＭＯＳトランジスタ３４ｃとともにＣＭＯＳインバータを構成するｎＭＯＳトランジスタは、ゲートで内部電源電圧ＶＩＩを受けてオンしている。したがって、ｐＭＯＳトランジスタ３４ｃのゲート電圧がソース電圧より低くなることを防止することで、ＣＭＯＳインバータのｐＭＯＳトランジスタとｎＭＯＳトランジスタとが同時にオンすることを防止できる。この結果、ソース・ドレイン間に貫通電流が流れることを防止できる。

低レベルのロウ出力信号ＲＤＯＵＴを受ける４つのワードドライバＷＤＲＶのうち、低レベル（Ｌ；ＶＮＮ）のデコード信号ＷＬＤＶを受ける３つのワードドライバＷＤＲＶは、ワードリセット信号ＷＬＲＳＴを高レベル（Ｈ；ＶＩＩ）に保持し（図４（ｕ））、ワード線ＷＬを負電圧ＶＮＮに保持する（図４（ｖ））。このため、リフレッシュ動作は実行されない。

リフレッシュアドレス信号ＲＦＡにより選択されないワードデコーダＷＤＥＣは、デコード部３２ａの出力ノードＤＥＣＯＵＴＺを低レベル（Ｌ；ＶＳＳ）に維持する（図４（ｗ））。このため、ｐＭＯＳトランジスタ３２ｃはオンし、非選択のワードデコーダＷＤＥＣから出力されるロウ出力信号ＲＤＯＵＴは、高レベル（ＶＰＰ）に保持される（図４（ｘ））。高レベルのロウ出力信号ＲＤＯＵＴを受けるワードドライバＷＤＲＶのうち低レベルのデコード信号ＷＬＤＶを受けるワードドライバＷＤＲＶは、ワードリセット信号ＷＬＲＳＴを高レベル（Ｈ；ＶＩＩ）に保持し（図４（ｙ））、ワード線ＷＬを負電圧ＶＮＮに保持する（図４（ｚ））。一方、図２に示したように、デコード信号ＷＬＤＶは、複数のワードドライバＷＤＲＶに共通して供給される。このため、高レベルのロウ出力信号ＲＤＯＵＴおよび高レベルのデコード信号ＷＬＤＶを受けるワードドライバＷＤＲＶが存在する（符号（ｚ）の周りの破線）。このワードドライバＷＤＲＶについても、上述と同様に、ｐＭＯＳトランジスタ３４ｃのゲート電圧がソース電圧より低くなることを防止でき、ソース・ドレイン間に貫通電流が流れることを防止できる。

１／４デコーダＱＤＥＣは、デコード信号ＷＬＤＶを昇圧電圧ＶＰＰに変化してから所定時間後に、デコード信号ＷＬＤＶを負電圧ＶＮＮに変化させる（図４（ｚ１））。デコード信号ＷＬＤＶの負電圧ＶＮＮは、オンしているｐＭＯＳトランジスタ３４ｃを介して、選択されていたワード線ＷＬに伝達され、ワード線ＷＬの電圧は徐々に低下する（図４（ｚ２））。この後、ワードリセット信号ＷＬＲＳＴが負電圧ＶＮＮから内部電源電圧ＶＩＩに変化し（図４（ｚ３））、ｎＭＯＳトランジスタ３４ｂがオンし、ワード線ＷＬは迅速かつ確実に負電圧ＶＮＮにリセットされる。

ワードデコーダＷＤＥＣは、タイミング信号ＴＩＭＺの低レベルへの変化に応答して（図４（ｚ４））、出力ノードＤＥＣＯＵＴＺを接地電圧ＶＳＳに変化する（図４（ｚ５））。このとき、動作終了信号ＯＰＴＥＺは、高レベルを維持しており、ロウ駆動信号ＲＤＤＲＶは、昇圧電圧ＶＰＰに維持されている。このため、ワードデコーダＷＤＥＣのｐＭＯＳトランジスタ３２ｃはオンし、ロウ出力信号ＲＤＯＵＴは、負電圧ＶＮＮから昇圧電圧ＶＰＰに変化する（図４（ｚ６））。

ロウ出力信号ＲＤＯＵＴの昇圧電圧ＶＰＰへの変化により、ワードドライバＷＤＲＶのＣＭＯＳインバータ３４ａを構成するｎＭＯＳトランジスタは一時的に強くオンする。このため、ワード線ＷＬのリセット動作はより迅速になる。この後、動作終了信号ＯＰＴＥＺが低レベルに変化することで（図４（ｚ７））、ロウ駆動信号ＲＤＤＲＶは、昇圧電圧ＶＰＰから内部電源電圧ＶＩＩに変化する（図４（ｚ８））。ロウ出力信号ＲＤＯＵＴは、ロウ駆動信号ＲＤＤＲＶの変化に応答して昇圧電圧ＶＰＰから内部電源電圧ＶＩＩに変化する（図４（ｚ９、ｚ１０））。そして、アクティブ期間ＡＣＴが終了し、再びスタンバイ期間ＳＴＢになる。このように、アクティブ期間ＡＣＴの終了時に、ワードデコーダＷＤＥＣの出力ノードＤＥＣＯＵＴＺを低レベルに変化させ、ロウ出力信号ＲＤＯＵＴを低レベルから高レベルに変化させた後に、ロウ駆動信号ＲＤＤＲＶを昇圧電圧ＶＰＰから内部電源電圧ＶＩＩに変化することで、ワードドライバＷＤＲＶのＣＭＯＳインバータ３４ａを構成するｎＭＯＳトランジスタを、一時的に強くオンできる。したがって、アクティブ期間ＡＣＴの終了時に、ワード線ＷＬの電圧を迅速かつ確実に非選択レベルに下げることができる。この結果、ワード線ＷＬのリセット動作期間を短縮でき、アクセス時間を短縮できる。また、アクティブ期間ＡＣＴが連続して発生する場合（アクセス要求が連続して供給される場合）に、ワード線ＷＬのリセット不足によりワード線が多重選択されることを防止できる。すなわち、擬似ＳＲＡＭの誤動作を防止できる。

なお、アクティブ期間ＡＣＴの終了時において、ゲート制御回路３０は、１／４デコーダＱＤＥＣがデコード信号ＷＬＤＶを負電圧ＶＮＮに変化した後（上述した符号（ｚ１））、ワードデコーダＷＤＥＣの高レベル電圧線ＲＤＤＲＶに接続する電圧線を昇圧電圧線ＶＰＰから内部電源電圧ＶＩＩに設定する（上述した符号（ｚ８））。このため、ｐＭＯＳトランジスタ３４ｃのゲート電圧は、ｐＭＯＳトランジスタ３４ｃのソース電圧が昇圧電圧ＶＰＰから負電圧ＶＮＮに変化した後に、昇圧電圧ＶＰＰから内部電源電圧ＶＩＩに変化する。したがって、ｐＭＯＳトランジスタ３４ｃのゲート電圧がソース電圧より低くなることを防止でき、ＣＭＯＳインバータのｐＭＯＳトランジスタとｎＭＯＳトランジスタとが同時にオンすることを防止できる。この結果、ソース・ドレイン間に貫通電流が流れることを防止できる。

図５は、第１の実施形態における擬似ＳＲＡＭのスタンバイ期間中の動作の概要を示している。外部コマンド（読み出し要求または書き込み要求）が供給されないとき、擬似ＳＲＡＭは、リフレッシュ要求が発生するときを除きスタンバイ状態を保持する。リフレッシュ要求信号ＲＲＥＱが発生したとき、擬似ＳＲＡＭは、図４に示したように、リフレッシュアドレス信号ＲＦＡに対応するワード線ＷＬを選択し、リフレッシュ動作を実行する。この際、ビット線リセット信号ＢＲＳＸおよびセンスアンプ活性化信号ＬＥＸも出力される。

リフレッシュ要求信号ＲＲＥＱは、例えば、１６μｓ毎に出力される。リフレッシュ要求信号ＲＲＥＱに対応するリフレッシュ動作（図中のアクティブ期間ＡＣＴ）は、数十ｎｓ（例えば８０ｎｓ）である。このため、スタンバイ期間ＳＴＢとアクティブ期間ＡＣＴの比は、２００：１になる。したがって、所定期間内で占有率の大きいスタンバイ期間ＳＴＢにおいて、ＧＩＤＬ電流を削減する効果は大きい。

図６は、第１の実施形態において擬似ＳＲＡＭのスタンバイ期間中にアクセス動作（読み出し動作または書き込み動作）が実行される例を示している。上述した図４と同じ動作については、詳細な説明は省略する。

読み出し動作および書き込み動作は、読み出しコマンドＲＤおよび書き込みコマンドＷＲがコマンド端子ＣＭＤに供給され、アドレス信号ＲＡ、ＣＡがアドレス端子ＡＤＤに供給されることで実行される（図６（ａ、ｂ））。動作制御回路２４は、内部コマンド信号ＩＣＭＤに応答して、動作開始信号ＯＰＴＳＺ、動作終了信号ＯＰＴＥＺ、タイミング信
号ＴＩＭＺ（ＷＬＺ）および図示しないラッチイネーブル信号ＬＥＸおよびビット線リセット信号ＢＲＳＸを出力する（図６（ｃ、ｄ、ｅ））。その後の動作は、図４と同じである。このように、擬似ＳＲＡＭがアクセスコマンドＲＤ、ＷＲに応答してメモリアクセスを実行するときにも、メモリアクセス以外のスタンバイ期間ＳＴＢにおいて、図４と同様に、ＧＩＤＬ電流が削減される。

以上、本実施形態では、ワードドライバＷＤＲＶのｐＭＯＳトランジスタ３４ｃのゲートは、スタンバイ期間ＳＴＢに、昇圧電圧ＶＰＰより低い内部電源電圧ＶＩＩを受ける。このため、スタンバイ期間中に発生するｐＭＯＳトランジスタ３４ｃのゲート誘導ドレインリーク電流を、従来に比べ大幅に削減できる。すなわち、擬似ＳＲＡＭのスタンバイ電流を大幅に削減できる。

アクティブ期間ＡＣＴの開始時および終了時において、ワードドライバＷＤＲＶのｐＭＯＳトランジスタ３４ｃのゲート電圧がソース電圧より低くなることを防止でき、ＣＭＯＳインバータのｐＭＯＳトランジスタとｎＭＯＳトランジスタとが同時にオンすることを防止できる。この結果、ソース・ドレイン間に貫通電流が流れることを防止できる。

アクティブ期間ＡＣＴの終了時に、ワードドライバＷＤＲＶのＣＭＯＳインバータ３４ａの入力に、一時的に昇圧電圧ＶＰＰを供給することで、ＣＭＯＳインバータ３４ａのｎＭＯＳトランジスタを一時的に強くオンできる。したがって、アクティブ期間の終了時にワード線ＷＬの電圧を迅速に非選択レベルに下げることができる。この結果、ワード線ＷＬのリセット動作期間を短縮でき、アクセス時間を短縮できる。また、アクティブ期間ＡＣＴが連続して発生する場合（アクセス要求が連続して供給される場合）に、ワード線ＷＬのリセット不足によりワード線ＷＬが多重選択されることを防止できる。すなわち、擬似ＳＲＡＭの誤動作を防止できる。

ＶＰＰ生成回路１４により生成される一定の昇圧電圧ＶＰＰおよびＶＩＩ生成回路１６により生成される一定の内部電源電圧ＶＩＩを、ロウ駆動信号ＲＤＤＲＶの高レベル電圧に用いることで、一定の高レベル電圧をワードドライバＷＤＲＶに供給できる。この結果、ワードドライバＷＤＲＶの動作タイミングおよび動作マージンを常に一定にできる。

ゲート誘導ドレインリーク電流が大幅に削減されるため、昇圧電圧ＶＰＰ（ｐＭＯＳトランジスタ３４ｃの基板電圧）は、ほとんど低下しない。したがって、ＶＰＰ生成回路１４による昇圧動作の頻度を下げることができる。この結果、スタンバイ期間中に、ＶＰＰ生成回路１４の昇圧動作を停止しなくても、スタンバイ電流を削減できる。

図７は、本発明の半導体メモリの第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用してセルフリフレッシュ機能を有するＤＲＡＭチップとして形成されている。ＤＲＡＭは、通常動作モード中に、外部コマンドＣＭＤに応答して読み出し動作、書き込み動作またはリフレッシュ動作（オートリフレッシュ）を実行する。ＤＲＡＭは、セルフリフレッシュモード中に、リフレッシュ制御回路１２Ａが定期的に出力するリフレッシュ要求信号ＲＲＥＱに応答してリフレッシュ動作を実行する。ＤＲＡＭは、例えば、ノート型のパーソナルコンピュータに搭載されるワークメモリに使用される。なお、ＤＲＡＭは、第１の実施形態と同様に、動作仕様は１つのみである。すなわち、ＤＲＡＭは、常に第１仕様で動作する。

ＤＲＡＭは、第１の実施形態の半導体メモリのコマンド入力回路１０、リフレッシュ制御回路１２、ＶＰＰ生成回路１４、ＶＩＩ生成回路１６、ＶＮＮ生成回路１８および動作制御回路２４の代わりに、コマンド入力回路１０Ａ、リフレッシュ制御回路１２Ａ、ＶＰＰ生成回路１４Ａ、ＶＩＩ生成回路１６Ａ、ＶＮＮ生成回路１８Ａおよび動作制御回路２４Ａを有している。その他の構成は、第１の実施形態とほぼ同じである。

コマンド入力回路１０Ａ（コマンドデコーダ）は、通常動作モード中に、コマンド端子を介して供給されるコマンド信号ＣＭＤ（例えば、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、書き込みイネーブル信号／ＷＥなど）を受信する。コマンド入力回路１０Ａは、受信したコマンド信号ＣＭＤ（読み出しコマンド、書き込みコマンド、オートリフレッシュコマンド）を解読し、メモリコア２８を動作させるための内部コマンド信号ＩＣＭＤを出力する。

リフレッシュ制御回路１２Ａは、図示しないリフレッシュタイマおよびリフレッシュアドレスカウンタを有している。リフレッシュタイマは、通常動作モード中に動作を停止する。リフレッシュアドレスカウンタは、通常動作モード中に、コマンド入力回路１０Ａからのオートリフレッシュコマンド信号ＡＲＥＦに応答してリフレッシュアドレス信号ＲＦＡをカウントアップする。リフレッシュタイマは、アクセス要求（読み出しコマンド、書き込みコマンド）およびオートリフレッシュコマンドを受け付けないセルフリフレッシュモード中に所定の周期でリフレッシュ要求信号ＲＲＥＱ（リフレッシュコマンド）を出力する。リフレッシュアドレスカウンタは、リフレッシュ要求信号ＲＲＥＱに応じてカウント動作し、リフレッシュアドレス信号ＲＦＡを出力する。

ＶＰＰ生成回路１４Ａ、ＶＩＩ生成回路１６ＡおよびＶＮＮ生成回路１８Ａの機能は、第１の実施形態のＶＰＰ生成回路１４、ＶＩＩ生成回路１６およびＶＮＮ生成回路１８とほぼ同じである。

動作制御回路２４Ａは、通常動作モード中に、コマンド入力回路１０Ａから読み出しコマンド、書き込みコマンドまたはリフレッシュコマンドを受けたときに、メモリコア２８に読み出し動作、書き込み動作またはリフレッシュ動作を実行させるためのタイミング信号を出力する。動作制御回路２４Ａは、セルフリフレッシュモード中に、リフレッシュ要求信号ＲＲＥＱを受けたときに、メモリコア２８にリフレッシュ動作を実行させるためのタイミング信号を出力する。動作制御回路２４Ａの動作は、第１の実施形態（図４、図６）と同じである。但し、この実施形態では、読み出し要求または書き込み要求と、リフレッシュ要求とが競合することはない。このため、動作制御回路２４Ａは、裁定回路を持たない。

ゲート制御回路３０の動作は、第１の実施形態と同じである。すなわち、ゲート制御回路３０は、高レベル電圧線ＲＤＤＲＶを、アクティブ期間（第１期間）に昇圧電圧線ＶＰＰに接続し、スタンバイ期間（第１期間を除く期間）に内部電圧線ＶＩＩに接続する。

この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、セルフリフレッシュモードを有するＤＲＡＭにおいても、ＧＩＤＬを大幅に削減し、スタンバイ電流（セルフリフレッシュ電流）を削減できる。

図８は、本発明の半導体メモリの第３の実施形態を示している。第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用してセルフリフレッシュ機能を有するＤＲＡＭチップとして形成されている。ＤＲＡＭは、第２の実施形態の動作制御回路２４Ａおよびゲート制御回路３０の代わりに、動作制御回路２４Ｂおよびゲート制御回路３０Ｂを有している。その他の構成は、第２の実施形態と同じである。すなわち、ＤＲＡＭの動作仕様は１つのみであり、ＤＲＡＭは常
に第１仕様で動作する。

動作制御回路２４Ｂは、リフレッシュ制御回路１２Ａが発生するリフレッシュ要求信号ＲＲＥＱに応答するリフレッシュ動作のみを実行し、アクセス要求を受け付けないセルフリフレッシュモード中に、低レベルのセルフリフレッシュモード信号ＳＲＥＦＸを出力する。動作制御回路２４Ｂは、アクセス要求（読み出しコマンド、書き込みコマンド、オートリフレッシュコマンド）を受け付ける通常動作モード中に、高レベルのセルフリフレッシュモード信号ＳＲＥＦＸを出力する。動作制御回路２４Ｂのその他の機能は、上述した第２の実施形態の動作制御回路２４Ａと同じである。

ゲート制御回路３０Ｂは、セルフリフレッシュモード中のアクティブ期間と通常動作モード期間とである第１期間に、ロウ駆動信号ＲＤＤＲＶ（高レベル電圧線）を昇圧電圧ＶＰＰに設定する。ゲート制御回路３０Ｂは、第１期間を除く期間であるセルフリフレッシュモード中のスタンバイ期間に、ロウ駆動信号ＲＤＤＲＶを内部電源電圧ＶＩＩに設定する。ゲート制御回路３０Ｂのその他の機能は、上述した第１および２の実施形態のゲート制御回路３０と同じである。

図９は、図８に示したゲート制御回路３０Ｂ、ワードデコーダＷＤＥＣおよびワードドライバＷＤＲＶの詳細を示している。ワードデコーダＷＤＥＣおよびワードドライバＷＤＲＶは、上述した第１の実施形態（図３）と同じである。

ゲート制御回路３０Ｂは、第１の実施形態のゲート制御回路３０のＮＯＲ回路３０ａの代わりに、ＮＯＲ回路３０ｄを有している。その他の構成は、ゲート制御回路３０と同じである。ＮＯＲ回路３０ｄは、３つの入力を有しており、動作開始信号ＯＰＴＳＺ、動作終了信号ＯＰＴＥＺまたはセルフリフレッシュモード信号ＳＲＥＦＸのいずれかが高レベルのときに、低レベル（ＶＳＳ）の動作信号ＯＰＴＸを出力し、動作開始信号ＯＰＴＳＺ、動作終了信号ＯＰＴＥＺおよびセルフリフレッシュモード信号ＳＲＥＦＸが共に低レベルのときに、高レベル（ＶＰＰ）の動作信号ＯＰＴＸを出力する。このため、セルフリフレッシュモード信号ＳＲＥＦＸが高レベルに保持される通常動作モード中、動作信号ＯＰＴＸは、低レベルに保持される。したがって、高レベル電圧線ＲＤＤＲＶは、通常動作モード中に昇圧電圧ＶＰＰに固定される。

図１０は、第３の実施形態におけるＤＲＡＭの動作の概要を示している。上述した図４および図５と同じ動作については、詳細な説明を省略する。この例では、ＤＲＡＭは、通常動作モード中にセルフリフレッシュコマンドを受けてセルフリフレッシュモードに移行し、セルフリフレッシュモード中にセルフリフレッシュ解除コマンドを受けて通常動作モードに移行する。

通常動作モード中、セルフリフレッシュモード信号ＳＲＥＦＸは、高レベルに保持されるため、動作信号ＯＰＴＸは、低レベルに固定される。このため、図９に示したｎＭＯＳトランジスタ３０ｂ、ｐＭＯＳトランジスタ３０ｃ（スイッチ回路）のオン、オフが切り替わることはなく、高レベル電圧線ＲＤＤＲＶは、昇圧電圧ＶＰＰに固定される。したがって、スイッチ回路３０ｂ、３０ｃの切替動作に伴う電力の消費はない。

具体的には、ＮＯＲ回路３０ｄは、スイッチ回路３０ｂ、３０ｃを駆動しないため、電力をほとんど消費しない。また、高レベル電圧線ＲＤＤＲＶの充放電が発生しないため、充放電のための電力は発生しない。したがって、昇圧電圧ＶＰＰの無駄な使用が抑えられ、昇圧電圧発生回路１４Ａの動作頻度は下がる。この結果、昇圧電圧発生回路１４Ａの消費電力も下がる。ＤＲＡＭを搭載するシステムが、アクセス要求を頻繁に発生する場合、ＧＩＤＬによる消費電力の増加よりも、スイッチ回路３０ｂ、３０ｃの切り替えによる消
費電力の増加の方が増える場合がある。このようなシステムでは、通常動作モード中に、高レベル電圧線ＲＤＤＲＶの電圧の切り替えを行わず、高レベル電圧線ＲＤＤＲＶを昇圧電圧ＶＰＰに保持した方が、消費電力を削減できる。

一方、セルフリフレッシュモード中、セルフリフレッシュモード信号ＳＲＥＦＸは、低レベルに保持される。このため、動作信号ＯＰＴＸは、スタンバイ期間（動作開始信号ＯＰＴＳＺまたは動作終了信号ＯＰＴＥＺが高レベルの期間）に低レベルに固定され、セルフリフレッシュ動作が実行されるアクティブ期間（動作開始信号ＯＰＴＳＺおよび動作終了信号ＯＰＴＥＺが共に低レベルの期間）のみ高レベルに固定される。すなわち、この実施形態では、スイッチ回路３０ｂ、３０ｃは、セルフリフレッシュモード中のリフレッシュ動作時のみ切替動作を行う。

セルフリフレッシュ動作は、数十μｓ毎に実行され、動作頻度は低い。このため、スイッチ回路３０ｂ、３０ｃの動作に伴い増加する消費電力の影響は、ほとんどない。高レベル電圧線ＲＤＤＲＶおよびロウ出力信号ＲＤＯＵＴは、セルフリフレッシュ動作の実行期間を除き、内部電源電圧ＶＩＩに保持される。このため、セルフリフレッシュモード中のＧＩＤＬ電流を削減できる。

図１１は、第３の実施形態において通常動作モード中にアクセス動作が実行される例を示している。上述した図６と同じ動作については詳細な説明を省略する。この例では、高レベル電圧線ＲＤＤＲＶは、通常動作モード中に昇圧電圧ＶＰＰに固定される。このため、ロウ出力信号ＲＤＯＵＴの高レベル電圧は、昇圧電圧ＶＰＰのみである。その他の動作は、図６と同じである。

この実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、この実施形態では、通常動作モード中に高レベル電圧線ＲＤＤＲＶを昇圧電圧ＶＰＰに固定することで、スイッチ回路３０ｂ、３０ｃは、通常動作モード中の切り替え動作をしない。したがって、高レベル電圧線ＲＤＤＲＶの充放電の頻度が下がり、消費電力を削減できる。特に、本発明を、通常動作モード中にメモリセルを頻繁にアクセスするシステムに搭載されるＤＲＡＭに適用することで、高い効果を得られる。さらに、セルフリフレッシュモード中にＧＩＤＬ電流を削減できるため、スタンバイ電流を削減できる。

昇圧電圧ＶＰＰの無駄な消費を減らすことで、昇圧電圧生成回路１４Ａの無駄な動作を減らすことができる。一般に、昇圧電圧生成回路１４Ａによる昇圧電圧の生成効率は、数十％であるため、昇圧電圧ＶＰＰの無駄な消費を減らすことによる消費電力の削減効果は大きい。

図１２は、本発明の半導体メモリの第４の実施形態を示している。第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用してセルフリフレッシュ機能を有するＤＲＡＭチップとして形成されている。ＤＲＡＭは、第２の実施形態のコマンド入力回路１０Ａ、動作制御回路２４Ａおよびゲート制御回路３０の代わりに、コマンド入力回路１０Ｃ、動作制御回路２４Ｃおよびゲート制御回路３０Ｂを有している。その他の構成は、第２の実施形態と同じである。すなわち、ＤＲＡＭの動作仕様は１つのみであり、ＤＲＡＭは常に第１仕様で動作する。

コマンド入力回路１０Ｃは、コマンド端子ＣＭＤを介してパワーダウンコマンドを受けたときに、パワーダウンコマンド信号（内部コマンド信号ＩＣＭＤの１つ）を活性化し、パワーダウン解除コマンドを受けたときに、パワーダウンコマンド信号を非活性化する機
能を有している。コマンド入力回路１０Ｃのその他の機能は、図７に示したコマンド入力回路１０Ａと同じである。

パワーダウンコマンドは、ＤＲＡＭを搭載するシステムが、ＤＲＡＭのスタンバイ期間を長く続けるときに、スタンバイ電流を削減するために発生する。ＤＲＡＭは、パワーダウンコマンドに応答して、チップを通常動作モードからアクセス要求を受け付けず、リフレッシュ動作も実行しないパワーダウンモードに移行する。また、ＤＲＡＭは、パワーダウン解除コマンドに応答して、チップをパワーダウンモードから通常動作モードに移行する。パワーダウンモードでは、例えば、アドレス信号ＡＤＤおよびデータ信号DQの入力バッファの入力動作が禁止される。入力バッファのリーク電流を削減することで、スタンバイ電流が削減される。

動作制御回路２４Ｃは、パワーダウンコマンド信号の活性化中にパワーダウンモード信号ＰＤＸを低レベルに活性化する機能を有している。パワーダウンモード信号ＰＤＸは、ゲート制御回路３０Ｂに供給される。動作制御回路２４Ｃのその他の機能は、図７に示した動作制御回路２４Ａと同じである。

図１３は、図１２に示したゲート制御回路３０Ｂ、ワードデコーダＷＤＥＣおよびワードドライバＷＤＲＶの詳細を示している。これ等回路の構成は、上述した第３の実施形態（図９）と同じである。但し、この実施形態では、ゲート制御回路３０Ｂは、セルフリフレッシュモード信号ＳＲＥＦＸの代わりにパワーダウンモード信号ＰＤＸを受けている。

このため、ゲート制御回路３０Ｂは、動作開始信号ＯＰＴＳＺ、動作終了信号ＯＰＴＥＺまたはパワーダウンモード信号ＰＤＸのいずれかが高レベルのときに、低レベル（ＶＳＳ）の動作信号ＯＰＴＸを出力し、動作開始信号ＯＰＴＳＺ、動作終了信号ＯＰＴＥＺおよびパワーダウンモード信号ＰＤＸが共に低レベルのときに、高レベル（ＶＰＰ）の動作信号ＯＰＴＸを出力する。このため、パワーダウンモード信号ＰＤＸが高レベルに保持される通常動作モード中（第１期間中）に、動作信号ＯＰＴＸは、低レベルに保持され、高レベル電圧線ＲＤＤＲＶは、昇圧電圧ＶＰＰに固定される。パワーダウンモード信号ＰＤＸが低レベルに保持されるパワーダウンモード中（第１期間を除く期間中）に、動作開始信号ＯＰＴＳＺ、動作終了信号ＯＰＴＥＺは活性化されないため、動作信号ＯＰＴＸは、高レベルに保持され、高レベル電圧線ＲＤＤＲＶは、内部電源電圧ＶＩＩに固定される。

図１４は、第４の実施形態におけるＤＲＡＭの動作の概要を示している。上述した図１０と同じ動作については、詳細な説明を省略する。この例では、ＤＲＡＭは、通常動作モード中にパワーダウンコマンドを受けてパワーダウンモードに移行し、パワーダウンモード中にパワーダウン解除コマンドを受けて通常動作モードに移行する。パワーダウンモードの最大期間ＴＰＤ１は、リフレッシュ動作を挿入する必要のない最大期間であり、通常数十μｓである。

通常道サード中の動作は、上述した図１０と同じである。パワーダウンモード中、アクセス動作およびリフレッシュ動作は実行されない。すなわち、スタンバイ期間が続く。このため、高レベル電圧線ＲＤＤＲＶおよびロウ出力信号ＲＤＯＵＴは、パワーダウンモード中に内部電源電圧ＶＩＩに固定される。したがって、パワーダウンモード中のＧＩＤＬ電流を削減できる。

この実施形態においても、上述した第１〜第３の実施形態と同様の効果を得ることができる。さらに、この実施形態では、パワーダウンモード中に、高レベル電圧線ＲＤＤＲＶを内部電圧線ＶＩＩに固定することで、パワーダウンモード中の消費電力（スタンバイ電流）を削減できる。スイッチ回路３０ｂ、３０ｃは、通常動作モード中の切り替え動作を
しない。このため、特に、本発明を、通常動作モード中にメモリセルに頻繁にアクセスし、かつパワーダウンモードを必要とするシステムに搭載されるＤＲＡＭに適用することで、高い効果を得られる。

図１５は、本発明の半導体メモリの第５の実施形態を示している。第１〜第４の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用してセルフリフレッシュ機能を有するＤＲＡＭチップとして形成されている。ＤＲＡＭは、第２の実施形態のコマンド入力回路１０Ａ、動作制御回路２４Ａおよびゲート制御回路３０の代わりに、コマンド入力回路１０Ｄ、動作制御回路２４Ｄおよびゲート制御回路３０Ｄを有している。また、新たにプログラム回路３２が形成されている。その他の構成は、第２の実施形態と同じである。

コマンド入力回路１０Ｄは、セルフリフレッシュコマンド、セルフリフレッシュ解除コマンド、パワーダウンコマンドおよびパワーダウン解除コマンドを受ける機能を有している。コマンド入力回路１０Ｄのその他の機能は、図７に示したコマンド入力回路１０Ａと同じである。

動作制御回路２４Ｄは、セルフリフレッシュコマンド、セルフリフレッシュ解除コマンド、パワーダウンコマンドおよびパワーダウン解除コマンドに応じて、セルフリフレッシュモード信号ＳＲＥＦＸおよびパワーダウンモード信号ＰＤＸをそれぞれ活性化または非活性化する機能を有している。動作制御回路２４Ｄのその他の機能は、図７に示した動作制御回路２４Ａと同じである。

プログラム回路３２は、ＤＲＡＭの製造工程で予め設定されるプログラム値に応じて複数ビットからなる設定信号ＳＥＴを出力する。ＤＲＡＭは、プログラム回路３２の設定値に応じて、機能の異なる複数種の製品のいずれかとして製造され、出荷される。プログラム回路３２の詳細は、図１６で説明する。

ゲート制御回路３０Ｄは、プログラム回路３２からの設定信号ＳＥＴに応じて、ＤＲＡＭが後述する第１仕様で動作しているときのスタンバイ期間に、高レベル電圧線ＲＤＤＲＶを昇圧電圧ＶＰＰまたは内部電源電圧ＶＩＩに設定する。

図１６は、図１５に示したプログラム回路３２の詳細を示している。プログラム回路３２は、ＤＲＡＭの製造工程中に論理が固定されるヒューズ信号ＦＳ１、ＦＳ０を出力するＲＯＭ回路３２ａと、ヒューズ信号ＦＳ１、ＦＳ０をデコードし、設定信号ＳＥＴ（ＳＥＴ１１、ＳＥＴ１０、ＳＥＴ０１、ＳＥＴ００）を出力するデコーダ３２ｂとを有している。ＲＯＭ回路３２ａは、２つのＲＯＭ部３２ｃ、３２ｄを有している。各ＲＯＭ部３２ｃ、３２ｄは、内部電源線ＶＩＩと接地線ＶＳＳの間に直列に接続されたヒューズおよびｎＭＯＳトランジスタと、ヒューズおよびｎＭＯＳトランジスタの接続ノードに接続されたインバータを有している。ｎＭＯＳトランジスタは、そのゲートを内部電源線ＶＩＩに接続することで常時オンしており、高抵抗として作用する。

ヒューズが存在するＲＯＭ部（３２ｃまたは３２ｄ）は、低レベルのヒューズ信号（ＦＳ１またはＦＳ０）を出力する。ヒューズが溶断されたＲＯＭ部（３２ｃまたは３２ｄ）は、高レベルのヒューズ信号（ＦＳ１またはＦＳ０）を出力する。ＤＲＡＭの製造工程において、製造仕様に応じて２つのヒューズをそれぞれ溶断または未溶断とすることで、デコーダ３２ｂは、セット信号ＳＥＴのいずれかのみを低レベルに設定する。セット信号ＳＥＴの高レベル電圧および低レベル電圧は、昇圧電圧ＶＰＰおよび接地電圧ＶＳＳにそれぞれ設定される。なお、設定信号ＳＥＴ１１、ＳＥＴ１０、ＳＥＴ０１、ＳＥＴ００の末
尾の数字は、ヒューズ信号ＦＳ１、ＦＳ０の論理を示している。例えば、ヒューズ信号ＦＳ１、ＦＳ０の論理が２進数で”１０”のとき、設定信号ＳＥＴ１０が低レベルを維持し、他の設定信号ＳＥＴ１１、ＳＥＴ０１、ＳＥＴ００は高レベルを維持する。

図１７は、図１５に示したゲート制御回路３０Ｄの詳細を示している。ゲート制御回路３０Ｄは、第３の実施形態のゲート制御回路３０Ｂにモード選択回路３４を追加して形成されている。モード選択回路３４の出力ノードＭＯＤＥＸは、動作開始信号ＯＰＴＳＺおよび動作終了信号ＯＰＴＥＺとともに、ゲート制御回路３０ＢのＮＯＲ回路３０ｄに入力されている。

モード選択回路３４は、低レベルの設定信号ＳＥＴ１１、ＳＥＴ１０、ＳＥＴ０１、ＳＥＴ００を受けている間にそれぞれオンするスイッチ３４ａ、３４ｂ、３４ｃ、３４ｄを有している。各スイッチ３４ａ、３４ｂ、３４ｃ、３４ｄはＣＭＯＳ伝達ゲートで構成されている。モード選択回路３４は、プログラム回路３２に設定された情報に応じて、出力ノードＭＯＤＥＸを昇圧線ＶＰＰまたは接地線ＶＳＳに接続し、あるいは、出力ノードＭＯＤＥＸにセルフリフレッシュモード信号ＳＲＥＦＸまたはパワーダウンモード信号ＰＤＸを供給する。

図１８は、図１７に示したゲート制御回路３０Ｄの動作を示している。プログラム回路３２により設定信号ＳＥＴ１１が低レベルに活性化される場合、出力ノードＭＯＤＥＸは、昇圧電圧ＶＰＰに設定される。このとき、高レベル電圧線ＲＤＤＲＶは、動作モード（通常動作モード、セルフリフレッシュモード、パワーダウンモード）に関わらず常に昇圧電圧ＶＰＰに設定される。設定信号ＳＥＴ１０が低レベルに活性化される場合、出力ノードＭＯＤＥＸは、接地電圧ＶＳＳに設定される。このとき、高レベル電圧線ＲＤＤＲＶは、アクティブ期間ＡＣＴに昇圧電圧ＶＰＰに設定され、スタンバイ期間ＳＴＢに内部電源電圧ＶＩＩに設定される。

設定信号ＳＥＴ０１が低レベルに活性化される場合、出力ノードＭＯＤＥＸは、セルフリフレッシュモード信号ＳＲＥＦＸの信号線に接続される。このとき、高レベル電圧線ＲＤＤＲＶは、上述した第３の実施形態と同様に、セルフリフレッシュモードのスタンバイ期間ＳＴＢのみ内部電源電圧ＶＩＩに設定され、他の期間に昇圧電圧ＶＰＰに設定される。設定信号ＳＥＴ００が低レベルに活性化される場合、出力ノードＭＯＤＥＸは、パワーダウンモード信号ＰＤＸの信号線に接続される。このとき、高レベル電圧線ＲＤＤＲＶは、上述した第４の実施形態と同様に、パワーダウンモード中に内部電源電圧ＶＩＩに設定され、他の期間に昇圧電圧ＶＰＰに設定される。

例えば、設定信号ＳＥＴ１１が低レベルに活性化されるようにプログラム回路３２を予めプログラムしておくことで、高レベル電圧線ＲＤＤＲＶの電圧の切り替えが発生しないＤＲＡＭを製造できる。このＤＲＡＭは、頻繁にアクセス要求を発生するシステム向けに出荷される。設定信号ＳＥＴ１０が低レベルに活性化されるようにプログラム回路３２を予めプログラムしておくことで、高レベル電圧線ＲＤＤＲＶが、アクティブ期間ＡＣＴに昇圧電圧ＶＰＰに切り替えられ、スタンバイ期間ＳＴＢに内部電源電圧ＶＩＩに切り替えられるＤＲＡＭを製造できる。このＤＲＡＭは、アクセス要求の発生頻度が低く、かつ、セルフリフレッシュモード中の消費電力を小さくしたいシステム向けに出荷される。

設定信号ＳＥＴ０１が低レベルに活性化されるようにプログラム回路３２を予めプログラムしておくことで、第３の実施形態（図１０）と同様に、セルフリフレッシュモードのスタンバイ期間ＳＴＢのみ、高レベル電圧線ＲＤＤＲＶが内部電源電圧ＶＩＩに切り替えられるＤＲＡＭを製造できる。このＤＲＡＭは、頻繁にアクセス要求を発生し、かつ、セルフリフレッシュモード中の消費電力を小さくしたいシステム向けに出荷される。設定信
号ＳＥＴ００が低レベルに活性化されるようにプログラム回路３２を予めプログラムしておくことで、第４の実施形態（図１４）と同様に、高レベル電圧線ＲＤＤＲＶが、パワーダウンモード中のみ、内部電源電圧ＶＩＩに切り替えられるＤＲＡＭを製造できる。このように、この実施形態では、プログラム回路３２の設定値に応じて、１つのＤＲＡＭチップから動作仕様（製品仕様）の異なる４つのＤＲＡＭを製造できる。

この例では、設定信号ＳＥＴ１１が低レベルに活性化される場合、ＤＲＡＭの動作仕様は、高レベル電圧線ＲＤＤＲＶを昇圧電圧線ＶＰＰに接続し続ける第２仕様になる。設定信号ＳＥＴ１０、ＳＥＴ０１、ＳＥＴ００のいずれかが低レベルに活性化される場合、ＤＲＡＭの動作仕様は、高レベル電圧線ＲＤＤＲＶを昇圧電圧線ＶＰＰまたは内部電圧線ＶＩＩに切り替える第１仕様になる。

図１９は、第５の実施形態におけるＤＲＡＭの動作の例を示している。この例は、プログラム回路３２により設定信号ＳＥＴ１１が低レベルに活性化され、高レベル電圧線ＲＤＤＲＶが常に昇圧電圧ＶＰＰを保持するＤＲＡＭの動作を示している。

図２０は、第５の実施形態におけるＤＲＡＭの動作の別の例を示している。この例は、プログラム回路３２により設定信号ＳＥＴ１０が低レベルに活性化され、高レベル電圧線ＲＤＤＲＶがアクティブ期間ＡＣＴのみ昇圧電圧ＶＰＰに設定され、スタンバイ期間ＳＴＢに内部電源電圧ＶＩＩに設定されるＤＲＡＭの動作を示している。

この実施形態においても、上述した第１〜第４の実施形態と同様の効果を得ることができる。さらに、この実施形態では、プログラム回路３２により、ＤＲＡＭの製品仕様を変えることができる。このため、ＤＲＡＭを搭載するシステムの動作仕様に応じて、プログラム回路３２をプログラムすることで、システムのそれぞれに最適なＤＲＡＭを提供できる。例えば、半導体メモリを搭載するシステムが、メモリセルを高い頻度でアクセスし、スタンバイ電流があまり重要でない場合、半導体メモリは、第２仕様に設定される。メモリセルのアクセス頻度が低く、スタンバイ電流を重視するシステムの場合、半導体メモリは、第１仕様に設定される。１つの製品の設計コストで複数種の製品を設計、製造できるため、ＤＲＡＭの開発コスト、開発期間を削減できる。

図２１は、本発明の半導体メモリの第６の実施形態を示している。第１〜第５の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用してセルフリフレッシュ機能を有するＤＲＡＭチップとして形成されている。ＤＲＡＭは、第５の実施形態のコマンド入力回路１０Ｄおよびプログラム回路３２の代わりに、コマンド入力回路１０Ｅおよびモードレジスタ３６を有している。その他の構成は、第５の実施形態と同じである。

コマンド入力回路１０Ｅは、モードレジスタ設定コマンドを受ける機能を有している。コマンド入力回路１０Ｅのその他の機能は、図１５に示したコマンド入力回路１０Ｄと同じである。

モードレジスタ３６は、コマンド入力回路１０Ｅを介して供給されるモードレジスタ設定信号ＭＲＳに応じて内部のレジスタが書き換えられる。モードレジスタ３６の設定内容は、設定信号ＳＥＴとしてゲート制御回路３０Ｄに出力される。設定信号ＳＥＴの論理とＤＲＡＭの動作モードとの関係は、上述した図１８と同じである。すなわち、このＤＲＡＭでは、ＤＲＡＭの製造後にモードレジスタ３６を書き換えることで、機能の異なる複数種の製品仕様（図１８に示した４つの動作仕様）のいずれかに設定できる。

この実施形態においても、上述した第１〜第５の実施形態と同様の効果を得ることができる。さらに、この実施形態では、例えば、モードレジスタをユーザに開放することで、ユーザが、システムの使用に応じてＤＲＡＭの動作仕様を最適に切り替えることができる。

図２２は、本発明の半導体メモリの第７の実施形態を示している。第１〜第５の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用してセルフリフレッシュ機能を有するＤＲＡＭチップとして形成されている。ＤＲＡＭは、第５の実施形態のプログラム回路３２の代わりに、配線接続部３８を有している。その他の構成は、第５の実施形態と同じである。

配線接続部３８は、例えば、金属配線層を使用して４つの導電膜ＣＬが形成される（図では、４つのうち２つのみを示している）。導電膜ＣＬは、半導体製造工程で使用するホトマスクのパターン形状に対応して半導体基板上の所定の位置に形成される。導電膜ＣＬの一端は、セット信号ＳＥＴ（ＳＥＴ１１、ＳＥＴ１０、ＳＥＴ０１、ＳＥＴ００）の信号線に接続され、導電膜ＣＬの他端は、ホトマスクのパターン形状に応じて、昇圧電圧線ＶＰＰまたは接地線ＶＳＳに接続される。

セット信号ＳＥＴ１１、ＳＥＴ１０、ＳＥＴ０１、ＳＥＴ００のいずれかは、ＤＲＡＭの製造工程（配線工程）において、接地電圧ＶＳＳに設定され、残りのセット信号は昇圧電圧ＶＰＰに設定される。すなわち、ＤＲＡＭの製造中に形成される導電膜ＣＬの形状（接続先）に応じて、ＤＲＡＭは、機能の異なる複数種の製品（図１８に示した４つの動作仕様）のいずれかとして製造され、出荷される。

この実施形態においても、上述した第１〜第５の実施形態と同様の効果を得ることができる。さらに、この実施形態では、ＤＲＡＭの製造工程で使用するホトマスクの切り替えにより、ＤＲＡＭの製品仕様を変更できる。

図２３は、本発明の半導体メモリの第８の実施形態を示している。第１〜第５の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して擬似ＳＲＡＭチップとして形成されている。擬似ＳＲＡＭは、第１の実施形態のゲート制御回路３０の代わりに、ゲート制御回路３０Ｇを有している。また、新たに、プログラム回路３２Ｇを有している。その他の構成は、第５の実施形態と同じである。

プログラム回路３２Ｇは、上述した第５の実施形態（図１６）のＲＯＭ回路３２ａと同じ回路で構成されており、内蔵するヒューズを擬似ＳＲＡＭの製造工程中に溶断することで、高レベルまたは低レベルの設定信号ＳＥＴ１を出力する。ゲート制御回路３０Ｇは、プログラム回路３２Ｇからの設定信号ＳＥＴ１の論理に応じて、高レベル電圧線ＲＤＤＲＶを昇圧電圧ＶＰＰまたは内部電源電圧ＶＩＩに設定する。ＤＲＡＭは、プログラム回路３２Ｇの設定値に応じて、機能の異なる複数種の製品のいずれかとして製造され、出荷される。

図２４は、図２３に示したゲート制御回路３０Ｇの詳細を示している。ゲート制御回路３０Ｇは、第３の実施形態のゲート制御回路３０Ｂにモード選択回路４０を追加して形成されている。モード選択回路４０の出力ノードＭＯＤＥＸは、動作開始信号ＯＰＴＳＺおよび動作終了信号ＯＰＴＥＺとともに、ゲート制御回路３０ＢのＮＯＲ回路３０ｄに入力されている。

モード選択回路４０は、高レベルの設定信号ＳＥＴを受けている間にオンするスイッチ４０ａと、低レベルの設定信号ＳＥＴ１を受けている間にオンするスイッチ４０ｂとを有している。スイッチ４０ａ、４０ｂはＣＭＯＳ伝達ゲートで構成されている。モード選択回路４０は、プログラム回路３２Ｇに設定された情報に応じて、出力ノードＭＯＤＥＸを昇圧線ＶＰＰまたは接地線ＶＳＳに接続する。出力ノードＭＯＤＥＸが接地電圧ＶＳＳのとき、擬似ＳＲＡＭは、第１の実施形態と同じ動作をする。出力ノードＭＯＤＥＸが昇圧電圧ＶＰＰのとき、高レベル電圧線ＲＤＤＲＶは、常に昇圧電圧ＶＰＰに設定される。このとき、擬似ＳＲＡＭは、第３の実施形態の通常動作モード中と同様に動作する。

図２５は、第８の実施形態における擬似ＳＲＡＭの動作の概要を示している。プログラム回路３２Ｇにより設定信号ＳＥＴ１が低レベルに設定されているとき、擬似ＳＲＡＭは、第１の実施形態と同様に動作する。すなわち、高レベル電圧線ＲＤＤＲＶは、スタンバイ期間ＳＴＢに内部電源電圧ＶＩＩに設定され、アクティブ期間ＡＣＴに昇圧電圧ＶＰＰに設定される。

設定信号ＳＥＴ１が高レベルに設定されているとき、擬似ＳＲＡＭは、リフレッシュ要求ＲＲＥＱが発生しないことを除き、第３の実施形態の通常動作モード中と同様に動作する。すなわち、高レベル電圧線ＲＤＤＲＶは、常に昇圧電圧ＶＰＰに設定される。

例えば、プログラム回路３２Ｇにより設定信号ＳＥＴ１が高レベルに設定された擬似ＳＲＡＭは、アクセス要求を頻繁に発生するシステムに搭載される。プログラム回路３２Ｇにより設定信号ＳＥＴ１が低レベルに設定された擬似ＳＲＡＭは、アクセス要求を頻繁に発生しないシステムに搭載される。このように、システムの特徴に合わせて擬似ＳＲＡＭを製造することで、第５の実施形態と同様の効果が得られる。

この実施形態においても、上述した第１〜第５の実施形態と同様の効果を得ることができる。

なお、上述した実施形態では、本発明を疑似ＳＲＡＭチップまたはＤＲＡＭチップに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を疑似ＳＲＡＭコアまたはＤＲＡＭコアが搭載されるシステムＬＳＩに適用してもよい。

上述した第２実施形態では、本発明をオートリフレッシュ機能を有するＤＲＡＭに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をリフレッシュアドレスと共にリフレッシュコマンドを受けるＤＲＡＭに適用してもよい。

上述した第５および第８の実施形態では、プログラム回路３２、３２Ｇをヒューズを用いて形成する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、プログラム回路をヒューズでなくＥＥＰＲＯＭまたはＦＥＲＡＭのメモリセルを用いて形成してもよい。この場合、第６の実施形態のモードレジスタ３６と同様に、プログラムされた情報をチップの製造後に書き換えることができる。

上述した第５の実施形態では、本発明を、３種類の第１仕様（設定信号ＳＥＴ１０、ＳＥＴ０１、ＳＥＴ００をそれぞれ低レベルに固定する場合）を有するＤＲＡＭに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、３種類の第１仕様のいずれかと第２仕様とを切り替え可能なＤＲＡＭに適用しても、同様の効果を得ることができる。

以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
複数のワード線にそれぞれ接続された複数のダイナミックメモリセルを有するメモリアレイと、
外部電源電圧を用いてこの外部電源電圧より高い一定の昇圧電圧を、前記ワード線の高レベル電圧として生成する昇圧電圧生成回路と、
アクセス要求およびリフレッシュ要求に応答して前記メモリセルをアクセスするアクティブ期間に第１アドレス信号をデコードし、前記第１アドレス信号が選択を示すときに低レベル電圧を出力し、前記第１アドレス信号が非選択を示すときに高レベル電圧を出力するとともに、前記アクティブ期間を除く期間であるスタンバイ期間に高レベル電圧を出力する複数の第１ワードデコーダと、
第１仕様で動作中に、前記第１ワードデコーダに前記高レベル電圧を供給するための高レベル電圧線を、少なくとも前記アクティブ期間を含む第１期間に前記昇圧電圧生成回路の出力ノードである昇圧電圧線に接続し、前記第１期間を除く期間に前記昇圧電圧より低い電圧が供給される内部電圧線に接続するスイッチ回路と、
前記ワード線にそれぞれ対応して形成され、トランジスタを有し、前記第１ワードデコーダからの低レベル電圧を前記トランジスタのゲートに受けたときに前記ワード線に前記昇圧電圧を供給し、前記第１ワードデコーダからの高レベル電圧を前記ゲートで受けたときに前記ワード線に低レベル電圧を出力する複数のワードドライバとを備えていることを特徴とする半導体メモリ。
（付記２）
付記１記載の半導体メモリにおいて、
前記各ワードドライバは、前記第１ワードデコーダの出力レベルを反転して前記各ワード線に出力するＣＭＯＳインバータを備え、
前記各ワードドライバの前記トランジスタは、前記ＣＭＯＳインバータを構成するｐＭＯＳトランジスタであることを特徴とする半導体メモリ。
（付記３）
付記２記載の半導体メモリにおいて、
前記アクティブ期間に第２アドレス信号をデコードし、前記第２アドレス信号が選択を示すときに前記ｐＭＯＳトランジスタのソースに前記昇圧電圧を出力し、前記第２アドレス信号が非選択を示すときに前記ソースに低レベル電圧を出力する第２ワードデコーダを備え、
前記第１期間は、前記アクティブ期間であり、
前記第１期間を除く期間は、前記スタンバイ期間であり、
前記アクティブ期間の開始時に、前記第２ワードデコーダは、前記スイッチ回路が前記高レベル電圧線に接続する電圧線を前記内部電圧線から前記昇圧電圧線に切り替えた後、前記昇圧電圧を出力することを特徴とする半導体メモリ。
（付記４）
付記３記載の半導体メモリにおいて、
前記第２ワードデコーダの出力は、複数の前記ワードドライバのｐＭＯＳトランジスタのソースに共通に接続されていることを特徴とする半導体メモリ。
（付記５）
付記３記載の半導体メモリにおいて、
前記第１アドレス信号は、前記ワード線の選択に用いられるロウアドレス信号の上位ビットで構成され、前記第２アドレス信号は、前記ロウアドレス信号の下位ビットで構成されることを特徴とする半導体メモリ。
（付記６）
付記２記載の半導体メモリにおいて、
前記アクティブ期間に第２アドレス信号をデコードし、前記第２アドレス信号が選択を示すときに前記ｐＭＯＳトランジスタのソースに前記昇圧電圧を出力し、前記第２アドレ
ス信号が非選択を示すときに前記ソースに低レベル電圧を出力する第２ワードデコーダを備え、
前記第１期間は、前記アクティブ期間であり、
前記第１期間を除く期間は、前記スタンバイ期間であり、
前記アクティブ期間の終了時に、前記スイッチ回路は、前記第２ワードデコーダが低レベル電圧を出力した後、前記高レベル電圧線に接続する電圧線を前記昇圧電圧線から前記内部電圧線に切り替えることを特徴とする半導体メモリ。
（付記７）
付記６記載の半導体メモリにおいて、
前記アクティブ期間の終了時に、前記スイッチ回路は、前記第１ワードデコーダが出力電圧を低レベル電圧から高レベル電圧に変化させた後、前記高レベル電圧線に接続する電圧線を前記昇圧電圧線から前記内部電圧線に切り替えることを特徴とする半導体メモリ。（付記８）
付記６記載の半導体メモリにおいて、
前記第１アドレス信号は、前記ワード線の選択に用いられるロウアドレス信号の上位ビットで構成され、前記第２アドレス信号は、前記ロウアドレス信号の下位ビットで構成されることを特徴とする半導体メモリ。
（付記９）
付記２記載の半導体メモリにおいて、
前記外部電源電圧を用いて一定の負電圧を生成する負電圧生成回路を備え、
前記ＣＭＯＳインバータのｎＭＯＳトランジスタは、ソースで前記負電圧を受けていることを特徴とする半導体メモリ。
（付記１０）
付記１記載の半導体メモリにおいて、
前記外部電源電圧を用いて前記外部電源電圧より低い一定の内部電源電圧を、前記昇圧電圧より低い電圧として生成する内部電源電圧生成回路を備えていることを特徴とする半導体メモリ。
（付記１１）
付記１記載の半導体メモリにおいて、
前記各ワードドライバは、前記第１ワードデコーダの出力レベルを反転して前記各ワード線に出力するＣＭＯＳインバータを備え、
前記各ワードドライバの前記トランジスタは、前記ＣＭＯＳインバータを構成し、基板で前記昇圧電圧を受けるｐＭＯＳトランジスタであり、
前記昇圧電圧生成回路は、前記昇圧電圧と基準電圧とを比較し、前記昇圧電圧が前記基準電圧より低い期間に昇圧動作を実行する比較制御回路を備え、
前記比較制御回路は、前記アクティブ期間中および前記スタンバイ期間中に比較動作を続けることを特徴とする半導体メモリ。
（付記１２）
付記１記載の半導体メモリにおいて、
外部端子を介して供給される前記アクセス要求である読み出しコマンドおよび書き込みコマンドを解読するコマンドデコーダと、
前記リフレッシュ要求であるリフレッシュコマンドを所定の周期で生成するリフレッシュ制御回路と、
前記読み出しコマンドおよび前記書き込みコマンドに応答するアクセス動作と、前記リフレッシュコマンドに応答するリフレッシュ動作とを実行するために、前記メモリアレイを動作するためのタイミング信号を出力する動作制御回路とを備え、
前記動作制御回路は、前記読み出しコマンドおよび前記書き込みコマンドと前記リフレッシュコマンドとが競合するときに、前記アクセス動作と前記リフレッシュ動作とのどちらを優先させるかを決める裁定回路を備えていることを特徴とする半導体メモリ。
（付記１３）
付記１記載の半導体メモリにおいて、
通常動作モード中に、外部端子を介して供給される前記アクセス要求である読み出しコマンドおよび書き込みコマンドを解読するコマンドデコーダと、
前記アクセス要求を受け付けないセルフリフレッシュモード中に、前記リフレッシュ要求であるリフレッシュコマンドを所定の周期で生成するリフレッシュ制御回路と、
前記読み出しコマンドおよび前記書き込みコマンドに応答するアクセス動作と、前記リフレッシュコマンドに応答するリフレッシュ動作とを実行するために、前記メモリアレイを動作するためのタイミング信号を出力する動作制御回路とを備えていることを特徴とする半導体メモリ。
（付記１４）
付記１記載の半導体メモリにおいて、
動作モードとして、前記アクセス要求を受け付ける通常動作モードと、前記アクセス要求を受け付けず、半導体メモリの内部で発生する前記リフレッシュ要求に応答するリフレッシュ動作のみを実行するセルフリフレッシュモードとを備え、
前記第１期間は、前記セルフリフレッシュモード中の前記アクティブ期間および前記通常動作モードの期間であり、
前記第１期間を除く期間は、前記セルフリフレッシュモード中の前記スタンバイ期間であることを特徴とする半導体メモリ。
（付記１５）
付記１記載の半導体メモリにおいて、
動作モードとして、前記アクセス要求および前記リフレッシュ要求を受け付ける通常動作モードと、前記アクセス要求および前記リフレッシュ要求を受け付けないパワーダウンモードとを備え、
前記第１期間は、前記通常動作モードの期間であり、
前記第１期間を除く期間は、前記パワーダウンモードの期間であることを特徴とする半導体メモリ。
（付記１６）
付記１記載の半導体メモリにおいて、
半導体メモリの動作仕様を、前記第１仕様または第２仕様に設定するためのプログラム回路を備え、
前記スイッチ回路は、前記プログラム回路の設定値が前記第２仕様を示すときに、前記高レベル電圧線を前記昇圧電圧線に接続し続けることを特徴とする半導体メモリ。
（付記１７）
付記１記載の半導体メモリにおいて、
半導体メモリの動作仕様を、前記第１仕様または第２仕様に設定するためのモードレジスタを備え、
前記スイッチ回路は、前記モードレジスタの設定値が前記第２仕様を示すときに、前記高レベル電圧線を前記昇圧電圧線に接続し続けることを特徴とする半導体メモリ。
（付記１８）
付記１記載の半導体メモリにおいて、
半導体メモリの動作仕様は、半導体製造工程で使用するホトマスクのパターン形状に対応して半導体基板上の所定の位置に形成される導電膜の接続先の電圧に応じて、前記第１仕様または第２仕様に設定され、
前記スイッチ回路は、前記導電膜の接続先の電圧が前記第２仕様を示すときに、前記高レベル電圧線を前記昇圧電圧線に接続し続けることを特徴とする半導体メモリ。

付記７の半導体メモリでは、アクティブ期間の終了時に、スイッチ回路は、第１ワードデコーダが出力電圧を低レベル電圧から高レベル電圧に変化させた後、高レベル電圧線に接続する電圧線を昇圧電圧線から内部電圧線に切り替える。

この半導体メモリでは、アクティブ期間の終了時に、第１ワードデコーダは、ワードドライバに一時的に昇圧電圧を供給した後、昇圧電圧より低い電圧を高レベル電圧として供給する。このため、ワードドライバのＣＭＯＳインバータのｎＭＯＳトランジスタは、一時的に強くオンする。したがって、アクティブ期間の終了時にワード線の電圧を迅速に非選択レベルに下げることができる。この結果、ワード線のリセット動作期間を短縮でき、アクセス時間を短縮できる。また、アクティブ期間が連続して発生する場合（アクセス要求が連続して供給される場合）に、ワード線のリセット不足によりワード線が多重選択されることを防止できる。すなわち、半導体メモリの誤動作を防止できる。

付記１０の半導体メモリでは、内部電源電圧生成回路は、外部電源電圧を用いて外部電源電圧より低い一定の内部電源電圧を昇圧電圧より低い電圧として生成する。

この半導体メモリでは、内部電源電圧生成回路により生成される一定の内部電源電圧を、昇圧電圧より低い電圧として使用することで、変動の少ない高レベル電圧をワードドライバに供給できる。

付記１７の半導体メモリでは、半導体メモリの仕様は、モードレジスタによって、第１仕様または第２仕様に設定される。スイッチ回路は、モードレジスタの設定値が第２仕様を示すときに、高レベル電圧線を昇圧電圧線に接続し続ける。すなわち、第２仕様では、スイッチ回路は、高レベル電圧線の電圧を切り替えない。したがって、上述のプログラム回路を有する半導体メモリと同様に、システムの仕様に応じて半導体メモリの動作仕様を最適に切り替えることができる。また、モードレジスタをユーザに開放することで、ユーザが、半導体メモリの製品仕様（動作仕様）を最適に切り替えることができる。

付記１８の半導体メモリでは、半導体メモリの動作仕様（製品仕様）は、半導体製造工程で使用するホトマスクのパターン形状に対応して半導体基板上の所定の位置に形成される導電膜の接続先の電圧に応じて、第１仕様または第２仕様に設定される。スイッチ回路は、導電膜の接続先の電圧が第２仕様を示すときに、高レベル電圧線を前記昇圧電圧線に接続し続ける。この例においても、システムの仕様に応じて半導体メモリの動作仕様を最適に切り替えることができる。

以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。

本発明の半導体メモリの第１の実施形態を示すブロック図である。 図１に示したメモリコアの要部の詳細を示すブロック図である。 図１に示したゲート制御回路、ワードデコーダおよびワードドライバの詳細を示すブロック図である。 第１の実施形態において擬似ＳＲＡＭのスタンバイ期間中にリフレッシュ動作が実行される例を示すタイミング図である。 第１の実施形態における擬似ＳＲＡＭのスタンバイ期間中の動作の概要を示すタイミング図である。 第１の実施形態において擬似ＳＲＡＭのスタンバイ期間中にアクセス動作が実行される例を示すタイミング図である。 本発明の半導体メモリの第２の実施形態を示すブロック図である。 本発明の半導体メモリの第３の実施形態を示すブロック図である。 図８に示したゲート制御回路、ワードデコーダおよびワードドライバの詳細を示すブロック図である。 第３の実施形態におけるＤＲＡＭの動作の概要を示すタイミング図である。 第３の実施形態において通常動作モード中にアクセス動作が実行される例を示すタイミング図である。 本発明の半導体メモリの第４の実施形態を示すブロック図である。 図１２に示したゲート制御回路、ワードデコーダおよびワードドライバの詳細を示すブロック図である。 第４の実施形態におけるＤＲＡＭの動作の概要を示すタイミング図である。 本発明の半導体メモリの第５の実施形態を示すブロック図である。 図１５に示したプログラム回路の詳細を示す回路図である。 図１５に示したゲート制御回路の詳細を示す回路図である。 図１７に示したゲート制御回路の動作を示す説明図である。 第５の実施形態におけるＤＲＡＭの動作の例を示すタイミング図である。 第５の実施形態におけるＤＲＡＭの動作の別の例を示すタイミング図である。 本発明の半導体メモリの第６の実施形態を示すブロック図である。 本発明の半導体メモリの第７の実施形態を示すブロック図である。 本発明の半導体メモリの第８の実施形態を示すブロック図である。 図２３に示したゲート制御回路の詳細を示す回路図である。 第８の実施形態における擬似ＳＲＡＭの動作の概要を示すタイミング図である。

符号の説明

１０、１０Ａ、１０Ｅ コマンド入力回路
１２、１２Ａ、１２Ｂ リフレッシュ制御回路
１４、１４Ａ ＶＰＰ生成回路
１５ 比較制御回路
１６、１６ａ ＶＩＩ生成回路
１８、１８Ａ ＶＮＮ生成回路
２０ アドレス入力回路
２２ データ入出力回路
２４、２４Ａ、２４Ｂ、２４Ｃ、２４Ｄ 動作制御回路
２５ 裁定回路
２６ アドレス切替回路
２８ メモリコア
３０、３０Ｂ、３０Ｄ、３０Ｇ ゲート制御回路
３２、３２Ｇ プログラム回路
３４ モード選択回路
３６ モードレジスタ
３８ 配線接続部
ＡＣＴ アクティブ期間
ＡＤＤ アドレス信号
ＡＲＹ メモリアレイ
ＢＬＺ、ＢＬＸ ビット線
ＢＲＳＸ ビット線リセット信号
ＣＡ コラムアドレス信号
ＣＬ 導電膜
ＣＤＢ コモンデータバス
ＣＤＥＣ コラムデコーダ
ＤＥＣＯＵＴＺ 出力ノード
ＣＭＤ コマンド信号
ＤＱ データ端子
ＩＣＭＤ 内部コマンド信号
ＩＲＡ 内部ロウアドレス信号
ＬＥＸ ラッチイネーブル信号
ＭＣ ダイナミックメモリセル
ＯＰＴＥＺ 動作終了信号
ＯＰＴＳＺ 動作開始信号
ＯＰＴＸ 動作信号
ＰＲＥ プリチャージ回路
ＱＤＥＣ １／４デコーダ
ＲＡ ロウアドレス信号
ＲＤＤＲＶ ロウ駆動信号
ＲＤＯＵＴ ロウ出力信号
ＲＥＦＺ リフレッシュ信号
ＲＦＡ リフレッシュアドレス信号
ＲＲＥＱ リフレッシュ要求信号
ＳＡ センスアンプ
ＳＢ センスバッファ
ＳＴＢ スタンバイ期間
ＴＩＭＺ タイミング信号
ＶＤＤ 電源電圧
ＶＩＩ 内部電源電圧
ＶＮＮ 負電圧
ＶＰＰ 昇圧電圧
ＷＡ ライトアンプ
ＷＤＥＣ ワードデコーダ
ＷＤＲＶ ワードドライバ
ＷＬ ワード線
ＷＬＤＶ デコード信号
ＷＬＲＳＴ ワードリセット信号
ＷＬＺ ワード線制御信号

Claims (8)

1. 複数のワード線にそれぞれ接続された複数のダイナミックメモリセルを有するメモリアレイと、
   外部電源電圧を用いてこの外部電源電圧より高い一定の昇圧電圧を、前記ワード線の高レベル電圧として生成する昇圧電圧生成回路と、
   アクセス要求およびリフレッシュ要求に応答して前記メモリセルをアクセスするアクティブ期間に第１アドレス信号をデコードし、前記第１アドレス信号が選択を示すときに低レベル電圧を出力し、前記第１アドレス信号が非選択を示すときに高レベル電圧を出力するとともに、前記アクティブ期間を除く期間であるスタンバイ期間に高レベル電圧を出力する複数の第１ワードデコーダと、
   第１仕様で動作中に、前記第１ワードデコーダに前記高レベル電圧を供給するための高レベル電圧線を、少なくとも前記アクティブ期間を含む第１期間に前記昇圧電圧生成回路の出力ノードである昇圧電圧線に接続し、前記第１期間を除く期間に前記昇圧電圧より低い内部電圧が供給される内部電圧線に接続するスイッチ回路と、
   前記ワード線にそれぞれ対応して形成され、ＣＭＯＳインバータを有し、前記第１ワードデコーダからの低レベル電圧を前記ＣＭＯＳインバータを構成するｐＭＯＳトランジスタのゲートに受けたときに前記ワード線に前記昇圧電圧を供給し、前記第１ワードデコーダからの高レベル電圧を前記ゲートで受けたときに前記ワード線に低レベル電圧を出力する複数のワードドライバと、
   前記アクティブ期間に第２アドレス信号をデコードし、前記第２アドレス信号が選択を示すときに前記ｐＭＯＳトランジスタのソースに前記昇圧電圧を出力し、前記第２アドレス信号が非選択を示すときに前記ソースに低レベル電圧を出力する第２ワードデコーダとを備え、
   前記ｐＭＯＳトランジスタのゲート電圧が前記アクセス要求または前記リフレッシュ要求に応答して内部電圧から昇圧電圧に変化した後に、選択された第２アドレス信号に対応する前記ｐＭＯＳトランジスタのソース電圧が前記アクセス要求または前記リフレッシュ要求に応答して低レベル電圧から昇圧電圧に変化することを特徴とする半導体メモリ。
2. 請求項１記載の半導体メモリにおいて、
   前記第１期間は、前記アクティブ期間であり、
   前記第１期間を除く期間は、前記スタンバイ期間であり、
   前記アクティブ期間の終了時に、前記ｐＭＯＳトランジスタのソース電圧が前記昇圧電圧から前記低レベル電圧に変化した後、前記ｐＭＯＳトランジスタのゲート電圧が前記内部電圧に設定されることを特徴とする半導体メモリ。
3. 請求項１記載の半導体メモリにおいて、
   前記ｐＭＯＳトランジスタは、基板で前記昇圧電圧を受け、
   前記昇圧電圧生成回路は、前記昇圧電圧と基準電圧とを比較し、前記昇圧電圧が前記基準電圧より低い期間に昇圧動作を実行する比較制御回路を備え、
   前記比較制御回路は、前記アクティブ期間中および前記スタンバイ期間中に比較動作を続けることを特徴とする半導体メモリ。
4. 請求項１記載の半導体メモリにおいて、
   外部端子を介して供給される前記アクセス要求である読み出しコマンドおよび書き込みコマンドを解読するコマンドデコーダと、
   前記リフレッシュ要求であるリフレッシュコマンドを所定の周期で生成するリフレッシュ制御回路と、
   前記読み出しコマンドおよび前記書き込みコマンドに応答するアクセス動作と、前記リフレッシュコマンドに応答するリフレッシュ動作とを実行するために、前記メモリアレイを動作するためのタイミング信号を出力する動作制御回路とを備え、
   前記動作制御回路は、前記読み出しコマンドおよび前記書き込みコマンドと前記リフレッシュコマンドとが競合するときに、前記アクセス動作と前記リフレッシュ動作とのどちらを優先させるかを決める裁定回路を備えていることを特徴とする半導体メモリ。
5. 請求項１記載の半導体メモリにおいて、
   通常動作モード中に、外部端子を介して供給される前記アクセス要求である読み出しコマンドおよび書き込みコマンドを解読するコマンドデコーダと、
   前記アクセス要求を受け付けないセルフリフレッシュモード中に、前記リフレッシュ要求であるリフレッシュコマンドを所定の周期で生成するリフレッシュ制御回路と、
   前記読み出しコマンドおよび前記書き込みコマンドに応答するアクセス動作と、前記リフレッシュコマンドに応答するリフレッシュ動作とを実行するために、前記メモリアレイを動作するためのタイミング信号を出力する動作制御回路とを備えていることを特徴とする半導体メモリ。
6. 請求項１記載の半導体メモリにおいて、
   動作モードとして、前記アクセス要求を受け付ける通常動作モードと、前記アクセス要求を受け付けず、半導体メモリの内部で発生する前記リフレッシュ要求に応答するリフレッシュ動作のみを実行するセルフリフレッシュモードとを備え、
   前記第１期間は、前記セルフリフレッシュモード中の前記アクティブ期間および前記通常動作モードの期間であり、
   前記第１期間を除く期間は、前記セルフリフレッシュモード中の前記スタンバイ期間であることを特徴とする半導体メモリ。
7. 請求項１記載の半導体メモリにおいて、
   動作モードとして、前記アクセス要求および前記リフレッシュ要求を受け付ける通常動作モードと、前記アクセス要求および前記リフレッシュ要求を受け付けないパワーダウンモードとを備え、
   前記第１期間は、前記通常動作モードの期間であり、
   前記第１期間を除く期間は、前記パワーダウンモードの期間であることを特徴とする半導体メモリ。
8. 請求項１記載の半導体メモリにおいて、
   半導体メモリの動作仕様を、前記第１仕様または第２仕様に設定するためのプログラム回路を備え、
   前記スイッチ回路は、前記プログラム回路の設定値が前記第２仕様を示すときに、前記高レベル電圧線を前記昇圧電圧線に接続し続けることを特徴とする半導体メモリ。

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