JP2003173675A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- G11C2207/2227—Standby or low power modes
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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Abstract
(57)【要約】
【課題】 リフレッシュ寿命の向上を図り、セルフリフ
レッシュ電流を低減した半導体集積回路を提供する。 【解決手段】 ＤＲＡＭを搭載した半導体集積回路にお
いて、ＤＷＬドライバ回路４１は、ワード線ＷＬの電位
として、アクティブ時はＨレベルのサブデコード信号Ｓ
ＤＡを与え、スタンバイ時は接地電位ＧＮＤのＬレベル
信号を与え、セルフリフレッシュモード時には、スタン
バイ状態でワード線ＷＬの電位を接地電位より微小値だ
け高いセルフリフレッシュ用低電位（＋αボルト）に切
替接続するバイアス手段（４２，４３）を有する。
レッシュ電流を低減した半導体集積回路を提供する。 【解決手段】 ＤＲＡＭを搭載した半導体集積回路にお
いて、ＤＷＬドライバ回路４１は、ワード線ＷＬの電位
として、アクティブ時はＨレベルのサブデコード信号Ｓ
ＤＡを与え、スタンバイ時は接地電位ＧＮＤのＬレベル
信号を与え、セルフリフレッシュモード時には、スタン
バイ状態でワード線ＷＬの電位を接地電位より微小値だ
け高いセルフリフレッシュ用低電位（＋αボルト）に切
替接続するバイアス手段（４２，４３）を有する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特に、リフレッシュ動作を必要とするＤＲＡＭ等の
揮発性デバイスにおいて、セルフリフレッシュモード時
のリフレッシュ特性の向上によりセルフリフレッシュ電
流を低減した半導体集積回路に関する。
し、特に、リフレッシュ動作を必要とするＤＲＡＭ等の
揮発性デバイスにおいて、セルフリフレッシュモード時
のリフレッシュ特性の向上によりセルフリフレッシュ電
流を低減した半導体集積回路に関する。
【０００２】
【従来の技術】一般に、ＤＲＡＭを含む半導体チップを
搭載した半導体メモリモジュール等では、マイクロプロ
セッサ（ＣＰＵ）から供給されるアドレス信号の上位ビ
ットに基づいてＤＲＡＭを選択的に動作させるチップ選
択信号CSを生成したり、マイクロプロセッサから供給さ
れるチップイネーブル信号CEやリードイネーブル信号R
E、ロウアドレスストローブ信号RAS、カラムアドレスス
トローブ信号CASなどの制御信号に基づいてリフレッシ
ュタイミングを与えるリフレッシュコマンド信号を生成
して各ＤＲＡＭに供給している。各ＤＲＡＭはこれらス
トローブ信号に基づいてリフレッシュモードを判定し、
ワード線を選択レベルにしてリフレッシュを行うリフレ
ッシュ制御機能を有している。このようなセルフリフレ
ッシュ機能を実現するために、不揮発性デバイスである
ＤＲＡＭ等を含む半導体集積回路は、チップ内部にアド
レス発生回路とセルフリフレッシュ周期を計測するセル
フタイマを備えている。
搭載した半導体メモリモジュール等では、マイクロプロ
セッサ（ＣＰＵ）から供給されるアドレス信号の上位ビ
ットに基づいてＤＲＡＭを選択的に動作させるチップ選
択信号CSを生成したり、マイクロプロセッサから供給さ
れるチップイネーブル信号CEやリードイネーブル信号R
E、ロウアドレスストローブ信号RAS、カラムアドレスス
トローブ信号CASなどの制御信号に基づいてリフレッシ
ュタイミングを与えるリフレッシュコマンド信号を生成
して各ＤＲＡＭに供給している。各ＤＲＡＭはこれらス
トローブ信号に基づいてリフレッシュモードを判定し、
ワード線を選択レベルにしてリフレッシュを行うリフレ
ッシュ制御機能を有している。このようなセルフリフレ
ッシュ機能を実現するために、不揮発性デバイスである
ＤＲＡＭ等を含む半導体集積回路は、チップ内部にアド
レス発生回路とセルフリフレッシュ周期を計測するセル
フタイマを備えている。
【０００３】ＤＲＡＭチップ内のメモリセルアレイは通
常複数のバンクに分割されており、READ/WRITE（読出し
・書込み）動作時には選択された一部のバンクのみ動作
させるように構成されている。しかし、リフレッシュ動
作時は通常全バンクが同時に動作するためにピーク電流
が大きくなる。従って、ＤＲＡＭモジュールにおいて
も、リフレッシュ動作時は大きなピーク電流が流れるこ
とになり、Vdd/GND ノイズ（電源ノイズ）を発生し、誤
動作を引き起こす恐れがある。
常複数のバンクに分割されており、READ/WRITE（読出し
・書込み）動作時には選択された一部のバンクのみ動作
させるように構成されている。しかし、リフレッシュ動
作時は通常全バンクが同時に動作するためにピーク電流
が大きくなる。従って、ＤＲＡＭモジュールにおいて
も、リフレッシュ動作時は大きなピーク電流が流れるこ
とになり、Vdd/GND ノイズ（電源ノイズ）を発生し、誤
動作を引き起こす恐れがある。
【０００４】ＤＲＡＭ等において、従来から、セルフリ
フレッシュモード時の消費電流（Icc6等）の低減が図ら
れている。消費電流（Icc6）を低減する方法としては、
一般にセルフタイマの周期を延ばす方法が採られてい
る。例えば、ＤＲＡＭのリフレッシュ処理において、ス
タンバイモード時には遅い周波数のクロックに切替えて
リフレッシュ間隔を長くする方法が採られる。しかしこ
の方法では、セルフタイマの周期を延ばす範囲には限界
があるため不充分であった。即ち、セルフタイマの周期
を延ばす範囲は、セルデータの保持寿命（リフレッシュ
寿命）によって決まってくる限界があるため、充分にセ
ルフタイマ周期を延ばすことができなかった。
フレッシュモード時の消費電流（Icc6等）の低減が図ら
れている。消費電流（Icc6）を低減する方法としては、
一般にセルフタイマの周期を延ばす方法が採られてい
る。例えば、ＤＲＡＭのリフレッシュ処理において、ス
タンバイモード時には遅い周波数のクロックに切替えて
リフレッシュ間隔を長くする方法が採られる。しかしこ
の方法では、セルフタイマの周期を延ばす範囲には限界
があるため不充分であった。即ち、セルフタイマの周期
を延ばす範囲は、セルデータの保持寿命（リフレッシュ
寿命）によって決まってくる限界があるため、充分にセ
ルフタイマ周期を延ばすことができなかった。
【０００５】しかし、今後、記憶容量の増大とそれに伴
ったプロセスの微細化によって、消費電流（Icc6）は増
える一途である。従って、デバイスの低消費電力化を実
現させるためにも、セルフリフレッシュモード時の消費
電流（Icc6）を低減することは重要な課題である。
ったプロセスの微細化によって、消費電流（Icc6）は増
える一途である。従って、デバイスの低消費電力化を実
現させるためにも、セルフリフレッシュモード時の消費
電流（Icc6）を低減することは重要な課題である。
【０００６】図５は従来のＤＷＬドライバ回路のブロッ
ク構成を示す。ＤＷＬドライバ回路はトランジスタＭＯ
Ｓ１と１組の対向するトランジスタＭＯＳ２，ＭＯＳ３
を備える。これらトランジスタのＯＮ／ＯＦＦ制御を行
うゲート信号として、ＭＯＳ１とＭＯＳ２にはゲート信
号（ZMWL）が与えられ、ＭＯＳ３にはゲート信号（ZSD
A）が与えられる。ワード線ＷＬの電位はＤＷＬドライ
バ回路により選択された電位が与えられ、アクティブ時
はサブデコード信号ＳＤＡのＨレベル電位が与えられ、
スタンバイ時（ノンアクティブ時）は接地ＧＮＤのＬレ
ベル電位（＝０ボルト）が与えられる。
ク構成を示す。ＤＷＬドライバ回路はトランジスタＭＯ
Ｓ１と１組の対向するトランジスタＭＯＳ２，ＭＯＳ３
を備える。これらトランジスタのＯＮ／ＯＦＦ制御を行
うゲート信号として、ＭＯＳ１とＭＯＳ２にはゲート信
号（ZMWL）が与えられ、ＭＯＳ３にはゲート信号（ZSD
A）が与えられる。ワード線ＷＬの電位はＤＷＬドライ
バ回路により選択された電位が与えられ、アクティブ時
はサブデコード信号ＳＤＡのＨレベル電位が与えられ、
スタンバイ時（ノンアクティブ時）は接地ＧＮＤのＬレ
ベル電位（＝０ボルト）が与えられる。
【０００７】近年、セルデータの保持寿命（リフレッシ
ュ寿命）に関する研究において、セルデータの保持力を
低下させる主要因の１つにＧＩＤＬ（Gate Induced Dra
in Leakage：ゲート誘起ドレインリーク）現象が挙げら
れるようになった。
ュ寿命）に関する研究において、セルデータの保持力を
低下させる主要因の１つにＧＩＤＬ（Gate Induced Dra
in Leakage：ゲート誘起ドレインリーク）現象が挙げら
れるようになった。
【０００８】図６（ａ）にＧＩＤＬ発生のモデルおよび
図６（ｂ）にその時のバイアス条件を示す。従来は、セ
ルフリフレッシュ時も通常(ノーマル）動作時と同じバ
イアス条件で動作させていた。同図６において、ビット
線ＢＬはソース側、ワード線ＷＬはゲート側、ストレッ
ジノードＳＮ／ＳＣはドレイン側に対応する。ビット線
ＢＬの電位は選択・非選択に応じてそれぞれＨ／Ｌレベ
ルに切換えられ、スタンバイ状態のゲートはＤＷＬドラ
イバ回路の接地（ＧＮＤ）電位（＝０ボルト）レベルで
あり、ワード線ＷＬはＬレベル（０ボルト）に設定され
ている。図示の例では、不良モードは１ビットセルのＨ
⇒Ｌエラー発生の場合を示している。
図６（ｂ）にその時のバイアス条件を示す。従来は、セ
ルフリフレッシュ時も通常(ノーマル）動作時と同じバ
イアス条件で動作させていた。同図６において、ビット
線ＢＬはソース側、ワード線ＷＬはゲート側、ストレッ
ジノードＳＮ／ＳＣはドレイン側に対応する。ビット線
ＢＬの電位は選択・非選択に応じてそれぞれＨ／Ｌレベ
ルに切換えられ、スタンバイ状態のゲートはＤＷＬドラ
イバ回路の接地（ＧＮＤ）電位（＝０ボルト）レベルで
あり、ワード線ＷＬはＬレベル（０ボルト）に設定され
ている。図示の例では、不良モードは１ビットセルのＨ
⇒Ｌエラー発生の場合を示している。
【０００９】
【発明が解決しようとする課題】このようなスタンバイ
状態のゲート側とセルデータのＨレベル（アレイＶｄｄ
レベル）が書込まれたドレイン（ストレッジノードＳＮ
／ＳＣ側）との間に電界が生じた場合、このゲート・ド
レイン間の電界がゲート酸化膜付近で強電界となる。こ
のため、ゲート・ドレイン間のエネルギーバンドに歪み
を生じ、同図に示すＥｖとＥｃが接近し、電子（−）・
正孔（＋）がバンド間遷移を起こして電流リークを生じ
る。つまり、バンド間トンネルリークが起きていると考
えられている。このような電流リークが発生するとセル
データの保持力が低下する。従って、セルフタイマの周
期を延ばす範囲が制限されることになる。
状態のゲート側とセルデータのＨレベル（アレイＶｄｄ
レベル）が書込まれたドレイン（ストレッジノードＳＮ
／ＳＣ側）との間に電界が生じた場合、このゲート・ド
レイン間の電界がゲート酸化膜付近で強電界となる。こ
のため、ゲート・ドレイン間のエネルギーバンドに歪み
を生じ、同図に示すＥｖとＥｃが接近し、電子（−）・
正孔（＋）がバンド間遷移を起こして電流リークを生じ
る。つまり、バンド間トンネルリークが起きていると考
えられている。このような電流リークが発生するとセル
データの保持力が低下する。従って、セルフタイマの周
期を延ばす範囲が制限されることになる。
【００１０】本発明は、上記課題を解決するためになさ
れたもので、前述のゲート・ドレイン間に発生するバン
ド間トンネルリーク現象に鑑みて、ワード線ＷＬの電位
を変化させることにより、ゲート・ドレイン間に発生す
る電界を変化させ、バンドの歪み率を抑制することによ
りＧＩＤＬ成分の電流リークを制御できることに着目し
て成されたものである。本発明は、このようなＧＩＤＬ
成分の電流リーク制御方法を採用するものであり、スタ
ンバイ時のワード線ＷＬの電位を通常の接地（ＧＮＤ）
電位（＝０ボルト）より微小値だけ高いセルフリフレッ
シュ用の低電圧電位に設定することにより、ワード線Ｗ
Ｌ・ドレイン（ＳＣ）間の電位差を減少させている。こ
れによってＧＩＤＬ成分の電流リークを低減し、リフレ
ッシュ寿命（セルデータの保持力）の向上を図り、セル
フリフレッシュ電流を低減した半導体集積回路を提供す
ることを目的とする。
れたもので、前述のゲート・ドレイン間に発生するバン
ド間トンネルリーク現象に鑑みて、ワード線ＷＬの電位
を変化させることにより、ゲート・ドレイン間に発生す
る電界を変化させ、バンドの歪み率を抑制することによ
りＧＩＤＬ成分の電流リークを制御できることに着目し
て成されたものである。本発明は、このようなＧＩＤＬ
成分の電流リーク制御方法を採用するものであり、スタ
ンバイ時のワード線ＷＬの電位を通常の接地（ＧＮＤ）
電位（＝０ボルト）より微小値だけ高いセルフリフレッ
シュ用の低電圧電位に設定することにより、ワード線Ｗ
Ｌ・ドレイン（ＳＣ）間の電位差を減少させている。こ
れによってＧＩＤＬ成分の電流リークを低減し、リフレ
ッシュ寿命（セルデータの保持力）の向上を図り、セル
フリフレッシュ電流を低減した半導体集積回路を提供す
ることを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明による半導体集積回路は、ダイナミック型半
導体メモリＤＲＡＭを搭載し、ワード線を選択駆動し、
該ワード線の電位として、アクティブ時はＨレベルのサ
ブデコード信号を与え、スタンバイ時は接地電位のＬレ
ベル信号を与えるＤＷＬドライバ回路と、セルフリフレ
ッシュモード時には、スタンバイ状態で上記ワード線の
電位を上記接地電位より微小値だけ高いセルフリフレッ
シュ用低電圧の電位に切替接続するバイアス手段とを有
する。
に、本発明による半導体集積回路は、ダイナミック型半
導体メモリＤＲＡＭを搭載し、ワード線を選択駆動し、
該ワード線の電位として、アクティブ時はＨレベルのサ
ブデコード信号を与え、スタンバイ時は接地電位のＬレ
ベル信号を与えるＤＷＬドライバ回路と、セルフリフレ
ッシュモード時には、スタンバイ状態で上記ワード線の
電位を上記接地電位より微小値だけ高いセルフリフレッ
シュ用低電圧の電位に切替接続するバイアス手段とを有
する。
【００１２】上記バイアス手段は、上記ＤＷＬドライバ
回路と上記接地電位間に介在したセルフＧＮＤ切替回路
と、上記セルフＧＮＤ切替回路に接続され、上記接地電
位より微小値だけ高いセルフリフレッシュ用低電圧を発
生する低電圧発生回路と、を備え、セルフリフレッシュ
モード時には、上記セルフＧＮＤ切替回路は、上記ワー
ド線を、上記接地電位から切断状態とし、上記ワード線
の電位はスタンバイ状態で上記低電圧発生回路が発生す
る上記セルフリフレッシュ用低電圧値にバイアス接続す
る。
回路と上記接地電位間に介在したセルフＧＮＤ切替回路
と、上記セルフＧＮＤ切替回路に接続され、上記接地電
位より微小値だけ高いセルフリフレッシュ用低電圧を発
生する低電圧発生回路と、を備え、セルフリフレッシュ
モード時には、上記セルフＧＮＤ切替回路は、上記ワー
ド線を、上記接地電位から切断状態とし、上記ワード線
の電位はスタンバイ状態で上記低電圧発生回路が発生す
る上記セルフリフレッシュ用低電圧値にバイアス接続す
る。
【００１３】上記構成により、ワード線・ドレイン間の
電位差を減少させることができ、ＧＩＤＬ成分の電流リ
ークを低減できる。即ち、リフレッシュ特性の向上を図
ることができ、セルフタイマの周期を延ばすことが可能
となる。よって、セルフリフレッシュモード時の消費電
流を低減することができる。
電位差を減少させることができ、ＧＩＤＬ成分の電流リ
ークを低減できる。即ち、リフレッシュ特性の向上を図
ることができ、セルフタイマの周期を延ばすことが可能
となる。よって、セルフリフレッシュモード時の消費電
流を低減することができる。
【００１４】上記構成において、セルフリフレッシュ用
低電圧の上限は、ソース側のビット線のＬレベル電位が
ドレイン側にチャネルリークを起こさないレベル範囲内
の値に設定される。
低電圧の上限は、ソース側のビット線のＬレベル電位が
ドレイン側にチャネルリークを起こさないレベル範囲内
の値に設定される。
【００１５】このようなセルフ用低電位レベルを設ける
ことにより、スタンバイ状態のゲートとセルデータのＨ
レベルが書込まれたドレイン（ＳＣ）間に生じる電界
が、ゲート酸化膜付近で強電界となることを防止し、Ｇ
ＩＤＬ成分の電流リークを抑制し、リフレッシュ寿命の
向上を実現できる。
ことにより、スタンバイ状態のゲートとセルデータのＨ
レベルが書込まれたドレイン（ＳＣ）間に生じる電界
が、ゲート酸化膜付近で強電界となることを防止し、Ｇ
ＩＤＬ成分の電流リークを抑制し、リフレッシュ寿命の
向上を実現できる。
【００１６】上記構成において、前記低電圧発生回路
は、前記セルフリフレッシュ用低電圧を発生するゲート
・ドレイン間ショートのＮチャンネルトランジスタを有
してもよい。または、前記低電圧発生回路は、前記セル
フリフレッシュ用低電圧として組込みポテンシャルの電
圧を発生するダイオードを有する構成としてもよい。
は、前記セルフリフレッシュ用低電圧を発生するゲート
・ドレイン間ショートのＮチャンネルトランジスタを有
してもよい。または、前記低電圧発生回路は、前記セル
フリフレッシュ用低電圧として組込みポテンシャルの電
圧を発生するダイオードを有する構成としてもよい。
【００１７】これにより、大きな低電圧発生回路を必要
としないため、ＤＷＬドライバ回路内に組込むことが容
易である。また、構造が簡単であり、低電圧発生回路の
追加による消費電流の増加がないといった利点がある。
としないため、ＤＷＬドライバ回路内に組込むことが容
易である。また、構造が簡単であり、低電圧発生回路の
追加による消費電流の増加がないといった利点がある。
【００１８】また、前記低電圧発生回路は、前記セルフ
リフレッシュ用低電圧としてアレイ電圧の１／２である
ビットライン電圧またはセルポテンシャルを発生する電
圧発生回路を有する構成としてもよい。
リフレッシュ用低電圧としてアレイ電圧の１／２である
ビットライン電圧またはセルポテンシャルを発生する電
圧発生回路を有する構成としてもよい。
【００１９】この方法によれば、新たな低電圧発生回路
を付加する必要がなく、しかもワード線のＧＮＤ(０ボ
ルト）に常に所定範囲の低電位を供給しているため、安
定したバイアス低電圧を与えることができる。
を付加する必要がなく、しかもワード線のＧＮＤ(０ボ
ルト）に常に所定範囲の低電位を供給しているため、安
定したバイアス低電圧を与えることができる。
【００２０】また、本発明の別の態様では、前記セルフ
ＧＮＤ切替回路をメモリセルアレイ外周部に設けた構成
としてもよい。上記構成により、ＤＷＬドライバ回路は
従来構成のままで使用可能であり、各セルフＧＮＤ切替
回路を組込むに当たって、ＧＮＤ配線の配置のみ考慮す
ればよく、ＤＷＬドライバのサイズを低減することがで
きる。
ＧＮＤ切替回路をメモリセルアレイ外周部に設けた構成
としてもよい。上記構成により、ＤＷＬドライバ回路は
従来構成のままで使用可能であり、各セルフＧＮＤ切替
回路を組込むに当たって、ＧＮＤ配線の配置のみ考慮す
ればよく、ＤＷＬドライバのサイズを低減することがで
きる。
【００２１】
【発明の実施の形態】本発明は、前述のゲート・ドレイ
ン間に発生するバンド間トンネルリーク現象に鑑みて、
スタンバイ時のワード線ＷＬの電位を変化させることに
より、ゲート・ドレイン間の電界を変化させてバンドの
歪み率を変化させ、ＧＩＤＬ成分の電流リークを制御す
る方法を利用したものである。
ン間に発生するバンド間トンネルリーク現象に鑑みて、
スタンバイ時のワード線ＷＬの電位を変化させることに
より、ゲート・ドレイン間の電界を変化させてバンドの
歪み率を変化させ、ＧＩＤＬ成分の電流リークを制御す
る方法を利用したものである。
【００２２】図１に示すように、本発明の実施の形態
は、セルフリフレッシュモードにおいてスタンバイ時の
ワード線ＷＬの電位を接地電位（０ボルト）より微小に
高い低電圧値αに設定することにより、ワード線ＷＬ・
ドレイン（ＳＣ）間の電位差を減少させている。以下の
説明では、この低電圧値αのことを「セルフ用ＧＮＤ」ま
たは「セルフ用低電位」と呼び、ノーマル動作時の０ボル
ト接地電位ＧＮＤと区別している。このセルフ用ＧＮＤ
（＝αＶ）を設けることにより、スタンバイ状態のゲー
トとセルデータのＨレベルが書込まれたドレイン（Ｓ
Ｃ）間に生じる電界が、ゲート酸化膜付近で強電界とな
ることを防止している。よって、ＥｃとＥｖとの接近が
抑制され、ＧＩＤＬ成分の電流リークを防止し、リフレ
ッシュ寿命（セルデータの保持力）の向上を実現したも
のである。
は、セルフリフレッシュモードにおいてスタンバイ時の
ワード線ＷＬの電位を接地電位（０ボルト）より微小に
高い低電圧値αに設定することにより、ワード線ＷＬ・
ドレイン（ＳＣ）間の電位差を減少させている。以下の
説明では、この低電圧値αのことを「セルフ用ＧＮＤ」ま
たは「セルフ用低電位」と呼び、ノーマル動作時の０ボル
ト接地電位ＧＮＤと区別している。このセルフ用ＧＮＤ
（＝αＶ）を設けることにより、スタンバイ状態のゲー
トとセルデータのＨレベルが書込まれたドレイン（Ｓ
Ｃ）間に生じる電界が、ゲート酸化膜付近で強電界とな
ることを防止している。よって、ＥｃとＥｖとの接近が
抑制され、ＧＩＤＬ成分の電流リークを防止し、リフレ
ッシュ寿命（セルデータの保持力）の向上を実現したも
のである。
【００２３】即ち、図１に示すように、セルフリフレッ
シュモードに入ったとき、スタンバイ時のワード線ＷＬ
の電位をＧＮＤ（０ボルト）から微小に上げて（ＧＮＤ
＋α）ボルトに切替設定する。ここで、セルフ用低電圧
値αの上限は、ソース側のビット線ＢＬのＬレベル電位
がドレイン側にチャネルリークを起こさないレベル範囲
内の値になるように設定されている。
シュモードに入ったとき、スタンバイ時のワード線ＷＬ
の電位をＧＮＤ（０ボルト）から微小に上げて（ＧＮＤ
＋α）ボルトに切替設定する。ここで、セルフ用低電圧
値αの上限は、ソース側のビット線ＢＬのＬレベル電位
がドレイン側にチャネルリークを起こさないレベル範囲
内の値になるように設定されている。
【００２４】そのために、本発明では、このセルフ用低
電圧（α）を発生させる低電圧発生回路を備えるととも
に、セルフリフレッシュ時にワード線ＷＬをセルフ用Ｇ
ＮＤ（＝αＶ）に切替接続するためのセルフ用ＧＮＤ切
替回路とを設けたことを特徴としている。これら低電圧
発生回路とセルフ用ＧＮＤ切替回路については、図２乃
至図４を参照して後述する。
電圧（α）を発生させる低電圧発生回路を備えるととも
に、セルフリフレッシュ時にワード線ＷＬをセルフ用Ｇ
ＮＤ（＝αＶ）に切替接続するためのセルフ用ＧＮＤ切
替回路とを設けたことを特徴としている。これら低電圧
発生回路とセルフ用ＧＮＤ切替回路については、図２乃
至図４を参照して後述する。
【００２５】以下、図２乃至図４を用いて本発明の実施
例について説明する。なお、各図において共通する要素
には同一の符号を付し、重複する説明については省略し
ている。
例について説明する。なお、各図において共通する要素
には同一の符号を付し、重複する説明については省略し
ている。
【００２６】
【実施例１】図２は本発明の第１の実施例に係るＷＬ電
位切替駆動機構を示すブロック図である。本発明の第１
の実施例について図２を参照して説明する。図２に示す
ＤＷＬドライバ回路４１の構成は図５に示した従来構成
のＤＷＬドライバ回路と同様の構成である。本実施例で
は、ＤＷＬドライバ回路４１に追加して新たにセルフＧ
ＮＤ切替回路４２とセルフリフレッシュ用の低電位を供
給するための低電圧発生回路４３とを組込んだことを特
徴としている。
位切替駆動機構を示すブロック図である。本発明の第１
の実施例について図２を参照して説明する。図２に示す
ＤＷＬドライバ回路４１の構成は図５に示した従来構成
のＤＷＬドライバ回路と同様の構成である。本実施例で
は、ＤＷＬドライバ回路４１に追加して新たにセルフＧ
ＮＤ切替回路４２とセルフリフレッシュ用の低電位を供
給するための低電圧発生回路４３とを組込んだことを特
徴としている。
【００２７】図２に示すように、ＤＷＬドライバ回路４
１はトランジスタＭＯＳ１と１組の対向するトランジス
タＭＯＳ２，ＭＯＳ３を備える。これらトランジスタの
ＯＮ／ＯＦＦ制御を行うゲート信号として、ＭＯＳ１と
ＭＯＳ２にはゲート信号（ZMWL）が与えられ、ＭＯＳ３
にはゲート信号（ZSDA）が与えられる。ワード線ＷＬの
電位はＤＷＬドライバ回路により選択された電位が与え
られ、アクティブ時はサブデコード信号ＳＤＡのＨレベ
ル電位が与えられ、通常動作のスタンバイ時（ノンアク
ティブ時）は、セルフＧＮＤ切替回路４２を介して接地
ＧＮＤのＬレベル電位（＝０ボルト）が与えられる。
１はトランジスタＭＯＳ１と１組の対向するトランジス
タＭＯＳ２，ＭＯＳ３を備える。これらトランジスタの
ＯＮ／ＯＦＦ制御を行うゲート信号として、ＭＯＳ１と
ＭＯＳ２にはゲート信号（ZMWL）が与えられ、ＭＯＳ３
にはゲート信号（ZSDA）が与えられる。ワード線ＷＬの
電位はＤＷＬドライバ回路により選択された電位が与え
られ、アクティブ時はサブデコード信号ＳＤＡのＨレベ
ル電位が与えられ、通常動作のスタンバイ時（ノンアク
ティブ時）は、セルフＧＮＤ切替回路４２を介して接地
ＧＮＤのＬレベル電位（＝０ボルト）が与えられる。
【００２８】セルフＧＮＤ切替回路４２はインバータ４
２１と２個のトランジスタＭＯＳ４，ＭＯＳ５を備え、
更に、接地電位ＧＮＤ（＝０ボルト）に接続された通常
モード用ＧＮＤライン (NMGL)と、低電圧発生回路４３
と接続された低電圧回路バイパスライン (LVBL)とを備
える。インバータ４２１とトランジスタＭＯＳ５のゲー
トには入力側ノード４２２を介して入力制御信号Tself
が与えられる。この制御信号Tself は、セルフリフレッ
シュモード時にはＨレベル（アレイ電位レベル等）とな
り、通常動作（ノーマル）時にはＬレベルである。この
入力制御信号Tself はインバータ４２１によって反転さ
れた後、その出力はトランジスタＭＯＳ４のゲートに入
力される。よって、セルフリフレッシュモード時には、
通常モード用ＧＮＤライン NMGL（接地電位ＧＮＤ＝０
ボルト）は、トランジスタＭＯＳ４のゲート切替え制御
（Ｌレベル）により、ワード線ＷＬとＯＦＦ状態（切断
状態）となる。
２１と２個のトランジスタＭＯＳ４，ＭＯＳ５を備え、
更に、接地電位ＧＮＤ（＝０ボルト）に接続された通常
モード用ＧＮＤライン (NMGL)と、低電圧発生回路４３
と接続された低電圧回路バイパスライン (LVBL)とを備
える。インバータ４２１とトランジスタＭＯＳ５のゲー
トには入力側ノード４２２を介して入力制御信号Tself
が与えられる。この制御信号Tself は、セルフリフレッ
シュモード時にはＨレベル（アレイ電位レベル等）とな
り、通常動作（ノーマル）時にはＬレベルである。この
入力制御信号Tself はインバータ４２１によって反転さ
れた後、その出力はトランジスタＭＯＳ４のゲートに入
力される。よって、セルフリフレッシュモード時には、
通常モード用ＧＮＤライン NMGL（接地電位ＧＮＤ＝０
ボルト）は、トランジスタＭＯＳ４のゲート切替え制御
（Ｌレベル）により、ワード線ＷＬとＯＦＦ状態（切断
状態）となる。
【００２９】一方、低電圧発生回路４３側と接続する低
電圧回路バイパスライン (LVBL) は、セルフリフレッシ
ュモード時には、トランジスタＭＯＳ５のＯＮ動作によ
りワード線ＷＬと接続（ＯＮ）状態となる。これによ
り、ワード線ＷＬは、スタンバイ時には、ノーマル用０
ボルト接地電位ＧＮＤ側とは切断（ＯＦＦ）状態であ
り、低電圧発生回路４３のセルフ用低電位（＝αボル
ト）側とは接続（ＯＮ）状態となるように切替接続され
固定される。
電圧回路バイパスライン (LVBL) は、セルフリフレッシ
ュモード時には、トランジスタＭＯＳ５のＯＮ動作によ
りワード線ＷＬと接続（ＯＮ）状態となる。これによ
り、ワード線ＷＬは、スタンバイ時には、ノーマル用０
ボルト接地電位ＧＮＤ側とは切断（ＯＦＦ）状態であ
り、低電圧発生回路４３のセルフ用低電位（＝αボル
ト）側とは接続（ＯＮ）状態となるように切替接続され
固定される。
【００３０】このようにセルフリフレッシュモードに切
替わると、ワード線ＷＬはスタンバイ状態で所定の低電
圧（０＋αボルト）側にバイアス接続される。これによ
り、ワード線ＷＬ・ドレイン（ＳＣ）間の電位差を減少
させることができ、ＧＩＤＬ成分の電流リークを低減で
きる。即ち、リフレッシュ特性（セルデータの保持力）
の向上を図ることができ、セルフタイマの周期を延ばす
ことが可能となる。よって、セルフリフレッシュモード
時の消費電流（Icc6）を低減することができ、デバイス
の低消費電力化を実現できる。
替わると、ワード線ＷＬはスタンバイ状態で所定の低電
圧（０＋αボルト）側にバイアス接続される。これによ
り、ワード線ＷＬ・ドレイン（ＳＣ）間の電位差を減少
させることができ、ＧＩＤＬ成分の電流リークを低減で
きる。即ち、リフレッシュ特性（セルデータの保持力）
の向上を図ることができ、セルフタイマの周期を延ばす
ことが可能となる。よって、セルフリフレッシュモード
時の消費電流（Icc6）を低減することができ、デバイス
の低消費電力化を実現できる。
【００３１】
【実施例２】図３は本発明に係るＷＬ電位切替駆動機構
で使用される低電圧発生回路の構成例を示す。本発明の
第２の実施例について図３を参照して説明する。本実施
例２は、前述の実施例１でセルフリフレッシュ動作時に
使用される低電圧発生回路４３が低電圧（αボルト）を
発生する手段、方法を例示するものである。
で使用される低電圧発生回路の構成例を示す。本発明の
第２の実施例について図３を参照して説明する。本実施
例２は、前述の実施例１でセルフリフレッシュ動作時に
使用される低電圧発生回路４３が低電圧（αボルト）を
発生する手段、方法を例示するものである。
【００３２】図３（ａ）の例はセルフ用低電位（GND +
α）ボルトの低電圧発生回路として、ゲート・ドレイン
間ショートのＮチャンネルトランジスタ５１を用い、図
３（ｂ）の方法は（GND + α）ボルトの低電圧発生回路
として、ダイオード５３の組込み電位Vbi(Built-in Pot
ential)を用い、図３（ｃ）の方法は（GND + α）ボル
トの低電圧発生回路として、ビットライン電圧Vblまた
はセル電位Vcpを発生する低電圧発生回路５４を用いた
場合を例示している。
α）ボルトの低電圧発生回路として、ゲート・ドレイン
間ショートのＮチャンネルトランジスタ５１を用い、図
３（ｂ）の方法は（GND + α）ボルトの低電圧発生回路
として、ダイオード５３の組込み電位Vbi(Built-in Pot
ential)を用い、図３（ｃ）の方法は（GND + α）ボル
トの低電圧発生回路として、ビットライン電圧Vblまた
はセル電位Vcpを発生する低電圧発生回路５４を用いた
場合を例示している。
【００３３】図３（ａ）に示す第１番目の方法は、Ｎチ
ャンネルトランジスタ５１の閾値電位Vth を利用する方
法である。これはゲート・ドレイン間をショートしたダ
イオード接続型のＮチャンネルトランジスタ５１を低電
圧発生回路側のノード５２に接続している。
ャンネルトランジスタ５１の閾値電位Vth を利用する方
法である。これはゲート・ドレイン間をショートしたダ
イオード接続型のＮチャンネルトランジスタ５１を低電
圧発生回路側のノード５２に接続している。
【００３４】この方法によれば、Ｖbl，Ｖcpのような大
きな低電圧発生回路を必要としないため、ＤＷＬドライ
バ回路内に組込むことが容易である。また、構造が簡単
であり、低電圧発生回路の追加による消費電流の増加が
ないといった利点がある。この場合、セルフ用低電圧
（α）はＮチャンネルトランジスタ５１の電位Vthに相
当する。低電圧（α）の調整は、イオン注入によるVth
の調整、または、Ｎチャンネルトランジスタのシリアル
接続による n * Vth（Vthのｎ倍化）が利用可能であ
る。
きな低電圧発生回路を必要としないため、ＤＷＬドライ
バ回路内に組込むことが容易である。また、構造が簡単
であり、低電圧発生回路の追加による消費電流の増加が
ないといった利点がある。この場合、セルフ用低電圧
（α）はＮチャンネルトランジスタ５１の電位Vthに相
当する。低電圧（α）の調整は、イオン注入によるVth
の調整、または、Ｎチャンネルトランジスタのシリアル
接続による n * Vth（Vthのｎ倍化）が利用可能であ
る。
【００３５】図３（ｂ）に示す第２番目の方法は、ダイ
オード５３の組込みポテンシャルＶbi(Built-in Potent
ial)の電圧を利用する方法であり、ダイオード５３を低
電圧発生回路側のノードに接続した構成である。
オード５３の組込みポテンシャルＶbi(Built-in Potent
ial)の電圧を利用する方法であり、ダイオード５３を低
電圧発生回路側のノードに接続した構成である。
【００３６】この方法により、大きな低電圧発生回路を
必要としないため、ＤＷＬドライバ回路内に組込むこと
が容易である。また、構造が簡単であり、低電圧発生回
路の追加による消費電流の増加がないといった利点があ
る。
必要としないため、ＤＷＬドライバ回路内に組込むこと
が容易である。また、構造が簡単であり、低電圧発生回
路の追加による消費電流の増加がないといった利点があ
る。
【００３７】図３（ｃ）に示す第３番目の方法は、Ｖbl
またはＶcp発生回路５４を利用する方法である。通常
は、電圧ＶblまたはＶcpはアレイ電圧の１／２であるた
め、さらに２個の抵抗５５，５６を用いて抵抗分割を行
い、例えば１／４＊アレイ電圧化（アレイ電圧の４分割
化）などの処理を施して用いることもできる。
またはＶcp発生回路５４を利用する方法である。通常
は、電圧ＶblまたはＶcpはアレイ電圧の１／２であるた
め、さらに２個の抵抗５５，５６を用いて抵抗分割を行
い、例えば１／４＊アレイ電圧化（アレイ電圧の４分割
化）などの処理を施して用いることもできる。
【００３８】この方法によれば、新たな低電圧発生回路
を付加する必要がなく、しかもワード線ＷＬのＧＮＤ
(０ボルト）に常に所定範囲の低電位を供給しているた
め、安定したバイアス低電圧（０＋αボルト）を与える
ことができる。
を付加する必要がなく、しかもワード線ＷＬのＧＮＤ
(０ボルト）に常に所定範囲の低電位を供給しているた
め、安定したバイアス低電圧（０＋αボルト）を与える
ことができる。
【００３９】
【実施例３】図４は本発明の第３の実施例に係るＷＬ電
位切替駆動機構を示すブロック図である。本発明の第３
の実施例について図４を参照して説明する。本実施例３
におけるＤＷＬドライバ回路、セルフＧＮＤ切替回路、
セルフリフレッシュ用の低電圧発生回路の各構成要素
は、図２に示す実施例１の各構成要素と同じである。前
述の図２に示す第１の実施例では、セルフＧＮＤ切替回
路４２をＤＷＬドライバ回路内に組込んだ構成としてい
るので、ＤＷＬドライバのサイズが従来より大きくなる
ことが不可避である。そこで本実施例３では、セルフＧ
ＮＤ切替回路をメモリセルアレイ６１の外側周辺部に設
置したことを特徴としている。
位切替駆動機構を示すブロック図である。本発明の第３
の実施例について図４を参照して説明する。本実施例３
におけるＤＷＬドライバ回路、セルフＧＮＤ切替回路、
セルフリフレッシュ用の低電圧発生回路の各構成要素
は、図２に示す実施例１の各構成要素と同じである。前
述の図２に示す第１の実施例では、セルフＧＮＤ切替回
路４２をＤＷＬドライバ回路内に組込んだ構成としてい
るので、ＤＷＬドライバのサイズが従来より大きくなる
ことが不可避である。そこで本実施例３では、セルフＧ
ＮＤ切替回路をメモリセルアレイ６１の外側周辺部に設
置したことを特徴としている。
【００４０】図４に示す構成例では、センスアンプ（Ｓ
／Ａ）帯とＤＷＬによって選択駆動される複数個のメモ
リセル部分に対して、セルフＧＮＤ切替回路４２Ａ，４
２Ｂ，４２Ｃの設置場所をメモリセルアレイ６１の外側
周辺部であって、低電圧発生回路４３とＤＷＬドライバ
回路との間に介在する配置構成としている。図４では、
各セルフＧＮＤ切替回路のＧＮＤ配線は図示していない
が、これは図２に示す実施例１の場合と同様であるので
ここでは省略している。
／Ａ）帯とＤＷＬによって選択駆動される複数個のメモ
リセル部分に対して、セルフＧＮＤ切替回路４２Ａ，４
２Ｂ，４２Ｃの設置場所をメモリセルアレイ６１の外側
周辺部であって、低電圧発生回路４３とＤＷＬドライバ
回路との間に介在する配置構成としている。図４では、
各セルフＧＮＤ切替回路のＧＮＤ配線は図示していない
が、これは図２に示す実施例１の場合と同様であるので
ここでは省略している。
【００４１】上記構成により、ＤＷＬドライバ回路は従
来構成のままで使用可能であり、各セルフＧＮＤ切替回
路を組込むに当たって、ＧＮＤ配線の配置のみ考慮すれ
ばよく、ＤＷＬドライバのサイズを抑制することができ
る。
来構成のままで使用可能であり、各セルフＧＮＤ切替回
路を組込むに当たって、ＧＮＤ配線の配置のみ考慮すれ
ばよく、ＤＷＬドライバのサイズを抑制することができ
る。
【００４２】
【発明の効果】以上のように、本発明によれば、セルフ
リフレッシュモード時において、ワード線ＷＬはスタン
バイ状態で所定の低電圧（０＋αボルト）側にバイアス
接続され、ワード線ＷＬ・ドレイン（ＳＣ）間の電位差
を減少させることができ、ＧＩＤＬ成分の電流リークを
低減できる。よって、リフレッシュ特性（セルデータの
保持力）の向上を図ることができ、セルフタイマの周期
を延ばすことが可能となり、セルフリフレッシュモード
時の消費電流を低減することができる。
リフレッシュモード時において、ワード線ＷＬはスタン
バイ状態で所定の低電圧（０＋αボルト）側にバイアス
接続され、ワード線ＷＬ・ドレイン（ＳＣ）間の電位差
を減少させることができ、ＧＩＤＬ成分の電流リークを
低減できる。よって、リフレッシュ特性（セルデータの
保持力）の向上を図ることができ、セルフタイマの周期
を延ばすことが可能となり、セルフリフレッシュモード
時の消費電流を低減することができる。
【００４３】また、セルフＧＮＤ切替回路をメモリセル
アレイ６１の外側周辺部に設置した構成とすることによ
り、ＤＷＬドライバ回路は従来構成のままで使用可能で
あり、各セルフＧＮＤ切替回路を組込むに当たって、Ｄ
ＷＬドライバのサイズを抑制することができる。
アレイ６１の外側周辺部に設置した構成とすることによ
り、ＤＷＬドライバ回路は従来構成のままで使用可能で
あり、各セルフＧＮＤ切替回路を組込むに当たって、Ｄ
ＷＬドライバのサイズを抑制することができる。
【図１】 本発明のスタンバイＷＬ電位の設定上限とそ
の時のバイアス条件を示す説明図
の時のバイアス条件を示す説明図
【図２】 本発明の第１の実施例に係るＷＬ電位切替駆
動機構を示すブロック図
動機構を示すブロック図
【図３】 （ａ）、（ｂ）、（ｃ）は本発明の第２の実
施例に係るセルフリフレッシュ用低電圧発生回路の構成
例を示すブロック図
施例に係るセルフリフレッシュ用低電圧発生回路の構成
例を示すブロック図
【図４】 本発明の第３の実施例に係るＷＬ電位切替駆
動機構を示すブロック図
動機構を示すブロック図
【図５】 従来のＤＷＬドライバ回路の構成を示すブロ
ック図
ック図
【図６】 （ａ）は従来のＧＩＤＬ発生のモデル図、
（ｂ）はその時のバイアス条件を示す説明図。
（ｂ）はその時のバイアス条件を示す説明図。
４１ ＤＷＬドライバ回路
４２ セルフＧＮＤ切替回路
４３ 低電圧発生回路
５１ Ｎチャンネルトランジスタ
５２ ノード
５３ ダイオード
５４ ＶblまたはＶcp発生回路５４
５５、５６ 電圧分割用抵抗
６１ メモリセルアレイ
Claims (7)
- 【請求項１】 ＤＲＡＭを搭載した半導体集積回路であ
って、 ワード線を選択駆動し、該ワード線の電位として、アク
ティブ時はＨレベルのサブデコード信号を与え、スタン
バイ時は接地電位のＬレベル信号を与えるＤＷＬドライ
バ回路と、 セルフリフレッシュモード時には、スタンバイ状態で上
記ワード線の電位を上記接地電位より微小値だけ高いセ
ルフリフレッシュ用低電圧の電位に切替接続するバイア
ス手段とを有することを特徴とする半導体集積回路。 - 【請求項２】 ＤＲＡＭを搭載した半導体集積回路であ
って、 ワード線を選択駆動し、該ワード線の電位として、アク
ティブ時はＨレベルのサブデコード信号を与え、スタン
バイ時は接地電位のＬレベル信号を与えるＤＷＬドライ
バ回路と、 上記ＤＷＬドライバ回路と上記接地電位間に介在し、セ
ルフリフレッシュモード時には上記接地電位レベルの切
替動作を行なうセルフＧＮＤ切替回路と上記セルフＧＮ
Ｄ切替回路に接続され、上記接地電位より微小値だけ高
いセルフリフレッシュ用低電圧を発生する低電圧発生回
路と、を備え、 セルフリフレッシュモード時には、上記セルフＧＮＤ切
替回路は、上記ワード線を、上記接地電位から切断状態
とし、上記ワード線の電位はスタンバイ状態で上記低電
圧発生回路が発生する上記セルフリフレッシュ用低電圧
値にバイアス接続することを特徴とする半導体集積回
路。 - 【請求項３】 上記セルフリフレッシュ用低電圧の上限
は、ソース側のビット線のＬレベル電位がドレイン側に
チャネルリークを起こさないレベル範囲内の値である請
求項１又は２記載の半導体集積回路。 - 【請求項４】 前記低電圧発生回路は、前記セルフリフ
レッシュ用低電圧を発生するゲート・ドレイン間ショー
トのＮチャンネルトランジスタを有する請求項１又は２
記載の半導体集積回路。 - 【請求項５】 前記低電圧発生回路は、前記セルフリフ
レッシュ用低電圧として組込みポテンシャルの電圧を発
生するダイオードを有する請求項１又は２記載の半導体
集積回路。 - 【請求項６】 前記低電圧発生回路は、前記セルフリフ
レッシュ用低電圧としてアレイ電圧の１／２であるビッ
トライン電圧またはセルポテンシャルを発生する電圧発
生回路を有する請求項１又は２記載の半導体集積回路。 - 【請求項７】 前記セルフＧＮＤ切替回路をメモリセル
アレイ外周部に設けた請求項１又は２記載の半導体集積
回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001368739A JP2003173675A (ja) | 2001-12-03 | 2001-12-03 | 半導体集積回路 |
| US10/158,944 US6665225B2 (en) | 2001-12-03 | 2002-06-03 | Semiconductor integrated circuit with reduction of self refresh current |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001368739A JP2003173675A (ja) | 2001-12-03 | 2001-12-03 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003173675A true JP2003173675A (ja) | 2003-06-20 |
Family
ID=19178285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001368739A Pending JP2003173675A (ja) | 2001-12-03 | 2001-12-03 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6665225B2 (ja) |
| JP (1) | JP2003173675A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008165956A (ja) * | 2006-12-27 | 2008-07-17 | Hynix Semiconductor Inc | 選択的にネガティブワード線を駆動する半導体メモリ装置。 |
| US7940577B2 (en) | 2005-11-15 | 2011-05-10 | Renesas Electronics Corporation | Semiconductor integrated circuit device minimizing leakage current |
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|---|---|---|---|---|
| JP4437710B2 (ja) * | 2003-10-30 | 2010-03-24 | 富士通マイクロエレクトロニクス株式会社 | 半導体メモリ |
| JP4237038B2 (ja) * | 2003-12-01 | 2009-03-11 | エルピーダメモリ株式会社 | 半導体集積回路装置 |
| KR100648280B1 (ko) * | 2005-01-04 | 2006-11-23 | 삼성전자주식회사 | 반도체 메모리 장치 및 그것의 워드라인 전압 공급 방법 |
| US7715420B1 (en) * | 2006-01-06 | 2010-05-11 | Oracle America, Inc. | Method and apparatus for refreshing receiver circuits using extra communication bits |
| US8004920B2 (en) | 2007-05-29 | 2011-08-23 | Micron Technology, Inc. | Power saving memory apparatus, systems, and methods |
| TW200929211A (en) * | 2007-12-17 | 2009-07-01 | Etron Technology Inc | Method of reducing current of memory in self-refreshing mode |
| KR100945940B1 (ko) * | 2008-06-27 | 2010-03-05 | 주식회사 하이닉스반도체 | 리프레쉬 신호 생성 회로 |
| KR20190054812A (ko) | 2017-11-14 | 2019-05-22 | 삼성전자주식회사 | 메모리 장치의 구동 방법 및 이를 수행하는 메모리 장치 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3337564B2 (ja) * | 1994-09-16 | 2002-10-21 | 松下電器産業株式会社 | 半導体記憶装置 |
| US6335893B1 (en) * | 1997-06-16 | 2002-01-01 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JP2002216471A (ja) * | 2001-01-17 | 2002-08-02 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
2001
- 2001-12-03 JP JP2001368739A patent/JP2003173675A/ja active Pending
-
2002
- 2002-06-03 US US10/158,944 patent/US6665225B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2008165956A (ja) * | 2006-12-27 | 2008-07-17 | Hynix Semiconductor Inc | 選択的にネガティブワード線を駆動する半導体メモリ装置。 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6665225B2 (en) | 2003-12-16 |
| US20030103403A1 (en) | 2003-06-05 |
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