KR20050099846A - 반도체 메모리 장치의 내부전압 발생회로 - Google Patents
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Abstract
본 발명은 반도체 메모리 장치의 내부전압 발생회로에 관한 것으로서, 반도체 메모리 장치의 동작상태에 따라 장치 내의 컬럼 경로와 그 제어로직 또는 데이터 경로와 그 제어로직 등에 공급전원의 전위를 달리하여 공급함으로써, 상기 경로 및 제어로직이 반도체 메모리 장치의 현동작에 관여하는 상태인 경우에는 정상 동작 전압을 인가하는 한편, 상기 경로 및 제어로직이 동작에 관여하지 않는 상태인 경우에는 동작 중인 다른 영역보다도 상대적으로 낮은 전압을 인가하여, 반도체 메모리 장치의 내부전원을 효율적으로 운용하고, 메모리 장치 내의 누설전류를 감소시켜 불필요한 전력 소모를 줄일 수 있는 효과를 가진다.
Description
본 발명은 반도체 메모리 장치의 내부전압 발생회로에 관한 것으로, 더욱 구체적으로는 반도체 메모리 장치 내의 특정 영역에 공급되는 전원의 전위를 상기 특정영역이 메모리 장치의 현재 동작 상태에 관여하는 상태인지의 여부에 따라 달리함으로써 전류누설 및 전력소모를 감소시킬 수 있는 내부전압 발생회로에 관한 것이다.
도 1에 도시된 바와 같이, 반도체 메모리 소자는 크게 셀 어레이(cell array), 로우 경로(row path)와 그 제어로직, 컬럼 경로(column path)와 그 제어로직, 데이터 경로와 그 제어로직으로 구성된다. 이들 중 로우 경로와 그 제어로직, 컬럼 경로와 그 제어로직, 및 데이터 경로와 그 제어로직을 아울러서 페리(peri) 영역이라 부른다.
도 2에 도시된 바와 같이, 메모리 장치에 외부전압(Vcc)이 인가되면 메모리 장치의 내부에서는 동작에 필요한 내부전원들을 만들어 낸다. 이러한 내부전원으로는 워드라인의 고전압인 Vpp, 셀과 비트라인 센스앰프(sense amp.)에 인가되는 Vcore, 페리영역에 인가되는 고전압 소스인 Vperi 등이 있다.
종래의 메모리 장치에서는 내부에서 생성된 Vperi의 전압 레벨이 정해지면 모든 페리영역에 동일한 전압값의 전원이 인가되도록 되어 있었다. 즉, 일단 생성된 Vperi전원은 페리영역에 인가됨에 있어 페리영역 내의 로우 경로와 그 제어로직, 컬럼 경로와 그 제어로직, 및 데이터 경로와 그 제어로직 전역에 걸쳐 동일한 전압이 인가되도록 되어 있었다.
한편, 반도체 메모리 장치에 있어 외부에서 인가되는 전압(Vcc)은 메모리 장치의 고속화, 저전력화가 진행되어 감에 따라 점점 낮아지고 있다. 그에 따라 메모리 장치의 내부 동작을 위한 내부전원의 전위도 아울러 낮아지고 있으며, 내부 전원이 낮아짐에 따른 동작 마진을 확보하기 위하여 트랜지스터의 문턱전압(Vt)을 낮추어 줄 필요가 있게 되었다. 그러나, 상기 문턱전압이 낮아지면서 메모리 장치 내의 누설전류가 증가하게 되어 전력소모가 증가하는 문제가 발생하였다. 이에 따라 외부전원(Vcc)가 낮아짐에 따른 누설전류를 줄여 줄 필요성이 대두되었다.
그러나, 종래의 반도체 메모리 장체에서는 상기에서 살펴 본 바와 같이, 페리 영역 전체에 대하여 그 동작 상태와 상관없이 동일한 전압 레벨의 전원이 공급되도록 되어 있었으므로, 메모리의 동작상태에 따른 전원 레벨의 제어가 불가능하였고, 이 때문에 전류의 불필요한 누설을 막아 전력소모를 감소시킬 수 있는 여지가 없었다.
보다 자세히 살펴 보면, 반도체 메모리 장치에 있어, 액티브 동작을 수행할 때에는 페리영역의 모든 부분이 동작에 관여하게 되지만, 리프레쉬(refresh) 등의 스탠드바이 상태에서 페리 영역에서는 로우 경로와 그 제어로직만 동작에 관여할 뿐 나머지 구성인 컬럼 경로와 그 제어로직 및 데이터 경로와 그 제어로직은 동작에 관여하지 않게 된다. 따라서, 메모리 장치의 불필요한 누설전류 성분을 감소시키기 위해서는 동작하는 부분에만 필요한 전압레벨의 전원을 공급해 주고 동작에 관여하지 않는 부분에는 동작전원보다 낮은 전압을 공급할 필요가 있다. 그러나, 종래의 반도체 메모리 장치에서는 동작상태에 상관없이 페리영역 전역에 걸쳐 동일 전압레벨의 전원을 공급하도록 설계되어 있는 결과, 상기와 같은 불필요한 전류 누설이 불가피하게 발생하는 문제점이 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 메모리의 동작상태에 따라 페리(peri) 영역 중, 동작에 관여하지 않는 영역에는 동작에 관여하고 있는 영역에 공급되는 전원보다 낮은 전압의 전원을 공급도록 함으로써, 누설전류 및 전력소모를 줄일 수 있는 반도체 메모리 장치의 내부전압 발생회로를 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 소정 전위 수준의 내부전압을 공급하기 위한 제어신호로써 기준전압을 발생시키는 기준전압 발생부와; 상기 기준전압 발생부로부터 상기 기준전압을 입력받아 소정 전위 수준의 제 1 내부전압을 출력하는 제 1 내부전압 발생부와; 액티브 동작을 나타내는 액티브 제어신호와 리프레쉬 동작을 나타내는 리프레쉬 제어신호의 논리연산에 의한 소정의 인에이블신호, 및 상기 기준전압을 입력받아, 반도체 메모리 장치가 리프레쉬 상태가 아니면서 액티브 상태인 경우에는 상기 제 1 내부전압과 동일 전위 수준의 제 2 내부전압을 발생시키며, 그 이외의 경우에는 상기 제 1 내부전압보다 낮은 전위 수준의 제 3 내부전압을 발생시키는 제 2 내부전압 발생부를 포함하여 구성되는 반도체 메모리 장치의 내부전압 발생회로를 제공한다.
본 발명에서, 상기 제 1 내부전압은 반도체 메모리 장치 내의 로우 경로(row path) 및 그 제어로직에 공급되며, 상기 제 2 및 제 3 내부전압은 컬럼 경로(column path)와 그 제어로직 또는 데이터 경로와 그 제어로직에 공급되는 것이 바람직하다.
본 발명에서, 상기 제 1 내부전압 발생부는 상기 제 1 내부전압을 상기 기준전압과 비교증폭하여 출력하는 제 1 전류미러형 증폭수단과, 상기 제 1 내부전압이 상기 기준전압보다 낮아지면 상기 제 1 내부전압의 전위를 상기 기준전압 전위수준까지 상승시키는 제 1 풀업수단을 포함하는 것이 바람직하다.
본 발명에서, 상기 제 2 내부전압 발생부는 상기 소정의 인에이블 신호에 응답하여 동작하되, 반도체 메모리 장치가 리프레쉬 상태가 아니면서 액티브 상태인 경우에만 상기 인에이블 신호에 응답하여 상기 제 2 내부전압을 상기 기준전압과 비교증폭하여 출력하는 제 2 전류미러형 증폭수단과, 상기 제 2 내부전압이 상기 기준전압보다 낮아지면 상기 제 2 내부전압의 전위를 상기 기준전압 전위수준까지 상승시키는 제 2 풀업수단과, 반도체 메모리 장치가 리프레쉬 상태가 아니면서 액티브 상태인 경우에 해당하지 않는 경우에는 상기 제 1 내부전압보다 낮은 전위 수준의 제 3 내부전압을 상기 제 2 내부전압 발생부의 출력단으로 발생시키는 모스다이오드를 포함하는 것이 바람직하다.
본 발명에서, 상기 제 1 내부전압 발생부는 상기 제 1 내부전압을 상기 기준전압과 비교증폭하여 출력하는 제 1 전류미러형 증폭수단과, 상기 제 1 내부전압이 상기 기준전압보다 낮아지면 상기 제 1 내부전압의 전위를 상기 기준전압 전위수준까지 상승시키는 제 1 풀업수단을 포함하고; 상기 제 2 내부전압 발생부는 상기 소정의 인에이블 신호에 응답하여 동작하되, 반도체 메모리 장치가 리프레쉬 상태가 아니면서 액티브 상태인 경우에만 상기 인에이블 신호에 응답하여 상기 제 2 내부전압을 상기 기준전압과 비교증폭하여 출력하는 제 2 전류미러형 증폭수단과, 상기 제 2 내부전압이 상기 기준전압보다 낮아지면 상기 제 2 내부전압의 전위를 상기 기준전압 전위수준까지 상승시키는 제 2 풀업수단과, 반도체 메모리 장치가 리프레쉬 상태가 아니면서 액티브 상태인 경우에 해당하지 않는 경우에는 상기 제 1 내부전압보다 낮은 전위 수준의 제 3 내부전압을 상기 제 2 내부전압 발생부의 출력단으로 발생시키는 모스다이오드를 포함하는 것이 바람직하다.
또한, 상기의 기술적 과제를 달성하기 위하여, 본 발명은 소정 전위 수준의 내부전압을 공급하기 위한 제어신호로써 제 1 기준전압 및 제 2 기준전압을 발생시키는 기준전압 발생부와; 상기 기준전압 발생부로부터 상기 제 1 기준전압을 입력받아 소정 전위 수준의 제 1 내부전압을 출력하는 제 1 내부전압 발생부와; 액티브 동작을 나타내는 액티브 제어신호와 리프레쉬 동작을 나타내는 리프레쉬 제어신호의 논리연산에 의한 소정의 인에이블 신호, 및 상기 제 1 및 제 2 기준전압을 입력받아, 반도체 메모리 장치가 리프레쉬 상태가 아니면서 액티브 상태인 경우에는 상기 제 1 기준전압을 전달하고, 그외의 경우에는 상기 제 2 기준전압을 전달하는 기준전압 전달부와; 상기 기준전압 전달부로부터의 전압이 상기 제 1 기준전압인 경우에는 이에 응답하여 상기 제 1 내부전압과 동일 전위 수준의 제 2 내부전압을 발생시키되, 상기 기준전압 전달부로부터의 전압이 상기 제 2 기준전압인 경우에는 이에 응답하여 상기 제 1 내부전압보다 낮은 전위 수준의 제 3 내부전압을 발생시키는 제 2 내부전압 발생부를 포함하여 구성되는 반도체 메모리 장치의 내부전압 발생회로를 제공한다.
본 발명에서, 상기 제 1 내부전압은 반도체 메모리 장치 내의 로우 경로 및 그 제어로직에 공급되며, 상기 제 2 및 제 3 내부전압은 컬럼 경로와 그 제어로직 또는 데이터 경로와 그 제어로직에 공급되는 것이 바람직하다.
본 발명에서, 상기 제 1 내부전압 발생부는 상기 제 1 내부전압을 상기 제 1 기준전압과 비교증폭하여 출력하는 제 1 전류미러형 증폭수단과, 상기 제 1 내부전압이 상기 제 1 기준전압보다 낮아지면 상기 제 1 내부전압의 전위를 상기 제 1 기준전압 전위수준까지 상승시키는 제 1 풀업수단을 포함하는 것이 바람직하다.
본 발명에서, 상기 제 2 내부전압 발생부는 상기 제 2(또는 제 3) 내부전압을 상기 제 1(또는 제 2) 기준전압과 비교증폭하여 출력하는 제 2 전류미러형 증폭수단과, 상기 제 2(또는 제 3) 내부전압이 상기 제 1(또는 제 2) 기준전압보다 낮아지면 상기 제 2(또는 제 3) 내부전압의 전위를 상기 제 1(또는 제 2) 기준전압 전위수준까지 상승시키는 제 2 풀업수단을 포함하는 것이 바람직하다.
본 발명에서, 상기 제 1 내부전압 발생부는 상기 제 1 내부전압을 상기 제 1 기준전압과 비교증폭하여 출력하는 제 1 전류미러형 증폭수단과, 상기 제 1 내부전압이 상기 제 1 기준전압보다 낮아지면 상기 제 1 내부전압의 전위를 상기 제 1 기준전압 전위수준까지 상승시키는 제 1 풀업수단을 포함하고; 상기 제 2 내부전압 발생부는 상기 제 2(또는 제 3) 내부전압을 상기 제 1(또는 제 2) 기준전압과 비교증폭하여 출력하는 제 2 전류미러형 증폭수단과, 상기 제 2(또는 제 3) 내부전압이 상기 제 1(또는 제 2) 기준전압보다 낮아지면 상기 제 2(또는 제 3) 내부전압의 전위를 상기 제 1(또는 제 2) 기준전압 전위수준까지 상승시키는 제 2 풀업수단을 포함하는 것이 바람직하다.
또한, 상기의 기술적 과제를 달성하기 위하여, 본 발명은 소정 전위 수준의 내부전압을 공급하기 위한 제어신호로써 제 1 기준전압 및 제 2 기준전압을 발생시키는 기준전압 발생부와; 상기 기준전압 발생부로부터 상기 제 1 기준전압을 입력받아 소정 전위 수준의 제 1 내부전압을 출력하는 제 1 내부전압 발생부와; 액티브 동작을 나타내는 액티브 제어신호와 리프레쉬 동작을 나타내는 리프레쉬 제어신호의 논리연산에 의한 소정의 인에이블 신호에 응답하여, 반도체 메모리 장치가 리프레쉬 상태가 아니면서 액티브 상태인 경우 상기 제 1 내부전압 발생부의 출력단으로부터 상기 제 1 내부전압을 입력받아 상기 제 1 내부전압과 동일 전위 수준의 제 2 내부전압을 하기(下記)의 제 2 내부전압 발생부의 출력단으로 출력하는 내부전압 전달부와; 상기 소정의 인에이블 신호를 입력받음과 아울러 상기 제 2 기준전압을 입력받아, 반도체 메모리 장치가 리프레쉬 상태가 아니면서 액티브 상태인 경우에 해당하지 않는 경우에만 상기 제 1 내부전압보다 낮은 전위 수준의 제 3 내부전압을 발생시키는 제 2 내부전압 발생부를 포함하여 구성되는 반도체 메모리 장치의 내부전압 발생회로를 제공한다.
본 발명에서, 상기 제 1 내부전압은 반도체 메모리 장치 내의 로우 경로 및 그 제어로직에 공급되며, 상기 제 2 및 제 3 내부전압은 컬럼 경로와 그 제어로직 또는 데이터 경로와 그 제어로직에 공급되는 것이 바람직하다.
본 발명에서, 상기 제 1 내부전압 발생부는 상기 제 1 내부전압을 상기 제 1 기준전압과 비교증폭하여 출력하는 제 1 전류미러형 증폭수단과, 상기 제 1 내부전압이 상기 제 1 기준전압보다 낮아지면 상기 제 1 내부전압의 전위를 상기 제 1 기준전압 전위수준까지 상승시키는 제 1 풀업수단을 포함하는 것이 바람직하다.
본 발명에서, 상기 제 2 내부전압 발생부는 상기 소정의 인에이블 신호에 응답하여 동작하되, 반도체 메모리 장치가 리프레쉬 상태가 아니면서 액티브 상태인 경우에 해당하지 않는 경우에만 상기 인에이블 신호에 응답하여 상기 제 3 내부전압을 상기 제 2 기준전압과 비교증폭하여 출력하는 제 2 전류미러형 증폭수단과, 상기 제 3 내부전압이 상기 제 2 기준전압보다 낮아지면 상기 제 3 내부전압의 전위를 상기 제 2 기준전압 전위수준까지 상승시키는 제 2 풀업수단을 포함하는 것이 바람직하다.
본 발명에서, 상기 제 1 내부전압 발생부는 상기 제 1 내부전압을 상기 제 1 기준전압과 비교증폭하여 출력하는 제 1 전류미러형 증폭수단과, 상기 제 1 내부전압이 상기 제 1 기준전압보다 낮아지면 상기 제 1 내부전압의 전위를 상기 제 1 기준전압 전위수준까지 상승시키는 제 1 풀업수단을 포함하고; 상기 제 2 내부전압 발생부는 상기 소정의 인에이블 신호에 응답하여 동작하되, 반도체 메모리 장치가 리프레쉬 상태가 아니면서 액티브 상태인 경우에 해당하지 않는 경우에만 상기 인에이블 신호에 응답하여 상기 제 3 내부전압을 상기 제 2 기준전압과 비교증폭하여 출력하는 제 2 전류미러형 증폭수단과, 상기 제 3 내부전압이 상기 제 2 기준전압보다 낮아지면 상기 제 3 내부전압의 전위를 상기 제 2 기준전압 전위수준까지 상승시키는 제 2 풀업수단을 포함하는 것이 바람직하다.
또한, 상기의 기술적 과제를 달성하기 위하여, 본 발명은 소정 전위 수준의 제 1 내부전압을 로우 경로 및 그 제어로직에 공급하는 내부전압 발생부와; 상기 제 1 내부전압을 입력받음과 아울러, 액티브 동작을 나타내는 액티브 제어신호와 리프레쉬 동작을 나타내는 리프레쉬 제어신호의 논리연산에 의한 소정의 인에이블 신호에 응답하여, 반도체 메모리 장치가 리프레쉬 상태가 아니면서 액티브 상태인 경우에는 상기 제 1 내부전압과 동일 전위 수준의 제 2 내부전압을, 그 이외의 경우에는 상기 제 1 내부전압보다 낮은 전위 수준의 제 3 내부전압을 컬럼 경로와 그 제어로직 또는 데이터 경로와 그 제어로직에 공급하는 내부전압 전달부를 포함하여 구성되되; 상기 내부전압 전달부는 상기 인에이블 신호에 응답하여 상기 제 1 내부전압과 동일 전위 수준의 제 2 내부전압을 공급하는 모스트랜지스터와, 상기 제 1 내부전압보다 일정 문턱 전압 이하만큼 낮은 제 3 내부전압을 공급하는 모스다이오드를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부전압 발생회로를 제공한다.
본 발명에서, 상기 모스트랜지스터는 상기 액티브 제어신호가 하이레벨이고 리프레쉬 제어신호가 로우레벨일 때 턴-온되는 피모스 트랜지스터인 것이 바람직하다.
본 발명에서, 상기 모스다이오드는 엔모스다이오드인 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 3은 본 발명에 따른 반도체 메모리 장치의 내부전압 발생회로의 제 1 내지 제 3 구현체의 구성원리를 설명하기 위한 개념도로서, 본 구현체에 따른 내부전압 발생회로는 외부 전원(VCC)를 인가받아, 우선 동작전원이 항상 필요한 로우 경로와 그 제어로직에는 제 1 Vperi 발생부(31)로부터 생성되는 내부전압(Vperi_1)을 항상 인가한다. 그리고, 메모리 장치의 동작 상태에 따라 동작 관여 여부가 결정되는 컬럼 경로와 그 제어로직, 데이터 경로와 그 제어로직에는 제 2 Vperi 발생부(32)에서 생성된 전압을 인가한다.
여기서, 제 2 Vperi 발생부(32)는 입력되는 액티브 제어신호(active)와 리프레쉬 제어신호(refresh)에 따라 출력 전압의 레벨을 결정하여 출력한다. 즉, 상기 제 2 Vperi 발생부(32)는 메모리 장치가 리프레쉬 상태가 아니면서 액티브 상태인 경우에는 상기 내부전압(Vperi_1)과 동일 레벨의 내부전압(Vperi_2)을 출력하며, 컬럼 경로와 그 제어로직 및 데이터 경로와 그 제어로직이 메모리 장치의 동작에 관여하지 않는 스탠바이 상태시에는 내부전압(Vperi_1)보다 낮은 레벨의 내부전압(Vperi_3)을 출력한다.
도 4a는 본 발명에 의한 제 1 구현체에 관한 일실시예를 도시한 것이다. 도시된 바와 같이, 제 1 구현체에 따른 반도체 메모리 장치의 내부전압 발생회로는 일정 수준의 내부전압을 공급하기 위한 제어신호로 사용되는 기준전압(Vr1)을 발생시키는 기준전압 발생부(100)와; 상기 기준전압(Vr1)을 입력받아 일정 전위 수준의 내부전압(Vperi_1)을 출력하는 제 1 Vperi 발생부(110)와; 액티브 동작을 나타내는 액티브 제어신호(active)와 리프레쉬 동작을 나타내는 리프레쉬 제어신호(Refresh)의 논리연산에 의한 소정의 인에이블신호를 입력받음과 아울러 상기 기준전압 발생부(100)로부터 기준전압(Vr1)을 입력받아, 반도체 메모리 장치가 리프레쉬 상태가 아니면서 액티브 상태인 경우에는 내부전압(Vperi_1)과 동일 레벨의 내부전압(Vperi_2)을 발생시키되, 그외의 경우에는 내부전압(Vperi_1)보다 일정 전압레벨 이하인 내부전압(Vperi_3)을 발생시키는 제 2 Vperi 발생부(120)를 포함하여 구성된다.
이와 같이 구성된 제 1 구현체의 일실시예의 동작을 구체적으로 설명하면 다음과 같다.
우선, 기준전압발생부(100)로부터 내부전압(Vperi_1)에 대한 기준전압(Vr1)이 만들어져 제 1 Vperi 발생부(110) 내 제 1 전류미러형 증폭부(111)의 엔모스(N11)의 게이트로 인가된다. 이 때, 엔모스(N15)는 그 게이트에 항상 Vcc레벨의 전압이 인가되어 턴온 상태에 있으므로 제 1 전류미러형 증폭부(111)는 동작상태에 있게 되며, 엔모스(N12)의 게이트인 제 1 Vperi 발생부(110)의 출력단으로는 상기 기준전압(Vr1)에 따라 일정 전위수준의 내부전압(Vperi_1)이 출력된다. 내부전압(Vperi_1)은 로우경로와 그 제어로직의 고전압 소스로서 인가된다.
여기서, 제 1 전류미러형 증폭부(111)의 동작을 설명하면 다음과 같다. 즉, 엔모스(N11)의 게이트로 기준전압(Vr1)이 인가되고 엔모스(N15)가 턴온 되면, 소정 수준의 내부전압(Vperi_1)이 엔모스(N12)의 게이트단으로 출력된다. 이 때, 만약 내부전압(Vperi_1)이 기준전압(Vr1)보다 낮아지면 노드(A)의 전위보다 노드(B)의 전위가 상대적으로 높아지게 된다. 그리고, 노드(B)는 두 피모스(P11, P12)의 게이트와 연결되어 있기 때문에 두 피모스(P11, P12)의 저항값은 커지게 되며, 노드(A)의 전위는 종전보다 낮아지게 된다. 그 결과, 피모스(P15)의 게이트 전압은 낮아지면서 더 많은 전류를 Vcc로부터 흘려주게 되어 Vperi_1의 레벨은 높아지게 된다. 반대로, 만약 내부전압(Vperi_1)이 기준전압(Vr1)보다 높아지면 노드(A)의 전위보다 노드(B)의 전위가 상대적으로 낮아지게 된다. 그리고, 두 피모스(P11, P12)의 저항값은 작아지게 되며, 노드(A)의 전위는 종전보다 높아지게 된다. 그 결과, 피모스(P15)의 게이트 전압은 높아져 더 적은 전류를 Vcc로부터 흘려주게 되면서 내부전압(Vperi_1)의 레벨은 낮아지게 된다. 결국, 제 1 Vperi 발생부(110)의 출력단으로는 일정 전위수준의 내부전압(Vperi_1)이 생성되어 출력되게 된다.
한편, 제 2 Vperi 발생부(120) 내의 제 2 전류미러형 증폭부(121)의 경우에는, 피모스(P17)와 엔모스(N16)가 인버터(IV12)로부터 인가되는 제어신호에 의해 제어되도록 설계되어 있다. 액티브 제어신호(active)는 메모리 장치 내부에서 하나의 워드 라인이 선택되도록 만들어 주는 신호로서 리드(read)/라이트(write)시와 리프레쉬 시에 하이레벨로 천이하는 신호이며, 리프레쉬 제어신호(refresh)는 오토 리프레쉬(auto-refresh), 셀프 리프레쉬(self-refresh) 또는 외부 명령에 의한 리프레쉬가 수행될 때 하이레벨로 천이하는 신호이다.
도시된 바와 같이, 낸드게이트(ND10)의 입력으로 리프레쉬 제어신호(refresh)의 반전신호와 액티브 제어신호(active)가 입력된다. 낸드게이트(ND10)는 입력되는 신호가 모두 하이레벨일 때 로우레벨의 신호를 출력하기 때문에, 메모리 장치가 리프레쉬 상태가 아니면서 액티브 상태인 경우에만 낸드게이트(ND10)의 출력이 로우 레벨을 유지하게 된다. 따라서, 리프레쉬 상태가 아니면서 액티브 상태인 경우에만 인버터(IV12)의 출력이 하이레벨이 되어 피모스(P17)를 턴-오프 시키고 엔모스(N16)를 턴-온시킴으로써, 제 2 전류미러형 증폭부(121)를 정상 동작하게 한다. 결과적으로, 이와 같은 경우에는 상기 제 1 전류미러형 증폭부(111)에서와 동일한 동작에 의하여 제 2 Vperi 발생부(120)의 출력단으로 상기 내부전압(Vperi_1)과 동일 전위수준의 내부전압(Vperi_2)이 출력되어 컬럼 경로와 그 제어로직, 또는 데이터 경로와 그 제어로직에 공급된다.
한편, 리프레쉬 상태가 아니면서 액티브 상태인 경우에 해당하지 않는 경우, 즉 스탠드 바이 상태인 경우에는, 인버터(IV12)의 출력이 로우레벨이 되어 피모스(P17)를 턴-온되고 엔모스(N16)를 턴-오프됨으로써, 제 2 전류미러형 증폭부(121)는 동작하지 않게 되며, 다만 상기 제 1 Vperi 발생부(110)에서 생성된 내부전압(Vperi_1)이 다이오드(D10)에 입력되어 제 2 Vperi 발생부(120)의 출력단으로는 내부전압(Vperi_3)이 출력된다. 이러한, 내부전압(Vperi_3)은 내부전압(Vperi_1)이 다이오드(D10)에 입력되어 출력되는 신호로서, 내부전압(Vperi_1)보다도 다이오드(D10)의 문턱전압(Vt)만큼 낮은 전위를 갖는 신호이다. 따라서, 다이오드(D10)의 문턱전압(Vt)을 조절함으로써, 원하는 전위의 내부전압(Vperi_3)을 생성하여, 이를 스탠드 바이시의 컬럼 경로와 그 제어로직, 또는 데이터 경로와 그 제어로직에 공급할 수 있게 된다.
정리하면, 상기와 같은 제 1 구현체에 의한 내부전압 발생회로는, 로우 경로와 그 제어로직에는 항상 일정한 전위 수준의 내부전압(Vperi_1)을 공급하되; 컬럼 경로와 그 제어로직, 데이터 경로와 그 제어로직에는 메모리 장치가 리프레쉬 상태가 아니면서 액티브 상태인 경우에는 내부전압(Vperi_1)과 동일한 전위의 내부전압(Vperi_2)을 공급하고, 메모리 장치가 스탠드 바이 상태인 경우에는 내부전압(Vperi_1)보다 일정 문턱전압(Vt)만큼 낮은 전위의 내부전압(Vperi_3)을 공급함으로써, 메모리 장치의 동작 상태에 따라 내부전압의 공급 전위를 조절하여 불필요한 전류 누설과 전력소모를 줄일 수 있다.
다음으로, 도 4b는 본 발명에 의한 제 2 구현체에 관한 일실시예를 도시한 것이다. 도시된 바와 같이, 제 2 구현체에 따른 반도체 메모리 장치의 내부전압 발생회로는 일정 수준의 내부전압를 공급하기 위한 제어신호로 사용되는 기준전압(Vr1) 및 기준전압(Vr2)을 발생시키는 기준전압 발생부(200)와; 기준전압(Vr1)을 입력받아 일정 전위 수준의 내부전압(Vperi_1)을 출력하는 제 1 Vperi 발생부(210)와; 액티브 제어신호(active)와 리프레쉬 제어신호(refresh)의 논리연산에 의한 소정의 인에이블 신호를 입력받음과 아울러 상기 기준전압 발생부(200)로부터 상기 기준전압(Vr1, Vr2)을 입력받아, 반도체 메모리 장치가 리프레쉬 상태가 아니면서 액티브 상태인 경우에는 상기 기준전압(Vr1)을 전달하고, 그외의 경우에는 상기 기준전압(Vr2)을 전달하는 기준전압 전달부(203)와; 상기 기준전압 전달부(203)로부터 출력되는 전압이 상기 기준전압(Vr1)인 경우에는 이에 응답하여 상기 내부전압(Vperi_1)과 동일 수준의 내부전압(Vperi_2)을 발생시키되, 상기 기준전압 전달부(203)로부터 출력되는 전압이 기준전압(Vr2)인 경우에는 상기 내부전압(Vperi_1)보다 일정 전압레벨 이하인 내부전압(Vperi_3)을 발생시키는 제 2 Vperi 발생부(220)를 포함하여 구성되는 것을 특징한다. 여기서, 액티브 제어신호(active)와 리프레쉬 제어신호(refresh)는 상기 제 1 구현체에서 사용된 제어신호와 동일한 것이다.
이와 같이 구성된 제 2 구현체의 일실시예의 동작을 구체적으로 설명하면 다음과 같다.
우선, 기준 전압 발생부(200)로부터 내부전압(Vperi_1)에 대한 기준전압(Vr1)이 만들어져 제 1 전류미러형 증폭부(211)의 엔모스(N21)의 게이트로 인가된다. 그리고, 상기 제 1 구현체의 제 1 전류 미러형 증폭부(111)와 동일한 동작에 의하여, 제 1 Vperi 발생부(210)의 출력단으로는 상기 기준전압(Vr1)에 따라 일정 전위수준의 내부전압(Vperi_1)이 출력되어 로우경로와 그 제어로직의 고전압 소스로서 인가된다.
한편, 컬럼 경로와 그 제어로직, 데이터 경로와 그 제어로직에 공급되는 내부전원의 경우 제 2 전류미러형 증폭부(211)는 기준전압 전달부(203)에 전달되는 액티브 제어신호(active)와 리프레쉬 제어신호(refresh)의 제어를 받는다. 즉, 제 2 전류 미러형 증폭부(221)는 엔모스(N26)가 게이트로 Vcc 전원을 인가받아 항상 턴-온되어 있어 항상 동작 상태에 있지만, 엔모스(N23)의 게이트에 인가되는 전압은 액티브 제어신호(active)와 리프레쉬 제어신호(refresh)에 의해 제어받도록 되어 있다.
상기 제 1 구현체에서와 마찬가지로, 메모리 장치가 리프레쉬 상태가 아니면서 액티브 상태인 경우에만 낸드게이트(ND20)의 출력은 로우레벨이 되고, 인버터(IV22)의 출력은 하이레벨이 된다. 이 경우, 전송게이트(T21)는 턴-온되고, 전송게이트(T22)는 턴-오프되어 엔모스(N23)의 게이트로는 기준전압(Vr1)이 인가되므로, 상기 제 1 전류미러형 증폭부(211)에서와 동일한 동작에 의하여 제 2 Vperi 발생부(220)의 출력단으로는 상기 내부전압(Vperi_1)과 동일 전위수준의 내부전압(Vperi_2)이 출력되어 컬럼 경로와 그 제어로직, 또는 데이터 경로와 그 제어로직에 공급된다.
한편, 리프레쉬 상태가 아니면서 액티브 상태인 경우에 해당하지 않는 경우, 즉 스탠드 바이 상태인 경우에는, 낸드게이트(ND20)의 출력은 하이레벨이 되고, 인버터(IV22)의 출력은 로우레벨이 된다. 이 경우, 전송게이트(T21)는 턴-오프되고, 전송게이트(T22)는 턴-온되어 엔모스(N23)의 게이트로는 기준전압(Vr2)이 인가되므로, 제 2 전류미러형 증폭부(221)에 의해 제 2 Vperi 발생부(220)의 출력단으로는 기준전압(Vr2)의 전위수준에 따라 내부전압(Vperi_1)보다는 일정 전위수준만큼 낮은 내부전압(Vperi_3)이 출력되어 컬럼 경로와 그 제어로직, 또는 데이터 경로와 그 제어로직에 공급된다.
정리하면, 제 1 구현체와 마찬가지로, 제 2 구현체는 메모리 장치의 동작 상태에 따라 내부전압의 공급 전위를 조절하여 불필요한 전류 누설과 전력소모를 줄일 수 있다.
도 4c는 본 발명에 의한 제 3 구현체에 관한 일실시예를 도시한 것이다. 도시된 바와 같이, 제 3 구현체에 따른 반도체 메모리 장치의 내부전압 발생회로는 일정 수준의 내부전압를 공급하기 위한 제어신호로 사용되는 기준전압(Vr1) 및 기준전압(Vr2)을 발생시키는 기준전압 발생부(300)와; 상기 기준전압(Vr1)을 입력받아 일정 전위 수준의 내부전압(Vperi_1)을 출력하는 제 1 Vperi 발생부(310)와; 액티브 제어신호(active)와 리프레쉬 제어신호(refresh)의 논리연산에 의한 소정의 인에이블 신호에 응답하여, 메모리 장치가 리프레쉬 상태가 아니면서 액티브 상태인 경우 상기 제 1 Vperi 발생부(310)의 출력단으로부터 상기 내부전압(Vperi_1)을 입력받아 상기 내부전압(Vperi_1)과 동일 전압레벨의 내부전압(Vperi_2)을 제 2 Vperi 발생부(320)의 출력단으로 출력하는 내부전압 전달부(330)와; 상기 소정의 인에이블 신호를 입력받음과 아울러 상기 기준전압 발생부(300)로부터 상기 기준전압(Vr2)을 입력받아, 메모리 장치가 리프레쉬 상태가 아니면서 액티브 상태인 경우에 해당하지 않는 경우에만 상기 내부전압(Vperi_1)보다 일정 전압레벨 이하인 내부전압(Vperi_3)을 발생시키는 제 2 Vperi 발생부를 포함하여 구성되는 것을 특징으로 한다. 여기서, 액티브 제어신호(active)와 리프레쉬 제어신호(refresh)는 상기 제 1 구현체에서 사용된 제어신호와 동일한 것이다.
이와 같이 구성된 제 3 구현체의 일실시예의 동작을 구체적으로 설명하면 다음과 같다. 우선, 기준 전압 발생부(300)로부터 내부전압(Vperi_1)에 대한 기준전압(Vr1)이 만들어져 제 1 Vperi 발생부(310) 내 제 1 전류미러형 증폭부(311)의 엔모스(N31)의 게이트로 인가된다. 그리고, 상기 제 1 구현체의 제 1 전류 미러형 증폭부(111)와 동일한 동작에 의하여, 제 1 Vperi 발생부(310)의 출력단으로는 상기 기준전압(Vr1)에 따라 일정 전위수준의 내부전압(Vperi_1)이 출력되어 로우경로와 그 제어로직의 고전압 소스로서 인가된다.
컬럼 경로와 그 제어로직, 데이터 경로와 그 제어로직과 관련하여, 제 3 전류미러형 증폭부(311)와 내부전압 전달부(330)는 제 1 구현체에서와 동일한 액티브 제어신호(active)와 리프레쉬 제어신호(refresh)의 제어를 받는다. 즉, 메모리 장치가 리프레쉬 상태가 아니면서 액티브 상태인 경우에만 낸드게이트(ND30)의 출력은 로우레벨이 된다. 이 경우, 피모스(P37)는 턴-온되고 엔모스(N36)는 턴-오프되어 제 2 전류미러형 증폭부(321)는 동작하지 않게 되지만, 내부전압 전달부(330)의 전송게이트(T30)는 턴-온되어 제 2 Vperi 발생부(320)의 출력단으로는 상기 내부전압(Vperi_1)과 동일 전위수준의 내부전압(Vperi_2)이 출력되어 컬럼 경로와 그 제어로직, 데이터 경로와 그 제어로직에 공급된다.
한편, 리프레쉬 상태가 아니면서 액티브 상태인 경우에 해당하지 않는 경우, 즉 스탠드 바이 상태인 경우에는, 낸드게이트(ND30)의 출력은 하이레벨이 된다. 이 경우, 전송게이트(T31)은 턴-오프되고, 피모스(P37)는 턴-오프되며, 엔모스(N36)를 턴-온됨으로써, 제 2 전류미러형 증폭부(321)는 정상 동작하게 된다. 결과적으로, 이와 같은 경우에는 엔모스(N33)의 게이트로는 기준전압(Vr2)이 인가되므로, 제 2 전류미러형 증폭부(321)에 의하여 제 2 Vperi 발생부(320)의 출력단으로는 기준전압(Vr2)의 전위수준에 따라 내부전압(Vperi_1)보다는 일정 전위수준만큼 낮은 내부전압(Vperi_3)이 출력되어 컬럼 경로와 그 제어로직, 데이터 경로와 그 제어로직에 공급된다.
따라서, 제 3 구현체도 상기 제 1 구현체 및 제 2 구현체와 마찬가지로 메모리 장치의 동작 상태에 따라 내부전압의 공급 전위를 조절하여 불필요한 전류 누설과 전력소모를 줄일 수 있다.
도 5는 본 발명에 의한 제 4 구현체에 관한 일실시예를 도시한 것이다. 도시된 바와 같이, 제 4 구현체에 따른 반도체 메모리 장치의 내부전압 발생회로는 일정 수준의 내부전압(Vperi_1)을 로우 경로 및 그 제어로직에 공급하는 Vperi 발생부(510)와; 상기 내부전압(Vperi_1)을 상기 Vperi 발생부(510)로부터 입력받음과 동시에, 액티브 제어신호(active)와 리프레쉬 제어신호(refresh)의 논리연산에 의한 소정의 인에이블 신호에 응답하여, 메모리 장치가 리프레쉬 상태가 아니면서 액티브 상태인 경우에는 상기 내부전압(Vperi_1)과 동일 전위수준의 내부전압(Vperi_2)을, 그 이외의 경우에는 상기 내부전압(Vperi_1)보다 일정 전압레벨 이하인 내부전압(Vperi_3)을 컬럼 경로와 그 제어로직 또는 데이터 경로와 그 제어로직에 공급하는 내부전압 전달부(520)를 포함하여 구성되되; 상기 내부전압 전달부(520)는 상기 인에이블 신호에 응답하여 내부전압(Vperi_2)을 공급하는 피모스(P50)와, 상기 제 1 내부전압보다 일정 문턱 전압(Vt) 이하만큼 낮은 내부전압(Vperi_3)을 공급하는 모스다이오드(D50)를 포함하는 것을 특징으로 한다. 여기서, 액티브 제어신호(active)와 리프레쉬 제어신호(refresh)는 상기 제 1 구현체에서 사용된 제어신호와 동일한 것이다.
이와 같이 구성된 제 4 구현체의 일실시예의 동작을 구체적으로 설명하면 다음과 같다. 도시된 바와 같이, 제 4 구현체는 상기 제 1 내지 제 3 구현체와는 달리, 하나의 내부전압 발생부인 Vperi 발생부(510)만을 이용한다.
우선, 메모리 장치의 동작 상태와 상관없이 일정 동작 전원이 인가되어야 하는 로우 경로와 그 제어로직에는 내부전압(Vperi_1)이 고전압 소스로서 인가된다. 한편, 메모리 장치가 리프레쉬 상태가 아니면서 액티브 상태인 경우에는 액티브 제어신호(active)는 하이레벨, 리프레쉬 제어신호(refresh)는 로우레벨이 되어 낸드게이트(ND50)의 출력은 로우레벨이 되어 피모스(P50)는 턴-온 되면서 컬럼 경로와 그 제어로직, 데이터 경로와 그 제어로직에는 상기 내부전압(Vperi_1)과 동일한 전위수준의 내부전압(Vperi_2)이 공급된다. 그리고, 반대로, 메모리 장치가 그 이외의 상태, 즉 스탠드바이 상태인 경우에는 낸드게이트(ND50)의 출력은 하이레벨이 되어 피모스(P50)는 턴-오프 되면서 컬럼 경로와 그 제어로직, 데이터 경로와 그 제어로직에는 상기 내부전압(Vperi_1)보다 모스다이오드(D50)의 문턱전압(Vt)만큼 낮은 전위수준의 내부전압(Vperi_3)이 공급된다.
이와 같이, 제 4 구현체는 하나의 내부전압 발생부를 이용하면서도, 상기 제 1 내지 제 3 구현체와 마찬가지로 메모리 장치의 동작 상태에 따라 내부전압의 공급 전위를 조절하여 불필요한 전류 누설과 전력소모를 줄일 수 있는 특징을 가진다.
이상 설명한 바와 같이, 본 발명에 따른 반도체 메모리 장치의 내부전압 발생회로는 반도체 메모리 장치의 동작상태에 따라 장치 내의 컬럼 경로와 그 제어로직 또는 데이터 경로와 그 제어로직 등에 공급전원의 전위를 달리하여 공급함으로써, 상기 경로 및 제어로직이 반도체 메모리 장치의 현재 동작에 관여하는 상태인 경우에는 정상 동작 전압을 인가하는 한편, 상기 경로 및 제어로직이 동작에 관여하지 않는 상태인 경우에는 동작 중인 다른 영역보다도 상대적으로 낮은 전압을 인가하여 반도체 메모리 장치의 내부전원을 효율적으로 운용하고, 메모리 장치 내의 누설전류를 감소시켜 불필요한 전력 소모를 줄일 수 있는 효과를 가진다.
도 1은 반도체 메모리 장치의 일반적인 개념도를 도시한 것이다.
도 2는 종래 기술에 의한 반도체 메모리 장치의 내부전원의 개념을 도시한 것이다.
도 3은 본 발명에 따른 반도체 메모리 장치의 내부전압 발생회로의 제 1 구현체 내지 제 3 구현체의 구성원리를 설명하기 위한 개념도이다.
도 4a는 본 발명에 의한 제 1 구현체에 관한 일실시예를 도시한 것이다.
도 4b는 본 발명에 의한 제 2 구현체에 관한 일실시예를 도시한 것이다.
도 4c는 본 발명에 의한 제 3 구현체에 관한 일실시예를 도시한 것이다.
도 5는 본 발명에 의한 제 4 구현체에 관한 일실시예를 도시한 것이다.
Claims (18)
- 소정 전위 수준의 내부전압을 공급하기 위한 제어신호로써 기준전압을 발생시키는 기준전압 발생부와;상기 기준전압 발생부로부터 상기 기준전압을 입력받아 소정 전위 수준의 제 1 내부전압을 출력하는 제 1 내부전압 발생부와;액티브 동작을 나타내는 액티브 제어신호와 리프레쉬 동작을 나타내는 리프레쉬 제어신호의 논리연산에 의한 소정의 인에이블신호, 및 상기 기준전압을 입력받아, 반도체 메모리 장치가 리프레쉬 상태가 아니면서 액티브 상태인 경우에는 상기 제 1 내부전압과 동일 전위 수준의 제 2 내부전압을 발생시키며, 그 이외의 경우에는 상기 제 1 내부전압보다 낮은 전위 수준의 제 3 내부전압을 발생시키는 제 2 내부전압 발생부를포함하여 구성되는 반도체 메모리 장치의 내부전압 발생회로.
- 제 1항에 있어서, 상기 제 1 내부전압은 반도체 메모리 장치 내의 로우 경로(row path) 및 그 제어로직에 공급되며, 상기 제 2 및 제 3 내부전압은 컬럼 경로(column path)와 그 제어로직 또는 데이터 경로와 그 제어로직에 공급되는 것을 특징으로 하는 반도체 메모리 장치의 내부전압 발생회로.
- 제 1항 또는 제 2항에 있어서,상기 제 1 내부전압 발생부는상기 제 1 내부전압을 상기 기준전압과 비교증폭하여 출력하는 제 1 전류미러형 증폭수단과,상기 제 1 내부전압이 상기 기준전압보다 낮아지면 상기 제 1 내부전압의 전위를 상기 기준전압 전위수준까지 상승시키는 제 1 풀업수단을포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부전압 발생회로.
- 제 1항 또는 제 2항에 있어서,상기 제 2 내부전압 발생부는상기 소정의 인에이블 신호에 응답하여 동작하되, 반도체 메모리 장치가 리프레쉬 상태가 아니면서 액티브 상태인 경우에만 상기 인에이블 신호에 응답하여 상기 제 2 내부전압을 상기 기준전압과 비교증폭하여 출력하는 제 2 전류미러형 증폭수단과,상기 제 2 내부전압이 상기 기준전압보다 낮아지면 상기 제 2 내부전압의 전위를 상기 기준전압 전위수준까지 상승시키는 제 2 풀업수단과,반도체 메모리 장치가 리프레쉬 상태가 아니면서 액티브 상태인 경우에 해당하지 않는 경우에는 상기 제 1 내부전압보다 낮은 전위 수준의 제 3 내부전압을 상기 제 2 내부전압 발생부의 출력단으로 발생시키는 모스다이오드를포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부전압 발생회로.
- 제 1항 또는 제 2항에 있어서,상기 제 1 내부전압 발생부는상기 제 1 내부전압을 상기 기준전압과 비교증폭하여 출력하는 제 1 전류미러형 증폭수단과,상기 제 1 내부전압이 상기 기준전압보다 낮아지면 상기 제 1 내부전압의 전위를 상기 기준전압 전위수준까지 상승시키는 제 1 풀업수단을 포함하고;상기 제 2 내부전압 발생부는상기 소정의 인에이블 신호에 응답하여 동작하되, 반도체 메모리 장치가 리프레쉬 상태가 아니면서 액티브 상태인 경우에만 상기 인에이블 신호에 응답하여 상기 제 2 내부전압을 상기 기준전압과 비교증폭하여 출력하는 제 2 전류미러형 증폭수단과,상기 제 2 내부전압이 상기 기준전압보다 낮아지면 상기 제 2 내부전압의 전위를 상기 기준전압 전위수준까지 상승시키는 제 2 풀업수단과,반도체 메모리 장치가 리프레쉬 상태가 아니면서 액티브 상태인 경우에 해당하지 않는 경우에는 상기 제 1 내부전압보다 낮은 전위 수준의 제 3 내부전압을 상기 제 2 내부전압 발생부의 출력단으로 발생시키는 모스다이오드를포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부전압 발생회로.
- 소정 전위 수준의 내부전압을 공급하기 위한 제어신호로써 제 1 기준전압 및 제 2 기준전압을 발생시키는 기준전압 발생부와;상기 기준전압 발생부로부터 상기 제 1 기준전압을 입력받아 소정 전위 수준의 제 1 내부전압을 출력하는 제 1 내부전압 발생부와;액티브 동작을 나타내는 액티브 제어신호와 리프레쉬 동작을 나타내는 리프레쉬 제어신호의 논리연산에 의한 소정의 인에이블 신호, 및 상기 제 1 및 제 2 기준전압을 입력받아, 반도체 메모리 장치가 리프레쉬 상태가 아니면서 액티브 상태인 경우에는 상기 제 1 기준전압을 전달하고, 그외의 경우에는 상기 제 2 기준전압을 전달하는 기준전압 전달부와;상기 기준전압 전달부로부터의 전압이 상기 제 1 기준전압인 경우에는 이에 응답하여 상기 제 1 내부전압과 동일 전위 수준의 제 2 내부전압을 발생시키되, 상기 기준전압 전달부로부터의 전압이 상기 제 2 기준전압인 경우에는 이에 응답하여 상기 제 1 내부전압보다 낮은 전위 수준의 제 3 내부전압을 발생시키는 제 2 내부전압 발생부를포함하여 구성되는 반도체 메모리 장치의 내부전압 발생회로.
- 제 6항에 있어서, 상기 제 1 내부전압은 반도체 메모리 장치 내의 로우 경로 및 그 제어로직에 공급되며, 상기 제 2 및 제 3 내부전압은 컬럼 경로와 그 제어로직 또는 데이터 경로와 그 제어로직에 공급되는 것을 특징으로 하는 반도체 메모리 장치의 내부전압 발생회로.
- 제 6항 또는 제 7항에 있어서,상기 제 1 내부전압 발생부는상기 제 1 내부전압을 상기 제 1 기준전압과 비교증폭하여 출력하는 제 1 전류미러형 증폭수단과,상기 제 1 내부전압이 상기 제 1 기준전압보다 낮아지면 상기 제 1 내부전압의 전위를 상기 제 1 기준전압 전위수준까지 상승시키는 제 1 풀업수단을포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부전압 발생회로.
- 제 6항 또는 제 7항에 있어서,상기 제 2 내부전압 발생부는상기 제 2(또는 제 3) 내부전압을 상기 제 1(또는 제 2) 기준전압과 비교증폭하여 출력하는 제 2 전류미러형 증폭수단과,상기 제 2(또는 제 3) 내부전압이 상기 제 1(또는 제 2) 기준전압보다 낮아지면 상기 제 2(또는 제 3) 내부전압의 전위를 상기 제 1(또는 제 2) 기준전압 전위수준까지 상승시키는 제 2 풀업수단을포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부전압 발생회로.
- 제 6항 또는 제 7항에 있어서,상기 제 1 내부전압 발생부는상기 제 1 내부전압을 상기 제 1 기준전압과 비교증폭하여 출력하는 제 1 전류미러형 증폭수단과,상기 제 1 내부전압이 상기 제 1 기준전압보다 낮아지면 상기 제 1 내부전압의 전위를 상기 제 1 기준전압 전위수준까지 상승시키는 제 1 풀업수단을 포함하고;상기 제 2 내부전압 발생부는상기 제 2(또는 제 3) 내부전압을 상기 제 1(또는 제 2) 기준전압과 비교증폭하여 출력하는 제 2 전류미러형 증폭수단과,상기 제 2(또는 제 3) 내부전압이 상기 제 1(또는 제 2) 기준전압보다 낮아지면 상기 제 2(또는 제 3) 내부전압의 전위를 상기 제 1(또는 제 2) 기준전압 전위수준까지 상승시키는 제 2 풀업수단을포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부전압 발생회로.
- 소정 전위 수준의 내부전압을 공급하기 위한 제어신호로써 제 1 기준전압 및 제 2 기준전압을 발생시키는 기준전압 발생부와;상기 기준전압 발생부로부터 상기 제 1 기준전압을 입력받아 소정 전위 수준의 제 1 내부전압을 출력하는 제 1 내부전압 발생부와;액티브 동작을 나타내는 액티브 제어신호와 리프레쉬 동작을 나타내는 리프레쉬 제어신호의 논리연산에 의한 소정의 인에이블 신호에 응답하여, 반도체 메모리 장치가 리프레쉬 상태가 아니면서 액티브 상태인 경우 상기 제 1 내부전압 발생부의 출력단으로부터 상기 제 1 내부전압을 입력받아 상기 제 1 내부전압과 동일 전위 수준의 제 2 내부전압을 하기(下記)의 제 2 내부전압 발생부의 출력단으로 출력하는 내부전압 전달부와;상기 소정의 인에이블 신호를 입력받음과 아울러 상기 제 2 기준전압을 입력받아, 반도체 메모리 장치가 리프레쉬 상태가 아니면서 액티브 상태인 경우에 해당하지 않는 경우에만 상기 제 1 내부전압보다 낮은 전위 수준의 제 3 내부전압을 발생시키는 제 2 내부전압 발생부를포함하여 구성되는 반도체 메모리 장치의 내부전압 발생회로.
- 제 11항에 있어서, 상기 제 1 내부전압은 반도체 메모리 장치 내의 로우 경로 및 그 제어로직에 공급되며, 상기 제 2 및 제 3 내부전압은 컬럼 경로와 그 제어로직 또는 데이터 경로와 그 제어로직에 공급되는 것을 특징으로 하는 반도체 메모리 장치의 내부전압 발생회로.
- 제 11항 또는 제 12항에 있어서,상기 제 1 내부전압 발생부는상기 제 1 내부전압을 상기 제 1 기준전압과 비교증폭하여 출력하는 제 1 전류미러형 증폭수단과,상기 제 1 내부전압이 상기 제 1 기준전압보다 낮아지면 상기 제 1 내부전압의 전위를 상기 제 1 기준전압 전위수준까지 상승시키는 제 1 풀업수단을포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부전압 발생회로.
- 제 11항 또는 제 12항에 있어서,상기 제 2 내부전압 발생부는상기 소정의 인에이블 신호에 응답하여 동작하되, 반도체 메모리 장치가 리프레쉬 상태가 아니면서 액티브 상태인 경우에 해당하지 않는 경우에만 상기 인에이블 신호에 응답하여 상기 제 3 내부전압을 상기 제 2 기준전압과 비교증폭하여 출력하는 제 2 전류미러형 증폭수단과,상기 제 3 내부전압이 상기 제 2 기준전압보다 낮아지면 상기 제 3 내부전압의 전위를 상기 제 2 기준전압 전위수준까지 상승시키는 제 2 풀업수단을포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부전압 발생회로.
- 제 11항 또는 제 12항에 있어서,상기 제 1 내부전압 발생부는상기 제 1 내부전압을 상기 제 1 기준전압과 비교증폭하여 출력하는 제 1 전류미러형 증폭수단과,상기 제 1 내부전압이 상기 제 1 기준전압보다 낮아지면 상기 제 1 내부전압의 전위를 상기 제 1 기준전압 전위수준까지 상승시키는 제 1 풀업수단을 포함하고;상기 제 2 내부전압 발생부는상기 소정의 인에이블 신호에 응답하여 동작하되, 반도체 메모리 장치가 리프레쉬 상태가 아니면서 액티브 상태인 경우에 해당하지 않는 경우에만 상기 인에이블 신호에 응답하여 상기 제 3 내부전압을 상기 제 2 기준전압과 비교증폭하여 출력하는 제 2 전류미러형 증폭수단과,상기 제 3 내부전압이 상기 제 2 기준전압보다 낮아지면 상기 제 3 내부전압의 전위를 상기 제 2 기준전압 전위수준까지 상승시키는 제 2 풀업수단을포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부전압 발생회로.
- 소정 전위 수준의 제 1 내부전압을 로우 경로 및 그 제어로직에 공급하는 내부전압 발생부와;상기 제 1 내부전압을 입력받음과 아울러, 액티브 동작을 나타내는 액티브 제어신호와 리프레쉬 동작을 나타내는 리프레쉬 제어신호의 논리연산에 의한 소정의 인에이블 신호에 응답하여, 반도체 메모리 장치가 리프레쉬 상태가 아니면서 액티브 상태인 경우에는 상기 제 1 내부전압과 동일 전위 수준의 제 2 내부전압을, 그 이외의 경우에는 상기 제 1 내부전압보다 낮은 전위 수준의 제 3 내부전압을 컬럼 경로와 그 제어로직 또는 데이터 경로와 그 제어로직에 공급하는 내부전압 전달부를 포함하여 구성되되;상기 내부전압 전달부는 상기 인에이블 신호에 응답하여 상기 제 1 내부전압과 동일 전위 수준의 제 2 내부전압을 공급하는 모스트랜지스터와, 상기 제 1 내부전압보다 일정 문턱 전압 이하만큼 낮은 제 3 내부전압을 공급하는 모스다이오드를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부전압 발생회로.
- 제 16항에 있어서, 상기 모스트랜지스터는 상기 액티브 제어신호가 하이레벨이고 리프레쉬 제어신호가 로우레벨일 때 턴-온되는 피모스 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 내부전압 발생회로.
- 제 16항에 있어서, 상기 모스다이오드는 엔모스다이오드인 것을 특징으로 하는 반도체 메모리 장치의 내부전압 발생회로.
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