KR100452327B1 - 반도체 메모리 장치의 내부 전원 전압 발생회로 - Google Patents

반도체 메모리 장치의 내부 전원 전압 발생회로 Download PDF

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Abstract

반도체 메모리 장치의 동작 모드에 따라 내부회로에 제공되는 내부전원전압을 서로 다른 전압레벨로 제공하는 내부전원전압 발생회로를 제공한다. 상기 내부전원전압 발생회로는 정상동작모드에 응답하여 상기 외부전원전압을 다운시켜 제1레벨의 내부전원전압을 상기 내부회로로 제공하고, 정상모드와 상보관계를 가지는 저소비전력모드에 응답하여 상기 외부전원전압을 상기 제1레벨보다 더 낮은 제2레벨의 전압으로 클램프 하여 상기 내부회로로 제공한다. 저소비전력모드 일 때 메모리 내부 회로 노드의 플로팅을 방지하면서 누설전류가 최소화되는 제2레벨의 전압을 내부회로에 공급함으로써 누설전류를 최소화할 수 있다.

Description

반도체 메모리 장치의 내부 전원 전압 발생 회로{INTERNAL VOLTAGE SOURCE GENERATOR IN SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치의 전원 전압 발생 회로에 관한 것으로, 특히 반도체 메모리 장치의 동작 모드에 적응하여 출력 전압 레벨이 자동으로 조절되는 내부 전원 전압 발생 회로에 관한 것이다.
전자/통신 산업의 급속한 발달로 인하여 멀티미디어의 기능이 향상된/가능한 휴대 단말기가 등장하고 있다. 예를 들면, 코드분할다중접속(code division multiple access)-2000 방식을 채용한 휴대전화기, 포스트 PC, 핸드헬드 PC(handheld PC) 및 개인 휴대 정보 단말기(personal digital assistant, PDA) 등은 멀티미디어에 대한 요구의 증가로 대용량의 처리가 가능한 DRAM을 내장하고 있다. 상기와 같은 휴대 단말기는 동작 전원전압을 배터리로부터 공급받으므로 배터리의 절감(battery saving)이 매우 중요하게 대두 대고 있다. 또한, 상기와 같은 휴대 단말기의 크기가 더욱 작아짐으로써 그에 내장되는 배터리의 크기 및 용량도 점차적으로 작아지는 추세이어서 배터리의 전력 소모를 저감시키는 기술이 더욱 개량되어 지고 있다. 따라서, 휴대 단말기에 사용되는 작업용 메모리, 예컨대, DRAM은 고속 저 소비전력 및 대용량을 필요로 한다. 상기와 같이 DRAM을 휴대 단말기에 사용하는데 있어서 가장 중요한 요소중의 하나는 DRAM의 전류 소모를 어떻게 최소화하는 것이 대두된다.
전류 소모를 최소화하기 위한 반도체 메모리 장치는 외부로부터 공급되는 전원전압을 다운시켜 칩의 내부 회로에 공급하는 내부 전원전압 발생회로를 사용한다. 상기와 같은 내부전원전압 발생회로는 칩 외부로부터 공급되는 외부전원전압의 레벨을 다운시켜 기준전압 Vref를 발생시키고, 상기 발생된 기준전압 Vref를 이용하여 칩 내부의 각 회로, 예를 들면, 메모리 장치의 주변회로, 메모리 어레이 등에서 필요로 하는 레벨의 내부전원전압 IVC(Internal Voltage)를 발생하도록 구성된다. 이러한 내부전원전압 발생회로는 이 기술 분야에서 내부 전원 공급 회로(Internal Voltage down Converter)라고도 불러지고 있다. 이와 같은 내부전원전압 발생회로는 저 전력 RAM에서 동작 전원 전압의 범위가 넓을 경우, 칩 내부에 넓은 범위의 외부전원으로부터 일정한 전원 전압을 칩 내부에 공급하는데 유용하게 이용된다. 이러한 기술의 예로서는 본원 출원인에 의해 출원되어 2000년 6월 28일자로 등록된 특허등록번호 특0266901호(내부 전원 전압 발생 회로 및 그것을 이용한 반도체 메모리 장치)(이하 "선행특허"라 칭함)에 상세하게 게재되어 있다.
상기 선행특허에는 데이터 출력버퍼에 전원을 공급하기 위한 내부전원전압 발생회로를 개시하고 있다. 그러나, 상기 선행특허에 개시된 내부전원전압 발생회로는 정상 동작 모드(normal operating mode)만을 지원할 뿐 다른 동작 모드를 지원하지 못한다. 예를 들면, 반도체 메모리 장치의 전력 소모를 최소화하기 위하여 JEDEC(Joint Electron Device Engineering Council)에서 표준화된 DPD 모드(Deep Power Down Mode)의 동작을 지원하지 못한다. 상기 DPD 모드는 이미 잘 알려진 바와 같이, 메모리를 탑재한 시스템이 DRAM을 사용하지 않을 때, 즉, DRAM에 저장된 데이터를 계속 유지하고 있어야 할 필요가 없을 때 DRAM 내의 각 회로에 공급되는 전원전압의 레벨을 최소로 하여 전력소모를 약 1㎂ 이하로 하는 것이다.
또다른 반도체 메모리 장치에 사용되는 기준전압 발생회로는 본원 출원인에 의해 미합중국에서 특허된 미국 특허 6,275,100(이하 "제2선행특허"라 칭함)에 개시되어 있다. 상기 제2선행특허에 개시된 기준전압 발생기는 반도체 메모리 장치의 외부로부터 제공되는 스탠바이신호(standby signal) STD에 의해 외부전원전압 EVC의 입력단자와 기준전압 발생기의 전원입력단자 사이의 전원공급경로를 스위칭 하는 스위치를 적어도 하나 이상 갖는다. 그러나, 상기와 같은 제2선행특허는 스탠바이 신호에 의해 칩의 외부로부터 칩 내부의 기준전압 발생기로 공급되는 외부전원전압 EVC를 완전하게 차단하도록 되어 있어서 DPD 모드의 동작을 지원할 수 없었다.
따라서, 본 발명의 목적은 동작 모드에 적응하여 칩의 내부회로에 서로 다른 레벨의 내부전원전압을 선택적으로 공급하는 반도체 메모리 장치의 내부전원전압 발생회로를 제공함에 있다.
본 발명의 다른 목적은 DPD 모드일 때 메모리의 전력 소모를 최소화하기 위한 반도체 메모리 장치의 내부전원전압 발생회로를 제공함에 있다.
본 발명의 다른 목적은 DPD 모드일 때 메모리의 내부회로의 노드가 폴로팅(floating)되어 서지 전류(surge current)가 흐르는 것을 방지하면서 메모리 장치 전체에서 소모하는 전류를 최소화하는 내부전원전압 발생회로를 제공함에 있다.
본 발명의 다른 목적은 제1동작 모드일 때 메모리의 내부회로에서 필요로 하는 내부전원전압을 발생하며, 제2동작 모드일 때 상기 내부회로 노드의 플로팅을 방지하면서 누설 전류가 최소화되는 레벨로 상기 내부전원전압을 발생하는 반도체 메모리 장치의 내부전원전압 발생회로를 제공함에 있다.
상기한 목적을 달성하기 위한 본 발명은 외부전원전압을 입력하는 단자들과 내부전원전압의 입력에 응답하여 동작되는 내부회로를 구비한 반도체 메모리 장치에 있어서, 제1동작모드에 응답하여 상기 외부전원전압을 다운시켜 제1레벨의 내부전원전압을 상기 내부회로로 제공하고, 제2동작모드에 응답하여 상기 외부전원전압을 상기 제1레벨보다 더 낮은 제2레벨의 전압으로 클램프하는 내부전원전압 발생기를 구성함을 특징으로 한다.
상기에서 제1동작모드와 제2동작모드는 상보(complement) 관계로서 제1동작모드는 정상동작모드이며 제2동작모드는 DPD모드이며, 이러한 동작모드의 설정은 칩 외부로부터 입력되는 제어명령 혹은 칩의 특정핀의 전압레벨의 천이에 의해 설정된다.
또다른 원리에 의한 본 발명은 외부전원전압을 입력하는 단자들과 내부전원전압의 입력에 응답하여 동작되는 내부회로를 구비한 반도체 메모리 장치에 있어서, 제1동작모드에 응답하여 전원단자들로 입력되는 외부전원전압을 일정한 레벨의 기준전압으로 변환하여 제1노드로 출력하고 제2동작모드에 응답하여 상기 기준전압의 출력을 차단하는 기준전압발생기와, 상기 제1노드의 전압을 상기 내부회로의 로드에 적응하는 내부전원전압으로 변환하여 상기 내부회로에 제공하는 내부전원전압발생기와, 상기 외부전원전압을 입력하는 단자들의 사이에 접속되며 제2동작모드에 응답하여 상기 제1노드의 전압을 상기 기준전압의 레벨보다 더 낮은 레벨의 전압으로 클램프하는 클램프회로를 포함하여 구성함을 특징으로 한다.
상기에서 제1동작모드와 제2동작모드는 상보(complement) 관계로서 제1동작모드는 정상동작모드이며 제2동작모드는 DPD모드이다. 또한, 상기 클램프회로는 제2동작모드에 응답하여 상기 제1노드의 전압을 적어도 하나 이상의 다이오드 전압강하의 레벨인 것이 바람직하며, 이러한 다이오드는 엔모오스 트랜지스터를 다이오드 접속한 직렬 접속하여 구성하는 것이 좋다.
도 1은 본 발명의 바람직한 제1실시예에 따른 반도체 메모리 장치의 내부 전원 전압 발생 회로도를 나타낸 도면.
도 2는 본 발명의 바람직한 제2실시예에 따른 반도체 메모리 장치의 내부 전원 전압 발생 회로도를 나타낸 도면.
도 3은 본 발명의 바람직한 제3실시예에 따른 반도체 메모리 장치의 내부 전원 전압 발생 회로도를 나타낸 도면.
도 4는 본 발명의 바람직한 제4실시예에 따른 반도체 메모리 장치의 내부 전원 전압 발생 회로도를 나타낸 도면.
도 5는 도 1 및 도 2에 도시된 내부 전원 전압 발생 회로의 내부 전원전압 대 외부 전원 전압의 특성도를 도시한 도면.
도 6은 도 3 및 도 4에 도시된 내부 전원 전압 발생 회로의 내부 전원전압 대 외부 전원 전압의 특성도를 도시한 도면.
이하 본 발명의 바람직한 실시예가 도시된 첨부 도면을 참조하여 보다 상세하게 설명된다. 그러나 본 발명은 다수의 상이한 형태로 구현될 수 있고, 기술된 실시예에 제한되지 않음을 이해하여야 한다. 하기의 다양한 실시예들은 설명을 위한 것이라는 것이며 당업자에게 본 발명의 사상을 충분하게 전달하기 위한 것임에 유의하여야 한다. 또한 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명이 생략된다는 것과 동일한 기능을 하는 구성요소에는 가능한 동일한 참조부호가 부여됨에 유의하여야 한다.
도 1은 본 발명의 바람직한 제1실시예에 따른 반도체 메모리 장치의 내부 전원 전압 발생 회로도로를 나타낸 도면으로서, 이는 반도체 메모리 장치의 동작모드, 예를 들면, 정상동작모드 혹은 DPD동작모드에 따라 내부회로 5로 입력되는 내부전원전압 IVC의 전압레벨을 다르게 하여 DPD동작모드일 때 칩의 전류소모를 최소화하도록 한 것이다. 이러한 동작모드의 설정은 칩 외부로부터 입력되는 제어명령 혹은 칩의 특정핀의 전압레벨의 천이에 의해 설정된다.
도 1과 같이 구성된 회로의 내부전원전압 발생회로의 동작모드가 제1동작모드, 예컨대 정상동작모드인 경우 제어신호 PDPDE는 "로우"로 활성화되고, 상보제어신호 PDPDEB는 "하이"로 된다. 따라서, 도 1에 도시된 피모오스 트랜지스터 12, 28 및 엔모오스 트랜지스터 40은 턴온되며, 피모오스 트랜지스터 32, 42 및 엔모오스 트랜지스터 50은 턴오프된다.
제1동작모드에 의해 상기 피모오스 트랜지스터 12가 턴온되면, 칩외부로부터 공급되는 외부전원전압 EVC가 상기 피모오스 트랜지스터 12를 통하여 기준전압 발생기 10으로 입력된다. 이때, 기준전압 발생기 10은 상기 피모오스 트랜지스터 12의 드레인과 접지사이에 직렬 연결된 두 개의 저항 14, 16과 두 개의 엔모오스 트랜지스터 18, 20 및 상기 저항 16의 양단에 소오스 및 게이트가 접속되어 드레인이 접지된 온도 보상형 P모오스 트랜지스터 22로 구성된다. 여기서, 상기 엔모오스 트랜지스터 18의 게이트는 상기 엔모오스 트랜지스터 22의 드레인에 접속되고, 엔모오스 트랜지스터 20의 게이트는 상기 외부전원전압 EVC에 접속되어 있다. 따라서 도 1에 도시된 기준전압 발생기 10은 제1동작모드, 즉, 피모오스 트랜지스터 12가 턴온 상태일 때, 직렬 연결된 두 개의 저항 14, 16과 엔모오스 트랜지스터 18 및 20의 크기에 따라 결정되는 소정 레벨의 기준전압 Vref를 발생하여 주변회로 기준전압 발생기 26으로 입력시킨다.
상기 주변회로 기준전압 발생기 26내의 차동증폭기 30은 상기 피모오스 트랜지스터 28의 드레인으로부터 공급되는 외부전원전압 EVC에 의해 동작되어 반전입력단자 및 비반전입력단자로 입력되는 전압차를 증폭하여 출력노드에 접속된 피모오스 트랜지스터 34의 게이트로 제공한다. 이때, 상기 피모오스 트랜지스터 34는 드라이버로서, 소오스는 외부전원전압 EVC에 접속되고 드레인에는 두 개의 저항 36, 38 및 엔모오스 트랜지스터 40의 드레인이 직렬 접속되어 있다. 상기 두 개의 직렬 저항 36 및 38의 접속노드는 상기 차동증폭기 30의 비반전 입력단자에 접속되며, 엔모오스 트랜지스터 40의 소오스는 접지에 연결되며 게이트에는 상보제어신호 PDPDEB에 연결되어 있다. 이와 같이 구성된 주변회로 기준전압 발생기 26은 제어신호 PDPDE가 논리 "로우"로 활성화상태일 때 응답하여 상기 기준전압 Vref를 소정 레벨의 주변회로 기준전압 Vrefp으로 출력한다. 이때, 상기 주변회로 기준전압 Vrefp은 하기 수학식 1과 같다.
여기서, R36 및 R38은 저항 36 및 38의 값이다.
상기 수학식 1과 같이 발생된 주변회로 기준전압 Vrefp는 내부전압 드라이버 51내의 차동증폭기 52의 반전입력단자로 제공된다. 상기 차동증폭기 52의 출력단자는 소오스가 외부전원전압 EVC에 접속되고 드레인이 상기 차동증폭기 52의 비반전 입력단자 및 내부회로 56에 접속된 드라이버용 피모오스 트랜지스터 54의 게이트에 접속되어 있다.
따라서, 도 1과 같이 구성된 내부전원전압 발생회로의 동작모드가 정상동작모드, 예컨대, 제어신호 PDPDE와 상보제어신호 PDPDEB가 "로우" 및 "하이"로 설정되는 제1동작모드인 경우 내부전원전압 IVC는 도 5의 102와 같이 소정 레벨의 전압(IVC = Normal)으로 유지되어진다.
도 1과 같은 내부전원전압 발생회로를 가지는 반도체 메모리 장치를 탑재하는 시스템의 제어기는 상기 반도체 메모리 장치를 사용하지 않을 때, 즉 DRAM에 저장된 데이터를 계속 유지하여야 필요가 없을 때 반도체 메모리 장치의 동작모드를 제2동작모드로 전환한다. 즉, 제어신호 PDPDE를 "하이"로 하고 상보제어신호 PDPDEB를 "로우"로 하여 동작모드를 제1동작모드에서 제2동작모드로 전환한다. 이와 같은 모드 전환에 의해 도 1의 피모오스 트랜지스터 12, 28 및 엔모오스 트랜지스터 40은 턴오프되며, 피모오스 트랜지스터 32, 42 및 엔모오스 트랜지스터 24, 50은 턴온된다. 따라서 제2동작모드로 전환되면, 도 1에 도시된 기준전압 발생기 10, 주변회로 기준전압 발생기 26은 디스에이블되어 동작되지 않는다. 이때, 제1노드, 예를 들면, 주변회로 기준전압 발생기 26의 출력노드의 전압 레벨은 내부전압 클램프 41의 동작에 의해 전술한 수학식 1의 출력전압 레벨보다 매우 낮게 설정된다. 예들 들면, CMOS 로직을 유지할 수 있는 정보의 전압레벨로 설정된다. 이러한 동작은 하기의 설명에 의해 보다 명확하게 이해될 것이다.
도 1에 도시된 피모오스 트랜지스터 42와 엔모오스 트랜지스터 50이 각각 턴온되면, 외부전원전압 EVC은 상기 피모오스 트랜지스터 42 및 44들의 소오스-드레인 채널을 통해 다이오드 접속된 엔모오스 트랜지스터 46의 드레인으로 공급된다. 이때, 상기 엔모오스 트랜지스터 46의 소오스에는 다이오드 접속된 엔모오스 트랜지스터 48과 제어신호 PDPDE를 게이트로 입력하는 구동용 트랜지스터 50의 채널이 접지로 연결되도록 형성되어 있다. 따라서, 외부로부터의 명령에 의해 제2동작모드로 설정되는 경우 내부전원전압 발생기 51에서 발생된 내부전원전압 IVC는 도 5의 102와 같이 상기 두 개의 다이오드 46 및 48의 문턱전압의 합(IVC = 2Vt)의 레벨로 클램프되어진다.
상기와 같이, 동작모드가 제2동작모드, 예컨대, DPD모드로 전환되면 내부의 기준전압 발생기 10, 주변회로 기준전압 발생기 26의 동작을 디스에이블시키고, 내부전원전압 IVC의 전압 레벨을 CMOS 유지용의 레벨로 설정하므로써 내부회로 56내의 노드가 플로팅외에 서지(surge) 전류가 급격하게 흐르는 것을 방지하면서 각종 전압 발생기 및 트랜지스터의 누설전류를 최소화시켜 전류소모를 극대화할 수 있게 된다.
상기한 실시예에서는 반도체 메모리 장치내의 주변회로에 사용되는 내부전원전압 발생회로의 예를 도시하였으나, 상기 기준전압 Vref를 이용하여 메모리 어레이, 부스트 전압(Vpp), 하프전압(half VCC), 백바이어스 전압 등의 내부전압을 만드는데에도 동일하게 적용할 수 있다.
도 2는 본 발명의 바람직한 제2실시예에 따른 반도체 메모리 장치의 내부 전원 전압 발생 회로도를 나타낸 도면으로서, 이는 동작모드가 제1동작모드에서 제2동작모드로 전환될 때 내부의 각종 전원전압 발생기 10, 26 및 51들을 디스에이블시키고, 제2동작모드에 응답하여 외부전원전압 EVC를 최소의 내부전원전압 IVC로 변환하는 모드전환 내부전원전압 발생기 69를 추가한 것이다. 도 2를 참조하면, 외부전원전압 EVC와 전술한 내부전원전압 드라이버 51내 차동증폭기 52의 전원전압 공급단자와 출력단자들 사이에는 제어신호 PDPDE와 상보제어신호 PDPDEB를 게이트로 입력하는 피모오스 트랜지스터가 더 접속되어 있다. 그리고, 주변회로 기준전압 발생기 26의 출력노드와 접지사이에는 상기 제어신호 PDPDE를 게이트로 입력하는 엔모오스 트랜지스터 41이 접속되어 있다. 그리고, 모드전환 내부전원전압 발생기 69는 외부전원전압 EVC와 상기 내부회로 56의 입력단자 사이에 상보제어신호 PDPDEB에 의해 스위칭되는 피모오스 트랜지스터 62와 다이오드 접속된 피모오스 트랜지스터 64 및 저항 66이 직렬 접속되어 구성된다.
상기 도 2와 같이 구성된 반도체 메모리 장치의 내부전원전압 발생회로의 동작모드가 제1동작모드로 설정되는 경우(PDPDE=로우, PDPDEB=하이)에는 피모오스 트랜지스터 12, 28 및 58들은 턴온되고, 피모오스 트랜지스터 32, 60 및 62는 턴오프된다. 또한, 엔모오스 트랜지스터 24 및 41도 턴오프된다. 이와 같은 상태에서는 도 1에서 설명한 바와 같이 동작되어 도 5의 100과 같이 설정되는 내부전원전압 IVC(IVC=Nomal)가 내부회로 56으로 제공된다.
만약, 제어신호 PDPDE 및 상보제어신호 PDPDEB가 "하이", "로우"로 입력되어 제2동작모드로 천이되면, 피모오스 트랜지스터 12, 28 및 58들은 턴오프되고, 피모오스 트랜지스터 32, 60 및 62는 턴온된다. 또한, 엔모오스 트랜지스터 24 및 41도 턴온된다. 따라서, 모든 전압 발생기 12, 26 및 51들은 디스에이블되며, 모드전환 내부전원전압 발생기 69만이 인에이블되어 외부전원전압 EVC에서 다이오드 접속된 피모오스 트랜지스터 64의 전압강하와 저항 66의 전압강하(R*ICCD) 만큼 낮은 내부전원전압 IVC=EVC-Vt-RICCD을 내부회로 56으로 공급한다. 여기서 ICCD는 제2동작모드에서 IVC노드에서 소모되는 전류로 외부전원전압 EVC가 증가하면 상기 내부전원전압 IVC는 외부전원전압 EVC에서 다이오드 전압강하에 비례하여 도 5의 104와 같이 증가하게된다.
따라서, 도 2와 같은 회로는 정상동작모드에서 DPD모드로 천이시에 내부의 각종 전압 발생기들을 디스에이블시켜 전류소모를 최소화하고, 최소의 CMOS 로직를 유지할 수 있도록 하는 최소한의 전압레벨로 설정되는 내부전원전압 IVC를 내부회로로 공급하므로써 반도체 메모리 장치의 전류소모를 극대화한다.
도 3은 본 발명의 바람직한 제3실시예에 따른 반도체 메모리 장치의 내부 전원 전압 발생 회로도를 나타낸 도면으로서, 반도체 메모리 장치가 내부전원전압회로를 가지지 않는 경우 DPD모드에서 전류소모를 저감시키기 위한 구성이다. 즉, 외부전원전압 EVC를 직접 내부회로 56에 공급하여 동작시키는 경우의 실시예이다.
정상동작모드, 즉, 제1동작모드인 경우에는 "로우"의 제어신호 PDPDE를 게이트로 입력하는 피모오스 트랜지스터 68이 턴온되어 외부전원전압 EVC를 도 6과 같이 내부회로 56의 동작전원전압으로 공급한다(EVC=IVC). 이때, 상보제어신호PDPDEB를 게이트로 입력하는 피모오스 트랜지스터 62는 턴오프되어 모드전환 내부전원전압 발생기 69를 디스에이블 시킨다.
만약, 저 전력 소비 동작 모드, 예컨대 제1동작모드에서 제2동작모드로 천이되면, "로우"의 제어신호 PDPD와 "하이"의 상보제어신호 PDPDEB에 의해 내부회로 56으로 제공되는 외부전원전압 EVC는 차단됨과 동시에 피모오스 트랜지스터 62의 턴온에 의해 모드전환 내부전원전압 발생기 69가 인에이블된다. 상기 모드전환 내부전원전압 발생기 69가 인에이블되면, 도 2에서 설명한 바와 같이 "EVC-Vt-RICCD"의 레벨로 설정되는 내부전원전압 IVC가 내부회로 56으로 공급되어진다.
도 4는 본 발명의 바람직한 제4실시예에 따른 반도체 메모리 장치의 내부 전원 전압 발생 회로도를 나타낸 도면으로서, 반도체 메모리 장치가 내부전원전압회로를 가지지 않는 경우에서 일정한 레벨의 내부전원전압 IVC를 내부회로 56으로 공급하기 위한 구성이다.
정상동작모드, 즉, 제1동작모드인 경우에는 "로우"의 제어신호 PDPDE를 게이트로 입력하는 피모오스 트랜지스터 68 및 60이 턴온되어 외부전원전압 EVC를 도 6과 같이 내부회로 56의 동작전원전압으로 공급한다(EVC=IVC). 이때, 상보제어신호 PDPDEB를 게이트로 입력하는 피모오스 트랜지스터 42 및 58은 턴오프되어 모드전환 내부전원전압 발생기 61을 디스에이블 시킨다. 도 4에 도시된 모드전환 내부전원전압 발생기 61은 도 1에 도시된 내부전원전압 클램프 41과 도 2에 도시된 내부전원전압 발생기 51이 결합되어 구성된 형태를 갖는다.
만약, DPD모드, 예컨대 제1동작모드에서 제2동작모드로 천이되면, "로우"의 제어신호 PDPD와 "하이"의 상보제어신호 PDPDEB에 의해 내부회로 56으로 제공되는 외부전원전압 EVC는 차단됨과 동시에 피모오스 트랜지스터 42, 58 및 엔모오스 트랜지스터 50의 턴온과 피모오스 트랜지스터 60의 턴오프에 모드전환 내부전원전압 발생기 61이 인에이블된다. 상기 모드전환 내부전원전압 발생기 61이 인에이블되면, 도 6의 106과 같이 "2Vtn"의 레벨로 설정되는 내부전원전압 IVC가 내부회로 56으로 공급되어진다.
상술한 바와 같이 본 발명은, 외부로부터 제공되는 제어신호에 의해 반도체 메모리 장치가 DPD모드로 될 때 외부전원전압의 입력을 차단함과 동시에 내부전원전압은 내부노드의 플로팅을 방지하면서 전류 소모가 회소화되는 전압레벨을 유지하도록 하므로써 휴대기기의 전류소모 극대화시킬 수 있게된다.

Claims (22)

  1. (정정)외부전원전압을 입력하는 단자들과 내부전원전압의 입력에 응답하여 동작되는 내부회로를 구비한 반도체 메모리 장치에 있어서,
    제1동작모드에 응답하여 상기 외부전원전압을 다운시켜 제1레벨의 전압을 제1노드로 출력하는 기준전압 발생기와,
    상기 제1노드의 전압을 상기 내부회로의 전원전압으로 드라이브하는 내부전원전압 드라이버와,
    상기 외부전원전압 입력단자들의 사이에 접속되며 제2동작모드에 응답하여 상기 제1노드의 전압레벨을 제1레벨보다 더 낮은 제2레벨로 클램프 하는 클램프회로를 포함하여 구성함을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생 회로.
  2. 제1항에 있어서, 상기 제1동작모드는 정상동작모드이며 제2동작모드는 DPD모드로서 서로 상보관계임을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생 회로.
  3. 제1항 또는 제2항에 있어서, 동작모드의 설정은 칩 외부로부터 입력되는 제어명령 혹은 칩의 특정핀의 전압레벨의 천이에 의해 설정됨을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생 회로.
  4. (삭제)
  5. (정정)제2항에 있어서, 상기 내부전원전압 클램프회로는 외부전원전압과 상기 제1노드사이에 접속되며 게이트로 입력되는 제2동작모드의 설정제어신호에 응답하여 스위칭되는 제1스위치와, 상기 제1노드와 상기 그라운드 사이에 직렬 접속된 적어도 하나 이상의 다이오드 및 상기 제2동작모드의 설정 제어신호에 응답하여 스위칭되는 제2스위치로 구성함을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생 회로.
  6. 제5항에 있어서, 상기 다이오드는 드레인에 게이트가 접속된 엔모오스 트랜지스터임을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생 회로.
  7. 외부전원전압을 입력하는 단자들과 내부전원전압의 입력에 응답하여 동작되는 내부회로를 구비한 반도체 메모리 장치에 있어서,
    제1동작모드에 응답하여 상기 외부전원전압을 다운시켜 제1레벨의 내부전원전압을 상기 내부회로로 제공하는 내부전원전압 발생기와,
    상기 외부전원전압과 상기 내부회로의 사이에 접속되며 제2동작모드에 응답하여 상기 외부전원전압을 상기 제1레벨보다 더 낮은 제2레벨의 내부전원전압을 상기 내부회로로 제공하는 모드전환 내부전원전압 발생기를 포함하여 구성함을 특징으로 반도체 메모리 장치의 내부 전원 전압 발생 회로.
  8. 제7항에 있어서, 상기 제1동작모드는 정상동작모드이며 제2동작모드는 DPD모드로서 서로 상보관계임을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생 회로.
  9. 제7항 또는 제8항에 있어서, 동작모드의 설정은 칩 외부로부터 입력되는 제어명령 혹은 칩의 특정 핀의 전압레벨의 천이에 의해 설정됨을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생 회로.
  10. 제8항에 있어서, 상기 모드전환 내부전원전압 발생기는 상기 제2동작모드에 응답하여 상기 외부전원전압을 스위칭하는 스위치와 상기 스위치와 상기 내부회로의 입력단자 사이에 직렬 접속된 적어도 하나 이상의 다이오드 및 저항으로 구성함을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생 회로.
  11. 제10항에 있어서, 상기 다이오드는 소오스에 게이트가 접속된 피모오스 트랜지스터임을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생 회로.
  12. 외부전원전압을 입력하는 단자들과 상기 외부전원전압의 입력에 의해 동작되는 내부회로를 구비한 반도체 메모리 장치에 있어서,
    제1동작모드에 의해 스위칭되어 상기 외부전원전압을 상기 내부회로에 제공하는 스위치와,
    상기 외부전원전압과 상기 내부회로의 사이에 접속되며 제2동작모드에 응답하여 상기 외부전원전압을 소정 레벨의 전압으로 다운시켜 상기 내부회로로 제공하는 모드전환 내부전원전압 발생기를 포함하여 구성함을 특징으로 반도체 메모리 장치의 내부 전원 전압 발생 회로.
  13. 제12항에 있어서, 상기 제1동작모드는 정상동작모드이며 제2동작모드는 DPD모드로서 서로 상보관계임을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생 회로.
  14. 제12항 또는 제13항에 있어서, 동작모드의 설정은 칩 외부로부터 입력되는 제어명령 혹은 칩의 특정 핀의 전압레벨의 천이에 의해 설정됨을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생 회로.
  15. 제13항에 있어서, 상기 모드전환 내부전원전압 발생기는 상기 제2동작모드에 응답하여 상기 외부전원전압을 스위칭하는 스위치와 상기 스위치와 상기 내부회로의 입력단자 사이에 직렬 접속된 적어도 하나 이상의 다이오드 및 저항으로 구성함을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생 회로.
  16. 제15항에 있어서, 상기 다이오드는 소오스에 게이트가 접속된 피모오스 트랜지스터임을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생 회로.
  17. 외부전원전압을 입력하는 단자들과 상기 외부전원전압의 입력에 의해 동작되는 내부회로를 구비한 반도체 메모리 장치에 있어서,
    제1동작모드에 의해 스위칭되어 상기 외부전원전압을 상기 내부회로에 제공하는 스위치와,
    제2동작모드에 응답하여 상기 외부전원전압을 상기 소정 레벨의 전압으로 클램프하고, 상기 클램프된 전압을 상기 내부회로로 제공하는 모드전환 내부전원전압 발생기를 포함하여 구성함을 특징으로 반도체 메모리 장치의 내부 전원 전압 발생 회로.
  18. 제17항에 있어서, 상기 제1동작모드는 정상동작모드이며 제2동작모드는 DPD모드로서 서로 상보관계임을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생 회로.
  19. 제17항 또는 제18항에 있어서, 상기 제1 및 제2 동작모드의 설정은 칩 외부로부터 입력되는 제어명령 혹은 칩의 특정핀의 전압레벨의 천이에 의해 설정됨을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생 회로.
  20. 제19항에 있어서, 상기 모드전환 내부전원전압 발생기는 상기 외부전원전압 입력단자들의 사이에 접속되며 제2동작모드에 응답하여 상기 제1노드의 전압레벨을 소정 레벨의 전압으로 클램프하는 클램프회로와, 상기 제2동작모드에 응답하여 상기 클램프된 전압을 상기 내부회로로 드라이하는 내부전원전압 드라이버를 포함하여 구성함을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생 회로.
  21. 제20항에 있어서, 상기 클램프회로는,
    외부전원전압과 상기 제1노드사이에 접속되며 게이트로 입력되는 제2동작모드의 설정제어신호에 응답하여 스위칭되는 제1스위치와, 상기 제1노드와 상기 그라운드 사이에 직렬 접속된 적어도 하나 이상의 다이오드 및 상기 제2동작모드의 설정 제어신호에 응답하여 스위칭되는 제2스위치로 구성함을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생 회로.
  22. 제21항에 있어서, 상기 다이오드는 드레인에 게이트가 접속된 엔모오스 트랜지스터임을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생 회로.
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