JP5498896B2

JP5498896B2 - 半導体チップ

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Publication number: JP5498896B2
Application number: JP2010189352A
Authority: JP
Inventors: 宏美野谷; 一生鹿嶋
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2010-08-26
Filing date: 2010-08-26
Publication date: 2014-05-21
Anticipated expiration: 2030-08-26
Also published as: US8378739B2; CN102385404B; US20120049899A1; JP2012048452A; CN104932599B; CN102385404A; CN104932599A

Description

この発明は半導体チップに関し、特に、消費電流が互いに異なる第１および第２の動作モードを有する半導体チップに関する。

従来より、第１の電流を消費する第１の動作モードと、第１の電流よりも大きな第２の電流を消費する第２の動作モードとを有する半導体チップがある（たとえば、特許文献１参照）。

この半導体チップは、参照電圧を生成する参照電圧生成回路と、参照電圧に基づいて電源電圧を生成する第１および第２のレギュレータと、第１および第２のレギュレータによって生成された電源電圧によって駆動され、第１および第２の動作モードを実行する内部回路とを備える。

第１のレギュレータは第１の電流駆動能力を有し、第２のレギュレータは、第１の電流駆動能力よりも大きな第２の電流駆動能力を有する。第１および第２の動作モードでは第１および第２のレギュレータがそれぞれ活性化される。これにより、消費電流の低減化が図られる。

特開２００１−２１１６４０号公報

しかし、従来の半導体チップでは、第２のレギュレータと内部回路の間の電源配線において電圧降下（電流ドロップ）が発生し、電源電圧が低下すると言う問題がある。この対策としては、第２のレギュレータを参照電圧生成回路から離間させて内部回路の近傍に配置し、電源配線を短くする方法が考えられる。

しかし、この方法では、参照電圧生成回路と第２のレギュレータの間の配線が長くなり、参照電圧にノイズが発生する。参照電圧生成回路の電流駆動能力を大きくすれば参照電圧のノイズを抑制できるが、消費電流が増大してしまう。

それゆえに、この発明の主たる目的は、ノイズの影響を受け難く、消費電流が小さな半導体チップを提供することである。

この発明に係る半導体チップは、第１の電流を消費する第１の動作モードと、第１の電流よりも大きな第２の電流を消費する第２の動作モードとを有する半導体チップであって、第１の参照電圧を生成する参照電圧生成回路と、第１の電流駆動能力を有し、第１の参照電圧に基づいて電源電圧を生成する第１のレギュレータと、第１の参照電圧に応じたレベルの第２の参照電圧を生成する電圧バッファと、第１の電流駆動能力よりも大きな第２の電流駆動能力を有し、第２の参照電圧に基づいて電源電圧を生成する第２のレギュレータと、第１および第２のレギュレータによって生成された電源電圧によって駆動され、第１および第２の動作モードを実行する内部回路とを備えたものである。第１のレギュレータおよび電圧バッファは参照電圧生成回路の近傍に設けられ、第２のレギュレータは内部回路の近傍に設けられている。電圧バッファおよび第２のレギュレータは第１の動作モード時に非活性化される。

この発明に係る半導体チップでは、参照電圧生成回路と第２のレギュレータの間に電圧バッファを設け、第１の動作モード時には電圧バッファと第２のレギュレータを非活性化させる。したがって、参照電圧のノイズを抑制するとともに、消費電流の低減化を図ることができる。

この発明の一実施の形態による半導体チップの構成を示すブロック図である。図１に示した電流源の構成を示す回路図である。図１に示した参照電圧生成回路の構成を示す回路図である。図１に示した電流バッファの構成を示す回路図である。図１に示した電圧バッファの構成を示す回路図である。図１に示したレギュレータＲＡ１の構成を示す回路図である。図１に示したレギュレータＲＢ１の構成を示す回路図である。実施の形態の変更例を示す回路図である。実施の形態の他の変更例を示す回路図である。実施の形態のさらに他の変更例を示す回路図である。実施の形態のさらに他の変更例を示す回路図である。実施の形態のさらに他の変更例を示す回路図である。実施の形態のさらに他の変更例を示す回路図である。

本実施の形態の半導体チップは、外部電源電圧ＶＣＣに基づいて内部電源電圧ＶＤＤを生成するオンチップ電源を備えたものである。また、この半導体チップは、高速（たとえば５０ＭＨｚ）で動作する高速動作モードと、低速（たとえば３２ＫＨｚ）で動作する低速動作モードとを有する。高速動作モード時の消費電流は、低速動作モード時の消費電流よりも大きい。

この半導体チップは、図１に示すように、四角形の半導体基板１を備える。半導体基板１の表面には、電流源２、ＢＧＲ（Band Gap Reference)電圧源３、参照電圧生成回路４、電流バッファ５、電圧バッファ６、レギュレータＲＡ１〜ＲＡ３，ＲＢ１〜ＲＢ３、および内部回路ブロックＢ１〜Ｂ３が形成されている。ＢＧＲ電圧源３、参照電圧生成回路４、および電流バッファ５は、電流源２の近傍に配置されている。電圧バッファ６およびレギュレータＲＡ１〜ＲＡ３は、参照電圧生成回路４の近傍に配置されている。レギュレータＲＢ１〜ＲＢ３は、それぞれ内部回路ブロックＢ１〜Ｂ３の近傍に配置されている。

この半導体チップでは、高速動作モードには内部回路ブロックＢ１〜Ｂ３に対して主にレギュレータＲＢ１〜ＲＢ３が電力供給を行なう。レギュレータＲＢ１〜ＲＢ３は、電流バッファ５からのバイアス電圧Ｖｎ２と電圧バッファ６からの参照電圧ＶＲ２とに基づいて動作する。一方、低速動作モードでは、内部回路ブロックＢ１〜Ｂ３に対してレギュレータＲＡ１〜ＲＡ３が電力供給を行なう。レギュレータＲＡ１〜ＲＡ３は、電流源２からのバイアス電圧Ｖｎ１と参照電圧生成回路４からの参照電圧ＶＲ１とに基づいて動作する。低速動作モードでは、電流バッファ５、電圧バッファ６、およびレギュレータＲＢ１〜ＲＢ３は動作を停止する。

電流源２は、電圧依存性の小さな定電流Ｉｃを発生し、その定電流Ｉｃに応じたレベルの電流をＰチャネルＭＯＳトランジスタに流すためのバイアス電圧Ｖｐ１と、その定電流Ｉｃに応じたレベルの電流をＮチャネルＭＯＳトランジスタに流すためのバイアス電圧Ｖｎ１とを出力する。

電流源２は、図２に示すように、ＰチャネルＭＯＳトランジスタ１１，１２、ＮチャネルＭＯＳトランジスタ１３，１４、および抵抗素子１５を含む。トランジスタ１１，１３および抵抗素子１５は、外部電源電圧ＶＣＣのラインと接地電圧ＶＳＳのラインとの間に直列接続される。トランジスタ１２，１４は、外部電源電圧ＶＣＣのラインと接地電圧ＶＳＳのラインとの間に直列接続される。トランジスタ１１，１２のゲートは、ともにトランジスタ１１のドレイン（出力ノードＮ１１）に接続される。トランジスタ１３，１４のゲートは、ともにトランジスタ１４のドレイン（出力ノードＮ１２）に接続される。

トランジスタ１１，１２のサイズは同じであり、左側の電流パスに流れる電流Ｉｃと右側の電流パスに流れる電流Ｉｃとは等しい。トランジスタ１３，１４のゲート長（Ｌサイズ）は同じであり、トランジスタ１３のゲート幅（Ｗサイズ）はトランジスタ１４のゲート幅よりも大きい。トランジスタ１３，１４のゲート電圧の差と抵抗素子１５の抵抗値により、本電流源２の定電流Ｉｃの値が決まる。出力ノードＮ１１には、定電流Ｉｃに応じたレベルのバイアス電圧Ｖｐ１が現れる。出力ノードＮ１２には、定電流Ｉｃに応じたレベルのバイアス電圧Ｖｎ１が現れる。なお、本電流源２の出力インピーダンスは、トランジスタ１１〜１４のトランスコンダクタの逆数（１／ｇｍ）となる。

ＢＧＲ電圧源３は、バイポーラトランジスタおよび抵抗素子（図示せず）を含み、バイアス電圧Ｖｐ１，Ｖｎ１に基づいて動作し、温度依存性および電圧依存性の小さな定電圧Ｖｂｇｒ（たとえば１．１Ｖ）を発生する。

図１に戻って、参照電圧生成回路４は、バイアス電圧Ｖｐ１，Ｖｎ１に基づいて動作し、定電圧Ｖｂｇｒに基づいて参照電圧ＶＲ１（たとえば、１．５Ｖ）を生成する。

参照電圧生成回路４は、図３に示すように、ＰチャネルＭＯＳトランジスタ２１〜２４、ＮチャネルＭＯＳトランジスタ２５〜２９、キャパシタ３０、および抵抗素子３１，３２を含む。トランジスタ２１，２５，２７は、外部電源電圧ＶＣＣのラインと接地電圧ＶＳＳのラインとの間に直列接続される。トランジスタ２２，２６は、外部電源電圧ＶＣＣのラインとトランジスタ２７のドレイン（ノードＮ２７）との間に直列接続される。トランジスタ２１，２２のゲートは、ともにトランジスタ２１のドレインに接続される。トランジスタ２５〜２７のゲートは、それぞれ電圧Ｖｆ，Ｖｂｇｒ，Ｖｎ１を受ける。

トランジスタ２１，２２，２５〜２７は、電圧ＶｆとＶｂｇｒの高低を比較し、比較結果に応じたレベルの信号をトランジスタ２２，２６の間の出力ノードＮ２２に出力する差動増幅器３３を構成する。トランジスタ２７は、バイアス電圧Ｖｎ１に応じたレベルの定電流を流す定電流源を構成する。外部電源電圧ＶＣＣが変動した場合でも、トランジスタ２７に流れる電流、すなわち差動増幅器３３の駆動電流は一定に維持される。

出力トランジスタであるＰチャネルＭＯＳトランジスタ２４は、外部電源電圧ＶＣＣのラインと出力ノードＮ２４との間に接続され、そのゲートは差動増幅器３３の出力信号を受ける。抵抗素子３１，３２は、出力ノードＮ２４と接地電圧ＶＳＳのラインとの間に接続される。抵抗素子３１，３２の間のノードＮ３１の電圧Ｖｆは、差動増幅器３３のトランジスタ２５のゲートにフィードバックされる。

差動増幅器３３は、電圧Ｖｆが定電圧Ｖｂｇｒに一致するように、トランジスタ２４を制御する。抵抗素子３１，３２の抵抗値をそれぞれＲ１，Ｒ２とすると、出力ノードＮ２４の電圧すなわち参照電圧ＶＲ１はＶｂｇｒ×（Ｒ１＋Ｒ２）／Ｒ２に維持される。

トランジスタ２３，２８，２９は、外部電源電圧ＶＣＣのラインと接地電圧ＶＳＳのラインとの間に直列接続される。トランジスタ２３，２８，２９のゲートは、それぞれ電圧Ｖｐ１，Ｖｂｇｒ，Ｖｎ１を受ける。トランジスタ２３，２８のドレインは、ともにノードＮ２２に接続される。キャパシタ３０は、トランジスタ２８，２９の間のノードＮ２８と出力ノードＮ２４との間に接続される。トランジスタ２３，２８，２９およびキャパシタ３０は、参照電圧生成回路４の位相補償を行なうアウジャ（Ahuja)位相補償回路３４を構成する。

図１に戻って、制御信号ＬＰは、電流バッファ５、電圧バッファ６、およびレギュレータＲＢ１〜ＲＢ３の各々に与えられる。制御信号ＬＰは、高速動作モード時に活性化レベルの「Ｌ」レベルにされ、低速動作モード時に非活性化レベルの「Ｈ」レベルにされる信号である。

電流バッファ５は、制御信号ＬＰが「Ｌ」レベルである場合に活性化され、バイアス電圧Ｖｎ１に基づいて、ＮチャネルＭＯＳトランジスタに定電流Ｉｃに応じたレベルの電流を流すためのバイアス電圧Ｖｎ２を生成する。電流バッファ５は、制御信号ＬＰが「Ｈ」レベルである場合は非活性化される。

電流バッファ５は、図４に示すように、ＰチャネルＭＯＳトランジスタ４１〜４４およびＮチャネルＭＯＳトランジスタ４５〜４７を含む。トランジスタ４１，４３，４５は、外部電源電圧ＶＣＣのラインと接地電圧ＶＳＳのラインとの間に直列接続される。トランジスタ４２，４４，４６は、外部電源電圧ＶＣＣのラインと接地電圧ＶＳＳのラインとの間に直列接続される。トランジスタ４１，４２のゲートは、ともにトランジスタ４１のドレインに接続される。トランジスタ４６のゲートは、そのドレイン（出力ノードＮ４６）に接続される。トランジスタ４７は、出力ノードＮ４６と接地電圧ＶＳＳのラインとの間に接続される。トランジスタ４３，４４，４７のゲートは、ともに制御信号ＬＰを受ける。トランジスタ４５のゲートは、バイアス電圧Ｖｎ１を受ける。出力ノードＮ４６には、バイアス電圧Ｖｎ２が現れる。

制御信号ＬＰが活性化レベルの「Ｌ」レベルである場合は、トランジスタ４３，４４が導通するとともにトランジスタ４７が非導通になり、電流バッファ５が活性化される。トランジスタ４１，４３，４５が直列接続され、トランジスタ４２，４４，４６が直列接続され、トランジスタ４１，４２がカレントミラー回路を構成しているので、トランジスタ４１〜４６にはバイアス電圧Ｖｎ１に応じたレベルの電流が流れる。したがって、バイアス電圧Ｖｎ２は、バイアス電圧Ｖｎ１に応じたレベルの電圧となる。

制御信号ＬＰが非活性化レベルの「Ｈ」レベルにされると、トランジスタ４３，４４が非導通になるとともにトランジスタ４７が導通し、外部電源電圧ＶＣＣのラインから接地電圧ＶＳＳのラインに流れる電流が遮断され、バイアス電圧Ｖｎ２が０Ｖになる。

なお、電流源２のＮチャネルＭＯＳトランジスタ１４と電流バッファ５のＮチャネルＭＯＳトランジスタ４５とは、カレントミラー回路を構成している。トランジスタ１４と４５のミラー比（トランジスタサイズ比）をＳｎとし、トランジスタ４１と４２のミラー比をＳｐとすると、電流バッファ５の出力電流は電流源２の定電流ＩｃのＳｎ×Ｓｐ倍となり、電流バッファ５の出力インピーダンスは電流源２の出力インピーダンスの１／（Ｓｎ×Ｓｐ）倍となる。

図１に戻って、電圧バッファ６は、制御信号ＬＰが「Ｌ」レベルである場合に活性化され、バイアス電圧Ｖｎ１，Ｖｐ１に基づいて動作し、参照電圧ＶＲ１に基づいて参照電圧ＶＲ２を生成する。電圧バッファ６は、制御信号ＬＰが「Ｈ」レベルである場合は非活性化される。

電圧バッファ６は、図５に示すように、ＰチャネルＭＯＳトランジスタ５１〜５５、ＮチャネルＭＯＳトランジスタ５６〜６３、インバータ６４、およびキャパシタ６５を含む。制御信号ＬＰは、インバータ６４によって反転される。トランジスタ５１，５６，５８，５９は、外部電源電圧ＶＣＣのラインと接地電圧ＶＳＳのラインとの間に直列接続される。トランジスタ５２，５７は、外部電源電圧ＶＣＣのラインとトランジスタ５８のドレイン（ノードＮ５８）との間に直列接続される。トランジスタ５１，５２のゲートは、ともにトランジスタ５１のドレインに接続される。トランジスタ５６，５７，５９のゲートは、それぞれ電圧ＶＲ２，ＶＲ１，Ｖｎ１を受ける。トランジスタ５８のゲートは、インバータ６４の出力信号を受ける。

トランジスタ５１，５２，５６〜５９は、制御信号ＬＰが「Ｌ」レベルである場合に活性化され、電圧ＶＲ１とＶＲ２の高低を比較し、比較結果に応じたレベルの信号をトランジスタ５２，５７の間の出力ノードＮ５２に出力する差動増幅器６６を構成する。トランジスタ５９は、バイアス電圧Ｖｎ１に応じたレベルの定電流を流す定電流源を構成する。外部電源電圧ＶＣＣが変動した場合でも、トランジスタ５９に流れる電流、すなわち差動増幅器６６の駆動電流は一定に維持される。制御信号ＬＰが「Ｈ」レベルである場合、トランジスタ５８が非導通になって差動増幅器６６が非活性化される。

ＰチャネルＭＯＳトランジスタ５３は、外部電源電圧ＶＣＣのラインと差動増幅器６６の出力ノードＮ５２との間に接続され、そのゲートはインバータ６４の出力信号を受ける。制御信号ＬＰが非活性化レベルの「Ｈ」レベルである場合、トランジスタ５３が導通して出力ノードＮ５２が「Ｈ」レベルに固定される。制御信号ＬＰが活性化レベルの「Ｌ」レベルである場合、トランジスタ５３が非導通になる。

出力トランジスタであるＰチャネルＭＯＳトランジスタ５５は、外部電源電圧ＶＣＣのラインと出力ノードＮ５５との間に接続され、そのゲートは差動増幅器６６の出力信号を受ける。ＮチャネルＭＯＳトランジスタ６３は、出力ノードＮ５５と接地電圧ＶＳＳのラインとの間に接続され、そのゲートはバイアス電圧Ｖｎ１を受ける。トランジスタ６３は、出力ノードＮ５５から接地電圧ＶＳＳのラインに、定電流Ｉｃに応じたレベルの電流を流出させる。出力ノードＮ５５の電圧ＶＲ２は、差動増幅器６６のトランジスタ５６のゲートにフィードバックされる。

制御信号ＬＰが活性化レベルの「Ｌ」レベルである場合、差動増幅器６６は、参照電圧ＶＲ２が参照電圧ＶＲ１に一致するように、トランジスタ５５を制御する。これにより、参照電圧ＶＲ２は参照電圧ＶＲ１に維持される。制御信号ＬＰが非活性化レベルの「Ｈ」レベルである場合、トランジスタ５５が非導通状態に固定され、出力ノードＮ５５は定電流源であるトランジスタ６３を介して接地電圧ＶＳＳのラインに接続され、参照電圧ＶＲ２は接地電圧ＶＳＳに低下する。

トランジスタ５４，６０〜６２は、外部電源電圧ＶＣＣのラインと接地電圧ＶＳＳのラインとの間に直列接続される。トランジスタ５４，６０，６２のゲートは、それぞれ電圧Ｖｐ１，ＶＲ１，Ｖｎ１を受ける。トランジスタ６１のゲートは、インバータ６４の出力信号を受ける。トランジスタ５４，６０のドレインは、ともにノードＮ５２に接続される。キャパシタ６５は、トランジスタ６０，６１間のノードＮ６０と出力ノードＮ５５との間に接続される。トランジスタ５４，６０，６１，６２およびキャパシタ６５は、電圧バッファ６の位相補償を行なうアウジャ位相補償回路６７を構成する。

制御信号ＬＰが活性化レベルの「Ｌ」レベルである場合、トランジスタ６１が導通してアウジャ位相補償回路６７が活性化される。制御信号ＬＰが非活性化レベルの「Ｈ」レベルである場合、トランジスタ６１が非導通になってアウジャ位相補償回路６７が非活性化される。

図１に戻って、レギュレータＲＡ１〜ＲＡ３は、ともにバイアス電圧Ｖｎ１に基づいて動作し、参照電圧ＶＲ１に基づいて内部電源電圧ＶＤＤ１〜ＶＤＤ３をそれぞれ生成する。レギュレータＲＡ１〜ＲＡ３は、常時、活性化されている。レギュレータＲＡ１〜ＲＡ３の電流駆動能力（最大出力電流）は、レギュレータＲＢ１〜ＲＢ３の電流駆動能力よりも小さい。

図６は、レギュレータＲＡ１の構成を示す回路図であって、図５と対比される図である。図６を参照して、レギュレータＲＡ１が図５の電圧バッファ６と異なる点は、トランジスタ５３，５８，６１およびインバータ６４が除去され、ＰチャネルＭＯＳトランジスタ７１およびＮチャネルＭＯＳトランジスタ７２が追加され、出力ノードＮ５５が内部回路ブロックＢ１に接続されている点である。トランジスタ５３，５８，６１およびインバータ６４が除去されているので、レギュレータＲＡ１は常時、活性化される。

トランジスタ７１，７２は、外部電源電圧ＶＣＣのラインと接地電圧ＶＳＳのラインとの間に直列接続される。トランジスタ７１，５４のゲートは、ともにトランジスタ７１のドレインに接続される。トランジスタ７２のゲートは、バイアス電圧Ｖｎ１を受ける。トランジスタ７１，７２にはバイアス電圧Ｖｎ１に応じたレベルの電流が流れ、トランジスタ７１のゲートにはバイアス電圧Ｖｐ１が発生する。

差動増幅器６６は、内部電源電圧ＶＤＤ１が参照電圧ＶＲ１に一致するように、トランジスタ５５を制御する。これにより、内部電源電圧ＶＤＤ１は参照電圧ＶＲ１に維持される。また、トランジスタ５４，６０，６２およびキャパシタ６５は、レギュレータＲＡ１の位相補償を行なうアウジャ位相補償回路６７を構成する。レギュレータＲＡ２，ＲＡ３の各々は、レギュレータＲＡ１と同じ構成であるので、その説明は繰り返さない。

図１に戻って、レギュレータＲＢ１〜ＲＢ３は、ともにバイアス電圧Ｖｎ２に基づいて動作し、参照電圧ＶＲ２に基づいて内部電源電圧ＶＤＤ１〜ＶＤＤ３をそれぞれ生成する。レギュレータＲＢ１〜ＲＢ３は、制御信号ＬＰが活性化レベルの「Ｌ」レベルの場合に活性化され、制御信号ＬＰが非活性化レベルの「Ｈ」レベルの場合に非活性化される。レギュレータＲＢ１〜ＲＢ３の電流駆動能力は、レギュレータＲＡ１〜ＲＡ３の電流駆動能力よりも大きい。

図７は、レギュレータＲＢ１の構成を示す回路図であって、図５と対比される図である。図７を参照して、レギュレータＲＢ１が図５の電圧バッファ６と異なる点は、参照電圧ＶＲ１の代わりに参照電圧ＶＲ２が導入され、ＰチャネルＭＯＳトランジスタ７１およびＮチャネルＭＯＳトランジスタ７２が追加され、ＰチャネルＭＯＳトランジスタ５５がＰチャネルＭＯＳトランジスタ７３で置換され、出力ノードＮ５５が内部回路ブロックＢ１に接続されている点である。

トランジスタ７１，７２は、外部電源電圧ＶＣＣのラインと接地電圧ＶＳＳのラインとの間に直列接続される。トランジスタ７１，５４のゲートは、ともにトランジスタ７１のドレインに接続される。トランジスタ７２のゲートは、バイアス電圧Ｖｎ２を受ける。トランジスタ７１，７２にはバイアス電圧Ｖｎ２に応じたレベルの電流が流れ、トランジスタ７１のゲートにはバイアス電圧Ｖｐ２が発生する。

トランジスタ７３の電流駆動能力（サイズ）は、トランジスタ５５の電流駆動能力よりも大きい。したがって、レギュレータＲＢ１の電流駆動能力は、レギュレータＲＡ１の電流駆動能力よりも大きい。

制御信号ＬＰが活性化レベルの「Ｌ」レベルである場合、差動増幅器６６は、内部電源電圧ＶＤＤ１が参照電圧ＶＲ２に一致するように、トランジスタ７３を制御する。これにより、内部電源電圧ＶＤＤ１は参照電圧ＶＲ２に維持される。制御信号ＬＰが非活性化レベルの「Ｈ」レベルである場合、トランジスタ７３が非導通状態に固定され、出力ノードＮ５５は定電流源であるトランジスタ６３を介して接地電圧ＶＳＳのラインに接続される。レギュレータＲＢ２，ＲＢ３の各々は、レギュレータＲＢ１と同じ構成であるので、その説明は繰り返さない。

図１に戻って、内部回路ブロックＢ１〜Ｂ３は、それぞれ内部電源電圧ＶＤＤ１〜ＶＤＤ３によって駆動される。内部回路ブロックＢ１〜Ｂ３の各々は、高速動作モードおよび低速動作モードを実行する。

次に、この半導体チップの動作について簡単に説明する。外部電源電圧ＶＣＣが投入されると、電流源２によってバイアス電圧Ｖｐ１，Ｖｎ１が生成され、バイアス電圧Ｖｐ１，Ｖｎ１がＢＧＲ電圧源３、参照電圧生成回路４、および電圧バッファ６に与えられる。また、バイアス電圧Ｖｎ１は、さらに、電流バッファ５およびレギュレータＲＡ１〜ＲＡ３に与えられる。

これにより、ＢＧＲ電圧源３によって定電圧Ｖｂｇｒが生成され、参照電圧生成回路４によって参照電圧ＶＲ１が生成され、レギュレータＲＡ１〜ＲＡ３によって内部電源電圧ＶＤＤ１〜ＶＤＤ３がそれぞれ生成される。制御信号ＬＰが非活性化レベルの「Ｈ」レベルである場合、内部回路ブロックＢ１〜Ｂ３は、電流駆動能力が小さなレギュレータＲＡ１〜ＲＡ３によって駆動され、低速動作モードを実行する。

制御信号ＬＰが活性化レベルの「Ｌ」レベルにされると、電流バッファ５、電圧バッファ６、およびレギュレータＲＢ１〜ＲＢ３が活性化される。電流バッファ５によってバイアス電圧Ｖｎ２が生成され、電圧バッファ６によって参照電圧ＶＲ２が生成され、レギュレータＲＢ１〜ＲＢ３によって内部電源電圧ＶＤＤ１〜ＶＤＤ３がそれぞれ生成される。内部回路ブロックＢ１〜Ｂ３は、電流駆動能力が小さなレギュレータＲＡ１〜ＲＡ３と電流駆動能力が大きなレギュレータＲＢ１〜ＲＢ３によって駆動され、高速動作モードを実行する。

この実施の形態では、電流源２とレギュレータＲＢ１〜ＲＢ３の間に電流バッファ５を設けるとともに参照電圧生成回路４とレギュレータＲＢ１〜ＲＢ３の間に電圧バッファ６を設け、低速動作モード時にはバッファ５，６およびレギュレータＲＢ１〜ＲＢ３を非活性化させる。したがって、参照電圧ＶＲ２およびバイアス電圧Ｖｎ２のノイズを抑制するとともに、消費電流の低減化を図ることができる。

以下、この実施の形態の種々の変更例について説明する。図８の変更例では、参照電圧生成回路４が参照電圧生成回路４Ａで置換される。参照電圧生成回路４Ａは、参照電圧生成回路４からトランジスタ２３，２８，２９を除去したものである。キャパシタ３０は、ノードＮ２２とＮ２４の間に接続される。この変更例では、バイアス電圧Ｖｐ１を使用せず、キャパシタ３０のみで位相補償を行なうので、構成の簡単化を図ることができる。

図９の変更例では、電圧バッファ６が電圧バッファ６Ａで置換される。電圧バッファ６Ａは、電圧バッファ６からトランジスタ５４，６０〜６２を除去したものである。キャパシタ６５は、ノードＮ５２とＮ５５の間に接続される。この変更例では、バイアス電圧Ｖｐ１を使用せず、キャパシタ６５のみで位相補償を行なうので、構成の簡単化を図ることができる。

図１０の変更例では、レギュレータＲＡ１がレギュレータＲＡ１Ａで置換される。レギュレータＲＡ１Ａは、レギュレータＲＡ１からトランジスタ５４，６０，６２，７１，７２を除去したものである。キャパシタ６５は、ノードＮ５２とＮ５５の間に接続される。レギュレータＲＡ２，ＲＡ３の各々の構成も、レギュレータＲＡ１と同様に変更される。この変更例では、バイアス電圧Ｖｐ１を使用せず、キャパシタ６５のみで位相補償を行なうので、構成の簡単化を図ることができる。

図１１の変更例では、レギュレータＲＢ１がレギュレータＲＢ１Ａで置換される。レギュレータＲＢ１Ａは、レギュレータＲＢ１からトランジスタ５４，６０〜６２，７１，７２を除去したものである。キャパシタ６５は、ノードＮ５２とＮ５５の間に接続される。レギュレータＲＢ２，ＲＢ３の各々の構成も、レギュレータＲＢ１と同様に変更される。この変更例では、バイアス電圧Ｖｐ１を使用せず、キャパシタ６５のみで位相補償を行なうので、構成の簡単化を図ることができる。

図１２の変更例では、電流源２が電流源８０で置換される。電流源８０は、電流源２に抵抗素子８１、ＮチャネルＭＯＳトランジスタ８２、およびインバータ８３を追加したものである。抵抗素子１５，８１は、トランジスタ１３のソースと接地電圧ＶＳＳのラインとの間に直列接続される。トランジスタ８２は、抵抗素子１５，８１間のノードＮ１５と接地電圧ＶＳＳのラインとの間に接続される。制御信号ＬＰは、インバータ８３によって反転されてトランジスタ８２のゲートに与えられる。

制御信号ＬＰが活性化レベルの「Ｌ」レベルである場合、トランジスタ８２が導通してノードＮ１５が接地される。この場合、電流源８０は、電流源２と同じ構成になる。制御信号ＬＰが非活性化レベルの「Ｈ」レベルである場合、トランジスタ８２が非導通になる。この場合、定電流Ｉｃのレベルが低下し、バイアス電圧Ｖｎ１が低下し、バイアス電圧Ｖｐ１が上昇する。これにより、半導体チップ全体における消費電流が低下する。この変更例では、第１の動作モードにおける消費電流を実施の形態よりも減らすことができる。

図１３の変更例では、電流源２が電流源９０で置換される。電流源９０は、電流源２にＰチャネルＭＯＳトランジスタ９１，９２、ＮチャネルＭＯＳトランジスタ９３〜９６、およびインバータ９７を追加したものである。トランジスタ９１，９５は、外部電源電圧ＶＣＣのラインと接地電圧ＶＳＳのラインとの間に直列接続される。トランジスタ９２，９６は、外部電源電圧ＶＣＣのラインと接地電圧ＶＳＳのラインとの間に直列接続される。トランジスタ９１，９２のゲートは、ともにトランジスタ９１のドレイン（出力ノードＮ９１）に接続される。トランジスタ９６のゲートは、そのドレイン（出力ノードＮ９２）に接続される。出力ノードＮ９１，Ｎ９２に現れる電圧がそれぞれバイアス電圧Ｖｐ１，Ｖｎ１となる。

トランジスタ９３，９４は、出力ノードＮ９１と接地電圧ＶＳＳのラインとの間に直列接続される。トランジスタ９４，９５のゲートは、ともにノードＮ１２に接続される。制御信号ＬＰは、インバータ９７によって反転されてトランジスタ９３のゲートに与えられる。

制御信号ＬＰが活性化レベルの「Ｌ」レベルである場合、トランジスタ９３が導通してトランジスタ９４，９５にノードＮ１２の電圧に応じたレベルの電流Ｉ９４，Ｉ９５が流れる。トランジスタ９１，９２，９６の各々には、トランジスタ９４，９５に流れる電流Ｉ９４，Ｉ９５の和の電流に応じたレベルの定電流Ｉｃが流れる。

制御信号ＬＰが非活性化レベルの「Ｈ」レベルである場合、トランジスタ９３が非導通になり、トランジスタ９５にノードＮ１２の電圧に応じたレベルの電流Ｉ９５が流れる。トランジスタ９１，９２，９６の各々には、トランジスタ９５に流れる電流Ｉ９５に応じたレベルの電流が流れる。この場合、定電流Ｉｃのレベルが低下し、バイアス電圧Ｖｎ１が低下し、バイアス電圧Ｖｐ１が上昇する。これにより、半導体チップ全体における消費電流が低下する。この変更例でも、低速動作モードにおける消費電流を実施の形態よりも減らすことができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１半導体基板、２電流源、３ＢＧＲ電圧源、４参照電圧生成回路、５電流バッファ、６電圧バッファ、ＲＡ１〜ＲＡ３，ＲＢ１〜ＲＢ３レギュレータ、Ｂ１〜Ｂ３内部回路ブロック、１１，１２，２１〜２４，４１〜４４，５１〜５５，７１，７３，９１，９２ＰチャネルＭＯＳトランジスタ、１３，１４，２５〜２９，４５〜４７，５６〜６３，７２８２，９３〜９６ＮチャネルＭＯＳトランジスタ、１５，３１，３２，８１抵抗素子、３３，６６差動増幅器、３４，６７アウジャ位相補償回路、６４，８３，９７インバータ。

Claims

第１の電流を消費する第１の動作モードと、前記第１の電流よりも大きな第２の電流を消費する第２の動作モードとを有する半導体チップであって、
第１の参照電圧を生成する参照電圧生成回路と、
第１の電流駆動能力を有し、前記第１の参照電圧に基づいて電源電圧を生成する第１のレギュレータと、
前記第１の参照電圧に応じたレベルの第２の参照電圧を生成する電圧バッファと、
第１の電流駆動能力よりも大きな第２の電流駆動能力を有し、前記第２の参照電圧に基づいて前記電源電圧を生成する第２のレギュレータと、
前記第１および第２のレギュレータによって生成された前記電源電圧によって駆動され、前記第１および第２の動作モードを実行する内部回路とを備え、
前記第１のレギュレータおよび前記電圧バッファは前記参照電圧生成回路の近傍に設けられ、前記第２のレギュレータは前記内部回路の近傍に設けられ、
前記電圧バッファおよび前記第２のレギュレータは前記第１の動作モード時に非活性化される、半導体チップ。
さらに、定電流を発生し、それぞれ第１および第２の導電形式のトランジスタに前記定電流に応じたレベルの電流を流すための第１および第２のバイアス電圧を出力する電流源と、
前記第１および第２のバイアス電圧に基づいて定電圧を発生する電圧源とを備え、
前記参照電圧生成回路は前記定電圧に基づいて前記第１の参照電圧を生成し、
前記電流源および前記電圧源は前記参照電圧生成回路の近傍に設けられている、請求項１に記載の半導体チップ。
前記参照電圧生成回路は、前記第１および第２のバイアス電圧のうちの少なくとも一方のバイアス電圧に基づいて動作する、請求項２に記載の半導体チップ。
さらに、前記第１のバイアス電圧に応じたレベルの第３のバイアス電圧を生成する電流バッファを備え、
前記第１および第２のレギュレータは、それぞれ前記第１および第３のバイアス電圧に基づいて動作し、
前記電流バッファは、前記参照電圧生成回路の近傍に設けられ、前記第１の動作モード時に非活性化される、請求項２または請求項３に記載の半導体チップ。
前記第１のレギュレータは、
前記第１のバイアス電圧に基づいて、前記第２の導電形式のトランジスタに前記定電流に応じたレベルの電流を流すための第４のバイアス電圧を生成し、
前記第１および第４のバイアス電圧に基づいて動作する、請求項４に記載の半導体チップ。
前記第２のレギュレータは、
前記第３のバイアス電圧に基づいて、前記第２の導電形式のトランジスタに前記定電流に応じたレベルの電流を流すための第５のバイアス電圧を生成し、
前記第３および第５のバイアス電圧に基づいて動作する、請求項４または請求項５に記載の半導体チップ。
前記電流源は、前記第１の動作モード時は、第１のレベルの前記定電流を発生し、前記第２の動作モード時は、前記第１のレベルよりも大きな第２のレベルの前記定電流を発生する、請求項２から請求項６までのいずれかに記載の半導体チップ。