JP2005102007A

JP2005102007A - 発振回路

Info

Publication number: JP2005102007A
Application number: JP2003334572A
Authority: JP
Inventors: Koichi Motooka; 功一元岡; Takanori Yamazoe; 孝徳山添
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2003-09-26
Filing date: 2003-09-26
Publication date: 2005-04-14

Abstract

【課題】温度依存性の低減を図った発振回路を提供する。
【解決手段】複数のインバータがリング状に結合されてクロック信号を生成可能に形成されたリングオシレータ（１０）と、上記インバータに流れる電流を律則するための電流源（１１１，１１２，１１３）と、上記電流源を制御可能な電流源制御回路（２０）とを含んで発振回路が構成されるとき、上記電流源制御回路は、セルフバイアス型の定電流回路（２０１）と、上記定電流回路の電流を律則可能な抵抗回路（２０２）とを含んで構成し、上記抵抗回路に、負の温度特性を持たせることで、セルフバイアス型の定電流回路における正の温度特性をキャンセルし、温度依存性の低減を達成する。
【選択図】図１

Description

本発明は、発振回路に関し、例えばＥＥＰＲＯＭ（Electric Erasable Programmable Read Only Memory）用のクロック信号を生成する回路に適用して有効な技術に関する。

近年、不揮発性の半導体記憶装置としてＥＥＰＲＯＭが用いられるようになってきている。このＥＥＰＲＯＭは、紫外線消去型ＥＰＲＯＭと同じメモリセルの基本的構造を有し、ＭＯＳトランジスタのコントロールゲートとシリコン基板間にフローティングゲートを持っている。

このＥＥＰＲＯＭは、書き込みが紫外線消去型ＥＰＲＯＭと同様にホットエレクトロンの注入により行われ、また消去はフルファンクションＥＥＰＲＯＭと同様にフローティングゲートからの電界放出により行われる。

このようなＥＥＰＲＯＭは、このＥＥＰＲＯＭの動作を制御するマイクロコントローラとともに基板上に搭載されてＩＣカードとして用いられ、パーソナルコンピュータまたはワークステーションなどに着脱可能に設けられている。

上記ＥＥＰＲＯＭにおいては、発振回路で生成されたクロック信号に基づいて、書き込み、消去、読み出しなどの各動作が行われる。上記発振回路は、リング発振回路とこのリング発振回路に定電流を供給するための定電流回路とを含んで構成される（例えば特許文献１参照）。

特開平１１−８６５５８号公報（図１２）

例えば０．３５μプロセスのＩＣカードに内蔵される発振回路には、複数のインバータがループ状に結合されるリングオシレータが適用され、上記インバータ間には抵抗と容量との時定数回路が用いられ、抵抗、容量、ＭＯＳトランジスタのスイッチング特性の温度依存性がキャンセルされることによって、発振周波数の温度変動が抑えられている。しかしながら、ＩＣカード製造プロセスが０．１８μｍになると、上記インバータ間に抵抗と容量の時定数を用いた場合、抵抗、抵抗、容量、ＭＯＳスイッチング特性の温度の依存性により発振回路の出力周波数が大きな温度変動を持つことが、本発明者によって見いだされた。

また、上記特許文献１の図１２に示される構成では、第７９段落の式（５）及び第８１段落に記載されているように、電流ｉは温度に比例して増大するため、発振回路の出力周波数が大きな温度変動を持つことに変わりはない。

本発明の目的は、温度依存性の低減を図った発振回路を提供することにある。

本発明の別の目的は、温度依存性の低減を図った発振回路を用いることでＥＥＰＲＯＭの動作の安定化を図ることにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、複数のインバータがリング状に結合されてクロック信号を生成可能に形成されたリングオシレータと、上記インバータに流れる電流を律則するための電流源と、上記電流源を制御可能な電流源制御回路とを含んで発振回路が構成されるとき、上記電流源制御回路は、セルフバイアス型の定電流回路と、上記定電流回路の電流を律則可能な抵抗回路とを含んで構成し、上記抵抗回路に、負の温度特性を持たせる。

上記の手段によれば、上記抵抗回路が負の温度特性を有することから、セルフバイアス型の定電流回路における正の温度特性をキャンセルすることができ、このことが、回路の温度依存性の低減を達成する。また、温度依存性の低減を図った発振回路を用いることでＥＥＰＲＯＭの動作の安定化を達成する。

そして、上記電流源制御回路は、高電位側電源に結合されたｐチャネル型の第１トランジスタと、上記第１トランジスタに直列接続されたｎチャネル型の第２トランジスタと、上記第２トランジスタと低電位側電源との間に設けられた抵抗回路と、上記第１トランジスタにカレントミラー結合されたｐチャネル型の第３トランジスタと、上記第３トランジスタに直列接続され、上記第２トランジスタと上記抵抗回路との結合ノードの電圧によって動作制御されるｎチャネル型の第４トランジスタとを含んで構成することができ、その場合において、上記抵抗回路に負の温度特性を持たせる。

上記の構成によれば、上記抵抗回路が負の温度特性を有することから、上記第４トランジスタにおける正の温度特性をキャンセルすることができ、このことが、回路の温度依存性の低減を達成する。また、温度依存性の低減を図った発振回路を用いることでＥＥＰＲＯＭの動作の安定化を達成する。

さらに、上記電流源制御回路は、低電位側電源に結合されたｎチャネル型の第５トランジスタと、上記第５トランジスタに直列接続されたｐチャネル型の第６トランジスタと、上記第６トランジスタと高電位側電源との間に設けられた抵抗回路と、上記第５トランジスタにカレントミラー結合されたｎチャネル型の第７トランジスタと、上記第７トランジスタに直列接続され、上記第７トランジスタと上記抵抗回路との結合ノードの電圧によって動作制御されるｐチャネル型の第８トランジスタとを含んで構成することができ、その場合において、上記抵抗回路に負の温度特性を持たせる。

上記の構成によれば、上記抵抗回路が負の温度特性を有することから、上記第８トランジスタにおける正の温度特性をキャンセルすることができ、このことが、回路の温度依存性の低減を達成する。また、温度依存性の低減を図った発振回路を用いることでＥＥＰＲＯＭの動作の安定化を達成する。

このとき、上記インバータには、ｐチャネル型の第９トランジスタとｎチャネル型の第１０トランジスタとが直列接続されて成り、上記第１０トランジスタのソース電極と低電位側電源との間に、上記電流源が設けられて成るもの、あるいは、ｐチャネル型の第９トランジスタとｎチャネル型の第１０トランジスタとが直列接続されて成り、上記第９トランジスタのソース電極と高電位側電源との間に、上記電流源が設けられて成るものを適用することができる。

そして、上記抵抗回路は、それぞれ負の温度特性を有する複数の抵抗と、上記複数の抵抗のうち、回路動作に関与させるための抵抗を選択可能なスイッチ素子とを含んで構成することができる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、抵抗回路が負の温度特性を有することから、セルフバイアス型の定電流回路における正の温度特性をキャンセルすることができ、それによって、回路の温度依存性の低減を達成することができる。また、温度依存性の低減を図った発振回路を用いることでＥＥＰＲＯＭの動作の安定化を達成することができる。

図８には、本発明にかかる発振回路を含むＩＣカードが示される。

図８に示されるようにこのＩＣカード８０は、特に制限されないが、ＥＥＰＲＯＭ２と、このＥＥＰＲＯＭ２の動作を制御可能なマイクロコントローラと、ＥＥＰＲＯＭ２へのデータ書き込みやデータ消去、ＥＥＰＲＯＭ２からのデータ読み出しにおいて使用されるクロック信号ＣＬＫを生成する発振回路１とを含んで、カード状に形成される。

図１には、上記発振回路１の構成例が示される。

図１に示される発振回路１は、リングオシレータ１０と電流源制御回路２０とを含んで成る。

上記リングオシレータ１０は、リング状に結合された複数のインバータ１０１〜１０９と、リングオシレータ１０で生成されたクロック信号ＣＬＫを出力するためのインバータ１１０と、上記インバータ１０１，１０４，１０７に流れる電流を律則するための電流源１１１，１１２，１１３とを含んで成る。上記インバータ１０１は、高電位側電源に結合されたｐチャネル型ＭＯＳトランジスタＰ１と、それに直列接続されたｎチャネル型ＭＯＳトランジスタＮ１とを含み、このｎチャネル型ＭＯＳトランジスタＮ１とグランド（低電位側電源）ＧＮＤとの間に上記電流源１１１が結合されている。上記インバータ１０４は、高電位側電源に結合されたｐチャネル型ＭＯＳトランジスタＰ２と、それに直列接続されたｎチャネル型ＭＯＳトランジスタＮ２とを含み、このｎチャネル型ＭＯＳトランジスタＮ２とグランド（低電位側電源）ＧＮＤとの間に上記電流源１１２が結合されている。上記インバータ１０７は、高電位側電源に結合されたｐチャネル型ＭＯＳトランジスタＰ３と、それに直列接続されたｎチャネル型ＭＯＳトランジスタＮ３とを含み、このｎチャネル型ＭＯＳトランジスタＮ３とグランド（低電位側電源）ＧＮＤとの間に上記電流源１１３が結合されている。ここで、上記電流源１１１，１１２，１１３は、特に制限されないが、それぞれｎチャネル型ＭＯＳトランジスタＮ４，Ｎ５，Ｎ６によって形成される。そしてこのｎチャネル型ＭＯＳトランジスタＮ４，Ｎ５，Ｎ６のゲート電極には、上記電流源制御回路２０から電流制御信号ＣＣＮが伝達される。ｎチャネル型ＭＯＳトランジスタＮ４，Ｎ５，Ｎ６に流れる電流は、上記電流制御信号ＣＣＮによって制御される。

電流源制御回路２０は、セルフバイアス型の定電流回路２０１と、この定電流回路２０１の電流を律則可能な抵抗回路２０２と、出力部２０３とを含んで成る。

定電流回路２０１は、高電位側電源Ｖｃｃに結合されたｐチャネル型ＭＯＳトランジスタＰ５と、このｐチャネル型ＭＯＳトランジスタＰ５に直列接続されたｎチャネル型ＭＯＳトランジスタＮ７と、上記ｐチャネル型ＭＯＳトランジスタＰ５にカレントミラー結合されたｐチャネル型ＭＯＳトランジスタＰ４と、このｐチャネル型ＭＯＳトランジスタＰ４と、このｐチャネル型ＭＯＳトランジスタＰ４に直列接続されたｎチャネル型ＭＯＳトランジスタＮ９とを含んで成る。ｎチャネル型ＭＯＳトランジスタＮ９は、ソース電極がグランドＧＮＤに結合され、ゲート電極が上記ｎチャネル型ＭＯＳトランジスタＮ７のソース電極とともに上記抵抗回路２０２に結合されている。

上記抵抗回路２０２は、互いに直列接続された複数の抵抗ＦＧ１〜ＦＧｎと、この複数の抵抗ＦＧ１〜ＦＧｎの直列接続ノードを選択的にグランドＧＮＤに結合可能な複数のスイッチＳＷ１〜ＳＷｎとを含んで成る。抵抗ＦＧ１の一端は上記定電流回路２０１におけるｎチャネル型ＭＯＳトランジスタＮ７のソース電極やｎチャネル型ＭＯＳトランジスタＮ９のゲート電極に結合される。また、抵抗ＦＧｎの一端はグランドＧＮＤに結合される。スイッチＳＷ１〜ＳＷｎは、入力されたスイッチ制御信号Ａ１〜Ａｎによって動作制御可能なｎチャネル型ＭＯＳトランジスタとされる。スイッチ制御信号Ａ１がハイレベルにされると、それに対応するスイッチが導通され、対応する抵抗の直列接続ノードがグランドＧＮＤに結合されることにより、抵抗回路２０２における合成抵抗値が決定される。

上記出力部２０３は、高電位側電源Ｖｃｃに結合されたｐチャネル型ＭＯＳトランジスタＰ６と、グランドＧＮＤに結合されたｐチャネル型ＭＯＳトランジスタＰ６とが直列接続されて成る。ｐチャネル型ＭＯＳトランジスタＰ６のゲート電極には、上記定電流回路２０１におけるｐチャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトランジスタＮ７との直列接続ノードからの出力信号が伝達され、それに呼応して電流制御信号ＣＣＮが生成されて、ｎチャネル型ＭＯＳトランジスタＮ４，Ｎ５，Ｎ６に流れる電流が制御される。

ここで、上記抵抗回路２０２における複数の抵抗ＦＧ１〜ＦＧｎは、負の温度特性を有する。そのような抵抗は、特に制限されないが、後述するシート抵抗を適宜組み合わせることで形成される。

図６及び図７には上記シート抵抗の断面構造が示される。

例えば図６に示されるシート抵抗は、単結晶シリコン（Ｓｉ）基板に、酸化シリコン膜（ＳｉＯ２）を介してポリシリコン層（Ｐｏｌｙ−Ｓｉ）が形成され、このポリシリコン層（Ｐｏｌｙ−Ｓｉ）の一部にコバルトシリサイド層（ＣｏＳｉ２）が形成され、このコバルトシリサイド層（ＣｏＳｉ２）にタングステン層（Ｗ）を介してアルミニウム層（Ａｌ）が形成される。このアルミニウム層（Ａｌ）が、一つのシート抵抗の端子とされ、必要に応じて別の抵抗の端子に結合される。主な抵抗成分は、ポリシリコン層（Ｐｏｌｙ−Ｓｉ）であり、このポリシリコン層（Ｐｏｌｙ−Ｓｉ）に打ち込まれるイオンの量を変えることにより、例えば、図２に示されるようにシート抵抗値や温度係数が変化する。

また、図７に示されるように、ポリシリコン層（Ｐｏｌｙ−Ｓｉ）の全面にコバルトシリサイド層（ＣｏＳｉ２）を積層し、そこからタングステン層（Ｗ）及びアルミニウム層（Ａｌ）を介して端子を引き出す。ポリシリコン層（Ｐｏｌｙ−Ｓｉ）の全面にコバルトシリサイド層（ＣｏＳｉ２）が積層されているため、図６に示されるのとは異なり、正の温度特性を得ることができる。本例では、後に詳述するように、セルフバイアス型の定電流回路２０１におけるｎチャネル型ＭＯＳトランジスタＮ９が正の温度特性をキャンセルするために、抵抗ＦＧ１〜ＦＧｎにおける個々の抵抗は、図６に示されるシート抵抗や図７に示されるシート抵抗の組み合わせによって所望の特性（負の温度係数及び抵抗値）を得ている。

上記の構成において、スイッチ制御信号Ａ１からＡｎによって抵抗回路２０２の合成抵抗値が設定され、ｐチャネル型ＭＯＳトランジスタＰ５、ｎチャネル型ＭＯＳトランジスタＮ７、及び抵抗回路２０２に電流が流れる。この電流により、ｎチャネル型ＭＯＳトランジスタＮ９のゲート電圧が決定され、さらにｐチャネル型ＭＯＳトランジスタＰ６のゲート電圧が決定され、そして、ｎチャネル型ＭＯＳトランジスタＮ４，Ｎ５，Ｎ６に流れる電流が決定される。抵抗回路２０２の構成抵抗値を制御することがで、ｎチャネル型ＭＯＳトランジスタＮ４，Ｎ５，Ｎ６に流れる電流が制御され、それによって、リングオシレータ１から出力されるクロック信号ＣＬＫの周波数が決定される。

定電流回路２０１の定電流値は、ｎチャネル型ＭＯＳトランジスタＮ９のしきい値Ｖｔｈと抵抗回路２０２の合成抵抗値とで決定される。ｎチャネル型ＭＯＳトランジスタＮ９のしきい値は、正の温度依存性を有する、つまり、温度が低くなるほど、しきい値Ｖｔｈが高くなり、温度が高くなるほど、しきい値Ｖｔｈが低くなる。ｎチャネル型ＭＯＳトランジスタＮ９のしきい値が高くなると、定電流値が増大され、ｎチャネル型ＭＯＳトランジスタＮ９のしきい値が低くなると、定電流回路２０１の定電流値が減少される。そこで、本例では、抵抗回路２０２を構成する抵抗ＦＧ１〜ＦＧｎに負の温度特性を持たせることによって、上記ｎチャネル型ＭＯＳトランジスタＮ９におけるしきい値Ｖｔｈの正の温度依存性をキャンセルするようにしている。つまり、温度が低くなり、ｎチャネル型ＭＯＳトランジスタＮ９のしきい値が高くなって、定電流回路２０１の定電流値が増大されるとき、抵抗回路２０２を構成する抵抗ＦＧ１〜ＦＧｎの抵抗値が増大されて、定電流回路２０１の定電流値を減少させるように作用する。また、温度が高くなり、ｎチャネル型ＭＯＳトランジスタＮ９のしきい値が低くなって、定電流回路２０１の定電流値が増大されるとき、抵抗回路２０２を構成する抵抗ＦＧ１〜ＦＧｎの抵抗値が減少されて、定電流回路２０１の定電流値を増大させるように作用する。これにより定電流回路２０１の定電流値の変動が抑えられ、リングオシレータ１０から出力されるクロック信号ＣＬＫの周波数が安定化される。

上記の例によれば、以下の作用効果を得ることができる。

（１）抵抗回路２０２が負の温度特性を有することから、セルフバイアス型の定電流回路２０１における正の温度特性をキャンセルすることができ、このことが、回路の温度依存性の低減を図ることができる。

（２）上記（１）の作用効果により、温度依存性の低減を図った発振回路１を用いることでＥＥＰＲＯＭ２の動作の安定化を図ることができる。

図３には、上記発振回路１の別の構成例が示される。

図３に示される発振回路１が、図１に示されるのと大きく異なるのは、リングオシレータ１０において、インバータ１０１，１０４，１０７と、高電位側電源Ｖｃｃとの間に、電流源１２１，１２２，１２３が設けられ、この電流源１２１，１２２，１２３の動作を制御するため、電流源制御回路２０において、図１における出力部２０３が省略されている点である。上記電流源１２１，１２２，１２３は、それぞれｐチャネル型ＭＯＳトランジスタＰ１０，Ｐ１１，Ｐ１２によって形成される。本構成によれば、インバータ１０１，１０４，１０７に供給される電流が電流源１２１，１２２，１２３で律則される。このインバータ１０１，１０４，１０７に供給される電流が電流源制御回路２０からの電流制御信号ＣＣＰで制御されることによって、クロック信号ＣＬＫの周波数制御が可能とされる。かかる構成においても、図１に示されるのと同様に、本例では、抵抗回路２０２を構成する抵抗ＦＧ１〜ＦＧｎに負の温度特性を持たせることによって、上記ｎチャネル型ＭＯＳトランジスタＮ９におけるしきい値Ｖｔｈの正の温度依存性をキャンセルすることにより、クロック信号ＣＬＫの周波数の安定化を図ることができる。

図４には、上記発振回路１の別の構成例が示される。

図４に示される発振回路１が図１や図３に示されるのと大きく異なるのは、ｎチャネル型ＭＯＳトランジスタＮ４，Ｎ５，Ｎ６によって形成される電流源１１１，１１２，１１３と、ｐチャネル型ＭＯＳトランジスタＰ１０，Ｐ１１，Ｐ１２によって形成される電流源１２１，１２２，１２３との双方を有する点である。電流源１１１，１１２，１１３は、図１に示されるのと同一機能を有し、電流源１２１，１２２，１２３は、図３に示されるのと同一機能を有する。また、電流源制御回路２０における出力部２０３は、上記電流源１１１，１１２，１１３を制御するための電流制御信号ＣＣＮを形成する第１出力回路２０３Ａと、上記電流源１２１，１２２，１２３を制御するための電流制御信号ＣＣＰを形成する第２出力回路２０３Ｂとを含んで成る。第１出力回路２０３Ａは、ｐチャネル型ＭＯＳトランジスタＰ６と、ｎチャネル型ＭＯＳトランジスタＮ８とが直列接続されて成り、第２出力回路２０３Ｂは、ｐチャネル型ＭＯＳトランジスタＰ１３と、ｎチャネル型ＭＯＳトランジスタＮ１０とが直列接続されて成る。

かかる構成においても、図１に示されるのと同様に、本例では、抵抗回路２０２を構成する抵抗ＦＧ１〜ＦＧｎに負の温度特性を持たせることによって、上記ｎチャネル型ＭＯＳトランジスタＮ９におけるしきい値Ｖｔｈの正の温度依存性をキャンセルすることにより、クロック信号ＣＬＫの周波数の安定化を図ることができる。

図５には、上記発振回路１の別の構成例が示される。

図５に示される発振回路１が、図４に示されるのと大きく異なるのは、抵抗回路２０２を高電位側電源Ｖｃｃ側に配置され、それに伴い、セルフバイアス型の定電流回路２０１の構成が変更されている。すなわち、図５に示される定電流回路２０１は、グランドＧＮＤに結合されたｎチャネル型ＭＯＳトランジスタＮ７０と、このｎチャネル型ＭＯＳトランジスタＮ７０に直列接続されたｐチャネル型ＭＯＳトランジスタＰ５０と、上記ｎチャネル型ＭＯＳトランジスタＮ７０にカレントミラー結合されたｎチャネル型ＭＯＳトランジスタＮ９０と、このｎチャネル型ＭＯＳトランジスタＮ９０に直列接続されたｐチャネル型ＭＯＳトランジスタＰ４０とを含んで成る。ここで、上記ｐチャネル型ＭＯＳトランジスタＰ４０の温度依存性により、定電流回路２０１の定電流が変動された場合には、クロック周波数ＣＬＫが変動されてしまう。そこで、図４に示される抵抗回路２０２と同様に、負の温度特性を有する抵抗ＦＧ１〜ＦＧｎを使用することにより、上記ｐチャネル型ＭＯＳトランジスタＰ４０の温度依存性をキャンセルし、それによってクロック周波数ＣＬＫの安定化を図ることができる。

以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＩＣカードに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種半導体装置に広く適用することができる。

本発明は、少なくともセルフバイアス型の定電流回路を備えることを条件に適用することができる。

本発明にかかる発振回路の構成例回路図である。上記発振回路で使用される抵抗を説明するための特性図である。上記発振回路の別の構成例回路図である。上記発振回路の別の構成例回路図である。上記発振回路の別の構成例回路図である。上記発振回路で使用される抵抗の構成例説明図である。上記発振回路で使用される抵抗の構成例説明図である。上記発振回路を含むＩＣカードの構成例説明図である。

符号の説明

１発振回路
２ＥＥＰＲＯＭ
３マイクロコントローラ
１０リングオシレータ
２０電流源制御回路
２０１セルフバイアス型の定電流回路
２０２抵抗回路
２０３出力回路

Claims

複数のインバータがリング状に結合されてクロック信号を生成可能に形成されたリングオシレータと、
上記インバータに流れる電流を律則するための電流源と、
上記電流源を制御可能な電流源制御回路と、を含む発振回路であって、
上記電流源制御回路は、セルフバイアス型の定電流回路と、上記定電流回路の電流を律則可能な抵抗回路と、を含み、
上記抵抗回路は、負の温度特性を有することを特徴とする発振回路。
複数のインバータがリング状に結合されてクロック信号を生成可能に形成されたリングオシレータと、
上記インバータに流れる電流を律則するための電流源と、
上記電流源を制御可能な電流源制御回路と、を含む発振回路であって、
上記電流源制御回路は、高電位側電源に結合されたｐチャネル型の第１トランジスタと、
上記第１トランジスタに直列接続されたｎチャネル型の第２トランジスタと、
上記第２トランジスタと低電位側電源との間に設けられた抵抗回路と、
上記第１トランジスタにカレントミラー結合されたｐチャネル型の第３トランジスタと、
上記第３トランジスタに直列接続され、上記第２トランジスタと上記抵抗回路との結合ノードの電圧によって動作制御されるｎチャネル型の第４トランジスタと、を含み、
上記抵抗回路は、負の温度特性を有することを特徴とする発振回路。
複数のインバータがリング状に結合されてクロック信号を生成可能に形成されたリングオシレータと、
上記インバータに流れる電流を律則するための電流源と、
上記電流源を制御可能な電流源制御回路と、を含む発振回路であって、
上記電流源制御回路は、低電位側電源に結合されたｎチャネル型の第５トランジスタと、
上記第５トランジスタに直列接続されたｐチャネル型の第６トランジスタと、
上記第６トランジスタと高電位側電源との間に設けられた抵抗回路と、
上記第５トランジスタにカレントミラー結合されたｎチャネル型の第７トランジスタと、
上記第７トランジスタに直列接続され、上記第７トランジスタと上記抵抗回路との結合ノードの電圧によって動作制御されるｐチャネル型の第８トランジスタと、を含み、
上記抵抗回路は、負の温度特性を有することを特徴とする発振回路。
上記インバータは、ｐチャネル型の第９トランジスタとｎチャネル型の第１０トランジスタとが直列接続されて成り、
上記第１０トランジスタのソース電極と低電位側電源との間に、上記電流源が設けられて成る請求項１乃至３の何れか１項記載の発振回路。
上記インバータは、ｐチャネル型の第９トランジスタとｎチャネル型の第１０トランジスタとが直列接続されて成り、
上記第９トランジスタのソース電極と高電位側電源との間に、上記電流源が設けられて成る請求項１乃至３の何れか１項記載の発振回路。