JP2007060403A - レベルシフト回路及び半導体装置 - Google Patents

Abstract

【課題】シフト回路に供給するバイアス電圧を最適化し、入力信号に対するトランジスタのオンオフ応答性を好適に維持することができるレベルシフト回路を提供する。
【解決手段】レベルシフト回路１は、入力信号ＩＮを、それよりも高い電圧レベルの出力信号ＯＵＴに変換するシフト回路３と、該シフト回路３にバイアス電圧ＶＢ１を供給する電圧発生回路４とを備えている。電圧発生回路４は、シフト回路３のノード電圧Ｖｎ１，Ｖｎ２を制御するための制御電圧ＶＲ１を電源電圧ＶＤ２に依存しない略一定電圧レベルで発生する制御電圧発生回路１１と、ノード電圧Ｖｎ１，Ｖｎ２を制御電圧ＶＲ１に略一致する電圧とするようにバイアス電圧ＶＢ１を発生するバイアス発生回路１２とを備えている。
【選択図】 図１

Description

本発明は、レベルシフト回路及び半導体装置に係り、詳しくは、入力信号の電圧レベルをそれよりも高い電圧レベルの信号に変換して出力する回路に関する。
近年、半導体装置（ＬＳＩ）は多機能化の要請に伴い低電源電圧化・複数電源化が進められている。レベルシフト回路は、このようなＬＳＩにおいて、異なる電源電圧の回路間を接続するインターフェース回路として用いられている。

従来、レベルシフト回路として、例えば特許文献１に記載されている構成が知られている。図４は、この特許文献１に開示されているレベルシフト回路を示す回路図である。
このレベルシフト回路２１は、電源電圧ＶＤ１と接地電圧ＧＮＤとの電圧レベルの入力信号ＩＮを、電源電圧ＶＤ１よりも高い電源電圧ＶＤ２と接地電圧ＧＮＤとの電圧レベルの出力信号ＯＵＴに変換する回路である。このレベルシフト回路２１は、入力回路２２、シフト回路２３及び電圧発生回路２４を備えている。

入力回路２２は、インバータ回路であって、低耐圧のｐＭＯＳトランジスタ（ｐチャネル型ＭＯＳトランジスタ）Ｔｒ３１と、低耐圧のｎＭＯＳトランジスタ（ｎチャネル型ＭＯＳトランジスタ）Ｔｒ３２とから構成されている（詳しくは文献１中、段落番号「００２６」，「００２７」）。この入力回路２２は、入力信号ＩＮを反転した反転入力信号／ＩＮ（‘／’は反転の意味）を生成する。

シフト回路２３は、高耐圧のｐＭＯＳトランジスタＴｒ４１，Ｔｒ４２と、高耐圧のｎＭＯＳトランジスタＴｒ４３，Ｔｒ４４と、低耐圧のｎＭＯＳトランジスタＴｒ４５，Ｔｒ４６とから構成されている（詳しくは文献１中、段落番号「００２８」〜「００３２」）。このシフト回路２３には、ｎＭＯＳトランジスタＴｒ４３，Ｔｒ４４を共通にゲートするバイアス電圧ＶＢが電圧発生回路２４から供給される。ｎＭＯＳトランジスタＴｒ４５，Ｔｒ４６の各ゲートには、それぞれ反転入力信号／ＩＮ，入力信号ＩＮが供給される。シフト回路２３は、これら両信号／ＩＮ，ＩＮに基づいて各ｎＭＯＳトランジスタＴｒ４５，Ｔｒ４６が相補にオンオフ制御されることにより、ｐＭＯＳトランジスタＴｒ４１のドレインとｎＭＯＳトランジスタＴｒ４３のドレインとの接続点より、出力信号ＯＵＴを出力する。

電圧発生回路２４は、高耐圧のｐＭＯＳトランジスタＴｒ５１，Ｔｒ５２，Ｔｒ５３，Ｔｒ５４，Ｔｒ５５，Ｔｒ５６と、高耐圧のｎＭＯＳトランジスタＴｒ５７，Ｔｒ５８とから構成されている（詳しくは文献１中、段落番号「００３３」〜「００３８」）。この電圧発生回路２４は、Ｈレベルの制御信号ＣＮＴＬに基づいてｐＭＯＳトランジスタＴｒ５１とｎＭＯＳトランジスタＴｒ５７が共にオンに制御されることにより、ｐＭＯＳトランジスタＴｒ５３のドレインとｐＭＯＳトランジスタＴｒ５４のソースとの接続点より略１／２×ＶＤ２を持つバイアス電圧ＶＢを出力する。

上記構成のレベルシフト回路２１では、シフト回路２３のｎＭＯＳトランジスタＴｒ４５，Ｔｒ４６を低耐圧素子により構成することで、入力信号ＩＮに対するそれらトランジスタＴｒ４５，Ｔｒ４６のオンオフ応答性を確保している。また、ｎＭＯＳトランジスタＴｒ４３，Ｔｒ４４を高耐圧素子により構成し、電圧発生回路２４で生成したバイアス電圧ＶＢをそれらのゲートに印加することで、上記低耐圧のｎＭＯＳトランジスタＴｒ４５，Ｔｒ４６のドレイン（ノードＮａ，Ｎｂ）に、それらのソース−ドレイン間耐圧を超える電圧が印加されることを防止している。
特開２００２−１９０７３１号公報（第１図）

ところで、上記構成のレベルシフト回路２１においては、電圧発生回路２４で生成されるバイアス電圧ＶＢは電源電圧ＶＤ２の電圧レベルに依存し、電源電圧ＶＤ２が低下すると、それに伴ってバイアス電圧ＶＢも低下するようになる。このようなバイアス電圧ＶＢの低下は、ｎＭＯＳトランジスタＴｒ４３，Ｔｒ４４のソースに流れる電流を減少させ、ｎＭＯＳトランジスタＴｒ４５，Ｔｒ４６のドレインに流れる電流を減少させる。図３に示すように、ｎＭＯＳトランジスタＴｒ４５，Ｔｒ４６は、ドレインに印加される電圧（図４中、ノード電圧Ｖｎａ，Ｖｎｂ）が所定の規定電圧Ｖｒを下回ると、動作スピードが低下して十分な能力を発揮できなくなる（図３では、電源電圧ＶＤ２が電圧ＶＤ２´まで低下すると、ノード電圧Ｖｎａ，Ｖｎｂが規定電圧Ｖｒを下回る）。その結果、入力信号ＩＮに対するそれらｎＭＯＳトランジスタＴｒ４５，Ｔｒ４６のオンオフ応答性が低下するという問題があった。

本発明は、このような従来の実情に鑑みてなされたものであり、その目的は、シフト回路に供給するバイアス電圧を最適化し、入力信号に対するトランジスタのオンオフ応答性を好適に維持することができるレベルシフト回路及び半導体装置を提供することにある。

上記目的を達成するため、請求項１，７に記載の発明によれば、制御電圧発生回路は、シフト回路の第１ノード（第１及び第３ｎＭＯＳトランジスタの接続点）及び第２ノード（第２及び第４ｎＭＯＳトランジスタの接続点）の電圧を制御するための制御電圧を第２電圧の電圧レベルに依存しない略一定電圧レベルで発生し、バイアス発生回路は、上記第１及び第２ノードの電圧を制御電圧に略一致する電圧とするようにバイアス電圧を発生する。この構成では、バイアス電圧を制御電圧に基づいて第２電圧に依存しない略一定電圧レベルで安定的に生成することができる。これにより、入力信号に対するトランジスタ（第１ｎＭＯＳトランジスタ、第２ｎＭＯＳトランジスタ）のオンオフ応答性を好適に維持することができる。

請求項２に記載の発明によれば、制御電圧発生回路は、定電流を発生する電流源と、該電流源に対しダイオード接続されるＭＯＳトランジスタとを含み、電流源及びＭＯＳトランジスタの接続点の電位を制御電圧として出力する。これにより、制御電圧を第２電圧に依存しない略一定電圧レベルで発生させることができる。

請求項３に記載の発明によれば、上記ＭＯＳトランジスタは、第１ｎＭＯＳトランジスタ及び第２ｎＭＯＳトランジスタと同一特性を持つｎＭＯＳトランジスタにより構成される。このように、シフト回路を構成するトランジスタと相関関係を持たせて制御電圧発生回路を構成することにより、制御電圧を最適化することができる。

請求項４に記載の発明によれば、バイアス発生回路は、バイアス電圧に基づいて第１及び第２ノードの電圧を出力に再現するノード電圧出力回路と、ノード電圧出力回路の出力電圧を検出し、その出力電圧と制御電圧との電圧差に応じたバイアス電圧を生成するオペアンプとを備える。このように、ノード電圧出力回路とオペアンプとによる負帰還ループを構成することにより、バイアス電圧を安定的に生成することができる。

請求項５に記載の発明によれば、シフト回路を構成するトランジスタと相関関係を持たせてバイアス発生回路を構成することにより、バイアス電圧を最適化することができる。
請求項６に記載の発明によれば、第６ｎＭＯＳトランジスタのしきい値電圧に対応したオフセットを設定することにより、負帰還ループの動作安定化を図り、バイアス電圧をより安定的に生成することができる。

上記発明によれば、シフト回路に供給するバイアス電圧を最適化し、入力信号に対するトランジスタのオンオフ応答性を好適に維持することができる。

以下、本発明を半導体装置に搭載されるレベルシフト回路に具体化した一実施の形態を図１及び図２に従って説明する。
図１は、本実施の形態のレベルシフト回路を示す回路図である。

レベルシフト回路１は、電源電圧ＶＤ１と接地電圧ＧＮＤとの電圧レベルの入力信号ＩＮを、電源電圧ＶＤ１よりも高い電源電圧ＶＤ２と接地電圧ＧＮＤとの電圧レベルの出力信号ＯＵＴに変換する回路である。なお、本実施の形態においては、電源電圧ＶＤ１が第１電圧を構成し、電源電圧ＶＤ２が第２電圧を構成し、接地電圧ＧＮＤが基準電圧を構成する。

レベルシフト回路１は、入力回路２、シフト回路３及び電圧発生回路４を備えている。
入力回路２は、インバータ回路であって、低耐圧のｐＭＯＳトランジスタ（ｐチャネル型ＭＯＳトランジスタ）Ｔｒ１と、低耐圧のｎＭＯＳトランジスタ（ｎチャネル型ＭＯＳトランジスタ）Ｔｒ２とから構成されている。低耐圧のトランジスタとは、ソース−ドレイン間耐圧の低いトランジスタ（低耐圧素子）である。

ｐＭＯＳトランジスタＴｒ１のソースには電源電圧ＶＤ１が印加されている。ｐＭＯＳトランジスタＴｒ１のドレインはｎＭＯＳトランジスタＴｒ２のドレインと接続され、そのｎＭＯＳトランジスタＴｒ２のソースには接地電圧ＧＮＤが印加されている。ｐＭＯＳトランジスタＴｒ１及びｎＭＯＳトランジスタＴｒ２のゲートには入力信号ＩＮが供給される。そして、ｐＭＯＳトランジスタＴｒ１のドレインとｎＭＯＳトランジスタＴｒ２のドレインとの接続点より、入力信号ＩＮを反転した反転入力信号／ＩＮ（‘／’は反転の意味）が出力される。

シフト回路３は、後述するバイアス電圧ＶＢ１によって活性され、低電圧レベルの入力信号ＩＮを高電圧レベルの出力信号ＯＵＴにレベル変換する。
このシフト回路３は、高耐圧のｐＭＯＳトランジスタＴｒ１１，Ｔｒ１２と、高耐圧のｎＭＯＳトランジスタＴｒ１３，Ｔｒ１４と、低耐圧のｎＭＯＳトランジスタＴｒ１５，Ｔｒ１６とから構成されている。高耐圧のトランジスタとは、前述した低耐圧のトランジスタよりもソース−ドレイン間耐圧の高いトランジスタ（高耐圧素子）である。

ｐＭＯＳトランジスタＴｒ１１，Ｔｒ１２の各ソースには電源電圧ＶＤ２が共通に印加され、各ゲートは互いのドレインに接続されている。ｐＭＯＳトランジスタＴｒ１１，Ｔｒ１２の各ドレインは、ｎＭＯＳトランジスタＴｒ１３，Ｔｒ１４のドレインにそれぞれ接続されている。ｎＭＯＳトランジスタＴｒ１３，Ｔｒ１４の各ゲートには電圧発生回路４からのバイアス電圧ＶＢ１が共通に印加され、各ソースはｎＭＯＳトランジスタＴｒ１５，Ｔｒ１６のドレインにそれぞれ接続されている。ｎＭＯＳトランジスタＴｒ１５，Ｔｒ１６の各ソースには接地電圧ＧＮＤが共通に印加され、各ゲートにはそれぞれ反転入力信号／ＩＮ及び入力信号ＩＮが供給される。

このように構成されたシフト回路３は、電圧発生回路４からのバイアス電圧ＶＢ１によって各ｎＭＯＳトランジスタＴｒ１３，Ｔｒ１４がオンされ、入力信号ＩＮ及び反転入力信号／ＩＮに基づいてｎＭＯＳトランジスタＴｒ１５，Ｔｒ１６が相補にオンオフ制御されることにより、ｐＭＯＳトランジスタＴｒ１１のドレインとｎＭＯＳトランジスタＴｒ１３のドレインとの接続点から出力信号ＯＵＴを出力する。

電圧発生回路４は、制御電圧発生回路１１と、バイアス発生回路１２とから構成されている。
制御電圧発生回路１１は、前述のシフト回路３において、ｎＭＯＳトランジスタＴｒ１３，Ｔｒ１４のソースとｎＭＯＳトランジスタＴｒ１５，Ｔｒ１６のドレインとの接続点であるノードＮ１，Ｎ２の電圧（ノード電圧Ｖｎ１，Ｖｎ２）を制御するための制御電圧ＶＲ１を発生する回路である。この制御電圧ＶＲ１は、ｎＭＯＳトランジスタＴｒ１５，Ｔｒ１６のソース−ドレイン間耐圧を超えず、且つ、それらｎＭＯＳトランジスタＴｒ１５，Ｔｒ１６の能力を十分に発揮させることのできる値に設定される。

この制御電圧発生回路１１は、電流源１３と、高耐圧のｎＭＯＳトランジスタＴｒ２１と、低耐圧のｎＭＯＳトランジスタＴｒ２２とから構成されている。このうち、ｎＭＯＳトランジスタＴｒ２２は、シフト回路３のｎＭＯＳトランジスタＴｒ１５，Ｔｒ１６と同一特性（同じ電流駆動能力）を持つトランジスタで構成されている。

電流源１３は、電源電圧ＶＤ２を供給する電源端子とｎＭＯＳトランジスタＴｒ２１のドレインとの間に接続されている。ｎＭＯＳトランジスタＴｒ２１のソースは、ｎＭＯＳトランジスタＴｒ２２のドレインに接続され、ゲートには電源電圧ＶＤ２が印加されている。従って、ｎＭＯＳトランジスタＴｒ２１は常時オンするように制御される。ｎＭＯＳトランジスタＴｒ２２のソースには接地電圧ＧＮＤが印加され、ゲートはｎＭＯＳトランジスタＴｒ２１のドレインに接続されている。即ち、ｎＭＯＳトランジスタＴｒ２２は、ｎＭＯＳトランジスタＴｒ２１を介して電流源１３に対しダイオード接続されている。なお、ｎＭＯＳトランジスタＴｒ２１のドレイン電圧は、ｎＭＯＳトランジスタＴｒ２２のドレイン電圧より後述するｎＭＯＳトランジスタＴｒ２４のしきい値電圧Ｖｔｈ高い電位に設定されている。

このように構成された制御電圧発生回路１１は、電流源１３とｎＭＯＳトランジスタＴｒ２１のドレインとの接続点であるノードＮ３に、電流源１３の定電流値とｎＭＯＳトランジスタＴｒ２１，Ｔｒ２２のオン抵抗値とに基づく略一定電圧レベルの制御電圧ＶＲ１を発生させる。

バイアス発生回路１２は、オペアンプ１４と、高耐圧のｐＭＯＳトランジスタＴｒ２３と、高耐圧のｎＭＯＳトランジスタＴｒ２４と、低耐圧のｎＭＯＳトランジスタＴｒ２５とから構成されている。ｐＭＯＳトランジスタＴｒ２３は、シフト回路３のｐＭＯＳトランジスタＴｒ１１，Ｔｒ１２と同一特性を持つトランジスタで構成されている。ｎＭＯＳトランジスタＴｒ２４は、シフト回路３のｎＭＯＳトランジスタＴｒ１３，Ｔｒ１４と同一特性を持つトランジスタで構成されている。ｎＭＯＳトランジスタＴｒ２５は、シフト回路３のｎＭＯＳトランジスタＴｒ１５，Ｔｒ１６と同一特性を持つトランジスタで構成されている。本実施の形態においては、これらｐＭＯＳトランジスタＴｒ２３及びｎＭＯＳトランジスタＴｒ２４，Ｔｒ２５によりノード電圧出力回路が構成されている。

ｐＭＯＳトランジスタＴｒ２３のソースには電源電圧ＶＤ２が印加され、そのドレインはｎＭＯＳトランジスタＴｒ２４のドレインに接続され、そのゲートには接地電圧ＧＮＤが印加されている。従って、ｎＭＯＳトランジスタＴｒ２３は常時オンするように制御される。このｐＭＯＳトランジスタＴｒ２３は、シフト回路３におけるｐＭＯＳトランジスタＴｒ１１（Ｔｒ１２）のオン状態を擬似的に作り出す。

ｎＭＯＳトランジスタＴｒ２４のソースはｎＭＯＳトランジスタＴｒ２５のドレインに接続され、そのゲートはシフト回路３におけるｎＭＯＳトランジスタＴｒ１３，Ｔｒ１４の各ゲートと共通にオペアンプ１４の出力端子に接続されている。

ｎＭＯＳトランジスタＴｒ２５のソースには接地電圧ＧＮＤが印加され、そのゲートは前述の制御電圧発生回路１１におけるｎＭＯＳトランジスタＴｒ２２のゲートに接続されるとともに、ｎＭＯＳトランジスタＴｒ２１のドレインに接続されている。ｎＭＯＳトランジスタＴｒ２５は、制御電圧発生回路１１のｎＭＯＳトランジスタＴｒ２２とカレントミラーを構成している。

オペアンプ１４は、非反転入力端子（＋）と反転入力端子（−）とを有する差動増幅器であって、非反転入力端子には制御電圧ＶＲ１が入力され、反転入力端子には同オペアンプ１４の出力がｎＭＯＳトランジスタＴｒ２４を経由して帰還入力される。具体的には、オペアンプ１４の反転入力端子には、ｎＭＯＳトランジスタＴｒ２４のソースとｎＭＯＳトランジスタＴｒ２５のドレインとの接続点であるノードＮ４の電圧（ノード電圧Ｖｎ４）が入力される。オペアンプ１４は、上記各入力端子に入力された制御電圧ＶＲ１とノード電圧Ｖｎ４との電圧差を増幅してバイアス電圧ＶＢ１を発生させ、発生させたバイアス電圧ＶＢ１をｎＭＯＳトランジスタＴｒ２４のゲート及びシフト回路３のｎＭＯＳトランジスタＴｒ１３，Ｔｒ１４のゲートに供給する。

なお、本実施の形態においては、前述したｎＭＯＳトランジスタＴｒ２１のソース−ドレイン間電圧に基づいて、ｎＭＯＳトランジスタＴｒ２４のしきい値電圧Ｖｔｈに対応したオフセットがオペアンプ１４に設定されている。これにより、負帰還ループの動作安定化を図っている。

このように構成された電圧発生回路４は、ノード電圧Ｖｎ１，Ｖｎ２を制御するための制御電圧ＶＲ１を、電源電圧ＶＤ２に依存しない略一定電圧レベルで生成する。そして、オペアンプ１４を用いた負帰還ループにより、ノード電圧Ｖｎ４を制御電圧ＶＲ１に略一致する電圧とするようにバイアス電圧ＶＢ１を生成する。これにより、ノード電圧Ｖｎ１，Ｖｎ２をノード電圧Ｖｎ４に略一致する電圧、即ち制御電圧ＶＲ１に略一致する電圧に制御することができる。

次に、上記のように構成されたレベルシフト回路１の作用を説明する。
図２は、本実施の形態のレベルシフト回路１の特性を示す説明図である。なお、図中、規定電圧Ｖｒは、トランジスタＴｒ１３，Ｔｒ１４の能力（動作スピード）を維持するために必要なドレイン電圧の電圧レベルを示す。

同図に示すように、本実施の形態では、バイアス電圧ＶＢ１が電源電圧ＶＤ２に依存しない略一定電圧レベルで生成されることにより、ノード電圧Ｖｎ１（Ｖｎ２）は電源電圧ＶＤ２が低下した場合にも、安定した略一定電圧レベル（制御電圧ＶＲ１の電圧レベル）に保持される。即ち、従来のレベルシフト回路２１（図４）では、電源電圧ＶＤ２が電圧ＶＤ２´より低くなると、ノード電圧Ｖｎａ（Ｖｎｂ）が規定電圧Ｖｒを下回ることで、トランジスタＴｒ４５，Ｔｒ４６の動作スピードが低下していたが、本実施の形態では、電源電圧ＶＤ２が制御電圧ＶＲ１以上である限り、ノード電圧Ｖｎ１（Ｖｎ２）は、安定した略一定電圧レベルに保持される。これにより、入力信号ＩＮに対するｎＭＯＳトランジスタＴｒ１３，Ｔｒ１４のオンオフ応答性は好適に維持される。

以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）ノード電圧Ｖｎ１，Ｖｎ２を制御するための制御電圧ＶＲ１を電源電圧ＶＤ２に依存しない略一定電圧レベルで発生する制御電圧発生回路１１と、該ノード電圧Ｖｎ１，Ｖｎ２を制御電圧ＶＲ１に略一致する電圧とするようにバイアス電圧ＶＢ１を発生するバイアス発生回路１２とを備えた。これにより、電源電圧ＶＤ２が変動する時にも、シフト回路３に供給するバイアス電圧ＶＢ１を安定的に生成して、入力信号ＩＮに対するｎＭＯＳトランジスタＴｒ１５，Ｔｒ１６のオンオフ応答性を好適に維持することができる。

（２）バイアス発生回路１２は、ノード電圧Ｖｎ１，Ｖｎ２を擬似的に再現するノード電圧出力回路（トランジスタＴｒ２３，Ｔｒ２４，Ｔｒ２５）と、その出力電圧であるノード電圧Ｖｎ４を検出し、該ノード電圧Ｖｎ４と制御電圧ＶＲ１との電圧差に応じたバイアス電圧ＶＢ１を発生させるオペアンプ１４とを備えた。このような負帰還ループを持つ構成により、より安定したバイアス電圧ＶＢ１を生成することができる。

（３）制御電圧発生回路１１及びノード電圧出力回路を構成するトランジスタをシフト回路３を構成するトランジスタと同一特性を持つトランジスタで構成するようにした。これにより、バイアス電圧ＶＢ１を最適化できる。

なお、上記実施の形態は、以下に記載する変形例の態様で実施してもよい。
・制御電圧発生回路１１の電流源１３に接続する電源は電源電圧ＶＤ２を供給する電源に限定されない。

・制御電圧発生回路１１のｎＭＯＳトランジスタＴｒ２１は抵抗でもよい。
・電圧発生回路４のトランジスタとシフト回路３のトランジスタとを相関関係を有するように構成することに必ずしも限定されない。

・電圧発生回路４は上記実施の形態の構成に限定されず、本発明の技術的思想の範囲内において適宜変更することができる。

一実施の形態のレベルシフト回路を示す回路図。 一実施の形態のレベルシフト回路の特性を示す説明図。 従来のレベルシフト回路の特性を示す説明図。 従来のレベルシフト回路を示す回路図。

符号の説明

１ レベルシフト回路
２ 入力回路
３ シフト回路
４ 電圧発生回路
１１ 制御電圧発生回路
１２ バイアス発生回路
１３ 電流源
１４ オペアンプ
ＩＮ 入力信号
／ＩＮ 反転入力信号
ＯＵＴ 出力信号
ＶＤ１ 電源電圧（第１電圧）
ＶＤ２ 電源電圧（第２電圧）
ＧＮＤ 接地電圧（基準電圧）
ＶＢ１ バイアス電圧
Ｎ２ ノード（第１ノード）
Ｎ１ ノード（第２ノード）
Ｎ３，Ｎ４ ノード
Ｖｎ１，Ｖｎ２，Ｖｎ４ ノード電圧
ＶＲ１ 制御電圧
Ｔｒ１６ ｎＭＯＳトランジスタ（第１ｎＭＯＳトランジスタ）
Ｔｒ１５ ｎＭＯＳトランジスタ（第２ｎＭＯＳトランジスタ）
Ｔｒ１４ ｎＭＯＳトランジスタ（第３ｎＭＯＳトランジスタ）
Ｔｒ１３ ｎＭＯＳトランジスタ（第４ｎＭＯＳトランジスタ）
Ｔｒ１２ ｐＭＯＳトランジスタ（第１ｐＭＯＳトランジスタ）
Ｔｒ１１ ｐＭＯＳトランジスタ（第２ｐＭＯＳトランジスタ）
Ｔｒ２２ ｎＭＯＳトランジスタ
Ｔｒ２５ ｎＭＯＳトランジスタ（第５ｎＭＯＳトランジスタ）
Ｔｒ２４ ｎＭＯＳトランジスタ（第６ｎＭＯＳトランジスタ）
Ｔｒ２３ ｐＭＯＳトランジスタ（第３ｐＭＯＳトランジスタ）

Claims (7)

1. 基準電圧と第１電圧との電圧レベルを持つ入力信号を、前記基準電圧と前記第１電圧よりも高い第２電圧との電圧レベルを持つ出力信号に変換するシフト回路と、該シフト回路にバイアス電圧を供給する電圧発生回路とを備えるレベルシフト回路において、
   前記シフト回路は、各ソースに前記基準電圧が印加され、各ゲートに前記入力信号及び該入力信号を反転した反転入力信号がそれぞれ供給される第１ｎＭＯＳトランジスタ及び第２ｎＭＯＳトランジスタと、各ソースが前記第１ｎＭＯＳトランジスタ及び第２ｎＭＯＳトランジスタのドレインにそれぞれ接続され、各ゲートに前記バイアス電圧が印加される第３ｎＭＯＳトランジスタ及び第４ｎＭＯＳトランジスタと、各ソースに前記第２電圧が印加され、各ドレインが互いのゲートに接続されるとともに前記第３ｎＭＯＳトランジスタ及び第４ｎＭＯＳトランジスタのドレインにそれぞれ接続される第１ｐＭＯＳトランジスタ及び第２ｐＭＯＳトランジスタとを備えており、
   前記電圧発生回路は、
   前記第１ｎＭＯＳトランジスタ及び前記第３ｎＭＯＳトランジスタの接続点である第１ノード、及び、前記第２ｎＭＯＳトランジスタ及び前記第４ｎＭＯＳトランジスタの接続点である第２ノードの電圧を制御するための制御電圧を前記第２電圧の電圧レベルに依存しない略一定電圧レベルで発生する制御電圧発生回路と、
   前記第１及び第２ノードの電圧を前記制御電圧に略一致する電圧とするように前記バイアス電圧を発生するバイアス発生回路と、
   を備えることを特徴とするレベルシフト回路。
2. 前記制御電圧発生回路は、定電流を発生する電流源と、該電流源に対しダイオード接続されるＭＯＳトランジスタとを含み、前記電流源及び前記ＭＯＳトランジスタの接続点の電位を前記制御電圧として出力する、
   請求項１記載のレベルシフト回路。
3. 前記ＭＯＳトランジスタは、前記第１ｎＭＯＳトランジスタ及び第２ｎＭＯＳトランジスタと同一特性を持つｎＭＯＳトランジスタにより構成される、
   請求項２記載のレベルシフト回路。
4. 前記バイアス発生回路は、前記バイアス電圧に基づいて前記第１及び第２ノードの電圧を出力に再現するノード電圧出力回路と、該ノード電圧出力回路の出力電圧を検出し、該出力電圧と前記制御電圧との電圧差に応じた前記バイアス電圧を生成するオペアンプとを備える、
   請求項１乃至３のいずれか一項記載のレベルシフト回路。
5. 前記ノード電圧出力回路は、前記第１ｎＭＯＳトランジスタ及び第２ｎＭＯＳトランジスタと同一特性を持つ第５ｎＭＯＳトランジスタと、前記第３ｎＭＯＳトランジスタ及び第４ｎＭＯＳトランジスタと同一特性を持つ第６ｎＭＯＳトランジスタと、前記１ｐＭＯＳトランジスタ及び第２ｐＭＯＳトランジスタと同一特性を持つ第３ｐＭＯＳトランジスタとを備え、
   前記第５ｎＭＯＳトランジスタは、ソースに前記基準電圧が印加され、ドレインが前記第６ｎＭＯＳトランジスタのソースに接続され、ゲートに前記制御電圧が印加され、前記第６ｎＭＯＳトランジスタは、ドレインが前記第３ｐＭＯＳトランジスタのドレインに接続され、ゲートに前記バイアス電圧が印加され、前記第３ｐＭＯＳトランジスタは、ソースに前記第２電圧が印加され、ゲートに前記基準電圧が印加されており、
   前記第５ｎＭＯＳトランジスタ及び前記第６ｎＭＯＳトランジスタの接続点の電位を前記出力電圧として出力する、
   請求項４記載のレベルシフト回路。
6. 前記オペアンプには、前記第６ｎＭＯＳトランジスタのしきい値電圧に対応したオフセットが設定される、
   請求項５記載のレベルシフト回路。
7. 請求項１乃至６のいずれか一項記載のレベルシフト回路を備えた半導体装置。

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