JP2017021159A - 液晶表示装置 - Google Patents

Abstract

【課題】１画素あたりの面積の増加を抑えつつ、消費電力の低減を図ること。
【解決手段】画素回路１１０は、表示の画素ごとに設けられたＣＭＯＳ型のＳＲＡＭセルである。また、画素回路１１０は、負荷抵抗回路部１３１と記憶回路部１３２との間に保護用のＭＯＳトランジスタ１１７，１１８を有する。記憶回路部１３２には、負荷抵抗回路部１３１および保護用のＭＯＳトランジスタ１１７，１１８より高電圧への耐性が低いトランジスタが用いられる。
【選択図】図１

Description

本発明は、液晶表示装置に関する。

従来、ＬＣＯＳ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｏｎ Ｓｉｌｉｃｏｎ）などの空間光変調器によって変調した信号光を光情報記録媒体に照射してホログラムを形成することで情報信号を記録するホログラフィックメモリが知られている。空間光変調器には、たとえば液晶セルを用いた液晶表示装置が用いられる。液晶表示装置において、液晶セルの駆動にはある程度の高電圧を要するため、液晶セルを駆動する画素回路には、高電圧の駆動信号を液晶セルへ出力可能な構成が求められる。

また、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ：強誘電性液晶）は反転電流が多く、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）では画素データを保持できないため、液晶表示装置には、メモリセルとしてたとえばＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルが用いられる。また、画素回路にＳＲＡＭを用いた液晶表示装置において、水平ドライバにレベルシフタを設け、ビット線や画素を高電圧で動作させる構成が知られている（たとえば、下記特許文献１参照。）。

特開２０１４−２１５４９６号公報（図１）

しかしながら、上述した従来技術では、たとえば画素回路のＳＲＡＭの全体を高電圧で動作させるため、画素回路のＳＲＡＭの各トランジスタに高耐圧素子を用いることになり、１画素あたりの面積が増加するという問題がある。また、たとえばビット線の電圧振幅が大きくなるため、ビット線の充放電により消費電力が大きくなるという問題がある。

本発明は、上述した従来技術による問題点を解消するため、１画素あたりの面積の増加を抑えつつ、消費電力の低減を図ることができる液晶表示装置を提供することを目的とする。

上述した課題を解決し、目的を達成するため、本発明にかかる液晶表示装置は、表示の画素ごとに設けられたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルであって、負荷抵抗回路部と記憶回路部との間に保護用のＭＯＳトランジスタを有し、前記記憶回路部のトランジスタに、前記負荷抵抗回路部のトランジスタおよび前記保護用のＭＯＳトランジスタより高電圧への耐性が低いトランジスタを用いたＳＲＡＭセルと、前記ＳＲＡＭセルのそれぞれにおける前記負荷抵抗回路部と前記保護用のＭＯＳトランジスタとの間から出力される信号に基づく液晶表示を行う液晶表示部と、を備える。

これにより、液晶表示に要する高電圧の信号を液晶表示部に出力しつつ、ＳＲＡＭにおける記憶回路部に印加される最大電圧を低くし、ＳＲＡＭにおける記憶回路部に小型の素子を用いることが可能になる。

本発明の一側面によれば、１画素あたりの面積の増加を抑えつつ、消費電力の低減を図ることができるという効果を奏する。

図１は、実施の形態にかかる液晶駆動回路の一例を示す図である。 図２は、実施の形態にかかる液晶駆動回路を適用した液晶表示装置の一例を示す図である。 図３は、実施の形態にかかる画素回路を模したゲート接地の回路の一例を示す図である。 図４は、実施の形態にかかる駆動信号の電圧の制御の一例を示す図である。 図５は、実施の形態にかかる液晶駆動回路の他の構成例１を示す図である。 図６は、実施の形態にかかる液晶駆動回路の他の構成例２を示す図である。 図７は、実施の形態にかかる液晶駆動回路の他の構成例３を示す図である。

以下に図面を参照して、本発明にかかる液晶表示装置の実施の形態を詳細に説明する。

（実施の形態）
（実施の形態にかかる液晶駆動回路）
図１は、実施の形態にかかる液晶駆動回路の一例を示す図である。図１に示すように、実施の形態にかかる液晶駆動回路１００は、複数の画素回路１１０と、レプリカ回路１２０と、差動アンプ１３０と、を備える。液晶駆動回路１００は、液晶セルを用いた液晶表示部（たとえば図２に示す液晶表示部２１０）を駆動することにより液晶表示部に画像を表示させる回路である。

画素回路１１０は、液晶駆動回路１００によって駆動する液晶表示部の画素ごとに設けられた、液晶表示部の画素を駆動する回路である。図１においては画素ごとに設けられた画素回路１１０のうちの１つの画素回路１１０について説明するが、画素ごとに設けられた画素回路１１０のうちの他の画素回路１１０についても同様である。

画素回路１１０は、８個のトランジスタ（ＭＯＳトランジスタ１１１〜１１８）を備える。画素回路１１０においては、６個のＭＯＳトランジスタ（ＭＯＳトランジスタ１１１〜１１６）によってＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸化膜半導体）型のＳＲＡＭセルが構成される。このようなＳＲＡＭは、たとえば完全ＣＭＯＳ型のＳＲＡＭセルや、フルＣＭＯＳ型のＳＲＡＭと呼ばれる場合もある。ＭＯＳトランジスタ１１１，１１２，１１５，１１６はＮ型ＭＯＳトランジスタである。ＭＯＳトランジスタ１１３，１１４はＰ型ＭＯＳトランジスタである。

画素回路１１０においては、ＭＯＳトランジスタ１１１，１１３によって第１のインバータが構成される。また、画素回路１１０においては、ＭＯＳトランジスタ１１２，１１４によって第２のインバータが構成される。そして、第１のインバータの入力と第２のインバータの出力とを接続し、第１のインバータの出力と第２のインバータの入力とを接続することによってＳＲＡＭセルが構成される。

ＳＲＡＭセルにおいて、駆動トランジスタとしてのＭＯＳトランジスタ１１１，１１２と、負荷トランジスタとしてのＭＯＳトランジスタ１１３，１１４と、によってフリップフロップが構成される。また、ＳＲＡＭセルにおいて、ＭＯＳトランジスタ１１５，１１６は選択用トランジスタとして用いられる。

また、ＭＯＳトランジスタ１１３，１１４は、負荷トランジスタとして動作することにより、ＳＲＡＭセルにおいて電源と記憶回路部１３２との間の負荷として機能する負荷抵抗回路部１３１を構成する。また、ＭＯＳトランジスタ１１１，１１２，１１５，１１６は、ＭＯＳトランジスタ１１１，１１２が駆動トランジスタとして動作し、ＭＯＳトランジスタ１１５，１１６が選択用トランジスタとして動作することにより、ＳＲＡＭセルにおいて情報を記憶する記憶回路部１３２を構成する。

ラッチノードＡは、ＭＯＳトランジスタ１１１，１１３によって構成される第１のインバータの出力であり、ＭＯＳトランジスタ１１２，１１４によって構成される第２のインバータの入力である。ラッチノードＢは、ＭＯＳトランジスタ１１２，１１４によって構成される第２のインバータの出力であり、ＭＯＳトランジスタ１１１，１１３によって構成される第１のインバータの入力である。

対になったビット線（ｂｉｔ）および反転ビット線（／ｂｉｔ）は、互いに逆の論理状態（たとえば“Ｈ”および“Ｌ”）となる各ビット線である。“Ｈ”は、“Ｌ”よりも高い電圧である。“Ｌ”は、“Ｈ”よりも低い電圧である。たとえば“Ｈ”および“Ｌ”は互いに極性が異なる各信号である。

ラッチノードＢが“Ｈ”の場合にはラッチノードＡに“Ｌ”が出力される。これにより、ＭＯＳトランジスタ１１２，１１４によって構成される第２のインバータはラッチノードＢを元の“Ｈ”に保つ。一方、ラッチノードＢが“Ｌ”の場合にはラッチノードＡに“Ｈ”が出力される。これにより、ＭＯＳトランジスタ１１２，１１４によって構成される第２のインバータはラッチノードＢを元の“Ｌ”に保つ。

画素回路１１０に“Ｈ”を書き込むには、ワード線（ｗｏｒｄ ｌｉｎｅ）を“Ｈ”にしてＭＯＳトランジスタ１１５，１１６のゲートを開いた状態（オンにした状態）でビット線（ｂｉｔ）を“Ｈ”にする。これにより、反転ビット線（／ｂｉｔ）は“Ｌ”となり、ラッチノードＡは“Ｌ”、ラッチノードＢは“Ｈ”となる。

逆に、画素回路１１０に“Ｌ”を書き込むには、ワード線を“Ｈ”にしてＭＯＳトランジスタ１１５，１１６のゲートを開いた状態でビット線（ｂｉｔ）を“Ｌ”にする。これにより、反転ビット線（／ｂｉｔ）は“Ｈ”となり、ラッチノードＡは“Ｈ”、ラッチノードＢは“Ｌ”となる。

画素回路１１０に値を書き込んだ後は、ワード線を“Ｌ”にしてＭＯＳトランジスタ１１５，１１６のゲートを閉じた状態（オフにした状態）とすることにより、書き込まれた値がフリップフロップにより安定して保持される。

また特に、画素回路１１０は、保護用のＭＯＳトランジスタ１１７，１１８（シールド素子）を備える。ＭＯＳトランジスタ１１７は、ＭＯＳトランジスタ１１１とＭＯＳトランジスタ１１３との間に設けられている。ＭＯＳトランジスタ１１８は、ＭＯＳトランジスタ１１２とＭＯＳトランジスタ１１４との間に設けられている。ＭＯＳトランジスタ１１７，１１８の各ゲートは差動アンプ１３０の出力に接続されている。図１に示す例ではＭＯＳトランジスタ１１７，１１８はＮ型ＭＯＳである。

出力端子１１９（ｏｕｔ）は、ＭＯＳトランジスタ１１４のドレインとＭＯＳトランジスタ１１８のソースとの間に設けられている。画素回路１１０に書き込まれた値は、駆動信号として、出力端子１１９から液晶表示部の画素へ出力される。この駆動信号の電圧は、ＭＯＳトランジスタ１１３，１１４のソースに接続された電圧源の電圧ＶＤＤＨとなる。電圧ＶＤＤＨは、液晶表示部における液晶駆動に要する電圧である。

このように、実施の形態にかかる液晶駆動回路１００においては、ＳＲＡＭセルを構成するＰ型ＭＯＳトランジスタ（ＭＯＳトランジスタ１１３，１１４）とＮ型ＭＯＳトランジスタ（ＭＯＳトランジスタ１１１，１１２，１１５，１１６）との間に保護用のトランジスタ（ＭＯＳトランジスタ１１７，１１８）が設けられる。

そして、Ｐ型ＭＯＳトランジスタ（ＭＯＳトランジスタ１１３，１１４）および保護用のトランジスタ（ＭＯＳトランジスタ１１７，１１８）には、高電圧への耐性（劣化あるいは破壊耐性）が比較的高いトランジスタを用いる。また、Ｎ型ＭＯＳトランジスタ（ＭＯＳトランジスタ１１１，１１２，１１５，１１６）には、高電圧への耐性（破壊耐性）がＰ型ＭＯＳトランジスタ（ＭＯＳトランジスタ１１３，１１４）および保護用のトランジスタ（ＭＯＳトランジスタ１１７，１１８）より低いトランジスタを用いる。トランジスタの高電圧への耐性については、例としてはゲート酸化膜厚やウェルなどの濃度といった素子構造そのものや、ゲートの幅などの設計によって調整可能である。

たとえば、ＭＯＳトランジスタ１１３，１１４，１１７，１１８は、出力端子１１９から出力される駆動信号の最大の電圧ＶＤＤＨに十分に耐えられる高耐圧素子とする。これにより、駆動信号の最大の電圧ＶＤＤＨによるＭＯＳトランジスタ１１３，１１４，１１７，１１８の破壊を回避しつつ、出力端子１１９から出力される駆動信号は、電圧ＶＤＤＨとＧＮＤ（０［Ｖ］）との間をスイングする高電圧の信号とすることができる。

一方、ＭＯＳトランジスタ１１１，１１２，１１５，１１６は、出力端子１１９から出力される駆動信号の最大の電圧ＶＤＤＨに十分に耐えられない標準耐圧素子とする。これにより、ＭＯＳトランジスタ１１１，１１２，１１５，１１６は、ＭＯＳトランジスタ１１３，１１４，１１７，１１８よりも小型の素子によって実現することが可能になる。このため、たとえばＭＯＳトランジスタ１１１〜１１８の全てに高耐圧素子を用いる場合に比べて高耐圧素子の数を少なくし、画素回路１１０を小型化することができる。

また、ＭＯＳトランジスタ１１７，１１８をシールド素子として設けることにより、Ｐ型のＭＯＳトランジスタ１１３，１１４には最大でＶＤＤＨ（第１電圧）の電流が流れるようにしつつ、Ｎ型のＭＯＳトランジスタ１１１，１１２，１１５，１１６に印加される最大の電圧をＶＤＤＨより低いＶＤＤ（第２電圧）に制限することができる。たとえば画素回路１１０が“Ｈ”をラッチしても、ラッチノードＡ，Ｂを電圧ＶＤＤＨよりも低い電圧ＶＤＤに抑え、ＭＯＳトランジスタ１１１，１１２，１１５，１１６の破壊を回避することができる。

したがって、出力端子１１９に接続された液晶表示部の画素を高電圧（ＶＤＤＨ）で駆動しつつ、ＭＯＳトランジスタ１１１，１１２，１１５，１１６を小型化することが可能になる。このため、複数の画素回路１１０のそれぞれを小型化し、液晶駆動回路１００を小型化することができる。

また、液晶駆動回路１００のビット線やワード線へ入力される制御信号の最大の電圧を、電圧ＶＤＤＨより低い電圧ＶＤＤとすることが可能になる。これにより、液晶駆動回路１００のビット線やワード線へ制御信号を転送する周辺回路（たとえば図２に示す周辺回路２３０）の電源に、液晶表示部の駆動に要する電圧ＶＤＤＨより低い電圧ＶＤＤの電源を用いることができる。このため、液晶駆動回路１００のビット線やワード線へ制御信号を転送する周辺回路における消費電力を低減することができる。

このように、液晶駆動回路１００によれば、液晶表示に要する高電圧の駆動信号を液晶表示部に出力しつつ、ＣＭＯＳ型のＳＲＡＭにおけるＮ型のＭＯＳトランジスタ１１１，１１２，１１５，１１６に印加される最大電圧を低くし、ＭＯＳトランジスタ１１１，１１２，１１５，１１６に小型の素子を用いることが可能になる。このため、１画素あたりの面積の増加を抑えつつ、消費電力の低減を図ることができる。

レプリカ回路１２０および差動アンプ１３０は、ＭＯＳトランジスタ１１７，１１８の各ゲート電圧を制御するバイアス回路として動作する。レプリカ回路１２０は、画素回路１１０のレプリカ回路である。差動アンプ１３０は、レプリカ回路１２０を用いて画素回路１１０のＭＯＳトランジスタ１１７，１１８のゲート電圧を調整する調整回路である。

具体的には、レプリカ回路１２０は、ＣＭＯＳ型のＳＲＡＭセルを構成するＭＯＳトランジスタ１２１〜１２８を備える。ＭＯＳトランジスタ１２１〜１２８は、それぞれ画素回路１１０のＭＯＳトランジスタ１１１〜１１８に対応し、それぞれＭＯＳトランジスタ１１１〜１１８と同じ電気的特性を有する。

また、ＭＯＳトランジスタ１２５，１２６の各ゲートには、電圧ＶＤＤＨより低い電圧ＶＤＤの電源が接続されている。また、ＭＯＳトランジスタ１２１〜１２８によって構成されるＳＲＡＭセルにおけるビット線（ｂｉｔ）に対応する位置には電圧ＶＤＤの電源が接続されている。また、ＭＯＳトランジスタ１２１〜１２８によって構成されるＳＲＡＭセルにおける反転ビット線（／ｂｉｔ）に対応する位置は接地されている。すなわち、ＭＯＳトランジスタ１２１〜１２８によって構成されるＳＲＡＭセルは、画素回路１１０のＳＲＡＭに“Ｈ”を書き込む状態を模したレプリカ回路となっている。

差動アンプ１３０は、レプリカ回路１２０のＭＯＳトランジスタ１２７，１２８と、画素回路１１０のＭＯＳトランジスタ１１７，１１８と、の各ゲート電圧を調整する。具体的には、差動アンプ１３０は、レプリカ回路１２０のラッチノードＣの電圧と、電圧ＶＤＤと、の差分を示す電圧を出力する。レプリカ回路１２０のラッチノードＣは、画素回路１１０のラッチノードＢに対応するノードである。差動アンプ１３０からの出力は、レプリカ回路１２０のＭＯＳトランジスタ１２７，１２８と、画素回路１１０のＭＯＳトランジスタ１１７，１１８と、の各ゲートへ入力される。

これにより、レプリカ回路１２０のラッチノードＣの電圧と、電圧ＶＤＤと、が等しくなるようにレプリカ回路１２０のＭＯＳトランジスタ１２７，１２８が制御される。また、画素回路１１０において“Ｈ”をラッチする場合にラッチノードＢが電圧ＶＤＤとなるように、画素回路１１０のＭＯＳトランジスタ１１７，１１８が制御される。

したがって、複数の画素回路１１０におけるＳＲＡＭセルの製造誤差（たとえばウエハ間やロット間のばらつき）や電源電圧の変動による、ラッチノードＡ，Ｂ等における電圧の誤差や変動を抑えることができる。このため、液晶駆動回路１００を安定して動作させることができる。

このように、差動アンプ１３０は、レプリカ回路１２０のＭＯＳトランジスタ１２１，１２２，１２５，１２６と、レプリカ回路１２０のＭＯＳトランジスタ１２７，１２８と、の間の最大の電圧（ラッチノードＣの電圧）がＶＤＤに近づくようにＭＯＳトランジスタ１２７，１２８のゲート電圧を調整する。また、差動アンプ１３０は、ＭＯＳトランジスタ１１７，１１８のゲート電圧を、ＭＯＳトランジスタ１２７，１２８のゲート電圧と同じゲート電圧に調整する。これにより、画素回路１１０におけるラッチノードＢの最大の電圧を電圧ＶＤＤに精度よく制御し、液晶駆動回路１００の動作の安定化を図ることができる。

また、レプリカ回路１２０および差動アンプ１３０は、液晶駆動回路１００の画素回路１１０のうちの複数の画素回路１１０において共有される。すなわち、１組のレプリカ回路１２０および差動アンプ１３０は、複数の画素回路１１０のＭＯＳトランジスタ１１７，１１８のゲート電圧を制御する。

たとえば、液晶駆動回路１００の全ての画素回路１１０に対して１組のレプリカ回路１２０および差動アンプ１３０が設けられる。または、液晶駆動回路１００の画素回路１１０を複数のグループに分け、グループごとにレプリカ回路１２０および差動アンプ１３０が設けられてもよい。これにより、レプリカ回路１２０および差動アンプ１３０を設けることによる装置の大型化や消費電力の増加を抑えることができる。

（実施の形態にかかる液晶駆動回路を適用した液晶表示装置）
図２は、実施の形態にかかる液晶駆動回路を適用した液晶表示装置の一例を示す図である。図１に示した液晶駆動回路１００は、たとえば図２に示す液晶表示装置２００に適用することができる。図２に示すように、液晶表示装置２００は、液晶表示部２１０と、バイアス回路２２０と、周辺回路２３０と、を備える。

液晶表示部２１０は、たとえば、複数の信号線および複数の走査線を有し、複数の信号線および複数の走査線の交差に対応してマトリクス状に画素が配置された液晶表示部である。また、液晶表示部２１０は、複数の信号線および複数の走査線へ入力された各信号に応じた画像をマトリクス状の各画素により表示する。

液晶表示部２１０においては、各画素を駆動する回路として、図１に示した画素回路１１０がマトリクス状に設けられている。液晶表示部２１０に含まれる画素回路１１０のそれぞれは、液晶表示装置２００における液晶表示部の各画素を駆動する。

たとえば、液晶表示部２１０には、ＬＣＯＳ等の液晶パネルを用いることができる。たとえば、液晶表示部２１０における列方向のカラム（Ｃｏｌｕｍｎ）ラインが信号線であり、液晶表示部２１０における行方向のロウ（Ｒｏｗ）ラインが走査線である。

バイアス回路２２０においては、液晶表示部２１０のロウ（行）ごとに、そのロウに設けられた複数の画素回路１１０と接続するようにレプリカ回路１２０および差動アンプ１３０が設けられている。たとえば、液晶表示部２１０の第ｎ行目における複数の画素回路１１０のＭＯＳトランジスタ１１７，１１８の各ゲートには、バイアス回路２２０における第ｎのレプリカ回路１２０および第ｎの差動アンプ１３０が接続される。

ただし、画素回路１１０とレプリカ回路１２０および差動アンプ１３０との関係はこれに限らず、たとえばバイアス回路２２０にはレプリカ回路１２０および差動アンプ１３０を１組だけ設け、そのレプリカ回路１２０および差動アンプ１３０に液晶表示部２１０の全ての画素回路１１０を接続してもよい。また、液晶表示部２１０のカラム（列）ごとにレプリカ回路１２０および差動アンプ１３０を設けてもよい。

周辺回路２３０には、液晶表示部２１０に画像を表示させるためのデータおよびクロックが入力される。たとえば、周辺回路２３０は、タイミング制御部２３１と、ロウ選択部／ロウドライバ２３２と、カラム選択部２３３と、カラムドライバ２３４と、を備える。

タイミング制御部２３１は、周辺回路２３０へ入力されたクロックに基づいて、ロウ選択部／ロウドライバ２３２、カラム選択部２３３およびカラムドライバ２３４における各動作タイミングを制御する。

ロウ選択部／ロウドライバ２３２は、タイミング制御部２３１からの制御に基づいて、液晶表示部２１０の行（Ｒｏｗ）ごとに設けられた走査線のいずれかに信号を入力することにより、液晶表示部２１０における書き換え対象の行を設定する。

カラム選択部２３３は、周辺回路２３０へ入力されたデータに基づいて、液晶表示部２１０の列（Ｃｏｌｕｍｎ）ごとに設けられた信号線へ入力する各データ信号をカラムドライバ２３４へ出力する。カラムドライバ２３４は、カラム選択部２３３から出力された各データ信号を、液晶表示部２１０の列ごとに設けられた信号線へ入力する。これにより、液晶表示部２１０に対して各列の書き換えが指示される。このとき、実際に書き換えられる液晶表示部２１０の画素は、ロウ選択部／ロウドライバ２３２によって書き換え対象として設定された行における各列の画素である。

液晶表示部２１０には、各画素の液晶駆動に要する電圧ＶＤＤＨが供給される。バイアス回路２２０には、電圧ＶＤＤＨと、電圧ＶＤＤＨより低く、たとえば図１に示したＭＯＳトランジスタ１１１，１１２，１１５，１１６を破壊しない程度の電圧ＶＤＤと、が供給される。周辺回路２３０には電圧ＶＤＤが供給される。

図２に示した液晶表示装置２００は、液晶表示部２１０を用いて画像を表示する液晶表示装置であるが、液晶表示部２１０を用いて光を空間変調する空間光変調装置としての側面を有する。たとえば、画像を光情報記録媒体に照射してホログラムを形成することで情報を記録するホログラフィックメモリにおいて、光を空間変調することによって画像を生成する空間光変調装置として液晶表示装置２００を用いることができる。ただし、液晶表示装置２００は、ホログラフィックメモリに限らず、たとえばプロジェクタや電子式ビューファインダ等にも適用可能である。

（実施の形態にかかる画素回路を模したゲート接地の回路）
図３は、実施の形態にかかる画素回路を模したゲート接地の回路の一例を示す図である。図３において、ＭＯＳトランジスタ１１７，１１８によってＭＯＳトランジスタ１１１，１１２，１１５，１１６が高電圧からシールドされる原理について説明する。図３に示す模擬回路３００は、図１に示した液晶駆動回路１００における１個の画素回路１１０およびレプリカ回路１２０を模したゲート接地の回路である。模擬回路３００は、トランジスタ３０１と、可変抵抗３０２と、負荷３０３と、電圧源３０４と、を備える。

トランジスタ３０１は、図１に示したＭＯＳトランジスタ１１７，１１８（シールド素子）に対応する。トランジスタ３０１のソース（ｓ）に接続された可変抵抗３０２（Ｒｓ）は、図１に示したＭＯＳトランジスタ１１１，１１２に対応する。可変抵抗３０２の抵抗値Ｒｓ（トランジスタ３０１のソース抵抗）の変化は、図１に示した画素回路１１０がラッチする信号の変化に対応する。トランジスタ３０１のドレイン（ｄ）に接続された負荷３０３は、図１に示したＭＯＳトランジスタ１１３，１１４に対応する。

トランジスタ３０１のゲート（ｇ）に接続された直流の電圧源３０４（Ｖｂ）は、図１に示したレプリカ回路１２０および差動アンプ１３０からなるバイアス回路に対応する。ノード３０５は、トランジスタ３０１のソースと可変抵抗３０２との間に接続されたノードであり、図１に示したラッチノードＡ，Ｂ（メモリセルの入出力部）に対応する。

このように、トランジスタ３０１のゲート電圧を電圧源３０４によって電圧Ｖｂに固定し、トランジスタ３０１のソース抵抗を可変抵抗３０２によって変化させる場合について説明する。

ソース抵抗Ｒｓが高い場合は、トランジスタ３０１におけるゲートとソースとの間の電圧がトランジスタ３０１のしきい値電圧ＶＴＨと同じ程度になるまではトランジスタ３０１に電流が流れる。このため、ノード３０５における電圧Ｖｓは、Ｖｓ≒Ｖｂ−ＶＴＨとなる。ソース抵抗Ｒｓが低い場合は、トランジスタ３０１におけるゲートとソースの間の電圧が上がり導通する。このため、ノード３０５における電圧Ｖｓは、Ｖｓ≒０となる。

すなわち、電圧源３０４からの電圧Ｖｂを適切に設定することにより、ノード３０５における電圧Ｖｓの変化幅を制限することができる。電圧源３０４からの電圧Ｖｂは、図１に示した画素回路１１０においては、ＭＯＳトランジスタ１１７，１１８のしきい値電圧をＶＴＨとすると、Ｖｂ≒ＶＤＤ＋ＶＴＨとなる。

たとえば、図１に示した画素回路１１０においては、トランジスタ３０１に相当するシールド素子としてＭＯＳトランジスタ１１７，１１８がＳＲＡＭのＰ型ＭＯＳ（ＭＯＳトランジスタ１１３，１１４）とＮ型ＭＯＳ（ＭＯＳトランジスタ１１１，１１２，１１５，１１６）との間に挿入されている。これにより、画素回路１１０の低電圧系（たとえばＭＯＳトランジスタ１１１，１１２，１１５，１１６）における電圧は、０〜ＶＤＤ［Ｖ］の間で変動する。このため、画素回路１１０のラッチ機能は維持しつつ、画素回路１１０の低電圧系を高電圧から保護することができる。

また、ＭＯＳトランジスタ１１７，１１８のソース側は、低電圧ＳＲＡＭの機能を有するため、低電圧系の周辺回路と直結することが可能になる。たとえば、画素回路１１０は、画素回路１１０を制御する周辺回路（たとえば図２に示した周辺回路２３０）と、レベル変換回路などを介さずに直接接続することが可能になる。このため、たとえば図２に示した液晶表示装置２００の小型化を図ることができる。また、消費電力の増加を抑えることができる。

また、ＭＯＳトランジスタ１１７，１１８のドレイン側の出力端子１１９は高電圧（０〜ＶＤＤＨ［Ｖ］）を出力可能になるため、たとえば出力端子１１９と表示画素との間にレベル変換回路などを設けなくても、表示画素を直接駆動することが可能になる。このため、たとえば図２に示した液晶表示装置２００の小型化を図ることができる。また、消費電力の増加を抑えることができる。

（実施の形態にかかる駆動信号の電圧の制御）
図４は、実施の形態にかかる駆動信号の電圧の制御の一例を示す図である。ここでは図２に示した液晶表示装置２００をホログラフィックメモリに適用する場合について説明する。図４において、横軸は時間を示す。

制御信号４１０は、図２に示した周辺回路２３０から液晶表示部２１０へ入力される制御信号である。制御信号４１０の最大の電圧は、電圧ＶＤＤＨより低い電圧ＶＤＤ（一例としては１．８［Ｖ］）である。駆動信号４２０は、図１に示した出力端子１１９から表示画素へ印加される駆動信号である。駆動信号４２０の最大の電圧はＶＤＤＨ（一例としては５［Ｖ］）である。

また、図４に示すように、駆動信号４２０の最大の電圧を可変としてもよい。データ転送期間４０１は、図２に示した周辺回路２３０から液晶表示部２１０の複数の画素回路１１０へデータが転送される期間、すなわちＳＲＡＭにおけるデータの書き換え期間である。液晶応答期間４０２は、複数の画素回路１１０から読み出された各値に応じて表示画素の液晶が応答する期間である。記録メディア書込期間４０３は、表示画素により表示された情報がホログラフィックメモリの記録メディアに書き込まれる期間である。

液晶表示装置２００をホログラフィックメモリに適用する場合は、データ転送期間４０１、液晶応答期間４０２、記録メディア書込期間４０３が周期的に繰り返される。このとき、液晶表示装置２００は、図４に示すように、駆動信号４２０の最大の電圧ＶＤＤＨを、液晶応答期間４０２および記録メディア書込期間４０３においては表示画素の駆動に要する電圧（一例としては５［Ｖ］）としつつ、データ転送期間４０１においては表示画素の駆動に要する電圧より低い電圧（一例としては１．８［Ｖ］）としてもよい。

これにより、データ転送時には駆動信号４２０の最大の電圧ＶＤＤＨを周辺回路の電源電圧ＶＤＤと同じ程度の電圧まで下げ、データ転送後に駆動信号４２０の最大の電圧ＶＤＤＨを表示画素の駆動に要する電圧に戻すことができる。これにより、データ転送時の貫通電流を抑制し、液晶表示装置２００の消費電力を低減することができる。

なお、駆動信号４２０の電圧ＶＤＤＨを可変とする場合においても、差動アンプ１３０へ入力される電圧ＶＤＤＨは一定の電圧（一例としては５［Ｖ］）としてもよい。これにより、動作の安定化を図ることができる。

このように、Ｐ型のＭＯＳトランジスタ１１３，１１４に印加される最大の電圧ＶＤＤＨを、画素回路１１０から読み出された信号に基づく液晶表示を行う期間（液晶応答期間４０２および記録メディア書込期間４０３）においては電圧ＶＤＤより高い第１電圧（一例としては５［Ｖ］）に制御し、画素回路１１０への信号の転送期間（データ転送期間４０１）においては第１電圧より低い第３電圧（一例としては１．８［Ｖ］）に制御する制御回路を液晶表示装置２００に設けてもよい。

これにより、画素回路１１０へのデータ転送時の貫通電流を抑制し、液晶表示装置２００の消費電力を低減することができる。Ｐ型のＭＯＳトランジスタ１１３，１１４に印加される最大の電圧ＶＤＤＨを制御する制御回路は、たとえば図２に示した周辺回路２３０に設けることができる。

図４において、駆動信号４２０の電圧ＶＤＤＨを可変とする場合について説明したが、駆動信号４２０の電圧ＶＤＤＨを一定（一例としては５［Ｖ］）としてもよい。この場合も、周辺回路における消費電力を低減することができる。

（実施の形態にかかる液晶駆動回路の他の構成例）
図５は、実施の形態にかかる液晶駆動回路の他の構成例１を示す図である。図５において、図１に示した部分と同様の部分については同一の符号を付して説明を省略する。図１においてはレプリカ回路１２０および差動アンプ１３０を用いて画素回路１１０のＭＯＳトランジスタ１１７，１１８のゲート電圧を制御する構成について説明したが、このような構成に限らない。

たとえば、図５に示すように、液晶駆動回路１００は、図１に示したレプリカ回路１２０および差動アンプ１３０に代えてバイアス回路５１０を備えていてもよい。バイアス回路５１０は、トランジスタ５１１と、直流の定電流源５１２と、直流の電圧源５１３と、を備えている。

トランジスタ５１１は、定電流源５１２と電圧源５１３との間に設けられたＭＯＳトランジスタである。トランジスタ５１１のゲートは、定電流源５１２と、画素回路１１０のＭＯＳトランジスタ１１７，１１８の各ゲートと、に接続されている。これにより、ＭＯＳトランジスタ１１７，１１８の各ゲートに一定のゲート電圧を供給することができる。

図５に示した構成においても、図１に示した構成と同様に、１画素あたりの面積の増加を抑えつつ、消費電力の低減を図ることができる。また、図５に示した構成において、図４に示したように、駆動電圧の最大の電圧を可変としてもよい。

図６は、実施の形態にかかる液晶駆動回路の他の構成例２を示す図である。この例は、たとえば液晶駆動回路をＮ型シリコン基板上に構成したものに相当する。図６において、図１に示した部分と機能的に同様の部分については同一の符号を付して説明を省略する。図６に示す構成においては、画素回路１１０は、ＭＯＳトランジスタ１１１，１１２の側が電源（ＶＳＳＨ）に接続され、ＭＯＳトランジスタ１１３，１１４の側が接地されている。この場合は、保護用のＭＯＳトランジスタとして図１に示したＮ型のＭＯＳトランジスタ１１７，１１８に代えてＰ型のＭＯＳトランジスタ６１１，６１２を設けた構成とする。また、保護用のＭＯＳトランジスタ６１１はＭＯＳトランジスタ１１１とＭＯＳトランジスタ１１３，１１５との間に接続され、保護用のＭＯＳトランジスタ６１２はＭＯＳトランジスタ１１２とＭＯＳトランジスタ１１４，１１６との間に接続される。

また、レプリカ回路１２０においても、保護用のＭＯＳトランジスタとして図１に示したＮ型のＭＯＳトランジスタ１２７，１２８に代えてＰ型のＭＯＳトランジスタ６２１，６２２を設けた構成とする。また、保護用のＭＯＳトランジスタ６２１はＭＯＳトランジスタ１２１とＭＯＳトランジスタ１２３，１２５との間に接続され、保護用のＭＯＳトランジスタ６２２はＭＯＳトランジスタ１２２とＭＯＳトランジスタ１２４，１２６との間に接続される。

また、画素回路１１０の出力端子１１９は、ＭＯＳトランジスタ１１２とＭＯＳトランジスタ６１２との間に設けられる。また、ＭＯＳトランジスタ１１５，１１６の各ゲートにはワード線の反転信号（／ＷＬ）が入力される。

図６に示した構成においても、図１に示した構成と同様に、１画素あたりの面積の増加を抑えつつ消費電力の低減を図るとともに、動作の安定化を図ることができる。また、図６に示した構成において、図５に示したように、レプリカ回路１２０および差動アンプ１３０に代えてバイアス回路５１０（図５参照）を設けた構成としてもよい。また、図６に示した構成において、図４に示したように、駆動電圧の最大の電圧を可変としてもよい。

図７は、実施の形態にかかる液晶駆動回路の他の構成例３を示す図である。図７において、図１に示した部分と同様の部分については同一の符号を付して説明を省略する。図７に示すように、画素回路１１０は、図１に示した負荷抵抗回路部１３１において、ＭＯＳトランジスタ１１３，１１４に代えて負荷抵抗７１１，７１２を設けることにより、抵抗負荷型のＳＲＡＭセルとしてもよい。この場合は、レプリカ回路１２０においても、ＭＯＳトランジスタ１２３，１２４に代えて負荷抵抗７２１，７２２を設けた構成とする。

図７に示した構成においても、図１に示した構成と同様に、１画素あたりの面積の増加を抑えつつ消費電力の低減を図るとともに、動作の安定化を図ることができる。また、図７に示した構成において、図４に示したように、駆動電圧の最大の電圧を可変としてもよい。また、図７に示した構成において、図５に示したように、レプリカ回路１２０および差動アンプ１３０に代えてバイアス回路５１０（図５参照）を設けた構成としてもよい。

また、図７に示した構成において、図６に示したように、ＭＯＳトランジスタ１１１，１１２の側が電源（ＶＳＳＨ）に接続され、負荷抵抗７１１，７１２の側が接地された構成としてもよい。この場合は、保護用のＭＯＳトランジスタとしてＮ型のＭＯＳトランジスタ１１７，１１８に代えてＰ型のＭＯＳトランジスタ６１１，６１２を設け、保護用のトランジスタとしてＭＯＳトランジスタ１２７，１２８に代えてＰ型のＭＯＳトランジスタ６２１，６２２を設けた構成とする。

以上説明したように、液晶表示装置によれば、１画素あたりの面積の増加を抑えつつ、消費電力の低減を図ることができる。

以上のように、本発明にかかる液晶表示装置は、ＬＣＯＳなどの液晶パネルを用いて画像を表示する液晶表示装置に有用であり、特に、画像を光情報記録媒体に照射してホログラムを形成することで情報を記録するホログラフィックメモリに適している。

１００ 液晶駆動回路
１１０ 画素回路
１１１〜１１８，１２１〜１２８，６１１，６１２，６２１，６２２ ＭＯＳトランジスタ
１１９ 出力端子
１２０ レプリカ回路
１３０ 差動アンプ
１３１ 負荷抵抗回路部
１３２ 記憶回路部
２００ 液晶表示装置
２１０ 液晶表示部
２２０，５１０ バイアス回路
２３０ 周辺回路
２３１ タイミング制御部
２３２ ロウ選択部／ロウドライバ
２３３ カラム選択部
２３４ カラムドライバ
３００ 模擬回路
３０１，５１１ トランジスタ
３０２ 可変抵抗
３０３ 負荷
３０４，５１３ 電圧源
３０５ ノード
４０１ データ転送期間
４０２ 液晶応答期間
４０３ 記録メディア書込期間
４１０ 制御信号
４２０ 駆動信号
５１２ 定電流源
７１１，７１２，７２１，７２２ 負荷抵抗

Claims (9)

1. 表示の画素ごとに設けられたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルであって、
   負荷抵抗回路部と記憶回路部との間に保護用のＭＯＳトランジスタを有し、
   前記記憶回路部のトランジスタに、前記負荷抵抗回路部のトランジスタおよび前記保護用のＭＯＳトランジスタより高電圧への耐性が低いトランジスタを用いたＳＲＡＭセルと、
   前記ＳＲＡＭセルのそれぞれにおける前記負荷抵抗回路部と前記保護用のＭＯＳトランジスタとの間から出力される信号に基づく液晶表示を行う液晶表示部と、
   を備えることを特徴とする液晶表示装置。
2. 前記負荷抵抗回路部にＰ型ＭＯＳトランジスタを用い、前記記憶回路部にＮ型ＭＯＳトランジスタを用いる
   ことを特徴とする請求項１に記載の液晶表示装置。
3. 前記負荷抵抗回路部にＮ型ＭＯＳトランジスタを用い、前記記憶回路部にＰ型ＭＯＳトランジスタを用いる
   ことを特徴とする請求項１に記載の液晶表示装置。
4. 前記負荷抵抗回路部に負荷抵抗を用い、前記記憶回路部にＮ型ＭＯＳトランジスタを用いる
   ことを特徴とする請求項１に記載の液晶表示装置。
5. 前記負荷抵抗回路部に負荷抵抗を用い、前記記憶回路部にＰ型ＭＯＳトランジスタを用いる
   ことを特徴とする請求項１に記載の液晶表示装置。
6. 前記負荷抵抗回路部には最大で第１電圧の電圧が印加され、
   前記保護用のＭＯＳトランジスタは、前記記憶回路部に印加される最大の電圧を前記第１電圧より低い第２電圧に制限する、
   ことを特徴とする請求項１〜５のいずれか一つに記載の液晶表示装置。
7. 前記ＳＲＡＭセルのレプリカ回路と、
   前記記憶回路部に対応する前記レプリカ回路のトランジスタと、前記保護用のＭＯＳトランジスタに対応する前記レプリカ回路のトランジスタと、の間の最大の電圧が前記第２電圧に近づくように、前記保護用のＭＯＳトランジスタに対応する前記レプリカ回路のトランジスタのゲート電圧を調整し、前記ＳＲＡＭセルにおける前記保護用のＭＯＳトランジスタのゲートに、前記保護用のＭＯＳトランジスタに対応する前記レプリカ回路のトランジスタのゲート電圧と同じ電圧を印加する調整回路と、
   を備えることを特徴とする請求項６に記載の液晶表示装置。
8. 前記レプリカ回路および前記調整回路は、前記ＳＲＡＭセルのうちの複数のＳＲＡＭセルにおいて共有される回路であることを特徴とする請求項７に記載の液晶表示装置。
9. 前記負荷抵抗回路部に印加される最大の電圧を、前記液晶表示を行う期間においては前記第１電圧に制御し、前記ＳＲＡＭセルへの信号の転送期間においては前記第１電圧より低い第３電圧に制御する制御回路を備えることを特徴とする請求項６〜８のいずれか一つに記載の液晶表示装置。

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