JP4120409B2 - 液晶表示装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、画素ごとにスイッチング用のトランジスタを有するアクティブ駆動型の液晶表示パネルを有し、当該液晶表示パネルの電源オフ時の残像除去が可能な液晶表示装置に関する。
【0002】
【従来の技術】
液晶表示装置において液晶表示パネルの電源オフ時、画素の電荷が徐々に放電していくが、その過程が残像として見える。また、画素の液晶層に直流電圧が長い期間印加されると液晶の寿命が低下するため、このような残存電荷は速やかに放電させる必要がある。
【0003】
従来、電源オフ時の残像を除去するには、液晶表示パネルの電源をオフする前に、予め白信号(または、黒信号)を書き込んでいた。この残像除去方法は、白信号(または、黒信号)のパネルへの書き込みタイミングパルスの発生と書き込み終了後の電源の立ち下げのタイミングの管理を必要とし、複雑なタイミング制御を行う必要がある。
【0004】
これに対し、電源電圧の低下を監視し電源オフを検出して、その検出結果をもとに、液晶表示パネルの画素ごとに設けられたスイッチング用のトランジスタを一斉にオンさせる技術が知られている(例えば、特許文献1参照)。
電源オフ時に、画素の蓄積データをスイッチング用のトランジスタを介してデータ線(特許文献1では“ソースバス”という)に放電させ、これにより、表示画像を速やかにクリアさせ、残像を除去することができる。
【0005】
【特許文献1】
特許第2655328号公報(第2頁〜3頁、第1図、第2図)
【0006】
【発明が解決しようとする課題】
ところが、電源オフ時にデータ線(ソースバス)に一斉に画素の蓄積電荷が放出されると、データ線の電位が上昇して短時間に放電が行われなくなるという問題がある。
【0007】
この点に関し、特許文献1に、“ソースバスドライバは、動作電源電圧が共通電位に下がるのとほぼ同時にその出力端子の電位が共通電位となるように構成されている”という記載があるが、そのような機能を発揮するソースバスドライバの具体的な構成および制御が示されていない。したがって、ソースバスドライバの出力端子に接続されたソースバスが共通電位に接続された後、この接続状態を一定期間維持するのか、ソースバスをハイインピーダンスとするのか不明である。
【0008】
仮に、ソースバスを共通電位に接続した後、この接続状態を一定期間維持する場合、そのために、何らかのタイミング制御が必要となる。このタイミング制御のための制御信号は、特許文献1に示す回路構成では生成されないので、外部から加える必要がある。しかも、ソースバスドライバに印加される電源電圧は電源オフと同時に下げられるため、ソースバスドライバ自身の動作が停止してしまう。これを防止するには、ソースバスドライバを含めた広範囲の回路に対して、電源電圧の保持が必要になり、大容量の電圧保持容量が必要になる。
【0009】
一方、ソースバスをハイインピーダンスとする場合、前述したように、各画素からの放電によりソースバスの電位が上昇し、ある程度放電が進むと、それ以上放電が行われなくなるという問題がある。
【0010】
本発明の目的は、電源オフと同時に速やかに各画素の蓄積電位をデータ線に放電し、かつ、複雑なタイミング制御を行わずに速やかにデータ線の電位を放電できる構成の液晶表示装置を提供することにある。
【0011】
【課題を解決するための手段】
本発明に係る液晶表示装置は、ゲートが走査ゲート線に接続され、ドレインとソースの一方の電極がデータ線に接続され、他方の電極が液晶層を挟んで共通電極と対向する複数のスイッチングトランジスタを液晶表示パネル内に有する液晶表示装置であって、電源電圧の低下を検出し、検出信号を出力する検出回路と、前記検出回路により前記電源電圧の低下が検出されると、前記検出信号に基づいて前記複数のスイッチングトランジスタのゲートの印加電圧を制御して一斉にオンさせるゲート制御回路と、前記データ線のそれぞれに縦続接続され、前記検出信号に基づいてオンし、複数の前記データ線を放電する複数の放電素子と、前記液晶表示パネルへの電源電圧供給経路に接続され、前記検出信号により前記電源電圧の低下が検出されると前記電源電圧供給経路を遮断し、前記遮断の前から供給している前記電源電圧を、前記遮断時から前記液晶表示パネルのパネル内部容量により決まる時間だけ当該パネル内部容量に継続して保持させることにより、前記ゲート制御回路に対する前記電源電圧の供給を、前記電源電圧の低下検出から所定時間、延長する電源保持回路と、を有し、前記液晶表示パネルへの前記電源電圧の供給端子に対し、前記パネル内部容量と並列に外部容量が接続可能となっており、前記外部容量が接続された場合、当該外部容量と前記パネル内部容量との合成容量の値で、前記電源電圧の供給延長時の前記所定時間が決められる。
【0012】
この液晶表示装置では、検出回路により電源電圧の低下が監視されており、検出回路により電源オフが検出されると、検出回路から検出信号がゲート制御回路および複数の放電素子に出力される。検出信号を入力したゲート制御回路は、液晶表示パネルの複数のスイッチングトランジスタを一斉にオンさせる。このオン状態のトランジスタを介して、画素の蓄積電荷がデータ線に一斉に放出される。
一方、放電素子は、データ線ごとに縦続接続されており検出信号によりオンする。このため、データ線に放出された画素の蓄積電荷が、さらに、データ線の外部に速やかに放電される。
検出信号は、電源保持回路にも供給されており、検出信号により電源オフが検出されると、当該電源保持回路が、液晶表示パネルへの電源電圧供給経路を遮断する。
電源電圧供給経路が遮断される前は、電源保持回路を介して液晶表示パネルに電源電圧が供給されている。電源電圧供給経路が遮断されると、電源電圧による電荷供給は停止されるが、液晶表示パネルのパネル内部容量に電源電圧が保持され、保持された電源電圧がゆっくり低下する。パネル内部容量に保持された電源電圧によって、ゲート制御回路が動作するため、検出回路が電源オフを検出してからも、所定時間が経過する暫くの間は、ゲート制御回路が動作可能である。
【0013】
【発明の実施の形態】
[第1の実施の形態]
図1は、第1の実施の形態の液晶表示装置の概略構成を示す図である。
図1に図解した液晶表示装置1は、大別すると、液晶表示パネル2と、液晶表示パネル2を駆動し、或いは、残像除去のために装置本体側に設けられた回路群(液晶表示パネル2以外の図1に示す回路)とを有する。
【0014】
液晶表示パネル2は、M行×N列の複数の画素20からなる画像表示部を有する。図1に、1つの画素20の回路構成を示している。各画素20は、スイッチングトランジスタである薄膜トランジスタ(TFT)21と、薄膜トランジスタ21のソースまたはドレインの一方に画素電極が接続された液晶セル22と、薄膜トランジスタのソースまたはドレインの他方に一方の電極が接続された保持容量23と、を有する。これら画素20の各々に対して、データ線24−i(i=1〜N)が列ごとにその画素配列方向に沿って配線され、走査ゲート線25−j(j=1〜M)が行ごとにその画素配列方向に沿って配線されている。
【0015】
画素20の各々において、薄膜トランジスタ21のソース(または、ドレイン)が、対応するデータ線24−iに各々接続されている。薄膜トランジスタ21のゲートが、走査ゲート線25−jに各々接続されている。
液晶セル22は、薄膜トランジスタ22に接続された画素電極と、液晶層を挟んで画素電極に対向する全画素共通の共通電極とを有し、共通電極は共通電圧VCOMの供給線(コモンライン)に接続されている。保持容量23は、薄膜トランジスタ22に接続された一方電極を有し、誘電体膜および液晶層を挟んで一方電極が上記共通電極に対向する。保持容量23に、上記コモンラインを介して上記共通電圧VCOMまたは保持電圧CS(直流電圧)が印加される。共通電圧VCOMは、パネル2の外部に設けられた共通電圧VCOMの発生回路(VCOM.GEN.)3により生成され、端子2Aを介してパネル2内の液晶セル22(および保持容量23)に供給される。
【0016】
以上により、画素20が行列状に配置され、これら画素20に対してN本のデータ線24−iが列ごとに配線され、かつ、M本の走査ゲート線25−jが行ごとに配線されてなる画像表示部が構成されている。
【0017】
画素表示部に対して、そのM本の走査ゲート線25−jの各一端が、パネル2内に設けられた垂直駆動回路としてのゲート制御回路(G.CONT)26の各行の出力端に接続されている。
ゲート制御回路(G.CONT)26は、1フィールド期間ごとに垂直方向(列方向)に走査して走査ゲート線25−jに接続された各画素20を行単位で順次選択する処理を行う。すなわち、ゲート制御回路(G.CONT)26から走査ゲート線25−1に対して走査ゲートパルスVg1が与えられたときには1行目の各列の画素が選択され、走査ゲート線25−2に対して走査ゲートパルスVg2が与えられたときには2行目の各列の画素が選択される。以下同様にして、走査ゲート線25−3,25−4,…,25−Mに対して走査ゲートパルスVg3,Vg4,…,VgMが順に与えられる。
【0018】
N本のデータ線24−iの各々にセレクタスイッチ(SEL.SW)27が接続されている。セレクタスイッチ27をオンさせることにより、画素データがデータ線24−iに供給される。
本例の構成では、パネル2の外部に、N個のセレクタスイッチ27を順にオンさせる(走査させる)水平駆動回路(H.DR)4が配置されている。水平駆動回路4は、セレクタスイッチ27を介して画素20に供給する画素データをドライブする回路(例えば、ソースドライバ(S.DR)という)40、または、それと等価な機能を有する。
【0019】
なお、セレクタスイッチ27を水平駆動回路4内に配置してもよい。セレクタスイッチの構成は種々あるが、高速スイッチングのために、例えばPMOSトランジスタとNMOSトランジスタからなり互いに逆相のパルスから駆動されるCMOSトランスファゲートを用いることができる。また、NMOSトランジスタによりセレクタスイッチ27を構成してもよい。
水平駆動回路4は、例えば画素データがディジタルかアナログかに応じて種々の構成をとりうる。例えば、いわゆるクロックドライブ方式を採用した点順次駆動方式のアクティブマトリクス型表示装置の場合、水平駆動回路4は、駆動パルスをシフトさせるシフトレジスタと、シフトレジスタの各シフト段からパルスを抜き取る回路(あるいはパルスの保持回路)を有する。画素データがディジタルの場合、さらに、ディジタル−アナログ変換回路を水平駆動回路4内に備える。
【0020】
また、特に図示しないが、垂直駆動回路(ゲート制御回路(G.CONT)26)や水平駆動回路4に対して各種のクロック信号を与えるクロック生成回路(タイミングジェネレータ)が設けられている。このクロック生成回路では、垂直走査の開始を指令する垂直スタートパルス、垂直走査の基準となる互いに逆相の垂直クロック、水平走査の開始を指令する水平スタートパルス、水平走査の基準となる互いに逆相の水平クロック等が生成される。
さらにパネル2内に、バックライト光源を備える。なお、液晶表示パネル2に、外部から電源電圧VDD2と基準電圧VSS0が供給される。
【0021】
本実施形態の液晶表示装置は、残像除去のための手段として、パネル2内に設けられたディスチャージトランジスタ28、並びに、パネル2外部に設けられた共通電圧放電回路(VCOM DISCH.)5、電源電圧の検出回路(V.DET、以下、VDD検出回路という)6およびレベルシフト回路(L.SHIFT)7を有する。
【0022】
VDD検出(V.DET)回路6は、電源オフによる電圧の低下を監視している。本例で監視する電圧は、例えば+3.3Vのシステム電源電圧であるが、電源オフにより電圧が低下する電圧ならシステム電源電圧(+3.3V)に限らず、例えばソースドライバ40を駆動する電源電圧VDD1でもよい。電源電圧の低下の情報は、検出信号DISC1としてレベルシフト回路7に与えられる。
【0023】
レベルシフト回路7は、入力する検出信号DISC1が電源電圧の低下に対応するレベルに変化すると、この電圧変化を、ハイレベルの電圧VDD2とローレベルの電圧VSSとの大きな電圧変化に変換する。この変換後の電圧のレベル変化は、信号DISC2として液晶表示パネル2の端子2Bに入力される。
【0024】
ディスチャージトランジスタ28が、本発明の“放電素子”の実施の形態である。ディスチャージトランジスタ28のドレインが対応するデータ線24−iに接続され、そのソースがパネルのディスチャージ用の端子2Cに接続されている。ディスチャージトランジスタ28のゲートおよびゲート制御回路(G.CONT)26の制御端子がパネルの端子2Bに接続されている。ディスチャージトランジスタ28としては、P型またはN型のトランジスタ、CMOS型のトランスファゲートが使用できる。CMOSトランスファゲートの場合、PMOSまたはNMOSの一方が検出信号DISC1により制御され、他方が、例えばインバータにより信号DISC2を反転した信号により制御される。
【0025】
以上の構成により、電源電圧の低下が検出されると、その検出信号DISC1がレベル変化した信号DISC2がゲートに印加されることにより、ディスチャージトランジスタ28がオンする。さらに、信号DISC2はゲート制御回路(G.CONT)26にも印加される。これによりゲート制御回路(G.CONT)26は、画素のスイッチングトランジスタ21を全てオンさせるようにゲート電圧Vgを発生させ、全ての走査ゲート線25−jに印加する。
【0026】
図2(A)は、ゲート制御回路の一構成例を示す図である。また、図2(B1)〜(B5)は、ゲート制御回路の動作を示す検出信号および走査ゲート線電圧のタイミングチャートである。なお、これらの図では、簡略化のため4本の走査ゲート線の制御を示す。
ゲート制御回路26は、ゲート走査タイミングを生成するシフトレジスタ(S.R.)261を有する。また、ゲート制御回路26は、走査ゲート線25−1〜25−4ごとに、インバータ263と、レベルシフタ(L/S)&バッファ回路(BUF.)とを有する。
【0027】
以上の構成は通常のゲート制御回路と共通するが、本実施の形態では、走査ゲート線25−1〜25−4ごとに、2入力NANDゲート回路262がインバータ263とシフトレジスタ(S.R.)261との間に接続されている。NANDゲート回路262の各々の第1の入力に、レベル変換後の検出信号DISC2が印加可能に接続されている。NANDゲート回路262の各々の第2の入力に、シフトレジスタ(S.R.)261により所定の周期で遅延したレジスタ出力が順次供給可能にシフトレジスタ261と接続されている。
【0028】
シフトレジスタ(S.R.)261は、垂直走査の開始を指令する垂直スタートパルスVSTを入力し、入力した垂直スタートパルスVSTを、垂直走査の基準となる垂直クロックVCKによりシフトさせる。このためシフトレジスタ(S.R.)261から、垂直スタートパルスVSTが順次遅延したクロックパルスが出力される。この通常の画素データ書き込み時には、図2(B1)に示すように、レベル変換後の検出信号DISC2がハイレベル(+15V)をとる。このため、各NAND回路262から遅延クロックパルスの反転信号が出力され、これがインバータ263により元の遅延クロックパルスに戻され、回路264によりレベルシフトされた後、各走査ゲート線に出力される。このようにして、図2(B2)〜(B5)の走査ゲート線電圧Vg1〜Vg4の波形図に示すように所定時間だけ順次遅れたクロックパルスが生成される。これらのクロックパルスにより、図1に示す画素20のスイッチングトランジスタ21が順次オンし、データ書き込みが行われる。
【0029】
一方、図2(B1)に示すように、電源電圧降下により検出信号DISC2の電位が、例えば15Vのハイレベルから−3Vのローレベルに変化すると、NANDゲート回路262は、クロックパルス印加による入力の変化にかかわらず、その出力が常時ハイレベルとなる。NANDゲート回路262のハイレベルの出力が回路264に入力されてレベルシフトされる。これにより、図2(B2)〜(B5)に示すように、全ての走査ゲート線電圧Vg1〜Vg4がハイレベルのゲート電圧Vghまで電位上昇し、全ての画素のスイッチングトランジスタ21をオンさせる。
検出信号DISC2の電位がハイレベルからローレベルに変化すると、全てのディスチャージトランジスタ28がオンする。
【0030】
これにより、全てのデータ線24−iがパネルのディスチャージ用端子2Cに電気的に接続される。端子2Cの電圧、すなわち放電電圧Vdiscは、接地電位GND、保持電源電圧CS、あるいは共通電圧CVOMのいずれかである。その結果、画素の蓄積電荷が、オン状態のスイッチングトランジスタ21、データ線24−i、オン状態のスイッチングトランジスタ28、端子2Cを経由してパネル外部に放電される。
【0031】
本実施の形態では、さらに、共通電圧VCOMを急速に放電させるために、VCOM放電回路(VCOM DISCH.)5がVCOM発生回路(VCOM.GEN.)3の出力端に接続されている。VCOM放電回路(VCOM DISCH.)5は、レベル変換後の検出電圧DISC2を入力し、電源電圧の低下に起因した検出電圧DISC2のレベル変化をトリガとして起動し、VCOM電圧用のパネル2の端子2Aから電荷を放電させる。
電源オフ時に共通電圧VCOMが徐々に放電していくとその過程が残像として見えるが、本実施の形態では、VCOM放電回路(VCOM DISCH.)5により共通電圧VCOMを急速放電させる。VCOM放電回路(VCOM DISCH.)5の構成例は、後述する第2の実施の形態で詳述する。
【0032】
つぎに、全体の動作をさらに詳細に説明する。
図3(A)〜(H)は、各種電源電圧、信号および端子電圧のタイミングチャートである。ここで、図3(A)〜(C)は各種電源電圧、図3(D)は検出電圧DISC1、図3(E)はレベル変換後の検出電圧DISC2、図3(F)は走査ゲート線電圧Vgj、図3(G)は共通電圧VCOM、図3(H)は蓄積電荷に基づく画素電位を示す。
【0033】
時間t1において電源がオフになると、電源電圧VDD(+3.3V)、VDD1、VDD2および基準電圧VSSが低下し始める。電源電圧VDD(+3.3V)とVDD1は、図3(A)および(B)に示すように、t3までの短時間にゼロになる。図3(C)に示すパネルの電源電圧VDD2と基準電圧VSSはt5までの長い時間、電圧を保持するようになっている。
電源電圧VDD(+3.3V)が時間t2で電圧低下の閾値Vthに達すると、電圧検出回路6の出力(検出電圧DISC1)は高レベル(+3.3V)から低レベル(接地電位GND)に変化する。レベルシフト回路7からは、入力した検出電圧DISC1の信号の高レベル(+3.3V)をVDD2(+15V)に、低レベル(0V)をVSS(−3V)にレベル変換した信号DISC2が出力される。
このレベル変換後の検出信号DISC2の電位変化を受けてVCOM放電回路5が働き、図3(G)に示すように、共通電圧VCOMは急速に低下する。また、検出信号DISC2の電位変化を受けて各列のディスチャージトランジスタ28全てがオンになる。さらに、ゲート制御回路26が働き、図3(F)に示す全ての走査ゲート線25jの電位Vgjが時間t2において高レベルVghとなり、全ての画素のスイッチングトランジスタ21がオンする。その結果、図3(H)に示すパネル内の画素電位は時間t2より放電し始め、t4で放電電位Vdiscに到達して放電を完了する。
【0034】
図4は、パネル内の画素電位の変化を示したグラフである。
時刻t2で放電を開始してから急速に画素電荷が放電され、放電時間2msで1V、6msで0.8Vまで画素電位が低下する。
【0035】
[第2の実施の形態]
第2の実施の形態は、残像除去回路を液晶表示パネル内に内蔵する液晶表示装置に関する。
図5は、第2の実施の形態の液晶表示パネルの概略構成を示す図である。
図5に図解した液晶表示パネル100は、図1と同様な構成を有する表示パネル部2および共通電圧VCOMの放電回路(VCOM.DISCH.)5のほかに、電源電圧VDDの検出回路(V.DET.)8、電源電圧VDDの保持回路(VDD.HOLD)9、基準電圧VSSの保持回路(VSS.HOLD)10を有する。VDD保持回路9とVSS保持回路10は、電源電圧VDDと基準電圧VSSを比較的長い時間保持して、その保持電圧(以下、保持電源電圧VDD_holdと保持基準電圧VSS_holdという)をVDD検出回路8と表示パネル部2に供給するために設けられている。
【0036】
残像除去動作を完了するまで、パネルの電源電圧VDDと基準電圧VSSを暫くの間保持する必要がある。一般には、ダイオードと電圧保持コンデンサを用いるがダイオードの順方向電圧分の電圧ロスが発生する。そこで、本実施の形態では、検出信号と同期して動作するトランジスタで電圧ロスの小さいVDD保持回路を構成する。また、電源電圧の検出回路は、この保持前の電源電圧(以下、VDD)の低下を監視する。
【0037】
図6にVDD検出回路の回路図を示す。
VDD検出回路8は、3つのNMOSトランジスタN1,N2,N5、2つのPMOSトランジスタP3,P4、5つの抵抗R1,R2,R3,R4,R5、電流源81および出力アンプ82を有する。
トランジスタN1〜N4および電流源81により差動アンプを構成する。2つの入力トランジスタN1およびN2のソースと接地電位との間に電流源81が接続されている。入力トランジスタN1のドレインと、外部から付与される電源電圧VDDの供給端子との間に、トランジスタN3が接続されている。同様に、入力トランジスタN2のドレインと電源電圧VDDの供給端子との間に、トランジスタN4が接続されている。トランジスタP3およびP4のゲートとソースが接続されることにより、これらのトランジスタはダイナミック負荷として機能する。
【0038】
抵抗R1とR2が縦続接続され、電源電圧VDDの供給端子と接地電位との間に接続されている。抵抗R1とR2との接続中点が抵抗R3を介して入力トランジスタN1のゲートに接続されている。
抵抗R5と、ダイオード接続されたトランジスタN5とが縦続接続され、電源電圧VDDの供給端子と接地電位との間に接続されている。抵抗R5とトランジスタN5との接続中点が抵抗R4を介して入力トランジスタN2のゲートに接続されている。
【0039】
差動アンプの第1の出力、即ちトランジスタN1とP3の接続中点が出力アンプ82の非反転入力(+)に接続され、差動アンプの第2の出力、即ちトランジスタN2とP4の接続中点が出力アンプ82の反転入力(−)に接続されている。出力アンプ82から検出信号DISCと、その反転信号XDISCが出力される。
【0040】
このように構成されたVDD検出回路8は、表示パネル部2に供給される電源電圧VDDを、抵抗R1とR2による分圧である内部検出電圧VDET_INTをモニタすることにより監視する。内部検出電圧VDET_INTが、抵抗R5とトランジスタN5の分圧で設定した内部参照電圧VREF_INT以下になると、残像除去タイミングを付与する検出信号DISCと、その反転信号XDISCのレベルをそれぞれ変化させる。
なお、図6に示す回路では、入力トランジスタN1のゲートに外部検出電圧VDET_EXTを、入力トランジスタN2のゲートに外部参照電圧VREF_EXTをそれぞれ外部から入力できるように構成されている。これにより、電源電圧低下の基準である閾値電圧Vthを調整できる。
【0041】
図7にVDD保持回路、図8にVSS保持回路の回路図をそれぞれ示す。
図7に示すVDD保持回路9は、1つのPMOSトランジスタP1を有する。トランジスタP1のゲートにVDD検出回路8から出力される検出電圧DISCが入力される。トランジスタP1のソースに電源電圧VDDの供給端子9Aが接続され、トランジスタP1のドレインに電源電圧VDDの出力端子9Bが接続されている。出力端子9Bは表示パネル部2に接続され、このため、出力端子9Bと接地電位との間にパネル内部容量Cpanel1が等価的に接続されることとなる。このパネル内部容量Cpanel1と並列に、外部から容量(外部容量)Cext1が接続可能となっている。
なお、トランジスタP1として、Pチャネル型のほか、Nチャネル型トランジスタ、CMOS型トランスファゲートが使用できる。Nチャネル型トランジスタあるいはCMOS型トランスファゲートの場合、そのゲートと検出電圧DISCの入力端子との間にインバータが必要となる。
【0042】
VDD保持回路9において、電源電圧の低下が検出され検出電圧DISCがハイレベルとなるとPMOSトランジスタP1がオフし、パネル内部容量Cpanel1(あるいは、外部容量Cext1が接続されている場合はパネル内部容量Cpanel1と外部容量Cext1との合成容量)で決まる時間だけ電源電圧VDDを保持する。外部容量Cext1を設けた場合、外部容量Cext1の容量値で保持時間を調整できる。表示パネル部2内の電源回路のトランジスタ(不図示)がTFTで形成されていることから保持電荷が徐々に抜けて保持電源電圧VDD_holdがゆっくり低下する。
【0043】
図8に示すVSS保持回路10は、1つのNMOSトランジスタN6を有する。トランジスタN6のゲートにVDD検出回路8から出力される検出信号の反転信号(反転検出信号)XDISCが入力される。トランジスタN6のドレインに基準電圧VSSの供給端子10Aが接続され、トランジスタN6のソースに基準電圧VSSの出力端子10Bが接続されている。出力端子10Bは表示パネル部2に接続され、このため、出力端子10Bと接地電位との間にパネル内部容量Cpanel2が等価的に接続されることとなる。このパネル内部容量Cpanel2と並列に、外部から容量(外部容量)Cext2が接続可能となっている。
なお、トランジスタN6として、Nチャネル型のほか、Pチャネル型トランジスタ、CMOS型トランスファゲートが使用できる。Pチャネル型トランジスタあるいはCMOS型トランスファゲートの場合、そのゲートと反転検出電圧XDISCの入力端子との間にインバータが必要となる。
【0044】
VSS保持回路10において、基準電圧の低下(電位上昇)が検出され反転検出電圧XDISCがローレベルとなるとNMOSトランジスタN6がオフし、パネル内部容量Cpanel2(あるいは、外部容量Cext2が接続されている場合はパネル内部容量Cpanel2と外部容量Cext2との合成容量)で決まる時間だけ基準電圧VSSを保持する。外部容量Cext2を設けた場合、外部容量Cext2の容量値で保持時間を調整できる。表示パネル部2内の電源回路のトランジスタ(不図示)がTFTで形成されていることから保持電荷が徐々に抜けて保持電源電圧VSS_holdがゆっくり低下(電位上昇)する。
【0045】
このように、VSS保持回路10と前記VDD保持回路9は、残像除去タイミング信号、即ち反転検出信号XDISCおよび検出信号DISCに同期して電圧の保持動作を開始するが、保持した電圧は徐々に低下する。
【0046】
図9は、VCOM放電回路の回路図である。
VCOM放電回路5は、PMOSトランジスタP2、NMOSトランジスタN7、遅延回路51を有する。トランジスタP2のゲートおよび遅延回路51の入力に、VDD検出回路8から出力される検出信号DISCが入力される。トランジスタP2のドレインに共通電圧VCOMの供給端子5Aが接続され、トランジスタP2のソースに共通電圧VCOMの出力端子5Bが接続されている。出力端子10Bは表示パネル部2に接続され、このため、出力端子5Bと接地電位との間にパネル内部容量Cpanel3が等価的に接続されることとなる。出力端子5Bと接地電位との間にトランジスタN7が接続されている。トランジスタN7のゲートが遅延回路51の出力に接続されている。なお、図9において、共通電圧VCOMの供給端子からみた外部負荷容量を外部容量Cext3で現している。
【0047】
残像除去動作に入り、残像除去タイミングを与える検出信号DISCがハイレベルとなると、VCOM放電回路5においてPMOSトランジスタP2がオフし、パネル外部から入力され供給端子5Aに印加されているVCOM電圧の出力端子5Bへの供給経路が遮断され、VCOM電圧が表示パネル部2に印加されなくなる。このVCOM電圧の供給遮断から遅延回路51の遅延量Dだけ遅れてNMOSトランジスタN7がオンし、表示パネル部2内の容量(パネル内部容量)Cpanel3に蓄積されていた電荷を急速に接地電位に放電する。遅延回路51の遅延量Dは、トランジスタP2とN7が同時にオン状態となって貫通電流が流れるのを防止できる値に設定されている。
【0048】
このように、VCOM放電回路5は、残像除去タイミング信号、即ち検出信号DISCに同期してパネル内のVCOM供給線(コモンライン)の保持電荷を急速に放電させ、これにより残像を速やかに除去できる。
なお、VCOM放電回路5を検出信号の反転信号XDISCを用いる構成に変更できる。その場合、トランジスタP2をNチャネル型とし、トランジスタN7をPチャネル型とするとよい。
【0049】
本発明の実施の形態によれば、以下の効果が得られる。
電源オフの前に白信号(または、黒信号)等のミュート信号を書き込む従来の方式の残像除去では、パネルへの書き込みタイミングパルス発生と書き込み終了後の電源の立ち下げのタイミングの管理を必要とし、複雑なタイミングを発生させる必要があるが、本発明の実施形態ではそれらが不要であるため回路が簡単となる。
また、電源電圧の検出回路6,8で残像除去動作を起動し、画像表示システムからはタイミングを与える必要がないため、システム状態の保持用の補助電源(例えば電池)の引抜きなどで突然、画像表示システムが停止しても、残像や焼き付きを発生させない。
特に、画素20のスイッチングトランジスタ21のオンによる画素蓄積電荷のデータ線24−iへの放電のみならず、放電素子(ディスチャージトランジスタ28)をオンさせることにより、データ線24−iの電荷を放電電位Vdiscに強制的に引き抜く。このため、速やかな残像除去が可能である。その残像除去タイミングの制御が、電源電圧、例えばVDDの低下検出に基づいて行われるため、複雑な回路が不要である。
また、特に第2の実施の形態によれば、パネル100内に残像除去のための回路を全て内蔵しているため、表示装置の小型化が可能である。第2の実施の形態で説明したように、VDD保持回路9、VSS保持回路10、VCOM放電回路5は、基本的に、残像除去タイミングを付与する検出信号DISC(または、その反転信号XDISC)と同期して動作するトランジスタで動作するため、小さなサイズのトランジスタで放電制御が可能になる。
【0050】
【発明の効果】
本発明によれば、電源オフと同時に速やかに各画素の蓄積電位をデータ線に放電し、かつ、複雑なタイミング制御を行わずに速やかにデータ線の電位を放電できる構成の液晶表示装置を提供することができる。
【図面の簡単な説明】
【図1】第1の実施の形態の液晶表示装置の概略構成を示す図である。
【図2】(A)は、ゲート制御回路の一構成例を示す図である。(B1)〜(B5)は、ゲート制御回路の動作を示す検出信号および走査ゲート線電圧のタイミングチャートである。
【図3】(A)〜(H)は、各種電源電圧、信号および端子電圧のタイミングチャートである。
【図4】パネル内の画素電位の変化を示したグラフである。
【図5】第2の実施の形態の液晶表示パネルの概略構成を示す図である。
【図6】VDD検出回路の回路図である。
【図7】VDD保持回路の回路図である。
【図8】VSS保持回路の回路図である。
【図9】VCOM放電回路の回路図である。
【符号の説明】
1,100…液晶表示装置、2…液晶表示パネル(表示パネル部)、3…VCOM発生回路、4…水平駆動回路、5…VCOM放電回路、6,8…VDD検出回路、7…レベルシフト回路、9…VDD保持回路、10…VSS保持回路、20…画素20、21…スイッチングトランジスタ、22…液晶セル、23…保持容量、24−i…データ線、25−j…走査ゲート線、26…ゲート制御回路(垂直駆動回路)、27…セレクタスイッチ、28…放電素子としてのディスチャージトランジスタ、40…ソースドライバ、CS…保持電圧、DISC等…検出信号、XDISC…反転検出信号、VCOM…共通電圧、VDD等…電源電圧、VSS等…基準電圧、Vg1等…走査ゲートパルス。
Claims (1)
- ゲートが走査ゲート線に接続され、ドレインとソースの一方の電極がデータ線に接続され、他方の電極が液晶層を挟んで共通電極と対向する複数のスイッチングトランジスタを液晶表示パネル内に有する液晶表示装置であって、
電源電圧の低下を検出し、検出信号を出力する検出回路と、
前記検出回路により前記電源電圧の低下が検出されると、前記検出信号に基づいて前記複数のスイッチングトランジスタのゲートの印加電圧を制御して一斉にオンさせるゲート制御回路と、
前記データ線のそれぞれに縦続接続され、前記検出信号に基づいてオンし、複数の前記データ線を放電する複数の放電素子と、
前記液晶表示パネルへの電源電圧供給経路に接続され、前記検出信号により前記電源電圧の低下が検出されると前記電源電圧供給経路を遮断し、前記遮断の前から供給している前記電源電圧を、前記遮断時から前記液晶表示パネルのパネル内部容量により決まる時間だけ当該パネル内部容量に継続して保持させることにより、前記ゲート制御回路に対する前記電源電圧の供給を、前記電源電圧の低下検出から所定時間、延長する電源保持回路と、
を有し、
前記液晶表示パネルへの前記電源電圧の供給端子に対し、前記パネル内部容量と並列に外部容量が接続可能となっており、
前記外部容量が接続された場合、当該外部容量と前記パネル内部容量との合成容量の値で、前記電源電圧の供給延長時の前記所定時間が決められる
液晶表示装置。
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