JPS63267011A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は互いに逆相な二つの信号を同時にレベルシフ
トするための半導体集積回路に関するものである。

（従来の技術） 互いに逆相の二つの信号を同時にレベルシフトする回路
は、例えば半導体メモリ装置のセンスアンプの出力信号
をレベルシフトする場合等に用いられている。

この種の回路の従来のものとしては、例えば文献（ガリ
ウム砒素ＩＣシンポジウム　テクニカルダイジェスト（
ＧａＡｓ　ＩＣＳｙｍｐｏｓｉｕｍ　Ｔｅｃｈｎｉｃａ
ｌＯｉ９ｅｓｔ）（１９８４）Ｐ、　１１９及び昭和５
９年度電子通信学会総合全国大会Ｐ、２−３０３）に開
示されているものがある。

第３図は、従来のこの種の回路を示す図であり、第３図
中に■で示すものがその回路である。

この回路■は、ノーマリ−オン型電界効果トランジスタ
Ｑ２１、Ｑ２５及びショットキダイオードＱ２３から成
る図中工で示すソースフォロワ−回路と、ノーマリ−オ
ン型電界効果トランジスタＱ２２、Ｑ２６及びシヨ・シ
ョキダイオードＱ２４がら成る図中ＩＩで示すソースフ
ォロワ−回路とを具えている。

これら独立した二つのソースフォロワー回路Ｉ及びＨの
それぞれの内部の接続状態は両者共通になっており、こ
の接続状態につき、ソースフォロワ−回路工を例に挙げ
て説明する。

電界効果トランジスタＱ２１のドレインは第一定電位電
源ｖｏ。に接続され、このＱ２１のソースはショットキ
ダイオードＱ２３のアノードに接続されている。又、こ
のＱ２３のカソードは電界効果トランジスタＱ２５のド
レインに接続され、このＱ２５のソースは第二定電位電
源ｖｓｓに接続され、ざらに、このＱ２５のソース及び
ゲート間は短絡されている。又、Ｑ２１のゲートは第一
の信号が入力される入力端子工２に接続され、Ｑ２３の
カソードはこの第二の信号の出力端子Ｑ２に接続されて
いる。

ソースフォロワ−回路Ｈにおける各構成成分間の接続状
態は、電界効果トランジス、りＱ２２のゲートが第二の
信号が入力される入力端子前に接続され、ショットキダ
イオードＱ２４のカソードがこの第二の信号の出力端子
Ｑ２に接続されている以外はソースフォロワ−回路Ｉと
同様にして行なわれでいる。

上述したような回路■によれば、ソースフォロワ−回路
Ｉの入力端子工２に第一の信号が入力されると、第３図
中Ａ２で示す点にはこの信号の電圧とほぼ同様な電圧が
出力される。又、出力端子Ｑ２には、Ａ２で示す点での
電圧のショットキダイオードＱ２３のクランプ電圧分だ
けシフトした電圧が出力される。

一方、ソースフォロワ−回路Ｈにおいては、これの入力
端子工、に回路Ｉの入力端子工２に入力された信号とは
逆相の第二の信号が入力され、出力端子Ｑ２には所定の
値にレベルシフトされた信号であって回路工の出力端子
Ｑ２に出力される信号とは逆相の信号が出力される。

このように、この回路■は、入力端子工２及び■、に入
力された信号の電圧をそれぞれレベルシフトさせ対応す
る出力端子Ｑ２及び信にそれぞれ出力することが出来る
ように構成されている。

（発明が解決しようとする問題点） しかしながら、上述した回路■に備わる回路工及び■は
、本来ソースフォロワ−回路であるため、その増幅度は
１以下である。従って、出力端子Ｑ２及びＱ２に出力さ
れる二つの信号の電位差は入力端子工２及び奢に入力さ
れる二つの信号の電位差よりも必然的に小さなものにな
るという問題点があった。

又、回路Ｉ及び回路ＩＩは互いに独立に動作するので、
回路を構成する０２１〜Ｑ２６で示す素子の特性が変化
することによって、入力端子工、及び工２に入力される
互いに逆相の二つの信号の電位差と、出力端子Ｑ２及び
−に出力される二つの信号の電位差とが逆転してしまう
可能性があるという問題点があった。

又、実際に回路■を使用する場合は、出力端子Ｑ２及び
Ｑ２には負荷、特に容量性の負荷が付加される、このよ
うな場合であって出力端子Ｑ２或はＱ２に高レベルの信
号を出力する場合には、回路工及び回路■がソース２才
ロワー回路であるため、容量性負荷に対し高速で充電が
行なわれる。

一方、出力端子Ｑ２或はＱ２に低レベルの信号を速い応
答速度で出力させるためには、これら容量性負荷に充電
されている電荷を高速度に放電させる必要がある。とこ
ろが、この放電速度はＱ２５及び０２６で示される素子
に流す電流によって制限を受けるから、第３図に示す回
路ｍを高速動作させるためには、Ｑ２５及びＱ２６で示
される素子に流す電流を多くする必要がある。

しかし、Ｑ２５及びＱ２６で示される素子に流す電流を
多くすると、結局はソースフォロワ−回路Ｉ及びＨの増
幅度を下げることになり、これがため、回路■の本来の
目的である逆相の二つの信号の電位差を小さくしないと
いうことと相反する結果になってしまうという問題点が
あった。

この発明の目的は、上述した問題点を解決し、互いに逆
相の二つの信号の電位差を小さくすることなく必要な信
号レベルまでレベルシフトし、然も、高速でかつ回路を
構成する素子の特性変化に対して充分な余裕をもっで動
作することが出来る半導体集積回路１Ｆｒ１！供するこ
とにある。

（問題点を解決するための手段） この目的の達成を図るため、この発明によれば、例えば
第１図に示すように、電界効果トランジスタを用いた逆
相の二つの信号を同時にレベルシフトする半導体集積回
路■を構成する。

この回路■は、それぞれのドレインが第一定電位電源ｖ
ｏ。に接続される第一及び第二電界効果トランジスタＱ
Ｎ及びＱｌ２と、ゲート及びドレインが互いに交差結合
されていると共に、それぞれのソースが第二定電位電源
Ｖｌｌに接続される第三及び第四電界効果トランジスタ
ＱＩ５及びＱｌ６と、所望のシフト量に応じた個数のレ
ベルシフト用ダイオードで構成することが出来るレベル
シフト用の第一及び第二ダイオード回路Ｑ１３及びＱｌ
４と、第一及び第二インピーダンス素子ＱＩ７及びＱｌ
８とを具え、 第一電界効果トランジスタＱ１１のゲートを第一入力信
号が入力される第一入力端子Ｉ＋に接続し、第二電界効
果トランジスタＱ１２のゲートを第二入力信号が入力さ
れる第二入力端子口に接続し、 第一電界効果トランジスタＱｌｌのソースを第一ダイオ
ード回路Ｑｌ３を経て第三電界効果トランジスタＱＩ５
のドレインに接続し、第二電界効果トランジスタＱ１２
のソースを第二ダイオード回路Ｑ１４を経て第四電界効
果トランジスタＱ１６のドレインに接続し、 第三電界効果トランジスタＧＨ５のドレインを第一イン
ピーダンス素子ＱＩ７を介して第二定電位電源ＶＳＳに
接続し、第四電界効果トランジスタＱ１６のドレインを
第二インピーダンス素子０１８！介して第二定電位電源
ｖｓｓに接続し、 第三電界効果トランジスタＱ１５のドレインを第一出力
端子Ｑ、とし、第四電界効果トランジスタＱＩ６のドレ
インを第二出力端子Ｑｌとすることを特徴とする。

又、この発明の実施に当たり、前述の第一及び第二イン
ピーダンス素子Ｑ１７及び０１８Ｍ、抵抗、又は、ゲー
ト及びソース間ヲ短絡したノーマリオン型電界効果トラ
ンジスタとするのが好適である。

（作用） このような回路■において、第一及び第二入力端子口、
及び工、に互いに逆相の入力信号、例えば工、には高レ
ベルの信号が印加され「には低レベルの信号が印加され
た場合、第一電界効果トランジスタＱｌ＋、第一ダイオ
ード回路ＱＩ３及び第三電界効果トランジスタＱ１５で
構成される回路■と、第二電界効果トランジスタＱＩ２
、第二ダイオ−回路ＱＩ４及び第四電界効果トランジス
タＱＩ６で構成される回路Ｖとは共に本来はソースフォ
ロワ−回路であるため、ダイオードＱＩ３のアノード（
第１図中、Ａで示す点）及びダイオードＱＩ４のアノー
ド（第１図中、Ｂで示す点）には入力端子工、及び「に
それぞれ入力された信号のレベルに近いレベルの電圧を
それぞれ出力しようとし、第−出力端子Ｑ１にはＡ点で
の電圧から第一ダイオード回路Ｑｌ３のクランプ電圧分
だけレベルシフトされた電圧を出力しようとし、第二出
力端子Ｑｌには８点での電圧から第二ダイオード回路Ｑ
１４のクランプ電圧分だけレベルシフトされた電圧を出
力しようとする。尚、この回路■においては、ダイオー
ド回路Ｑ１３、Ｑｌ４を構成するレベルシフト用ダイオ
ードの個数を変更することによって所望とするレベルシ
フトを行なうことが出来、よって、後段の回路にこの回
路に適合するレベルの信号を出力することが出来る。

ところで、出力端子Ｑ、は第四電界効果トランジスタＱ
Ｉ６のゲートに接続され、出力端子Ｑ＋は第三電界効果
トランジスタＱ１５のゲートに接続されているから、上
述した入力信号に応じ素子Ｑ１５のゲートには低レベル
の信号が供給されかつ素子ＱＩ６のゲートには高レベル
の信号が供給されることになる。これがため、素子Ｑ１
５は高インピーダンスとなりかつ素子Ｑ＋６は低インピ
ーダンスとなる。高インピーダンスとなった素子ＱＩ５
は出力端子Ｑ１の電圧を一層高い電圧にしようとし、低
インピーダンスとなった素子Ｑ１６は出力端子Ｑ、の電
圧をより低い電圧にしようとする。Ｑｌ５及びＱｌ６の
ゲート及びソースが交差結合されたこのような帰還ルー
プの働き１こより２つのソースフォロワ−回路■及びＶ
の増幅度は１以上となるから、第一及び第二入力端子Ｉ
、及びＩ、にそれぞれ入力される、互いに逆相の２つの
信号はレベルシフトされると同時に、その電位差はより
大きくなって第一及び第二出力端子に出力されることに
なる。

しかし、上述の帰還ループの増幅度は大きいため、この
ままでは、Ｑｌ５、Ｑｌ６は完全に導通状態又は非導通
状態になってしまう、又、このような帰還ループの回路
においては、完全な導通状態或は非導通状態を保持しよ
うとする働きがあるため、入力端子工、及び工、にそれ
ぞれ入力される第一及び第二の入力信号の電圧状態が変
化しても出力がこれに応じて変化しない、従って、入力
信号が高速信号である場合にはこの帰還ループの回路部
分はこの信号に追従することが出来なくなる。ところが
、この発明の回路■は、Ｑｌ５のドレインと第二定電位
電源ｖ■との間にインピーダンス素子ＱＩ７！、Ｑｌ６
のドレインと第二定電位電源Ｖｓｓとの間にインピーダ
ンス素子Ｑ　１８１７８それぞれ具えでいる。

このようにインピーダンス素子を具えていると、例えば
Ｑｌが高レベルでかつＱｌが低レベルである場合には、
ＱｌのレベルはＱｌ７の存在によりＱｌ７がない場合の
高レベルよりは低いレベルになり、このため、導通状態
のＱｌ６のインピーダンスはＱｌ７がない場合に比して
高いものになる。

従って、「のレベルはＱｌ７かない場合よりも高いもの
になるから、このレベルが入力されるＱｌ５は完全な非
導通状態になることはなくなる。又、Ｑｌが低レベルで
かつＱ、が高レベルの場合には、インピーダンス素子０
１８がＱｌ７と同様な働きをする。従って、これらイン
ピーダンス素子Ｑ１７及びＱｌ８の抵抗値を適正なもの
にすると、Ｑｌ５及びＱｌ６を完全な導通状態或は完全
な非導通状態にすることなく、然も、出力端子Ｑ、及び
Ｑｌの電圧を後段の回路の高レベル或は低レベルのａ＠
は越えるような適正な電圧にさせることが出来るように
なる。

次に、出力端子Ｑ、及びＱ、に容量性負荷を付加した場
合を考える。先ず、端子ＱＩ及びζに高レベルの信号を
出力する際には、素子Ｑｌ５或いはＱｌ６が高インピー
ダンスとなって電流を流さなくなるため、素子ＱＩ＋！
いは０１２Ｍ流れる電流を従来の回路■よりも有効に容
量負荷の充電に生かすことが出来る。また、端子Ｑｌ或
いはＱ、に低レベルの信号を出力する際には、素子Ｑｌ
５或いはＱｌ６が低インピーダンスとなるため、放電が
スムーズに行われると共に、この時に流れる電流をかな
り大きくしても、容量性負荷の充電時には電流が少なく
なるので、増幅度が低下する心配はない、つまり、増幅
度の心配なしに回路動作を高速化することが出来る。

また、回路を構成する素子特性の変動に対しても素子Ｑ
Ｉ５及びＱｌ８で構成される帰還ループの増幅度が大き
いため、入力の電位差が逆転されにくいと云える。

（実施例） 以下、図面を参照してこの発明の半導体集積回路の実施
例につき説明する。

尚、第１図に示す実施例の回路は、この発明の効果を確
認するための計算機シミュレーションを行うために用い
たもので、トランジスタモデルはゲート長１ｕｍのＧａ
ＡｓＭＥＳＦε■の実測結果に適合したモデル及びパラ
メータを用いた。又、このシミュレーションに用いたプ
ログラムはＡＳＴＡＰと称される回路解析用のものとし
た。

計算したこの発明の回路■では、Ｑｌ＋及びＱｌ２で示
される電界効果トランジスタをゲート幅６０ｕｍのノー
マリオン型ＦＥＴとし、Ｑｌ３及びＱｌ４で示されるレ
ベルシフト用ダイオードをゲート幅６０ｕｍのノーマリ
オン型ＦＥＴのソース及びドレイン間を短絡したショッ
トキーダイオードとし、Ｑｌ５及びＱｌ６で示される電
界効果トランジスタをゲート幅１２０ｕｍのノーマリオ
フ型ＦＥＴとし、又、Ｑｌ７及びＱｌ８で示されるイン
ピーダンス素子をゲート幅３０ｕｍのノーマリ−オン型
ＦＥＴのゲート及びソース間を短絡したものとした。

従って、この回路■では、第二入力端子１１をノーマリ
オン型電界効果トランジスタＱｌ＋のゲートに接続し、
第二入力端子Ｉ、壱ノーマリオン型電界効果トランジス
タＱＩ２のゲートに接続する。

ざらに、画素子Ｑｌｌ、Ｑｌ２のドレインを第一定電位
電源Ｖｏｏｌｃ：接続し、素子Ｑｌ＋のソースをショッ
トキダイオードＱＩ３を介してノーマリオフ型電界効果
トランジスタＱ１５のドレインに接続し、素子ＱＩ２の
ソースをショットキダイオードＱＩ４Ｍ介してノーマリ
オフ型電界効果トランジスタＱＩ６のドレインに接続す
る。素子Ｑ１５のドレインを素子０１６のゲートと第一
出力端子Ｑｌとに接続し、素子ＱＩ６のドレインを素子
ＱＩ５のゲートと第二出力端子Ｑｌとに接続する。ざら
に、素子Ｑ１５及びＱｌ６のソースを第二定電位電源Ｖ
ＳＳに接続する。ざらに、素子ＱＩ５のドレインヲ篤−
インピーダンス素子ＱＩ７を介して第二定電位電源ＶＳ
Ｓに接続し、素子Ｑ１６のドレインを第二インピーダン
ス素子Ｑｌ８を介して第二定電位電源ＶＢＢに接続する
。

このようなこの発明の回路■のシミュレーションを、こ
の場合、Ｖｏ。を２Ｖとし、ｖｓｓをＯＶとし、入力端
子工１には中心電圧が１ｖで振幅が０．２Ｖで周波数が
２ＧＨｚの正弦波の第一入力信号を入力し、入力端子工
、には入力端子工、に入力した信号とは逆相の第二入力
信号を入力し、この際の出力端子Ｑ、及びＱ、に出力さ
れる第一及び第二出力信号をそれぞれ調べることで行な
った。

第２図は、横軸に時間をとり縦軸に電圧をとり、第一入
力信号、第二入力信号、第−出力信号及び第二出力信号
をそれぞれ示した図である。第２図において、ｉは第一
入力信号を示し、ｑは第一出力信号を示し、ｉは第二入
力信号を示し、冗は第二出力信号を示している。

第２図からも明らかなように、周波数が２ＧＨｚでその
振幅が０．２ｖの入力信号に対して、出力信号は所定の
レベルにシフトされ然もその振幅が０．２２Ｖになって
いることから、この回路■は互いに逆相の二つの信号の
電位差を小ざくすることなく、必要な信号レベルまでシ
フトし然も高速に動作することが可能なものと云える。

尚、この発明は上述の実施例にのみ限定されるものでは
ない。

上述した実施例においては、インピーダンス素子ＱＩ７
及びＱｌ８をゲート及びソース間が短絡されたノーマリ
オン型の電界効果トランジスタとした例で説明している
が、このインピーダンス素子を抵抗を以って構成しても
実施例と同様な効果を得ることが出来る。

又、上述の実施例においては、この発明の好ましい実施
例として、第一及び第二電界効果トランジスタを互いに
特性が等しいものとし、第一及び第二ダイオード回路を
互いに特性が等しいものとし、第三及び第四電界効果ト
ランジスタを互いに特性が等しいものとし、第一及び第
二インピーダンス素子を互いに特性が等しいものとした
例で説明している。しかしながら、この発明の目的の聞
回内にあいで、入出力信号の状態に応じ各素子の特性を
異ならせて、この発明の回路を使用することも出来る。

具体例を上げて説明すれば、次のようなことが考えられ
る。

互いに振幅が異なり然も逆相の二つの入力信号を、振幅
が同じで逆相の二つの信号として出力させること、或は
このような例の逆の信号処理を行なうこと等である。

（発明の効果） 上述した説明からも明らかなように、この発明の半導体
集積回路は、互いに逆相の二つの信号の電位差を小さく
せずに、必要な信号レベルまでレベルシフトし、しかも
、高速でかつ回路を構成する素子の特性変化に対して充
分な余裕を持って動作するすなわち素子特性の変化に強
い動作をするという利点を有する。

従って、この発明の回路はメモリ回路のセンスアンプ出
力のレベルシフト用として用いることが出来る。また、
増幅度が１以上であるため、センスアンプそのものとし
ても用いることが出来る。

又、その他の回路においても、互いに逆相の２つの信号
を同時にレベルシフトする回路ならば、この発明を適用
して好適である。

【図面の簡単な説明】

第１図はこの発明の半導体集積回路の一寅施例を示す回
路図、 第２図はこの発明の半導体集積回路の計算機シミュレー
ション結果を示す図、 第３図は従来の回路を示す回路図である。 Ｉ＋””第一入力端子、　Ｉ、−・・第二入力端子Ｑ　
＋　”’第一出力端子、　Ｑｌ・・・第二出力端子Ｑ　
Ｉ　＋−・・第一電界効果トランジスタＱＩ２−・・第
二電界効果トランジスタＱＩ３−・・第一ダイオード回
路 Ｑｌ４−・・第二ダイオード回路 Ｑｌ５・・・第三電界効果トランジスクＱＩ６−・・第
四電界効果トランジスタＱ１７・・・第一インピーダン
ス素子 Ｑｌ８・・・第二インピーダンス素子 ｖ０゜・・・第一定電位電源、Ｖｓｓ”’第二定電位電
源■・・・半導体集積回路 ■、Ｖ−・・ソースフォロワ−回路。 特許出願人　　　沖電気工業株式会社 Ｉ　＋　・・・第一入力端子　　Ｉ＋”−第二入力端子
Ｑｌ・−第一出力端子　　Ｑｌ・・・第二出力端子Ｑｌ
＋−・・第一電界効果トランジスタＱＩ２−・・第二電
界効果トランジスタＱＩ３−・・第一ダイオード回路 Ｑｌ４−・第二ダイオード回路 Ｑｌ５−・第三電界効果トランジスク ＱＩ６−・・第四電界効果トランジスクＱｌ？−・・第
一インピーダンス素子 ＱＩ８・・・第二インピーダンス素子 ｖ０゜・−第一定電位電源　Ｖ　ｓｓ”−第二定電位電
源この発明の英施例の回路を示す図 第１図 ０　　　　　　　　　　０．５　　　　　　　　　　７
時間　（ｎｓｅｃ） 英施例の回路のシミュレーション結果を示す口筒２図 Ｉ２　　　　ＶＤＤ　　　　Ｉ２ 従来の回路を示す図 第３図

Claims (3)

【特許請求の範囲】
1. （１）電界効果トランジスタを用いた逆相の二つの信号
   を同時にレベルシフトする半導体集積回路において、 それぞれのドレインが第一定電位電源に接続される第一
   及び第二電界効果トランジスタと、ゲート及びドレイン
   が互いに交差結合されていると共に、それぞれのソース
   が第二定電位電源に接続される第三及び第四電界効果ト
   ランジスタと、レベルシフト用第一及び第二ダイオード
   回路と、第一及び第二インピーダンス素子とを具え、 前記第一電界効果トランジスタのゲートを第一入力信号
   が入力される第一入力端子に接続し、前記第一電界効果
   トランジスタのゲートを第二入力信号が入力される第二
   入力端子に接続し、 前記第一電界効果トランジスタのソースを前記第一ダイ
   オード回路を経て前記第三電界効果トランジスタのドレ
   インに接続し、前記第二電界効果トランジスタのソース
   を前記第二ダイオード回路を経て前記第四電界効果トラ
   ンジスタのドレインに接続し、 前記第三電界効果トランジスタのドレインを前記第一イ
   ンピーダンス素子を介して前記第二定電位電源に接続し
   、前記第四電界効果トランジスタのドレインを前記第二
   インピーダンス素子を介して前記第二定電位電源に接続
   し、 前記第三電界効果トランジスタのドレインを第一出力端
   子とし、前記第四電界効果トランジスタのドレインを第
   二出力端子とする ことを特徴とする半導体集積回路。
2. （２）前記第一及び第二インピーダンス素子を抵抗とす
   ることを特徴とする特許請求の範囲第１項記載の半導体
   集積回路。
3. （３）前記第一及び第二インピーダンス素子をゲート及
   びソース間を短絡したノーマリオン型電界効果トランジ
   スタとすることを特徴とする特許請求の範囲第１項記載
   の半導体集積回路。