KR100332847B1 - 단일단부입력논리게이트를가진집적논리회로 - Google Patents

Abstract

새로운 논리 장치는 CML 논리 게이트보다 더 빠른 속도를 가진다. 이 새로운 논리 장치는 다수 입력의 각각의 입력 트랜지스터에 대해 트랜지스터의 차동쌍을 사용하여 다수의 입력과 단일 논리 레벨로 작동한다. 상기 새로운 논리 장치는 더 낮은 작동 전류와 종래 기술보다 현저하게 증가된 전력-지연의 향상으로 종래기술보다 고속 작동 또는 더 빠른 속도를 가능케 한다.

Description

단일 단부 입력 논리 게이트를 가진 집적 논리 회로

본 발명은 상보 신호를 제공하기 위한 입력의 차동쌍을 가진 집적 논리회로에 관한 것이다.

제 3,655,998호 미국 특허에서는 두개의 입력 트랜지스터를 가지고, 각 트랜지스터는 다른 입력의 차동쌍에서 논리 입력으로 연결된 제어 전극을 구비한 회로를 개시하고 있다. 전류 전원으로부터의 전류는 입력 트랜지스터의 제어 전극에서의 논리 신호에 따라 기준 트랜지스터의 주 전류 채널이나 입력 트랜지스터의 주전류 채널중 하나를 통해 도통된다.

입력 트랜지스터의 제어 전극을 제어하는데 사용되는 신호의 보상은 기준 트랜지스터의 제어 전극에서의 전압을 제어하는데 사용되어진다. 이러한 논리 신호의 어느 하나가 대응 입력 트랜지스터의 주전류 채널을 도통하게 하면, 상기 기준 트랜지스터의 제어 전극에서의 전압은 기준 트랜지스터가 더 낮은 도전성이 되도록 반대 방향으로 변화하게끔 된다.

상기 회로는 입력에서의 전압이 변화할 때, 입력(입력 신호차)의 논리 상태가 실질적으로 동일하게 유지되는 경우조차, 노이즈에 민감하다.

또 다른 회로는, 미국 특허 제 4,877,977 호에 공지되어 있으며 제 1 도에 도시되어 있다. 또한 상기 회로는 제 1 저항과, 이 제 1 저항을 거쳐 공급 전압 단자에 결합된 기준 트랜지스터의 주전류 채널을 포함한다. 상기 주전류 채널과 제 1 저항사이의 노드는 전류의 출력 0 를 형성한다. 입력 트랜지스터의 주전류 채널은 제 2 저항을 거쳐 공급 전압 단자에 결합될 수 있으며, 상기 주 전류 채널과 제 2 저항사이의 노드는 상기 제 1 출력을 보조하여 다른 출력을 형성한다.

작동을 살퍼보면, 상기 회로의 입력 접점 A 내지 D 중의 어느 하나에서의 전압 레벨이 기준 입력 REF 에서의 (V_REF) 보다 더 높을때, 출력 O 의 전압은 논리 하이(1ogic high)가 된다. 따라서 회로는 OR 게이트로 사용될 수 있다.

상기 회로는 전압 공급 장치에서 나오는 잡음에 민감하다. 이 경우에, A 내지 D 의 입력에서의 신호의 논리 상태가 변하지 않을지라도 상기 A 내지 D 의 입력에서의 전압 레벨은 변할 수 있으며, 예를 들어, 공급 전압 장치가 규정된 범위내에서 변할 수 있다. 이 문제는 소규모 신호 스윙(small signa1-swings)이 필요한 고속 논리 회로에서 악화될 수 있다.

더욱 복잡한 변형에는 Current-mode logic(CML)회로로 이루져 있으며, Colace, Electronic Product Design, January 1986, pages 43-46 와 Millman 등의, "Pulse Digital, 및 Switching Waveforms", McGraw Hill Book Company, New York, 1965, pages 358-359 와 Hamilton 등의, "Basic Integrated Circuit Engineering", McGraw-Hill Book Company, New York, 1975, pages 492-497 에 나타나 있다.

CML 을 제 2 도에 도시하였다. 제 2 도의 멀티 레벨 CML 은 여러 신호 경로를 사용하므로 전압 공급 장치의 변화로 인하여 생기는 잡음에 민감하지 않다. 그렇지만, 입력 A,A 와 B,B 에 대해 다른 논리 레벨을 필요로 한다. 에미터 플로워(emitter fol1owers)는 제 2 도에 도시된 바와 같이 맨위 레벨(top 1evel)에서 맨아래 레벨(bottom level)까지 변형하는데 사용될 수 있다.

제 2 도에 도시된 전류 모드 논리(CML)는 고속이지만 논리 레벨의 필요한 스태킹(stacking)이 실행을 제한한다. 이 실행제한은 낮은 전압 공급 작용이 필요할 때는 특히 중요하다.

예를 들어 2 볼트이하의 작동에서는 단지 두개의 논리 레벨이 사용될 수 있다. 2-입력 게이트를 직렬로 연결하여 4-입력 게이트를 실현함으로써 다수의 게이트 지연과 여분의 레벨 시프트를 유도할 수 있다.

본 발명의 목적은 낮은 전압에서 고속으로 작동하는 새로운 논리 회로를 제공하는 것이다. 특히, 본 발명의 새로운 논리 회로는 1 불트의 공급 전압으로 작동할 수 있게 하며, 더 적은 수의 소자와 더 낮은 작동 전류로 다른 논리를 유지할 수 있다.

본 발명에 따른 논리 집적 회로는 논리적 상보신호를 차동 증폭기 수단의 입력에 제공하기 위하여 논리 입력의 적어도 하나는 입력의 차동 쌍의 부분이 되는 것과, 입력의 차동쌍에서 검출되는 바에 따라 제어 전극 수단의 전압 레벨을 논리입력의 전압 레벨에서의 변화에 반대되는 방향으로 변화시키는 것을 특징으로 한다.

그래서, 논리 입력이 하이이면, 기준 트랜지스터의 제어 전극으로 들어온 전압은 감소되며, 기준 트랜지스터의 주전류 채널을 비전도 상태로 되게 한다. 입력트랜지스터의 입력들중 하이인것이 하나도 없으면 기준 트랜지스터의 제어 전극에서의 전압은 높아진다. 따라서 기준 트랜지스터의 주채널은 전도가 된다. 기준 트랜지스터의 제어 전극에서 전압 레벨의 변화는 논리 입력에서 전압 레벨의 잡음에 대한 마진을 증가시킨다.

기준 트랜지스터의 제어 전극에서 전압의 변화는 그 자체가 차동 신호에 의존하며 따라서 잡음에 민감하지 않다.

이러한 새로운 논리 회로는 CML 회로를 장착함으로써 고속 및 낮은 잡음으로작동하면서도 공급 전압은 낮다. 이 구조체는 낮은 전류로 속도를 현저하게 증가시키며 전럭 지연 (power-delay)의 효과가 있다.

본 발명에 따른 회로의 실시예는 각각의 논리 입력이 입력의 각각의 차동쌍의 부분이 되며, 논리적 상보 신호를 각각의 차동 증폭기 수단의 입력으로 제공하며, 제어 전극 수단에 결합된 각각의 차동 증폭기 수단의 출력은 각각의 차동 증폭기 수단의 입력의 차동쌍에서의 검출되는 바에 따라, 상기 제어 전극 수단에서의 전압 레벨을 논리 입력에서의 전압 레벨의 변화에 반대되는 방향으로 변화시키는 것을 특징으로 한다.

그래서 어떤 입력에서의 잡음의 영향을 감소시킨다. 입력 트랜지스터에 대한여러 논리 입력이 하이일때, 차동 증폭기 수단은 트랜지스터를 구동시켜 논리 함수를 복사하여 논리 입력의 단일 입력은 하이이다. 유일한 차이는 여러 논리 입력이하이이므로 기준 트랜지스터의 제어 전극에서 전압 레벨의 변화량은 증가한다는 점이다. 기준 트랜지스터 수단은 기준 트랜지스터로 되어 있으며, 제어 전극은 제어전극 수단을 형성한다. 그러나 원리적으로 기준 트랜지스터가 다수의 기준 트랜지스터에 의하여 병렬로 주전류 채널로 대체되면 잡음이 감소될 수 있으며 각각의 차동 증폭기 수단은 각각의 기준 트랜지스터의 제어 전극을 구동한다. 이것은 증폭기 수단이 상기 트랜지스터의 제어 전극에 모두 접속되었을 때 더 많은 회로를 필요로 하지만 포화 문제를 더 낮출 수 있다.

본 발명의 다른 실시예는 제 1 주 전극에 상호 접속된 트랜지스터의 차동쌍을 포함하며, 입력 접속의 차동쌍의 입력 접속은 트랜지스터 차동 쌍의 각각의 트랜지스터의 제어 전극에 연결되며 , 단일 단부 입력 논리 게이트의 입력에 결합되어 있는 트랜지스터 차동쌍의 트랜지스터의 제 2 주전극은 제어 전극 수단에 연결된 것을 특징으로 한다. 차동쌍은 차동 증폭기 수단이 간단하게 실행될 수 있도록 한다.

입력 트랜지스터에 대한 다수의 입력이 하이일때, 기준 트랜지스터의 제어 전극의 전압은 트랜지스터의 차동쌍의 공통 트랜지스터가 포화되도록 낮아짐으로써 논리 속도는 저하된다.

포화를 방지하려면 기준 트랜지스터의 제어 전극에서 전압 레벨의 변화량을 제한하는 제한 수단(limiting means)을 제공해야 한다. 전압 제어 변화를 제한하는데 쇼트키 다이오드가 사용된다.

본 발명에 따라 연결된 차동 증폭기 수단을 가진 다수의 단일 단부 입력 논리 게이트가 더욱 복잡한 논리 회로를 형성하도록 직렬로 연결된다.

본 발명을 침부된 도면을 참조하여 설명한다.

본 발명에 따른 집적 회로가 바이폴라 트랜지스터로 실행되는 새로운 논리 장치에 따라 예를 들면서 설명된다.

본 발명의 새로운 논리 장치는 1V_BE플러스 1V_CESAT의 공급범위내에서 작동하며 단일 셀 배터리 애플리케이션이 가능하다. 제 3 도에서 Vcc 를 수신하는 Q1 과같이 하나의 입력 트랜지스터의 최소 작동 전압은 V_BES+ V_I2(전류원 I₂를 걸친 전압)이다. I₂를 걸친 전압은 V_CESAT만큼 낮아질 수 있으며 거의 0.1 내지 0.2 볼트이다. V_BE는 0.6 내지 0.7 볼트이고 최소 Vcc = 0.7 내지 0.9 볼트이다. 이것은 더낮은 공급 제한이며 전류는 전류원 I₁및 I₂의 전압 강하까지 작동할 수 있다.

단일 셀 배터리 애플리케이션은 1.1 내지 1.5 볼트의 전압으로 작동 가능하다. 본 발명의 새로운 논리 장치는 이 전압으로 적절하게 작동하지만 종래의 멀티레벨 CML 은 그렇지 못하다.

본 발명의 구조체에서 제 3 도에 도시된 바와 같이, 차동 논리는 유지되면서도, 소자수는 적어지며 작동 전류는 적게 요구된다. 이것이 종래 직렬의 CML 과 다른 점이다.

제 3 도는 새로운 논리의 2-입력 버젼에 대한 회로도이다. 트랜지스터 Ql, Q2, Q3 가 제 1 도의 단일 단부 논리와 유사한 구조체를 형성한다. 제 3 도의 새로운 논리에서, 트랜지스터 Q3 의 베이스 전압은 트랜지스터 Q4, Q5 및 Q6, Q7 의 차동쌍으로 구동된다. 이 게이트는 제 2 레벨 버퍼를 포함하는 2-입력 CML 게이트 보다 하나 이상의 트랜지스터를 필요로 하지만, 더 낮은 공급 전압의 오프(off)를 작동할 수 있다. 게이트는 트랜지스터 Q1 및 Q2 와 병렬로 입력 트랜지스터를 부가하고 그리고 트랜지스터 Q6, Q7 와 병렬로 트랜지스터의 차동쌍을 가산함으로써 n 개의 입력으로 확장될 수 있다.

제 3 도에서, 트랜지스터 Q1 에 대한 입력 A 가 하이 (High)이고, 트랜지스터 Q2 에 대한 입력 B 가 로우(1ow)이면, 트랜지스터 Q4, Q5 및 Q6, Q7 의 각각의 차동쌍의 트랜지스터 Q4 와 Q7 에 전류가 흐른다. 트랜지스터 Q5 를 흐르는 전류는 또한 저항 R3 도 흐름으로써 트랜지스터 Q3 에서의 전압을 감소시킨다. 트랜지스터Q1 의 베이스에서의 전압은 하이이고 트랜지스터 Q2 및 Q3 의 베이스에서의 전압은 로우이므로, 트랜지스터 Q1 은 전도되며 출력 O 는 하이가 되고 출력 O 는 로우가 된다. 출력 0 와 0 는 논리 게이트 출력이며 소정의 논리 설계에서 다른 게이트의 입력에 접속될 수 있다. 이 분석은 입력 A 가 로우이고 입력 B 가 하이일때면 동일하다.

입력 A, B 가 모두 하이가 아니면 전류는 트랜지스터 Q4 와 Q6 를 흐르며 트랜지스터 Q3 의 베이스에서의 전압은 하이가 된다. 그런 다음 트랜지스터 Q1 과 Q2 는 오프이며 트랜지스터가 전도이면, 출력 O 는 로우가 되고 출력 O 는 하이가 된다.

입력 A, B 가 모두 하이이면, 트랜지스터 Q5 와 Q7 은 전도가 되고, 논리함수가 복사되어 입력 A 또는 B 가 하이가 된다. 유일한 차이는 입력들 모두가 하이이면 R3 에 걸친 전압은 2 배가 된다는 점이다. 더 많은 논리 입력이 부가되면, 예를 들어 제 4 도에서 입력 C 와 D 가 부가되면 R3 를 걸친 전압은 다수의 하이 입력으로 증가한다. 동시에, 트랜지스터 Q3 의 베이스에서의 전압은 트랜지스터 Q5, Q7 등이 충분히 포화될 정도로 낮아지며 논리의 속도는 저하된다. 쇼트키 다이오드가 R3 에 걸친 전압을 제한하는 것이 사용되어 트랜지스터의 포화를 방지할 수 있다.

쇼트키 다이오드는 또한 저항 R3 에 걸쳐 포함될 수 있어서 스웡(swing)을 제한할 수 있다.

제 4 도는 4-입력 게이트를 가진 새로운 논리 장치의 회로도를 도시한다. 이회로는 두개의 부가적인 입력 트랜지스터 Q8, Q9 과 부가적으로 트랜지스터 Q10, Q11 과 Q12, Q13 의 차동쌍을 포함한다. 이들 트랜지스터의 차동쌍은 트랜지스터 Q4, Q5 와 Q6, Q7 의 차동쌍에 포함되어 트랜지스터 Q3 를 구동하며 각각의 트랜지스터 Ql, Q2, Q8, Q9 에 대해 트랜지스터 Q3 을 거쳐 다수의 입력 A, B, C, D 에 연결되어 있다.

상기 회로의 작동은 제 3 도의 작동과 유사하며, 새로운 논리 장치에 있어서 증가된 입력과 구동 장치를 도시한다. 또한 상이한 구동 트랜지스터의 유사한 수 n 을 가진 입력 트랜지스터의 임의의 수로 회로가 작동되는 것을 도시한다.

링 발진기(ring oscillators)는 종래의 기술과 본 발명의 논리 장치 실행을 비교하는데 사용될 수 있다.

9-스테이지 CML 링(3 개의 직렬을 나타내며, 제 2 도의 CML 논리의 4-입력 게이트)은 새로운 논리 게이트의 n 스테이지 링과 비교될 수 있다. 이 결과가 아래의 표에 비교되어 나타나 있으며 새로운 논리가 전류를 45% 절약하여 36% 의 속도가 향상되어 있다. 종래 기술의 CML 게이트는 2V 를 공급하고 새로운 논리는 1 볼트를 공급하며 전력-지연은 5.7 배가 향상되었다. 새로운 논리에서는 더 적은 수의 디바이스를 필요로 하기 때문에 50% 이상의 게이트-영역 감소를 얻는 잇점이 있다.

단일 터브(single tubs)로 디바이스에 공통 콜렉터를 결합시킴으로써 캐패시턴스를 감소시켜 부가적인 속도 효과를 얻을 수 있다.

표 4 - 입력 게이트 비교

통상의 바이폴라 처리에 있어서, "터브(tubs)"라는 용어는 격리된 에피택셜포켓 또는 반도체 제품의 확산 영역으로 알려져 있다. 예를 들어, 제 3 도에서 트랜지스터 Q1 과 Q2 는 논리의 반도체 제품에서 결합될 수 있으며 트랜지스터 Q5, Q7, Q4, Q6 도 마찬가지이다. 다이오드가 스윙이 작거나 또는 공통-모드 입력이 낮아서 포화를 방지하는데 필요하지 않다면, 다이오드를 제거하여 회로의 속도를 개선할 수 있다.

본 발명이 바이폴라 트랜지스터에 대해 기술되었지만, 예를 들어 MOS FET(더욱 상세히 말하면 IGFET)를 사용하여 구현될 수도 있다는 것은 명백할 것이다.

제 1 도는 여러가지 문제점이 있는 종래의 단일 단부 입력 논리의 예에 대한 도시도.

제 2 도는 두 입력 게이트 CML 의 종래 기술 도시도.

제 3 도는 본 발명의 새로운 논리 소자에 대한 회로도.

제 4 도는 본 발명의 새로운 논리 소자의 확장 버젼 도시도.

* 도면의 주요 부분에 대한 부호의 설명 *

A, B, C, D : 입력

0 : 출럭

Q1, Q2, Q3, Q4 : 트랜지스터

Claims (7)

1. 전류 전원(I1)과;

   입력의 쌍중 각 한쌍(A,B)으로부터의 논리 입력에 연결된 제어전극을 각각 가진 적어도 두개의 입력 트랜지스터(Q1,Q2)와;

   기준 트랜지스터(Q3)를 포함하며, 상기 기준 트랜지스터 및 입력 트랜지스터의 주 전류 채널들이 전류 전원과 전압 공급단자 사이에서 서로 병렬로 연결되어진단일 단부 입력 게이트를 포함하는, 상보적 신호((A,_A),(B,_B)를 제공하기 위한 입력들의 차동쌍을 가진 집적 논리 회로로서,

   상기 입력의 쌍중 각 쌍의 논리 입력에서의 신호들(A,B)의 논리 NOR에 대응하는 전압 레벨 변화를 발생시키고 상기 논리 레벨 변화를 기준 트랜지스터(Q3)의 제어 전극에 제공하기 위하여, 기준 트랜지스터(Q3)의 제어 전극에 연결된 논리 조합 회로(I2 ,I3 ,Q4 ,Q5 ,Q6, Q7 ,R3, D1)를 포함하는, 상기 집적 논리 회로에 있어서;

   상기 논리 조합 회로는 차동 증폭기들(l2, Q4, Q5),(I3, Q6, Q7)을 포함하며, 각각의 입력의 차동쌍((A_A),(B_B))은 상기 차동 증폭기들(I2, Q4, Q5), (I3, Q6, Q7)중 각 하나와 연결되고, 상기 차동 증폭기들(I2, Q4, Q5),(I3, Q6, Q7)의 출력은 상기 전압 레벨 변화를 형성하도록 함께 연결되는 것을 특징으로 하는 집적논리 회로.
2. 제 1 항에 있어서, 상기 차동 증폭기들(I2, Q4, Q5),(I3, Q6, Q7)은 상호 연결된 제 1 주 전극을 가진 트랜지스터(Q4, Q5, Q6, Q7)의 차동쌍을 포함하며,

   입력 커넥션의 차동쌍의 상기 입력 커덱션은 상기 트랜지스터(Q4, Q5, Q6, Q7)의 차동쌍의 각각의 트랜지스터의 제어 전극에 연결되고,

   단일 단부 입력 논리게이트의 입력(A,B)과 연결된 트랜지스터의 차동쌍의 상기 트랜지스터(Q5,Q7)의 제2 주 전극은 상기 기준 트랜지스터(Q3)의 제어 전극에 연결된 것을 특징으로 하는 집적 논리 회로.
3. 제 2 항에 있어서, 상기 기준 트랜지스터(Q3)의 제어 전극에 연결되어, 상기 트랜지스터의 차동쌍중 하나라도 포화되는 것을 방지하도록 상기 제어 전극에서의 전압 레벨의 변화량을 제한하기 위한 제한 수단 (Dl, R3)을 포함하는 것을 특징으로 하는 집적 논리 회로.
4. 제 3 항에 있어서, 상기 제한 수단은 상기 제어 전극과 상기 전압 공급 단자 사이의 저항(R3)에 병렬로 연결된 쇼트키 다이오드(D1)를 포함하는 집적 논리 회로.
5. 제 1 항 내지 제 4 항의 어느 하나의 항에 있어서, 상기 기준 트랜지스더(Q3)의 주 전류 채널은 제 1 저항(R2)를 통해 전압공급 단자에 연결되며, 상기 기준 트랜지스터의 주 전류채널들과 상기 제 1 저항 사이의 제 1 노드가상기 단일 단부 입력 논리 게이트의 제 1 출력을 형성하는 집적 논리 회로.
6. 제 5 항에 있어서, 상기 입력 트랜지스터(Q1, Q2)의 상기 주 전류 채널들은 제 2 저항(Rl)을 통해 상기 전압 공급 단자에 연결되며,

   상기 입력 트랜지스터(Ql, Q2)의 상기 주 전류 채널들과 제 2 저항(R1)사이의 제 2 노드는 상기 단일 단부 입력 논리 게이트의 제 2 출력을 형성하며,

   상기 제 1 및 제 2 출력은 제 1 내지 제 4 항 중 어느 하나의 항에 따라 연결된 또 다른 차동 중폭기수단을 구비한 또 다른 단일 단부 입력 게이트 회로의 차동쌍을 형성하는 집적 논리 회로.
7. 제 1 항 내 제 4 항중 어느 하나의 항에 있어서, 상기 트랜지스터들은 바이폴라 트랜지스터인 집적 논리 회로.