KR100275948B1 - 차동모드낸드/노어게이트 - Google Patents

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KR100275948B1
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Abstract

본 발명은 디지탈 논리회로의 기본 논리소자인 낸드 게이트와 노어 게이트의 동작속도와 잡음특성을 개선하기 위한 차동모드 낸드/노어 게이트에 관한 것으로, 제 1 부하저항과 제 2 부하저항, 낸드 게이트 회로, 노어 게이트 회로, 정전류원으로 구성된다. 제 1 부하저항 및 제 2 부하저항은 각각의 일단에 전원전압이 공급되며, 동일한 전류 구동능력을 갖는다. 낸드 게이트 회로는 다중 입력단을 갖는 제 1 풀 업 회로와 제 1 풀 다운 회로로 구성되며, 상기 제 1 풀 업 회로에는 상기 제 1 부하저항을 통하여 상기 전원전압이 공급되고, 상기 제 1 풀 업 회로와 상기 제 1 풀 다운 회로의 상기 다중 입력단에 소정의 다중 입력신호가 입력되며, 상기 다중 입력신호의 논리값이 모두 1일 때 상기 제 1 풀 업 회로의 타단과 상기 1 풀 다운 회로의 일단이 연결되어 이루어진 제 1 출력단으로 논리값 0의 제 1 출력신호를 출력한다. 노어 게이트 회로는 다중 입력단을 갖는 제 2 풀 업 회로와 제 2 풀 다운 회로로 구성되며, 상기 제 2 풀 업 회로에는 상기 제 2 부하저항을 통하여 상기 전원전압이 공급되고, 상기 제 2 풀 업 회로와 상기 제 2 풀 다운 회로의 상기 다중 입력단에 상기 다중 입력신호가 반전되어 입력되고, 상기 다중 입력신호의 논리값이 모두 1일 때 상기 제 2 풀 업 회로의 타단과 상기 제 2 풀 다운 회로의 일단이 연결되어 이루어진 제 2 출력단으로 논리값 1의 제 2 출력신호를 출력한다. 정전류원은 상기 제 1 부하저항 및 상기 제 2 부하저항과 동일한 전류구동 능력을 갖고, 상기 제 1 풀 다운 회로의 타단과 상기 제 2 풀 다운 회로의 타단이 연결되어 이루어지는 공통 접점과 접지 사이에 연결된다. 이와 같은 본 발명의 낸드/노어 게이트는 차동모드에서 동작하기 때문에 입력신호와 출력신호의 스윙 폭이 작아서 동작속도가 빠르고, 소비되는 전력도 적다. 또한 본 발명에 따른 차동모드 낸드/노어 게이트는 전원전압의 변동에 무관하게 안정된 출력신호를 발생시키는 차동 증폭기의 고유의 특성을 그대로 갖기 때문에 매우 양호한 잡음특성을 갖는다. 또한 본 발명에 따른 차동모드 낸드/노어 게이트를 구성하는 모든 모스 트랜지스터가 거의 같은 β값을 갖도록 하는 것이 가능하기 때문에 β값을 결정하는 제조공정을 단일화할 수 있다. 실제로 본 발명에 따른 낸드/노어 게이트를 사용하여 프로그래머블 게이트 어레이 등을 구현할 때, 하나의 게이트에서 두 개의 서로 다른 논리연산의 결과를 얻을 수 있으므로 그만큼 소자의 수를 줄일 수 있어서 결과적으로 칩의 크기를 줄일 수 있다.

Description

차동모드 낸드/노어 게이트{Differential mode NAND/NOR gate}
본 발명은 차동모드 낸드/노어 게이트(Differential Mode NAND/NOR Gate)에 관한 것으로, 특히 디지탈 논리회로의 기본 논리소자인 낸드 게이트와 노어 게이트의 동작속도와 잡음특성을 개선하기 위한 것이다.
낸드 게이트와 노어 게이트는 디지탈 논리회로를 반도체 집적회로에서 구현하는데 사용되는 가장 기본이 되는 논리소자이다. 일반적으로 디지탈 논리회로에서 사용되는 논리소자에는 앤드 게이트와 오어 게이트, 인버터, 낸드 게이트, 노어 게이트, 배타적 오어 게이트, 배타적 노어 게이트가 있다. 그러나 이와 같은 많은 논리소자들이 각각 서로 다른 회로적 구성을 갖는 것은 아니라 낸드 게이트와 노어 게이트, 인버터의 세 가지 논리소자를 조합하여 다른 논리소자를 구현한다. 일례로(for instance), 낸드 게이트의 출력단에 인버터를 직렬 연결하여 앤드 게이트를 구현하고, 노어 게이트의 출력단에 인버터를 직렬 연결하여 오어 게이트를 구현한다.
도 1과 도 2는 각각 종래의 낸드 게이트와 노어 게이트를 나타낸 도면이다. 먼저 도 1은 종래의 낸드 게이트를 나타낸 도면으로, (a)는 논리 기호, (b)는 진리표, (c)는 회로도이다. 도 1(a)에서 A1과 B1은 입력신호이며, Z1은 출력신호이다. 이 출력신호(Z1)의 논리값은 두 개의 입력신호(A1)(B1)의 논리값에 의해 결정된다. 입력신호(A1)(B1)에 따른 출력신호(Z1)의 진리표를 도 1(b)에 나타내었다. 진리표에 나타낸 바와 같이 두 개의 입력신호(A1)(B1) 가운데 논리값이 0(VSS)인 신호가 적어도 하나 존재하면 출력신호(Z1)의 논리값은 1(VDD)이 된다. 그러나 두 개의 입력신호(A1)(B1)의 논리값이 모두 1이면 출력신호(Z1)의 논리값은 0이 된다.
도 1(c)의 회로도에서 각각의 소스에 전원전압(VDD)이 공급되는 두 개의 피모스 트랜지스터(MP11)(MP12)가 병렬 연결되어 풀 업 수단을 형성한다. 피모스 트랜지스터(MP11)의 게이트에는 첫 번째 입력신호(A1)가 가해지고, 또 다른 피모스 트랜지스터(MP12)의 게이트에는 입력신호(B1)가 가해진다. 이 두개의 피모스 트랜지스터(MP11)(MP12)의 드레인은 상호 연결되어 공통노드를 형성한다. 이 공통노드와 접지(VSS) 사이에는 두 개의 엔모스 트랜지스터(MN11)(MN12)가 직렬 연결되어 풀 다운 수단을 구성한다. 공통노드에 직접 연결된 엔모스 트랜지스터(MN11)의 게이트에는 입력신호(A1)가 가해지고, 접지(VSS)에 연결된 또 다른 엔모스 트랜지스터(MN12)의 게이트에는 입력신호(B1)가 가해진다.
두 개의 입력신호(A1)(B1) 가운데 적어도 하나의 신호의 논리값이 0(VSS)인 경우에는 병렬 연결된 두 개의 피모스 트랜지스터(MP11)(MP12) 가운데 적어도 하나가 턴 온되고, 직렬 연결된 두 개의 엔모스 트랜지스터(MN11)(MN12) 가운데 적어도 하나가 턴 오프되기 때문에 출력신호(Z1)의 논리값은 1(VDD)이 된다. 두 개의 입력신호(A1)(B1)의 논리값이 모두 1이면 병렬 연결된 두 개의 피모스 트랜지스터(MP11)(MP12)는 모두 턴 오프되고, 직렬 연결된 두 개의 엔모스 트랜지스터(MN11)(MN12)는 모두 턴 온되어 출력신호(Z1)의 논리값은 0(VSS)이 된다.
도 2는 종래의 노어 게이트를 나타낸 도면으로, (a)는 논리 기호, (b)는 진리표, (c)는 회로도이다. 도 2(a)에서 A2와 B2는 입력신호이며, Z2는 출력신호이다. 이 출력신호(Z2)의 논리값은 두 개의 입력신호(A2)(B2)의 논리값에 의해 결정된다. 입력신호(A2)(B2)에 따른 출력신호(Z2)의 진리표를 도 2(b)에 나타내었다. 진리표에 나타낸 바와 같이 두 개의 입력신호(A2)(B2) 가운데 논리값이 1인 신호가 적어도 하나 존재하면 출력신호(Z2)의 논리값은 0(VSS)이 된다. 그러나 두 개의 입력신호(A2)(B2)의 논리값이 모두 0이면 출력신호(Z2)의 논리값은 1(VDD)이 된다.
도 2(c)의 회로도에서 각각의 소스에 전원전압(VDD)이 공급되는 두 개의 피모스 트랜지스터(MP21)(MP22)가 직렬 연결되어 풀 업수단을 형성한다. 피모스 트랜지스터(MP21)의 게이트에는 첫 번째 입력신호(A2)가 가해지고, 또 다른 피모스 트랜지스터(MP22)의 게이트에는 두번째 입력신호(B2)가 가해진다. 피모스 트랜지스터(MP22)의 드레인과 접지 사이에는 두 개의 엔모스 트랜지스터(MN21)(MN22)가 병렬 연결되어 풀 다운 수단을 형성한다. 엔모스 트랜지스터(MN21)의 게이트에는 입력신호(A2)가 가해지고, 또 다른 엔모스 트랜지스터(MN22)의 게이트에는 입력신호(B2)가 가해진다.
두 개의 입력신호(A2)(B2) 가운데 적어도 하나의 신호의 논리값이 1(VDD)인 경우에는 직렬 연결된 두 개의 피모스 트랜지스터(MP21)(MP22) 가운데 적어도 하나가 턴 오프되고, 병렬 연결된 두 개의 엔모스 트랜지스터(MN21)(MN22) 가운데 적어도 하나가 턴 온되기 때문에 출력신호(Z2)의 논리값은 0(VSS)이 된다. 두 개의 입력신호(A2)(B2)의 논리값이 모두 0(VSS)이면 두 개의 피모스 트랜지스터(MP21)(MP22)가 모두 턴 온되고, 두 개의 엔모스 트랜지스터(MN21)(MN22)가 모두 턴 오프되어 출력신호(Z2)의 논리값은 1(VDD)이 된다.
이상의 설명에서 알 수 있듯이, 종래의 낸드 게이트 또는 노어 게이트에서는 출력신호가 전원전압(VDD) 레벨과 접지(VSS) 레벨 사이를 풀 스윙하기 때문에 회로의 동작속도가 크게 떨어지고, 이때 소비되는 전력 또한 매우 커서, 빠른 동작속도와 저전력소비의 측면에서 매우 좋지 않은 특성을 나타낸다. 또한 종래의 낸드 게이트나 노어 게이트는 입출력신호의 최고 레벨이 전원전압과 접지의 값을 갖는 단일 모드(single mode)에서 동작하기 때문에 온도변화에 의하여 전원전압이 변동하게 되면 출력신호가 안정된 논리값을 갖지 못하기 때문에 회로 동작의 신뢰도가 크게 떨어지는 문제가 있다.
이에 본 발명은 낸드 게이트와 노어 게이트를 차동모드에서 동작시켜서 입력신호와 출력신호의 스윙 폭을 크게 단축시킴으로써 빠른 속도로 동작하고 소비되는 전력 또한 적으며, 더 나아가 낸드 게이트와 노어 게이트를 하나의 회로에서 모두 구현함으로써 프로그래머블 게이트 어레이와 같은 디지탈 논리 회로에서 응용할 때 게이트 수를 감소시킬 수 있는 차동모드 낸드/노어 게이트를 제공하는데 그 목적이 있다.
이와 같은 목적의 본 발명은 제 1 및 제 2 부하저항과 낸드 게이트 회로, 노어 게이트 회로, 정전류원으로 구성된다.
제 1 부하저항 및 제 2 부하저항은 각각의 일단에 전원전압이 공급되며, 동일한 전류 구동능력을 갖는다.
낸드 게이트 회로는 다중 입력단을 갖는 제 1 풀 업 회로와 제 1 풀 다운 회로로 구성되며, 상기 제 1 풀 업 회로에는 상기 제 1 부하저항을 통하여 상기 전원전압이 공급되고, 상기 제 1 풀 업 회로와 상기 제 1 풀 다운 회로의 상기 다중 입력단에 소정의 다중 입력신호가 입력되며, 상기 다중 입력신호의 논리값이 모두 1일 때 상기 제 1 풀 업 회로의 타단과 상기 1 풀 다운 회로의 일단이 연결되어 이루어진 제 1 출력단으로 논리값 0의 제 1 출력신호를 출력한다.
노어 게이트 회로는 다중 입력단을 갖는 제 2 풀 업 회로와 제 2 풀 다운 회로로 구성되며, 상기 제 2 풀 업 회로에는 상기 제 2 부하저항을 통하여 상기 전원전압이 공급되고, 상기 제 2 풀 업 회로와 상기 제 2 풀 다운 회로의 상기 다중 입력단에 상기 다중 입력신호가 반전되어 입력되고, 상기 다중 입력신호의 논리값이 모두 1일 때 상기 제 2 풀 업 회로의 타단과 상기 제 2 풀 다운 회로의 일단이 연결되어 이루어진 제 2 출력단으로 논리값 1의 제 2 출력신호를 출력한다.
정전류원은 상기 제 1 부하저항 및 상기 제 2 부하저항과 동일한 전류구동 능력을 갖고, 상기 제 1 풀 다운 회로의 타단과 상기 제 2 풀 다운 회로의 타단이 연결되어 이루어지는 공통 접점과 접지 사이에 연결된다.
도 1은 종래의 낸드 게이트를 나타낸 도면으로, (a)는 논리 기호, (b)는 진리표, (c)는 회로도.
도 2는 종래의 노어 게이트를 나타낸 도면으로, (a)는 논리 기호, (b)는 진리표, (c)는 회로도.
도 3은 본 발명에 따른 차동모드 낸드 게이트의 실시예를 나타낸 도면으로, (a)는 논리 기호, (b)는 진리표, (c)는 회로도.
도 4는 도 3(c)에 나타낸 본 발명에 따른 차동모드 낸드/노어 게이트의 입출력신호를 종래 기술의 낸드 게이트의 입출력신호와 비교하기 위한 도면.
도 5는 본 발명에 따른 차동모드 낸드/노어 게이트의 또 다른 실시예를 나타낸 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
MP : 피모스 트랜지스터 MN : 엔모스 트랜지스터
A, B : 입력신호 Z : 출력신호
NAND : 낸드 게이트 회로 NOR : 노어 게이트 회로
10∼30 : 정전류원
이와 같이 구성되는 본 발명의 바람직한 실시예를 도 3 내지 도 6을 참조하여 설명하면 다음과 같다. 먼저 도 3은 본 발명에 따른 차동모드 낸드 게이트의 실시예를 나타낸 도면으로, (a)는 논리 기호, (b)는 진리표, (c)는 회로도이다. 도 3(a)에서 A3과 B3은 입력신호이며, Z3과 /Z3은 출력신호로서 상보 신호이다. 출력신호(Z3)는 두 개의 입력신호(A3)(B3)의 낸드연산(NAND operation)의 결과이며, 출력신호(/Z3)는 앤드연산(AND operation)의 결과이다.
즉, 도 3(b)에 나타낸 바와 같이, 두 개의 입력신호(A3)(B3) 가운데 적어도 하나의 논리값이 0인 경우에는 출력신호(Z3)의 논리값이 1이 되며, 두 개의 입력신호(A3)(B3)의 논리값이 모두 1이면 출력신호(Z3)의 논리값은 0이 된다.
도 3(c)의 회로도에서 능동부하로 동작하는 두 개의 피모스 트랜지스터(MP31)(MP32)는 각각의 게이트와 드레인이 공통 단자로 연결되며, 각각의 소스에는 전원전압(VDD)이 공급된다. 여기서 두 개의 피모스 트랜지스터(MP31)(MP32)의 각각의 게이트를 공통 단자로 연결한 것은 두 게이트에 가해지는 전압을 균등화(equalization)하여 제조공정상에서 발생할 수도 있는 두 개의 피모스 트랜지스터(MP31)(MP32)의 미스매치를 극복하기 위함이다.
피모스 트랜지스터(MP31)의 드레인에는 낸드 게이트 회로(NAND1)가 연결된다. 낸드 게이트 회로(NAND1)는 두 개의 피모스 트랜지스터(MP33)(MP34)가 병렬 연결되어 풀 업 회로를 구성한다. 피모스 트랜지스터(MP33)의 게이트에는 입력신호(A3)가 가해지고, 또 다른 피모스 트랜지스터(MP34)의 게이트에는 입력신호(B3)가 가해진다. 이 두개의 피모스 트랜지스터(MP33)(MP34)의 각각의 드레인은 상호 연결되어 공통노드를 형성한다. 이 공통노드와 접지(VSS) 사이에는 두 개의 엔모스 트랜지스터(MN31)(MN32)가 직렬 연결되어 풀 다운 회로를 구성한다. 엔모스 트랜지스터(MN31)의 게이트에는 입력신호(A3)가 가해지고, 또 다른 엔모스 트랜지스터(MN32)의 게이트에는 입력신호(B3)가 가해진다. 엔모스 트랜지스터(MN32)의 소스와 접지(VSS) 사이에는 정전류원(10)이 연결된다.
두 개의 입력신호(A3)(B3) 가운데 적어도 하나의 신호의 논리값이 0인 경우에는 병렬 연결된 두 개의 피모스 트랜지스터(MP33)(MP34) 가운데 적어도 하나가 턴 온되고, 직렬 연결된 두 개의 엔모스 트랜지스터(MN31)(MN32) 가운데 적어도 하나가 턴 오프되기 때문에 출력신호(Z3)의 논리값은 1이 된다. 두 개의 입력신호(A3)(B3)의 논리값이 모두 1이면 두 개의 피모스 트랜지스터(MP33)(MP34)가 모두 턴 오프되고, 두 개의 엔모스 트랜지스터(MN31)(MN32)는 모두 턴 온되어 출력신호(Z3)의 논리값은 0이 된다.
또 다른 피모스 트랜지스터(MP32)의 드레인에는 노어 게이트 회로(NOR1)가 연결된다. 이 노어 게이트 회로(NOR1)는 전원전압(VDD)이 공급되는 두 개의 피모스 트랜지스터(MP35)(MP36)가 직렬 연결되어 풀 업 회로를 구성한다. 피모스 트랜지스터(MP35)의 게이트에는 입력신호(A3)의 반전된 신호(/A3)가 가해지고, 또 다른 피모스 트랜지스터(MP36)의 게이트에는 입력신호(B3)의 반전된 신호(/B3)가 가해진다. 피모스 트랜지스터(MP36)의 드레인과 접지 사이에는 두 개의 엔모스 트랜지스터(MN33)(MN34)가 병렬 연결되어 풀 다운 회로를 구성한다. 엔모스 트랜지스터(MN33)의 게이트에는 입력신호(A3)의 반전된 신호(/A3)가 가해지고, 또 다른 엔모스 트랜지스터(MN34)의 게이트에는 입력신호(B3)의 반전된 신호(/B3)가 가해진다. 엔모스 트랜지스터(MN33)(MN34)의 소스는 낸드 게이트 회로(NAND1)의 엔모스 트랜지스터(MN32)의 소스와 함께 공통 단자를 이루어 정전류원(10)에 연결된다.
두 개의 입력신호(A3)(B3) 가운데 적어도 하나의 신호의 논리값이 0인 경우에는 직렬 연결된 두 개의 피모스 트랜지스터(MP35)(MP36) 가운데 적어도 하나가 턴 오프되고, 병렬 연결된 두 개의 엔모스 트랜지스터(MN33)(MN34) 가운데 적어도 하나가 턴 온되기 때문에 출력신호(/Z3)의 논리값은 0이 된다. 두 개의 입력신호(A3)(B3)의 논리값이 모두 1이면 두 개의 피모스 트랜지스터(MP35)(MP36)가 모두 턴 온되고, 두 개의 엔모스 트랜지스터(MN33)(MN34)는 모두 턴 오프되어 출력신호(/Z3)의 논리값은 1이 된다.
위의 설명에서 논리값 1과 논리값 0의 실제 전압레벨은 능동부하인 피모스 트랜지스터(MP31)(MP32)와 정전류원(10)의 전류구동능력, 즉 β값에 의해 결정된다. 풀 업 회로를 구성하는 두 개의 피모스 트랜지스터(MP33)(MP34) 가운데 하나가 턴 온되거나 두 개 모두 턴 온될 때, 출력신호(Z3)의 최고 전압레벨은 피모스 트랜지스터(MP31)의 β값에 의해 결정된다. 따라서 피모스 트랜지스터(MP31)의 β값을 적절히 설계함으로써 출력신호(Z3)의 최고 전압레벨을 원하는 값으로 설정하는 것이 가능하다. 풀 다운 회로를 구성하는 두 개의 엔모스 트랜지스터(MN31)(MN32)가 모두 턴 온되면 출력신호(Z3)의 최저 전압레벨은 정전류원(10)의 β값에 의해 결정된다. 따라서 정전류원(10)의 β값을 적절히 설계함으로써 출력신호(Z3)의 최저 전압레벨을 원하는 값으로 설정하는 것이 가능하다.
본 발명에 따른 차동모드 낸드/노어 게이트는 동작속도를 향상시키고 소비전력을 감소시키는 것이 기본적인 목적이므로, 능동부하인 피모스 트랜지스터(MP31)(MP32)와 정전류원(10)의 각각의 β값을 작게 설계하여 출력신호(Z3)(/Z3)의 스윙 폭을 줄이는 것이 바람직하다.
피모스 트랜지스터(MP31)(MP32)와 정전류원(10)의 β값이 작으면 낸드 게이트 회로(NAND1)와 노어 게이트 회로(NOR1)를 구성하는 각각의 모스 트랜지스터의 전류구동능력 역시 클 필요가 없다. 따라서 피모스 트랜지스터(MP31)(MP32)와 정전류원(10), 낸드 게이트 회로(NAND1), 노어 게이트 회로(NOR1)의 β값을 동일하게 설계해도 좋은 것이다(단 피모스 트랜지스터와 엔모스 트랜지스터의 각각의 캐리어의 이동도(mobility)의 차이를 충분히 고려하는 것을 전제로 함).
낸드 게이트 회로(NAND1)와 노어 게이트 회로(NOR1)를 구성하는 모스 트랜지스터의 β값이 피모스 트랜지스터(MP31)(MP32)와 정전류원(10)의 각각의 β값과 동일하다는 것은 입력신호(A3)(B3)(/A3)(/B3)의 전압범위와 출력신호(Z3)(/Z3)의 전압범위를 일치시킬 수 있음을 의미한다. 따라서 도 3(c)에 나타낸 본 발명에 따른 차동모드 낸드 게이트를 다수개 이용하여 회로를 설계할 때, 입력신호와 출력신호의 특성을 상호 매치시키는 것에 대해 그다지 심각하게 고려하지 않아도 좋다.
도 4는 도 3(c)에 나타낸 본 발명에 따른 차동모드 낸드/노어 게이트의 입출력신호를 종래기술의 낸드 게이트의 입출력 신호와 비교하기 위한 도면이다. 도 4에서 (a)와 (b)는 종래의 일반적인 2비트 논리 신호의 입력을 나타낸 것이며, (c)는 낸드 연산의 결과이다. 도 4의 (a)와 (b), (c)에서 알 수 있듯이, 종래의 일반적인 낸드 게이트에서는 입력신호와 출력신호 모두 전원전압(VDD)과 접지(VSS) 사이를 풀 스윙한다. 그러나 도 4의 (d)와 (e)에 나타낸 본 발명의 낸드 게이트의 입력신호와 (f)에 나타낸 출력신호는 전원전압(VDD)보다는 작은 최고값을 갖고 접지(VSS)전압 보다는 큰 최소값을 갖는다. 따라서 매우 빠른 속도로 로직천이가 이루어지기 때문에 그만큼 동작속도가 빨라지는 것이다.
도 5는 본 발명에 따른 차동모드 노어 게이트의 또 다른 실시예를 나타낸 도면으로, (a)는 논리 기호, (b)는 진리표, (c)는 회로도이다. 도 5(a)에서 A4와 B4는 입력신호이며, Z4와 /Z4는 출력신호로서 상보 신호이다. 출력신호(Z4)는 두 개의 입력신호(A4)(B4)의 노어연산의 결과이며, 출력신호(/Z4)는 오어연산의 결과이다.
즉, 도 5(b)에 나타낸 바와 같이, 두 개의 입력신호(A4)(B4) 가운데 적어도 하나의 논리값이 1인 경우에는 출력신호(Z4)의 논리값이 0이 되며, 두 개의 입력신호(A4)(B4)의 논리값이 모두 0이면 출력신호(Z4)의 논리값은 1이 된다.
도 5(c)에 나타낸 회로에서 입력신호(A4)(B4)와 출력신호(Z4)의 논리값 이외의 부분은 도 3(c)에 나타낸 회로의 구성과 동일하다. 입력신호(A4)(B4)와 출력신호(Z4)의 극성이 바뀌었기 때문에 도 3(c)의 회로에서 낸드 연산이 이루어졌던 낸드 게이트 회로(NAND2) 부분에서 오어 연산이 수행되고, 반대로 도 3(c)에서 앤드 연산이 이루어졌던 노어 게이트 회로(NOR2) 부분에서는 그대로 노어 연산이 수행된다. 즉, 도 3(c)의 회로에서 단지 입력신호와 출력신호의 논리값을 반전시킴으로써 입력신호의 노어 연산 결과와 오어 연산 결과를 함께 얻을 수 있는 것이다.
도 6은 본 발명에 따른 차동모드 낸드/노어 게이트의 또 다른 실시예를 나타낸 회로도로서 능동부하인 두 개의 피모스 트랜지스터(MP51)(MP52)의 게이트에 바이어스 전압(VBIAS)이 공급되는 것을 제외한 나머지 구성은 도 3(c)의 회로와 동일하다. 피모스 트랜지스터(MP51)(MP52)의 게이트에 바이어스 전압(VBIAS)이 공급되도록 한 것은 이 바이어스 전압(VBIAS)의 크기를 조절함으로써 각각의 출력신호(Z5)(/Z5)의 논리값이 1일 때의 최고 전압레벨을 제어할 수 있기 때문이다. 바이어스 전압(VBIAS)이 증가하면 출력신호(Z5)(/Z5)의 최고 전압레벨도 증가하며, 반대로 바이어스 전압(VBIAS)이 감소하면 출력신호(Z5)(/Z5)의 최고 전압레벨 역시 감소한다. 이는 곧 출력신호의 스윙 폭을 가변시킬수 있는 것을 의미한다.
이와 같은 본 발명에 따른 차동모드 낸드/노어 게이트가 제공하는 효과를 살펴보면, 먼저 차동모드에서 동작하기 때문에 입력신호와 출력신호의 스윙 폭이 작아서 동작속도가 빠르고, 소비되는 전력도 적다. 또한 본 발명에 따른 차동모드 낸드/노어 게이트는 전원전압의 변동에 무관하게 안정된 출력신호를 발생시키는 차동 증폭기의 고유의 특성을 그대로 갖기 때문에 매우 양호한 잡음특성을 갖는다. 또한 본 발명에 따른 차동모드 낸드/노어 게이트를 구성하는 모든 모스 트랜지스터가 거의 같은 β값을 갖도록 하는 것이 가능하기 때문에 β값을 결정하는 제조공정(silicon process)을 단일화할 수 있다. 실제로 본 발명에 따른 낸드/노어 게이트를 사용하여 프로그래머블 게이트 어레이 등을 구현할 때, 하나의 게이트에서 두 개의 서로 다른 논리연산의 결과를 얻을 수 있으므로 그만큼 소자의 수를 줄일수 있어서 결과적으로 칩의 크기를 줄일수 있다.

Claims (6)

  1. 차동모드 낸드/노어 게이트가 복합된 디지탈 논리회로에 있어서,
    전원전압이 소스에 공급되고 게이트와 드레인이 공통 단자로 연결되어 낸드 게이트 회로의 풀 업 회로에 연결되는 제 1 피모스 트랜지스터로 이루어지는 제 1 부하저항과;
    상기 전원전압이 소스에 공급되고 게이트와 드레인이 공통 단자로 연결되어 노어 게이트 회로의 풀 업 회로에 연결되는 제 2 피모스 트랜지스터로 이루어져 상기 제 1 부하저항과 동일한 전류 구동능력을 갖는 제2 부하저항과;
    다중 입력단을 갖는 제 1 풀 업 회로와 제 1 풀 다운 회로로 구성되며, 상기 제 1 풀 업 회로에는 상기 제 1 부하저항을 통하여 상기 전원전압이 공급되고, 상기 제 1 풀 업 회로와 상기 제 1 풀 다운 회로의 상기 다중 입력단에 소정의 다중 입력신호가 입력되며, 상기 다중 입력신호의 논리값이 모두 1일 때 상기 제 1 풀 업 회로의 타단과 상기 1 풀 다운 회로의 일단이 연결되어 이루어진 제 1 출력단으로 논리값 0의 제 1 출력신호를 출력하는 낸드 게이트 회로와;
    다중 입력단을 갖는 제 2 풀 업 회로와 제 2 풀 다운 회로로 구성되며, 상기 제 2 풀 업 회로에는 상기 제 2 부하저항을 통하여 상기 전원전압이 공급되고, 상기 제 2 풀 업 회로와 상기 제 2 풀 다운 회로의 상기 다중 입력단에 상기 다중 입력신호가 반전되어 입력되고, 상기 다중 입력신호의 논리값이 모두 1일 때 상기 제 2 풀 업 회로의 타단과 상기 제 2 풀 다운 회로의 일단이 연결되어 이루어진 제 2 출력단으로 논리값 1의 제 2 출력신호를 출력하는 노어 게이트 회로와;
    상기 제 1 부하저항 및 상기 제 2 부하저항과 동일한 전류구동 능력을 갖고, 상기 제 1 풀 다운 회로의 타단과 상기 제 2 풀 다운 회로의 타단이 연결되어 이루어지는 공통 접점과 접지 사이에 연결되는 정전류원을 포함하는 차동모드 낸드/노어 게이트.
  2. (삭제)
  3. 청구항 1에 있어서 상기 제 1 부하저항은, 상기 전원전압이 소스에 공급되고 드레인이 상기 낸드 게이트 회로의 상기 풀 업 회로에 연결되며 게이트에 소정의 바이어스 전압이 공급되는 제 3 피모스 트랜지스터로 이루어지며,
    상기 제 2 부하저항은, 상기 전원전압이 소스에 공급되고 드레인이 상기 노어 게이트 회로의 상기 풀 업 회로 연결되며 게이트에 상기 바이어스 전압이 공급되는 제 4 피모스 트랜지스터로 이루어지는 차동모드 낸드/노어 게이트.
  4. (삭제)
  5. (삭제)
  6. 청구항1에 있어서,
    상기 제1 및 제2 풀 업 회로를 구성하는 제 1 풀 업 트랜지스터 내지 제 4 풀 업 트랜지스터와, 상기 제1 및 제2 풀 다운 회로를 구성하는 제 1 풀 다운 트랜지스터 내지 제 4 풀 다운 트랜지스터가 모두 동일한 전류 구동능력을 갖는 것이 특징인 차동모드 낸드/노어 게이트.
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