KR20050073982A - 반도체 장치에서의 출력 드라이버 - Google Patents

반도체 장치에서의 출력 드라이버 Download PDF

Info

Publication number
KR20050073982A
KR20050073982A KR1020040002137A KR20040002137A KR20050073982A KR 20050073982 A KR20050073982 A KR 20050073982A KR 1020040002137 A KR1020040002137 A KR 1020040002137A KR 20040002137 A KR20040002137 A KR 20040002137A KR 20050073982 A KR20050073982 A KR 20050073982A
Authority
KR
South Korea
Prior art keywords
node
output
driver
pull
response
Prior art date
Application number
KR1020040002137A
Other languages
English (en)
Other versions
KR100568875B1 (ko
Inventor
최명한
김화진
이영대
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040002137A priority Critical patent/KR100568875B1/ko
Priority to US11/031,723 priority patent/US7292068B2/en
Publication of KR20050073982A publication Critical patent/KR20050073982A/ko
Application granted granted Critical
Publication of KR100568875B1 publication Critical patent/KR100568875B1/ko

Links

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B65—CONVEYING; PACKING; STORING; HANDLING THIN OR FILAMENTARY MATERIAL
    • B65H—HANDLING THIN OR FILAMENTARY MATERIAL, e.g. SHEETS, WEBS, CABLES
    • B65H73/00—Stripping waste material from cores or formers, e.g. to permit their re-use
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
    • H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B65—CONVEYING; PACKING; STORING; HANDLING THIN OR FILAMENTARY MATERIAL
    • B65H—HANDLING THIN OR FILAMENTARY MATERIAL, e.g. SHEETS, WEBS, CABLES
    • B65H54/00—Winding, coiling, or depositing filamentary material
    • B65H54/70—Other constructional features of yarn-winding machines
    • B65H54/71—Arrangements for severing filamentary materials
    • D—TEXTILES; PAPER
    • D01—NATURAL OR MAN-MADE THREADS OR FIBRES; SPINNING
    • D01H—SPINNING OR TWISTING
    • D01H11/00—Arrangements for confining or removing dust, fly or the like

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Textile Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Logic Circuits (AREA)

Abstract

본 발명에서는 외부 전원전압의 변화에 따른 출력 데이터의 임피던스 변화를 저감 또는 최소화함으로써 임피던스 선형성을 현저히 개선할 수 있는 반도체 장치에서의 출력 드라이버가 개시된다. 상기 출력 드라이버는 반도체 장치의 내부 데이터를 칩 외부로 출력하기 위한 출력 드라이버에 있어서, 인가되는 데이터에 응답하여 상기 데이터의 임피던스를 일정 수준으로 유지시키는 구동 트랜지스터를 포함하는 제1 구동부와, 상기 제1 구동부의 구동 트랜지스터의 동작 신호에 응답하여 상기 임피던스의 선형성을 보상하여 상기 데이터를 출력단에 제공하는 제2 구동부를 구비한다.

Description

반도체 장치에서의 출력 드라이버{Output driver for use in semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 반도체 장치의 내부 데이터를 칩 외부로 출력하기 위한 반도체 장치에서의 출력 드라이버에 관한 것이다.
마이크로컴퓨터, 메모리 장치 및 게이트 어레이 등의 반도체 장치들은 퍼스널 컴퓨터 및 워크스테이션 등과 같은 다양한 전기적 제품(electrical products)내에 합체되어 사용된다. 상기 반도체 장치들은 외부(outside world)로부터 데이터를 전송하거나 받기 위한 입/출력(Input/Output)핀과, 내부 데이터를 외부로 제공하는 출력 회로, 예컨대 출력 버퍼 및 출력 드라이버 회로를 가지고 있다. 상기 반도체 장치들이 전기적 제품내에 합체될 경우에 입/출력핀은 탑재된 기판상의 프린티드 와이어링(printed wiring) 등과 같은 전송 라인에 연결되어지며, 상기 반도체 장치의 내부 데이터는 인터페이스로서의 상기 전송 라인을 통해 다른 반도체 장치에 제공된다. 이 경우 상기 반도체 장치의 출력 데이터가 상기 전송라인을 통해 최적으로 전송되기 위해서는 상기 입/출력핀의 출력 임피던스와 전송 라인의 임피던스간에 매칭이 이루어져야 한다.
특히, 에스램(SRAM: Satic Random Access Memory)과 같이 고속도의 동작이 요구되는 반도체 장치에 있어서는 신호 전달에 필요한 지연시간을 최소화하고, 소비되는 전력을 줄이기 위하여 신호의 스윙폭을 줄이는 스몰 스윙(small swing)이 사용되고 있다. 그러나, 신호의 스윙폭이 줄어들수록 외부 노이즈에 대한 영향은 증가되고, 인터페이스단에서 임피던스 미스 매칭(miss matching, 부정합)에 따른 출력 신호의 반사도 크리티컬(critical)해진다. 상기 임피던스 미스 매칭은 외부 노이즈나 전원전압의 변동, 동작 온도의 변화, 제조 공정의 변화 등에 기인하여 발생되며, 임피던스 미스 매칭이 발생되면 데이터의 고속 전송이 어렵게 되고 , 반도체 장치의 데이터 출력단에서 출력되는 신호, 즉 출력 데이터가 왜곡될 수 있다. 따라서, 수신측의 반도체 장치가 상기 왜곡된 출력 신호를 입력단으로 수신할 경우 셋업/홀드 페일 또는 입력 레벨의 판단 미스 등의 문제들이 발생될 수 있다.
이하에서는 반도체 메모리 장치에 사용되는 임피던스 콘트롤 회로 및 출력 회로의 구성 및 동작을 살펴보고, 종래의 기술에 따른 반도체 장치에서의 출력 드라이버의 문제점을 중심으로 설명한다.
도 1은 반도체 장치에 사용되는 임피던스 콘트롤 회로(ZQ 회로) 및 출력 회로를 보여주는 블록도이고, 도 2는 종래의 기술에 따른 반도체 장치에서의 출력 드라이버를 보여주는 회로도이다. 상기 도 1 및 도 2를 참조하여 상기 반도체 장치에 사용되는 임피던스 콘트롤 회로의 구성 및 동작을 간략히 살펴보면 다음과 같다.
도 1의 임피던스 콘트롤 회로는 임피던스 디텍터(110), 임피던스 비교기(120), 카운터(130), 상위 코드 선택기(HCS;140) 및 ZQ 드라이버(150)로 구성되며, 출력 회로는 데이터 출력버퍼(160) 및 출력 드라이버인 오프 칩 드라이버(170)로 구성된다. 외부 장치의 임피던스 값의 약 5배정도가 되는 저항 값을 가지는 매칭용 외부저항(RZQ)이 임피던스 디텍터(110)의 엑스트라 패드(ZQPAD)와 접지간에 연결되고, 상기 임피던스(ZQ) 디텍터(110)는 패드전압(ZQPAD)과 기준전압(REFIO)을 출력한다. 통상적으로, 상기 기준전압(REFIO)의 레벨은 하프 출력전원전압(VDDQ/2) 레벨로 미리 설정된다. 상기 임피던스 비교기(120)는 상기 기준전압(REFIO) 레벨과 패드전압(ZQPAD) 레벨을 비교하고 그 결과로서 업다운 제어신호(UDZQ)를 출력한다. 상기 카운터(130)는 상기 업다운 제어신호(UDZQ)에 응답하여 업 또는 다운 카운팅을 진행하고, 다수의 모스 트랜지스터로 이루어진 모스 어레이를 선택적으로 턴 온 또는 턴 오프하기 위한 제어코드 데이터(CTQx)를 출력한다. 또한, 상기 카운터(130)는 상기 기준전압(REFIO) 레벨과 패드전압(ZQPAD) 레벨이 동일해질 때까지 상기 제어코드 데이터(CTQx)를 증가시키거나 감소시키는 카운팅 동작을 진행한다. 이에 따라, 상기 선택된 모스 트랜지스터들이 턴 온 또는 턴 오프되어 상기 기준전압(REFIO) 레벨과 패드전압(ZQPAD) 레벨은 서로 동일해진다. 이 경우에, 상기 기준전압(REFIO) 레벨과 패드전압(ZQPAD) 레벨은 VDDQ/2 레벨로 동일하게 되며, 상기 모스 어레이의 턴 온 저항 값과 상기 외부저항(RZQ)의 저항 값이 서로 같아지게 된다. 따라서, 턴 온으로 결정된 모스 어레이 내의 모스 트랜지스터와 동일하게 오프 칩 드라이버(170) 내의 트랜지스터들도 턴 온되도록 하여 출력 임피던스를 외부 임피던스와 매칭시킨다. 상기 상위 코드 선택기(140)는 임피던스 매칭이 이루어지는 과정에서 수신되는 복수개의 제어코드 데이터(CTQx) 중 상위 제어코드 데이터를 선택하여 상위 제어코드 데이터(CTQDx)를 출력한다. 상기 ZQ 드라이버(150)는 상기 오프 칩 드라이버(170)가 하이 임피던스 상태일 때 상기 선택된 제어코드 데이터(CTQDx)에 응답하여 구동코드 데이터(CZQx)를 생성하여 데이터 출력버퍼(160)에 제공한다. 따라서, 이전의 구동코드 데이터(CZQx)는 상기 선택된 제어코드 데이터(CTQDx)의 변경에 따라 새롭게 갱신된다. 갱신된 구동코드 데이터(CZQx)는 데이터 출력버퍼(160)에 인가되며, 상기 데이터 출력버퍼(160)의 단위버퍼들 중 선택된 단위버퍼만이 상기 갱신된 구동코드 데이터(CZQx)에 응답하여 인에이블된다. 따라서, 상기 데이터 출력버퍼(160)의 인에이블된 단위버퍼는 외부로 출력될 내부 데이터인 DATA/DATAB를 입력받아 풀업 출력 데이터(DOUx)와 풀다운 출력 데이터(DODx)를 각각 생성하고 이를 오프 칩 드라이버(170)에 인가한다. 이에 따라, 최종적인 출력 데이터는 오프 칩 드라이버(170)의 선택된 트랜지스터들에 의해 신호레벨이 결정되어, 출력단(DQ)를 통해 외부에 제공된다. 상기 출력 데이터의 출력 임피던스 값은 상기한 임피던스 콘트롤 과정에 의해 외부 장치의 임피던스 값과 같게 되어 임피던스 매칭이 이루어진다.
도 2에서 보여지는 바와 같이, 상기 오프 칩 드라이버(170)은 풀업 출력 데이터(DOUx)에 응답하여 제1 노드(N1)의 상태를 결정시키는 제1 피모스 및 제1 엔모스 트랜지스터(172, 174)와, 상기 제1 노드(N1)의 상태에 따라 동작하는 풀업 구동 트랜지스터(180)를 포함하는 풀업 구동부와, 풀다운 출력 데이터(DODx)에 응답하여 제2 노드(N2)의 상태를 결정시키는 제2 피모스 및 제2 엔모스 트랜지스터(176, 178)와, 상기 제2 노드(N2)의 상태에 따라 동작하는 풀다운 구동 트랜지스터(182)를 포함하는 풀다운 구동부로 구성된다. 상기 풀업 구동 트랜지스터(180)는 제3 노드(N3)와 외부 전원(VDDQ) 사이에 연결되고, 제1 노드(N1)가 “L”상태일 때 턴 온되어 출력 데이터를 출력단에 제공하는 역할을 담당한다. 또한, 상기 풀다운 구동 트랜지스터(182)는 제3 노드(N3)와 접지전원(VSSQ) 사이에 연결되고, 제2 노드(N2)가 “H”상태일 때 턴 온되어 출력 데이터를 출력단에 제공하는 역할을 담당한다.
상술한 종래의 기술에 따른 출력 드라이버의 외부 전원(VDDQ)는 스몰 스윙 인터페이스를 구현하기 위하여 칩 내의 다른 회로에서 사용되는 전압 레벨 보다 낮은 전압 레벨로 제공된다. 이 경우, 출력 드라이버에 제공되는 외부 전원전압(VDDQ)이 외부 전압의 변화에 따라 변동하게 되고, 그에 따라 출력 데이터의 임피던스가 연동하여 변화하는 문제점이 발생된다. 따라서, 상기 출력 데이터가 왜곡되어 출력됨으로써 왜곡된 출력 신호를 외부 장치에서 수신함에 있어 셋업/홀드 페일 또는 입력 레벨의 판단 미스 등의 문제들이 발생된다.
따라서, 본 발명의 목적은 상기한 종래의 문제점들을 해결하기 위하여 외부 전원전압의 변화에 따른 출력 데이터의 임피던스 변화를 보상하는 다이오드 타입의 제1 구동부를 구비하여 출력 데이터의 임피던스 변화를 현저히 저감시킬 수 있는 반도체 장치에서의 출력 드라이버를 제공함에 있다.
본 발명의 다른 목적은 일정 전압 이하에서 임피던스 선형성이 떨어지는 것을 보상할 수 있는 레지스터 타입의 제2 구동부를 구비하여 전 전압 구간에서의 임피던스 변화를 저감시킬 수 있는 반도체 장치에서의 출력 드라이버를 제공함에 있다.
본 발명의 또 다른 목적은 다이오드 타입의 제1 구동부 및 레지스터 타입의 제2 구동부를 구비하여 출력 드라이버의 캐패시턴스를 증가시키지 않으면서 출력 데이터의 임피던스 변화를 최소화함으로써 임피던스의 선형성을 현저히 개선할 수 있는 반도체 장치에서의 출력 드라이버를 제공함에 있다.
상기의 목적을 달성하기 위하여, 본 발명에 따른 반도체 장치에서의 출력 드라이버의 구조는 반도체 장치의 내부 데이터를 칩 외부로 출력하기 위한 출력 드라이버에 있어서, 인가되는 데이터에 응답하여 상기 데이터의 임피던스를 일정 수준으로 유지시키는 구동 트랜지스터를 포함하는 제1 구동부와, 상기 제1 구동부의 구동 트랜지스터의 동작 신호에 응답하여 상기 임피던스의 선형성을 보상하여 상기 데이터를 출력단에 제공하는 제2 구동부를 구비한다.
또한, 상기 제1 구동부는 출력 전압의 변화에 따른 출력 데이터의 임피던스를 일정 수준으로 유지시키는 다이오드 소자를 포함하며, 상기 제2 구동부는 상기 제1 구동부의 구동 트랜지스터의 동작 신호에 응답하여 상기 임피던스의 선형성을 보상하는 저항 소자를 포함한다.
또한, 상기 제1 구동부는 인가되는 풀업 출력 데이터에 응답하여 상기 풀업 출력 데이터의 임피던스를 일정 수준으로 유지시키는 제1 풀업 구동부와, 인가되는 풀다운 출력 데이터에 응답하여 상기 풀다운 출력 데이터의 임피던스를 일정 수준으로 유지시키는 제1 풀다운 구동부를 포함하며, 상기 제2 구동부는 상기 제1 구동부의 제4 노드의 상태에 응답하여 상기 임피던스의 선형성을 보상하여 상기 데이터를 출력단에 제공하는 제2 풀업 구동부와, 상기 제1 구동부의 제5 노드의 상태에 응답하여 상기 임피던스의 선형성을 보상하여 상기 데이터를 출력단에 제공하는 제2 풀다운 구동부를 포함한다.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다양한 실시예에서의 설명들은 본 발명이 속하는 기술분야의 통상의 지식을 가지는 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도없이 예를 들어 도시되고 한정된 것에 불과하므로, 본 발명의 범위를 제한하는 것으로 사용되어서는 아니될 것이다.
도 3은 본 발명의 실시예에 따른 반도체 장치에서의 데이터 출력 회로의 제1 드라이버를 보여주는 회로도이고, 도 4는 본 발명의 실시예에 따른 반도체 장치에서의 데이터 출력 회로의 제2 드라이버를 보여주는 회로도이다. 도 3 및 도 4를 참조하여 구체적으로 살펴보면 다음과 같다.
먼저, 도 3을 참조하면, 본 발명의 실시예에 따른 출력 드라이버의 제1 드라이버(200)는 인가되는 풀업 출력 데이터(DOUX)에 응답하여 상기 풀업 출력 데이터의 임피던스 변화를 감소시켜 출력단(DQ)에 제공하는 풀업 구동부와, 인가되는 풀다운 출력 데이터(DODX)에 응답하여 상기 풀다운 출력 데이터의 임피던스 변화를 감소시켜 출력단(DQ)에 제공하는 풀다운 구동부를 포함한다. 상기 풀업 구동부는 제1 노드(N1)와 외부 전원(VDDQ) 사이에 연결되고, 인가되는 풀업 출력 데이터(DOUX)에 응답하여 동작하는 제1 피모스 트랜지스터(202)와, 상기 제1 노드(N1)와 접지전원(VSSQ) 사이에 연결되고, 인가되는 풀업 출력 데이터(DOUX)에 응답하여 동작하는 제1 엔모스 트랜지스터(204)와, 출력단과 연결된 제3 노드(N3)와 외부 전원(VDDQ) 사이에 연결되고, 상기 제1 노드(N1)의 상태에 응답하여 동작하는 제3 피모스 트랜지스터(210)를 포함한다. 또한, 제4 노드(N4)와 외부 전원(VDDQ) 사이에 연결되고, 인가되는 풀업 출력 데이터(DOUX)에 응답하여 동작하는 제4 피모스 트랜지스터(214)와, 상기 제4 노드(N4)와 제3 노드(N3) 사이에 연결되고, 인가되는 풀업 출력 데이터(DOUX)에 응답하여 동작하는 제4 엔모스 트랜지스터(216)와, 상기 제3 노드(N3)와 외부 전원(VDDQ) 사이에 연결되고, 상기 제4 노드(N4)의 상태에 응답하여 동작하는 제6 피모스 트랜지스터(222)를 포함한다. 상기 풀다운 구동부는 제2 노드(N2)와 외부 전원(VDDQ) 사이에 연결되고, 인가되는 풀다운 출력 데이터(DODX)에 응답하여 동작하는 제2 피모스 트랜지스터(206)와, 상기 제2 노드(N2)와 접지전원(VSSQ) 사이에 연결되고, 인가되는 풀다운 출력 데이터(DODX)에 응답하여 동작하는 제2 엔모스 트랜지스터(208)와, 출력단과 연결된 제3 노드(N3)와 접지전원(VSSQ) 사이에 연결되고, 상기 제2 노드(N2)의 상태에 응답하여 동작하는 제3 엔모스 트랜지스터(212)를 포함한다. 또한, 제5 노드(N5)와 상기 제3 노드(N3) 사이에 연결되고, 인가되는 풀다운 출력 데이터(DODX)에 응답하여 동작하는 제5 피모스 트랜지스터(222)와, 상기 제5 노드(N5)와 접지전원(VSSQ) 사이에 연결되고, 인가되는 풀다운 출력 데이터(DODX)에 응답하여 동작하는 제5 엔모스 트랜지스터(224)와, 상기 제3 노드(N3)와 접지전원(VSSQ) 사이에 연결되고, 상기 제5 노드(N5)의 상태에 응답하여 동작하는 제6 엔모스 트랜지스터(224)를 포함한다.
상기 제1 드라이버(200)는 임피던스 매칭을 위한 ZQ 회로에서 생성된 풀업 출력 데이터(DOUX)가 인가되면, 풀업 출력 데이터(DOUX)에 응답하여 제1 피모스 트랜지스터(202)가 턴 오프되고, 제1 엔모스 트랜지스터(204)가 턴 온되어 제1 노드(N1)는 논리 “L”상태가 된다. 이어서, 제1 노드(N1)의 논리 “L”상태에 응답하여 제3 피모스 트랜지스터(210)가 턴 온되어 출력 데이터가 제3 노드(N3)를 통하여 출력단(DQ)에 제공된다. 또한, 풀업 출력 데이터(DOUX)에 응답하여 제4 피모스 트랜지스터(214)가 턴 오프되고, 제4 엔모스 트랜지스터(216)가 턴 온되어 제4 노드(N4)는 논리 “L”상태가 된다. 이어서, 제4 노드(N4)의 논리 “L”상태에 응답하여 풀업 구동 트랜지스터인 제6 피모스 트랜지스터(222)가 턴 온되어, 출력 데이터의 임피던스 변화를 저감시킴으로써 출력 임피던스의 선형성이 개선되도록 한다. 그리고, 임피던스 매칭을 위한 ZQ 회로에서 생성된 풀다운 출력 데이터(DODX)가 상기 제1 드라이버(200)에 인가되면, 풀다운 출력 데이터(DODX)에 응답하여 제2 피모스 트랜지스터(206)가 턴 온되고, 제2 엔모스 트랜지스터(208)가 턴 오프되어 제2 노드(N2)는 논리 “H”상태가 된다. 이어서, 제2 노드(N2)의 논리 “H”상태에 응답하여 제3 엔모스 트랜지스터(212)가 턴 온되어 출력 데이터가 제3 노드(N3)를 통하여 출력단(DQ)에 제공된다. 또한, 풀다운 출력 데이터(DODX)에 응답하여 제5 피모스 트랜지스터(218)가 턴 온되고, 제5 엔모스 트랜지스터(220)가 턴 오프되어 제5 노드(N5)는 논리 “H”상태가 된다. 이어서, 제5 노드(N5)의 논리 “H”상태에 응답하여 제6 엔모스 트랜지스터(426)가 턴 온되어, 출력 데이터의 임피던스 변화를 저감시킴으로써 출력 임피던스의 선형성이 개선되도록 한다.
따라서, 상기 제1 드라이버(200)는 출력 전압이 증가함에 따라 출력 임피던스가 대체적으로 일정하게 유지되도록 하는 역할을 담당하여 출력 임피던스의 변화를 줄이고 임피던스의 선형성을 현저히 개선되도록 한다. 그러나, 출력 전압이 일정 전압 이하인 구간에서는 출력 임피던스의 변화가 발생하여 상기 일정 전압 이상인 구간보다 상대적으로 임피던스의 선형성이 떨어진다. 이와 같은, 부족한 점을 보완하기 위하여 일정 전압 이하에서의 임피던스 선형성을 개선할 수 있는 제2 드라이버가 계속해서 설명된다.
다음으로, 도 4를 참조하면, 본 발명의 실시예에 따른 출력 드라이버의 제2 드라이버(300)는 제1 노드(N1)와 외부 전원(VDDQ) 사이에 연결되고, 인가되는 풀업 출력 데이터(DOUX)에 응답하여 동작하는 제1 피모스 트랜지스터(302)와, 상기 제1 노드(N1)와 접지전원(VSSQ) 사이에 연결되고, 인가되는 풀업 출력 데이터(DOUX)에 응답하여 동작하는 제1 엔모스 트랜지스터(304)와, 제4 노드(N3)와 외부 전원(VDDQ) 사이에 연결되고, 상기 제1 노드(N1)의 상태에 응답하여 동작하는 제3 피모스 트랜지스터(310)와, 출력단과 연결된 제3 노드(N3)와 제4 노드(N4) 사이에 연결되는 제1 저항 소자(R1)를 포함한다. 또한, 제2 노드(N2)와 외부 전원(VDDQ) 사이에 연결되고, 인가되는 풀다운 출력 데이터(DODX)에 응답하여 동작하는 제2 피모스 트랜지스터(306)와, 상기 제2 노드(N2)와 접지전원(VSSQ) 사이에 연결되고, 인가되는 풀다운 출력 데이터(DODX)에 응답하여 동작하는 제2 엔모스 트랜지스터(308)와, 제5 노드(N5)와 접지전원(VSSQ) 사이에 연결되고, 상기 제2 노드(N2)의 상태에 응답하여 동작하는 제3 엔모스 트랜지스터(312)와, 출력단과 연결된 제3 노드(N3)와 제5 노드(N5) 사이에 연결되는 제2 저항 소자(R2)를 포함한다.
상기 제2 드라이버(300)는 임피던스 매칭을 위한 ZQ 회로에서 생성된 풀업 출력 데이터(DOUX)가 인가되면, 풀업 출력 데이터(DOUX)에 응답하여 제1 피모스 트랜지스터(302)가 턴 오프되고, 제1 엔모스 트랜지스터(304)가 턴 온되어 제1 노드(N1)는 논리 “L”상태가 된다. 이어서, 제1 노드(N1)의 논리 “L”상태에 응답하여 제3 피모스 트랜지스터(310)가 턴 온되어 제1 저항 소자(R1)에 의하여 출력 데이터의 임피던스가 일정하게 유지되도록 한다. 그리고, 임피던스 매칭을 위한 ZQ 회로에서 생성된 풀다운 출력 데이터(DODX)가 상기 제2 드라이버(300)에 인가되면, 풀다운 출력 데이터(DODX)에 응답하여 제2 피모스 트랜지스터(306)가 턴 온되고, 제2 엔모스 트랜지스터(308)가 턴 오프되어 제2 노드(N2)는 논리 “H”상태가 된다. 이어서, 제2 노드(N2)의 논리 “H”상태에 응답하여 제3 엔모스 트랜지스터(312)가 턴 온되어 제2 저항 소자(R2)에 의하여 출력 데이터의 임피던스가 일정하게 유지되도록 한다.
따라서, 상기 제2 드라이버(300)는 출력 전압이 증가하더라도 출력 임피던스가 일정하게 유지되도록 하여 출력 임피던스의 변화를 줄임으로써 임피던스의 선형성이 개선되도록 한다. 그러나, 외부 임피던스와의 매칭을 위하여 구동 트랜지스터인 제3 피모스 및 제3 엔모스 트랜지스터(310, 312)의 사이즈가 외부 임피던스의 크기에 비례하여 증가하여야 하고, 구동 트랜지스터의 사이즈가 증가함에 따라 스위칭 전류가 증가하여 캐패시턴스가 또한 증가하게 된다.
이하에서는 외부 전원전압의 변화에 따른 출력 데이터의 임피던스 변화를 보상하는 다이오드 타입의 제1 드라이버의 장점과, 일정 전압 이하에서 임피던스 선형성이 떨어지는 점을 보상하는 레지스트 타입의 제2 드라이버의 장점을 취합하는 한편, 일정 전압 이하에서 임피던스의 선형성이 떨어지는 제1 드라이버의 단점과, 드라이버 사이즈가 증가하고 그에 따라 캐패시턴스의 증가하는 제2 드라이버의 단점을 서로 상쇄하기 위하여 제시되는 본 발명의 실시예에 따른 출력 드라이버가 설명된다.
도 5는 본 발명의 실시예에 따른 반도체 장치에서의 출력 드라이버를 보여주는 회로도로서, 첨부된 도 5를 참조하여 구체적인 구성 및 동작을 살펴보면 다음과 같다.
도 5를 참조하면, 본 발명의 실시예에 따른 반도체 장치에서의 출력 드라이버(400)는 인가되는 출력 데이터의 상태(DOUX, DODX)에 응답하여 상기 출력 데이터의 임피던스 변화를 감소시켜 출력단(DQ)에 제공하는 다이오드 타입의 제1 구동부(430)와, 상기 출력 데이터의 임피던스 변화를 감소시켜 상기 출력단(DQ)에 제공하는 레지스터 타입의 제2 구동부(440)를 구비한다.
상기 제1 구동부(430)는 인가되는 풀업 출력 데이터(DOUX)에 응답하여 출력 데이터의 임피던스 변화를 감소시켜 출력단(DQ)에 제공하는 제1 풀업 구동부와, 인가되는 풀다운 출력 데이터(DODX)에 응답하여 출력 데이터의 임피던스 변화를 감소시켜 출력단(DQ)에 제공하는 제1 풀다운 구동부를 포함한다. 상기 제1 풀업 구동부는 제1 노드(N1)와 외부 전원(VDDQ) 사이에 연결되고, 인가되는 풀업 출력 데이터(DOUX)에 응답하여 동작하는 제1 피모스 트랜지스터(402)와, 상기 제1 노드(N1)와 접지전원(VSSQ) 사이에 연결되고, 인가되는 풀업 출력 데이터(DOUX)에 응답하여 동작하는 제1 엔모스 트랜지스터(404)와, 출력단과 연결된 제3 노드(N3)와 외부 전원(VDDQ) 사이에 연결되고, 상기 제1 노드(N1)의 상태에 응답하여 동작하는 제3 피모스 트랜지스터(410)를 포함한다. 또한, 제4 노드(N4)와 외부 전원(VDDQ) 사이에 연결되고, 인가되는 풀업 출력 데이터(DOUX)에 응답하여 동작하는 제4 피모스 트랜지스터(414)와, 상기 제4 노드(N4)와 제3 노드(N3) 사이에 연결되고, 인가되는 풀업 출력 데이터(DOUX)에 응답하여 동작하는 제4 엔모스 트랜지스터(416)와, 상기 제3 노드(N3)와 외부 전원(VDDQ) 사이에 연결되고, 상기 제4 노드(N4)의 상태에 응답하여 동작하는 제6 피모스 트랜지스터(422)를 포함한다. 상기 제1 풀다운 구동부는 제2 노드(N2)와 외부 전원(VDDQ) 사이에 연결되고, 인가되는 풀다운 출력 데이터(DODX)에 응답하여 동작하는 제2 피모스 트랜지스터(406)와, 상기 제2 노드(N2)와 접지전원(VSSQ) 사이에 연결되고, 인가되는 풀다운 출력 데이터(DODX)에 응답하여 동작하는 제2 엔모스 트랜지스터(408)와, 출력단과 연결된 제3 노드(N3)와 접지전원(VSSQ) 사이에 연결되고, 상기 제2 노드(N2)의 상태에 응답하여 동작하는 제3 엔모스 트랜지스터(412)를 포함한다. 또한, 제5 노드(N5)와 상기 제3 노드(N3) 사이에 연결되고, 인가되는 풀다운 출력 데이터(DODX)에 응답하여 동작하는 제5 피모스 트랜지스터(422)와, 상기 제5 노드(N5)와 접지전원(VSSQ) 사이에 연결되고, 인가되는 풀다운 출력 데이터(DODX)에 응답하여 동작하는 제5 엔모스 트랜지스터(420)와, 상기 제3 노드(N3)와 접지전원(VSSQ) 사이에 연결되고, 상기 제5 노드(N5)의 상태에 응답하여 동작하는 제6 엔모스 트랜지스터(424)를 포함한다.
상기 제2 구동부(440)는 상기 제1 풀업 구동부의 제4 노드(N4)의 상태에 응답하여 상기 제1 구동부에서 출력된 데이터의 임피던스 변화를 감소시켜 출력단에 제공하는 제2 풀업 구동부와, 상기 제1 구동부의 제5 노드의 상태에 응답하여 상기 제1 구동부에서 출력된 데이터의 임피던스 변화를 감소시켜 출력단에 제공하는 제2 풀다운 구동부(424)를 포함한다. 상기 제2 풀업 구동부는 제6 노드(N6)와 외부 전원(VDDQ) 사이에 연결되고, 상기 제1 풀업 구동부의 제4 노드(N4)의 상태에 응답하여 동작하는 제7 피모스 트랜지스(426)와, 출력단과 연결된 제3 노드(N3)와 상기 제6 노드(N6) 사이에 연결되는 제1 저항 소자(R1)를 포함한다. 또한, 상기 제2 풀다운 구동부(424)는 제7 노드(N7)와 접지전원(VSSQ) 사이에 연결되고, 상기 제1 풀다운 구동부의 제5 노드(N5)의 상태에 응답하여 동작하는 제7 엔모스 트랜지스(428)와, 출력단과 연결된 제3 노드(N3)와 상기 제7 노드(N7) 사이에 연결되는 제2 저항 소자(R2)를 포함한다.
다음으로, 상술한 바와 같은 구성을 갖는 본 발명의 실시예에 따른 출력 드라이버의 동작이 설명된다.
먼저, 임피던스 매칭을 위한 ZQ 회로에서 생성된 풀업 출력 데이터(DOUX)가 출력 드라이버(400)에 인가되면, 풀업 출력 데이터(DOUX)에 응답하여 제1 피모스 트랜지스터(402)가 턴 오프되고, 제1 엔모스 트랜지스터(404)가 턴 온되어 제1 노드(N1)는 논리 “L”상태가 된다. 이어서, 제1 노드(N1)의 논리 “L”상태에 응답하여 제3 피모스 트랜지스터(410)가 턴 온되어 출력 데이터가 제3 노드(N3)를 통하여 출력단(DQ)에 제공된다. 또한, 풀업 출력 데이터(DOUX)에 응답하여 제4 피모스 트랜지스터(414)가 턴 오프되고, 제4 엔모스 트랜지스터(416)가 턴 온되어 제4 노드(N4)는 논리 “L”상태가 된다. 이어서, 제4 노드(N4)의 논리 “L”상태에 응답하여 풀업 구동 트랜지스터인 제6 피모스 트랜지스터(422)가 턴 온되어, 출력 데이터의 임피던스 변화를 저감시킴으로써 출력 임피던스의 선형성이 개선되도록 한다. 이어서, 상기 제4 노드(N4)의 논리 “L”상태에 응답하여 제7 피모스 트랜지스터(426)가 턴 온되어, 제1 저항 소자(R1)에 의하여 일정 전압 이하에서의 출력 임피던스 변화를 보상하여 풀업 동작시 전 구간에서의 출력 임피던스의 선형성이 개선되도록 한다.
그리고, 임피던스 매칭을 위한 ZQ 회로에서 생성된 풀다운 출력 데이터(DODX)가 출력 드라이버(400)에 인가되면, 풀다운 출력 데이터(DODX)에 응답하여 제2 피모스 트랜지스터(406)가 턴 온되고, 제2 엔모스 트랜지스터(408)가 턴 오프되어 제2 노드(N2)는 논리 “H”상태가 된다. 이어서, 제2 노드(N2)의 논리 “H”상태에 응답하여 제3 엔모스 트랜지스터(412)가 턴 온되어 출력 데이터(DQ)가 제3 노드(N3)를 통하여 출력단(DQ)에 제공된다. 또한, 풀다운 출력 데이터(DODX)에 응답하여 제5 피모스 트랜지스터(418)가 턴 온되고, 제5 엔모스 트랜지스터(420)가 턴 오프되어 제5 노드(N5)는 논리 “H”상태가 된다. 이어서, 제5 노드(N5)의 논리 “H”상태에 응답하여 제6 엔모스 트랜지스터(426)가 턴 온되어, 출력 데이터의 임피던스 변화를 저감시킴으로써 출력 임피던스의 선형성이 개선되도록 한다. 이어서, 상기 제5 노드(N5)의 논리 “H”상태에 응답하여 제7 엔모스 트랜지스터(428)가 턴 온되어, 제2 저항 소자(R2)에 의하여 일정 전압 이하에서의 출력 임피던스 변화를 보상하여 풀다운 동작시 전 구간에서의 출력 임피던스의 선형성이 개선되도록 한다.
도 6은 본 발명의 실시예에 따른 출력 드라이버의 풀업 동작시 출력 전압과 출력 임피던스의 관계를 보여주는 그래프이며, 도 7은 본 발명의 실시예에 따른 출력 드라이버의 풀다운 동작시 출력 전압과 출력 임피던스의 관계를 보여주는 그래프이다. 상기 그래프들은 출력 드라이버에 1.2V의 외부 전원전압(VDDQ)을 인가하고, 25℃의 온도 조건에서 시뮬레이션을 실시한 결과를 보여주고 있으며, 상기 그래프들의 가로축은 출력 전압[V]을 나타내고, 세로축은 출력 임피던스[Ω]를 나타낸다.
먼저, 도 6에서 보여지는 바와 같이, 풀업 동작시 종래의 기술에 따른 출력 드라이버(1)의 경우에 출력 전압이 증가함에 비례하여 출력 임피던스가 증가하는데 반하여, 본 발명의 다이오드 타입의 제1 드라이버를 구비한 출력 드라이버(2)의 경우에는 출력 전압이 증가함에 따라 출력 임피던스가 대체적으로 일정하여 출력 임피던스의 변화가 현저히 줄어든 모습이 보여진다. 그러나, 출력 전압이 약 0.4V 이하인 구간에서는 출력 임피던스의 변화가 발생하여 약 0.4V 이상인 구간보다 상대적으로 임피던스의 선형성이 떨어진다. 본 발명의 다이오드 타입의 제1 드라이버 및 레지스터 타입의 제2 드라이버를 구비한 출력 드라이버(3)의 경우에는 출력 전압이 증가함에 따라 출력 임피던스가 일정하고, 임피던스의 선형성이 상대적으로 떨어지던 약 0.4V 이하 구간에서도 임피던스의 선형성이 현저히 개선된 모습이 보여진다.
다음으로, 도 7에서 보여지는 바와 같이, 풀다운 동작시 종래의 기술에 따른 출력 드라이버(4)의 경우에 출력 전압이 증가함에 비례하여 출력 임피던스가 증가하는데 반하여, 본 발명의 다이오드 타입의 제1 드라이버를 구비한 출력 드라이버(5)의 경우에는 출력 전압이 증가함에 따라 출력 임피던스가 대체적으로 일정하여 출력 임피던스의 변화가 현저히 줄어든 모습이 보여진다. 그러나, 도 6과 마찬가지로 출력 전압이 약 0.4V 이하인 구간에서는 출력 임피던스의 변화가 발생하여 약 0.4V 이상인 구간보다 상대적으로 임피던스의 선형성이 떨어진다. 본 발명의 다이오드 타입의 제1 드라이버 및 레지스터 타입의 제2 드라이버를 구비한 출력 드라이버(6)의 경우에는 출력 전압이 증가함에 따라 출력 임피던스가 일정하고, 임피던스의 선형성이 상대적으로 떨어지던 약 0.4V 이하 구간에서도 임피던스의 선형성이 현저히 개선된 모습이 보여진다.
이와 같이, 본 발명의 실시예에 따른 출력 드라이버에 의하면, 외부 전원전압의 변화에 따른 출력 데이터의 임피던스 변화를 보상하는 다이오드 타입의 제1 구동부를 구비하여 출력 데이터의 임피던스 변화를 현저히 저감시킬 수 있다. 또한, 출력 데이터의 임피던스를 일정 수준으로 유지시켜 임피던스 선형성이 떨어지는 점을 보상할 수 있는 레지스트 타입의 제2 구동부를 함께 구비함으로써 출력 드라이버의 캐패시턴스를 증가시키지 않으면서 전 전압 구간에서의 임피던스 변화를 보다 저감시킬 수 있다. 특히, 상기 제2 구동부는 상기 제1 구동부가 일정 전압 이하에서의 임피던스 선형성이 떨어지는 점을 보완함으로써 전 구간에서의 임피던스 선형성을 개선시킬 수 있다. 따라서, 출력 드라이버의 캐패시턴스를 증가시키지 않으면서 출력 데이터의 임피던스 변화를 최소화함으로써 임피던스의 선형성을 현저히 개선할 수 있는 본 발명의 특징이 여기에 있다.
본 발명의 실시예에 따른 반도체 장치에서의 출력 드라이버는 상기 실시예에 한정되지 않고, 본 발명의 기본 원리를 벗어나지 않는 범위에서 다양하게 설계되고, 응용될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게는 자명한 사실이라 할 것이다. 예컨대, 상기 반도체 장치는 에스램은 물론 다양한 반도체 장치에 적용될 수 있으며, 임피던스 매칭 단계와 출력 데이터의 수에 따라 제1 및 제2 구동부를 복수 개로 구비하는 출력 드라이버로 구성될 수 있을 것이다.
상술한 바와 같이, 본 발명은 외부 전원전압의 변화에 따른 출력 데이터의 임피던스 변화를 보상하는 다이오드 타입의 제1 구동부를 구비하여 출력 데이터의 임피던스 변화를 현저히 저감시키는 효과를 갖는다.
또한, 본 발명은 일정 전압 이하에서 임피던스 선형성이 떨어지는 것을 보상하는 레지스터 타입의 제2 구동부를 구비하여 전 전압 구간에서의 임피던스 변화를 저감시키는 효과를 갖는다.
또한, 본 발명은 출력 드라이버의 캐패시턴스를 증가시키지 않으면서 출력 데이터의 임피던스 변화를 최소화함으로써 임피던스의 선형성을 현저히 개선하는 효과를 갖는다.
도 1은 반도체 장치에 사용되는 임피던스 콘트롤 회로 및 출력 회로를 보여주는 블록도
도 2는 종래의 기술에 따른 반도체 장치에서의 출력 드라이버를 보여주는 회로도
도 3은 본 발명의 실시예에 따른 반도체 장치에서의 출력 드라이버의 제1 드라이버를 보여주는 회로도
도 4는 본 발명의 실시예에 따른 반도체 장치에서의 출력 드라이버의 제2 드라이버를 보여주는 회로도
도 5는 본 발명의 실시예에 따른 반도체 장치에서의 출력 드라이버를 보여주는 회로도
도 6은 본 발명의 실시예에 따른 출력 드라이버의 풀업 동작시 출력 전압과 출력 임피던스의 관계를 보여주는 그래프
도 7은 본 발명의 실시예에 따른 출력 드라이버의 풀다운 동작시 출력 전압과 출력 임피던스의 관계를 보여주는 그래프
<도면의 주요부분들에 대한 참조 부호들의 설명>
400 : 출력 드라이버 430 : 제1 구동부
440 : 제2 구동부
VDDQ : 외부 전원 VSSQ : 접지전원
DOUX : 풀업 출력 데이터 DODX : 풀다운 출력 데이터

Claims (11)

  1. 반도체 장치의 내부 데이터를 칩 외부로 출력하기 위한 출력 드라이버에 있어서,
    인가되는 데이터에 응답하여 상기 데이터의 임피던스를 일정 수준으로 유지시키는 구동 트랜지스터를 포함하는 제1 구동부와;
    상기 제1 구동부의 구동 트랜지스터의 동작 신호에 응답하여 상기 임피던스의 선형성을 보상하여 상기 데이터를 출력단에 제공하는 제2 구동부를 구비하는 것을 특징으로 하는 반도체 장치에서의 출력 드라이버.
  2. 제 1항에 있어서,
    상기 제1 구동부는 출력 전압의 변화에 따른 출력 데이터의 임피던스를 일정 수준으로 유지시키는 다이오드 소자를 포함하는 것을 특징으로 하는 반도체 장치에서의 출력 드라이버.
  3. 제 1항에 있어서, 상기 제1 구동부는,
    인가되는 풀업 출력 데이터에 응답하여 상기 풀업 출력 데이터의 임피던스를 일정 수준으로 유지시키는 제1 풀업 구동부와;
    인가되는 풀다운 출력 데이터에 응답하여 상기 풀다운 출력 데이터의 임피던스를 일정 수준으로 유지시키는 제1 풀다운 구동부를 포함하는 것을 특징으로 하는 반도체 장치에서의 데이터 출력 드라이버.
  4. 제 3항에 있어서, 상기 제1 풀업 구동부는,
    제1 노드와 외부 전원 사이에 연결되고, 인가되는 풀업 출력 데이터에 응답하여 동작하는 제1 피모스 트랜지스터와;
    상기 제1 노드와 접지전원 사이에 연결되고, 인가되는 풀업 출력 데이터에 응답하여 동작하는 제1 엔모스 트랜지스터와;
    출력단과 연결된 제3 노드와 외부 전원 사이에 연결되고, 상기 제1 노드의 상태에 응답하여 동작하는 제3 피모스 트랜지스터와;
    제4 노드와 외부 전원 사이에 연결되고, 인가되는 풀업 출력 데이터에 응답하여 동작하는 제4 피모스 트랜지스터와;
    상기 제4 노드와 제3 노드 사이에 연결되고, 인가되는 풀업 출력 데이터에 응답하여 동작하는 제4 엔모스 트랜지스터와;
    상기 제3 노드와 외부 전원 사이에 연결되고, 상기 제4 노드의 상태에 응답하여 동작하는 제6 피모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치에서의 출력 드라이버.
  5. 제 3항에 있어서, 상기 제1 풀다운 구동부는,
    제2 노드와 외부 전원 사이에 연결되고, 인가되는 풀다운 출력 데이터에 응답하여 동작하는 제2 피모스 트랜지스터와;
    상기 제2 노드와 접지전원 사이에 연결되고, 인가되는 풀다운 출력 데이터에 응답하여 동작하는 제2 엔모스 트랜지스터와;
    출력단과 연결된 제3 노드와 접지전원 사이에 연결되고, 상기 제2 노드의 상태에 응답하여 동작하는 제3 엔모스 트랜지스터와;
    제5 노드와 상기 제3 노드 사이에 연결되고, 인가되는 풀다운 출력 데이터에 응답하여 동작하는 제5 피모스 트랜지스터와;
    상기 제5 노드와 접지전원 사이에 연결되고, 인가되는 풀다운 출력 데이터에 응답하여 동작하는 제5 엔모스 트랜지스터와;
    상기 제3 노드와 접지전원 사이에 연결되고, 상기 제5 노드의 상태에 응답하여 동작하는 제6 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치에서의 출력 드라이버.
  6. 제 1항에 있어서,
    상기 제2 구동부는 상기 제1 구동부의 구동 트랜지스터의 동작 신호에 응답하여 상기 임피던스의 선형성을 보상하는 저항 소자를 포함하는 것을 특징으로 하는 반도체 장치에서의 출력 드라이버.
  7. 제 1항에 있어서, 상기 제2 구동부는,
    상기 제1 구동부의 제4 노드의 상태에 응답하여 상기 임피던스의 선형성을 보상하여 상기 데이터를 출력단에 제공하는 제2 풀업 구동부와;
    상기 제1 구동부의 제5 노드의 상태에 응답하여 상기 임피던스의 선형성을 보상하여 상기 데이터를 출력단에 제공하는 제2 풀다운 구동부를 포함하는 것을 특징으로 하는 반도체 장치에서의 출력 드라이버.
  8. 제 7항에 있어서, 상기 제2 풀업 구동부는,
    제6 노드와 외부 전원 사이에 연결되고, 상기 제1 구동부의 제4 노드의 상태에 응답하여 동작하는 피모스 트랜지스와;
    출력단과 연결된 제3 노드와 상기 제5 노드 사이에 연결되는 제1 저항 소자를 포함하는 것을 특징으로 하는 반도체 장치에서의 출력 드라이버.
  9. 제 7항에 있어서, 상기 제2 풀다운 구동부는,
    제7 노드와 접지전원 사이에 연결되고, 상기 제1 구동부의 제5 노드의 상태에 응답하여 동작하는 엔모스 트랜지스와;
    출력단과 연결된 제3 노드와 상기 제7 노드 사이에 연결되는 제2 저항 소자를 포함하는 것을 특징으로 하는 반도체 장치에서의 출력 드라이버.
  10. 제 1항에 있어서,
    상기 반도체 장치는 에스램(SRAM) 장치인 것을 특징으로 하는 반도체 장치에서의 출력 드라이버.
  11. 제 1항에 있어서,
    상기 출력 드라이버는 상기 반도체 장치의 임피던스 매칭을 위하여 적용되는 ZQ 회로의 출력 데이터를 출력단에 제공하는 오프 칩 드라이버인 것을 특징으로 하는 반도체 장치에서의 출력 드라이버.
KR1020040002137A 2004-01-13 2004-01-13 반도체 장치에서의 출력 드라이버 KR100568875B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020040002137A KR100568875B1 (ko) 2004-01-13 2004-01-13 반도체 장치에서의 출력 드라이버
US11/031,723 US7292068B2 (en) 2004-01-13 2005-01-07 Output driver for use in semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040002137A KR100568875B1 (ko) 2004-01-13 2004-01-13 반도체 장치에서의 출력 드라이버

Publications (2)

Publication Number Publication Date
KR20050073982A true KR20050073982A (ko) 2005-07-18
KR100568875B1 KR100568875B1 (ko) 2006-04-10

Family

ID=34738047

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040002137A KR100568875B1 (ko) 2004-01-13 2004-01-13 반도체 장치에서의 출력 드라이버

Country Status (2)

Country Link
US (1) US7292068B2 (ko)
KR (1) KR100568875B1 (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100965776B1 (ko) * 2008-04-11 2010-06-24 주식회사 하이닉스반도체 반도체메모리장치의 메인 드라이버 및 그 제어방법
KR101020291B1 (ko) * 2009-02-03 2011-03-07 주식회사 하이닉스반도체 프리드라이버 및 이를 이용한 출력드라이버회로
KR101033485B1 (ko) * 2009-07-30 2011-05-09 주식회사 하이닉스반도체 데이터 출력 드라이버
KR101103060B1 (ko) * 2006-09-13 2012-01-06 한양대학교 산학협력단 반도체 메모리 장치의 데이터 출력 제어 회로
US9543952B2 (en) 2013-10-29 2017-01-10 Samsung Electronics Co., Ltd. Semiconductor memory device and a method of operating the same

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100930414B1 (ko) * 2008-05-08 2009-12-08 주식회사 하이닉스반도체 데이터 출력 장치
US9136690B1 (en) * 2011-08-30 2015-09-15 Xilinx, Inc. Front-end circuit with electro-static discharge protection
US11217284B2 (en) * 2020-04-03 2022-01-04 Micron Technology, Inc. Memory with per pin input/output termination and driver impedance calibration

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4829199A (en) * 1987-07-13 1989-05-09 Ncr Corporation Driver circuit providing load and time adaptive current
US5122690A (en) * 1990-10-16 1992-06-16 General Electric Company Interface circuits including driver circuits with switching noise reduction
JP3093380B2 (ja) * 1991-11-15 2000-10-03 株式会社東芝 半導体集積回路における信号出力回路
JPH05243940A (ja) * 1992-02-27 1993-09-21 Mitsubishi Electric Corp 出力バッファ装置
US5877647A (en) * 1995-10-16 1999-03-02 Texas Instruments Incorporated CMOS output buffer with slew rate control
US6137317A (en) * 1998-07-01 2000-10-24 Intel Corporation CMOS driver
US6198307B1 (en) 1998-10-26 2001-03-06 Rambus Inc. Output driver circuit with well-controlled output impedance
US6184730B1 (en) * 1999-11-03 2001-02-06 Pericom Semiconductor Corp. CMOS output buffer with negative feedback dynamic-drive control and dual P,N active-termination transmission gates
US6351172B1 (en) 2000-02-29 2002-02-26 Dmel Inc. High-speed output driver with an impedance adjustment scheme
US6924669B2 (en) * 2000-03-30 2005-08-02 Fujitsu Limited Output buffer circuit and control method therefor
US6362655B1 (en) * 2000-11-15 2002-03-26 Intel Corporation Linear active resistor and driver circuit incorporating the same
US6509765B1 (en) * 2001-11-20 2003-01-21 Sun Microsystems, Inc. Selectable resistor and/or driver for an integrated circuit with a linear resistance

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101103060B1 (ko) * 2006-09-13 2012-01-06 한양대학교 산학협력단 반도체 메모리 장치의 데이터 출력 제어 회로
KR100965776B1 (ko) * 2008-04-11 2010-06-24 주식회사 하이닉스반도체 반도체메모리장치의 메인 드라이버 및 그 제어방법
KR101020291B1 (ko) * 2009-02-03 2011-03-07 주식회사 하이닉스반도체 프리드라이버 및 이를 이용한 출력드라이버회로
US7956654B2 (en) 2009-02-03 2011-06-07 Hynix Semiconductor Inc. Predriver and output driver circuit using the same
KR101033485B1 (ko) * 2009-07-30 2011-05-09 주식회사 하이닉스반도체 데이터 출력 드라이버
US9543952B2 (en) 2013-10-29 2017-01-10 Samsung Electronics Co., Ltd. Semiconductor memory device and a method of operating the same

Also Published As

Publication number Publication date
US7292068B2 (en) 2007-11-06
KR100568875B1 (ko) 2006-04-10
US20050151561A1 (en) 2005-07-14

Similar Documents

Publication Publication Date Title
US9300291B2 (en) Dynamic impedance control for input/output buffers
US9641175B2 (en) Output circuit for semiconductor device, semiconductor device having output circuit, and method of adjusting characteristics of output circuit
US7859296B2 (en) Calibration circuit, on die termination device and semiconductor memory device using the same
US8120381B2 (en) Impedance adjusting device
KR100744004B1 (ko) 온 다이 터미네이션 회로를 구비하는 반도체메모리소자 및그의 구동방법
KR100332455B1 (ko) 반도체 장치의 가변 임피던스 콘트롤회로 및 오프 칩 드라이버회로와 가변 임피던스 콘트롤 방법
TWI395225B (zh) 晶片內建終端裝置之校準電路
US7863927B2 (en) Semiconductor device
JP2006319968A (ja) 半導体装置におけるインピーダンス制御回路及びインピーダンス制御方法
US7208973B2 (en) On die termination circuit
US7573289B2 (en) Impedance matching circuit and semiconductor memory device with the same
US7292068B2 (en) Output driver for use in semiconductor device
US10491216B2 (en) Termination circuit, semiconductor device and operating method thereof
US10985757B2 (en) Dynamic impedance control for input/output buffers
KR20100006887A (ko) 캘리브래이션 회로, 온 다이 터미네이션 장치 및 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment
FPAY Annual fee payment
FPAY Annual fee payment

Payment date: 20190329

Year of fee payment: 14