JP2630272B2 - 半導体集積回路 - Google Patents
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- JP2630272B2 JP2630272B2 JP6222747A JP22274794A JP2630272B2 JP 2630272 B2 JP2630272 B2 JP 2630272B2 JP 6222747 A JP6222747 A JP 6222747A JP 22274794 A JP22274794 A JP 22274794A JP 2630272 B2 JP2630272 B2 JP 2630272B2
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/215—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09432—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors with coupled sources or source coupled logic
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路で構成さ
れる論理回路に関し、特に動作点（スレッショルドレベ
ル）を均一にした半導体集積回路に関する。
れる論理回路に関し、特に動作点（スレッショルドレベ
ル）を均一にした半導体集積回路に関する。
【０００２】
【従来の技術】従来の半導体集積回路で構成されるＡＮ
Ｄ／ＮＡＮＤ回路の一例を図５に示す。この回路は図５
（ａ）のように、４個のＮチャネルＭＯＳトランジスタ
（以下、ＮＭＯＳと称する）Ｑ５１〜Ｑ５４、定電流源
Ｉ５、負荷抵抗Ｒ５１，Ｒ５２で構成されたギルバート
セルの例であり、ＮＭＯＳＱ５１，Ｑ５２のゲートにそ
れぞれ正論理と負論理の各Ａ入力〔正入力Ａ（＋），負
入力Ａ（−）〕を入力し、ＮＭＯＳＱ５３，Ｑ５４のゲ
ートにそれぞれ正論理と負論理の各Ｂ入力〔正入力Ｂ
（＋），負入力Ｂ（−）〕を入力し、共通接続したＮＭ
ＯＳＱ５２とＮＭＯＳＱ５４の各ドレインからＡＮＤ出
力を、ＮＭＯＳＱ５１のドレインからＮＡＮＤ出力を得
るものである。この回路における論理表を図５（ｂ）に
示す。
Ｄ／ＮＡＮＤ回路の一例を図５に示す。この回路は図５
（ａ）のように、４個のＮチャネルＭＯＳトランジスタ
（以下、ＮＭＯＳと称する）Ｑ５１〜Ｑ５４、定電流源
Ｉ５、負荷抵抗Ｒ５１，Ｒ５２で構成されたギルバート
セルの例であり、ＮＭＯＳＱ５１，Ｑ５２のゲートにそ
れぞれ正論理と負論理の各Ａ入力〔正入力Ａ（＋），負
入力Ａ（−）〕を入力し、ＮＭＯＳＱ５３，Ｑ５４のゲ
ートにそれぞれ正論理と負論理の各Ｂ入力〔正入力Ｂ
（＋），負入力Ｂ（−）〕を入力し、共通接続したＮＭ
ＯＳＱ５２とＮＭＯＳＱ５４の各ドレインからＡＮＤ出
力を、ＮＭＯＳＱ５１のドレインからＮＡＮＤ出力を得
るものである。この回路における論理表を図５（ｂ）に
示す。
【０００３】また、従来のＥＸＯＲ／ＥＸＮＯＲ回路の
一例を図６に示す。この回路は図６（ａ）のように、６
個のＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳと
称する）Ｑ６１〜Ｑ６６、定電流源Ｉ６、負荷抵抗Ｒ６
１，Ｒ６２で構成されており、ＮＭＯＳＱ６１とＱ６４
のゲートに正入力Ａ（＋）を、ＮＭＯＳＱ６２とＱ６３
のゲートに負入力Ａ（−）をそれぞれ入力し、ＮＭＯＳ
Ｑ６５，Ｑ６６にそれぞれ正入力Ｂ（＋）と負入力Ｂ
（−）を入力し、ＮＭＯＳＱ６２とＱ６４のドレインか
らＥＸＯＲ出力を、ＮＭＯＳＱ６１とＱ６３のドレイン
からＥＸＮＯＲ出力を得るものである。この回路におけ
る論理表を図６（ｂ）に示す。
一例を図６に示す。この回路は図６（ａ）のように、６
個のＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳと
称する）Ｑ６１〜Ｑ６６、定電流源Ｉ６、負荷抵抗Ｒ６
１，Ｒ６２で構成されており、ＮＭＯＳＱ６１とＱ６４
のゲートに正入力Ａ（＋）を、ＮＭＯＳＱ６２とＱ６３
のゲートに負入力Ａ（−）をそれぞれ入力し、ＮＭＯＳ
Ｑ６５，Ｑ６６にそれぞれ正入力Ｂ（＋）と負入力Ｂ
（−）を入力し、ＮＭＯＳＱ６２とＱ６４のドレインか
らＥＸＯＲ出力を、ＮＭＯＳＱ６１とＱ６３のドレイン
からＥＸＮＯＲ出力を得るものである。この回路におけ
る論理表を図６（ｂ）に示す。
【０００４】また、一般的なインバータ／ノンインバー
タ回路を図７に示す。この回路は図７（ａ）のように、
ＮＭＯＳＱ７１，Ｑ７２、定電流源Ｉ７、負荷抵抗Ｒ７
１，Ｒ７２で構成され、ＮＭＯＳＱ７１，７２にＡ入力
Ａ（＋），Ａ（−）を入力し、ＮＭＯＳＱ７１，Ｑ７２
のドレインからＯ出力Ｏ（＋），Ｏ（−）を出力するも
のである。この回路における論理表を図７（ｂ）に示
す。
タ回路を図７に示す。この回路は図７（ａ）のように、
ＮＭＯＳＱ７１，Ｑ７２、定電流源Ｉ７、負荷抵抗Ｒ７
１，Ｒ７２で構成され、ＮＭＯＳＱ７１，７２にＡ入力
Ａ（＋），Ａ（−）を入力し、ＮＭＯＳＱ７１，Ｑ７２
のドレインからＯ出力Ｏ（＋），Ｏ（−）を出力するも
のである。この回路における論理表を図７（ｂ）に示
す。
【０００５】
【発明が解決しようとする課題】このような従来の論理
回路において、図５のＡＮＤ／ＮＡＮＤ回路と、図６の
ＥＸＯＲ／ＥＸＮＯＲ回路は、それぞれ２個のＮＭＯＳ
のソース・ドレインを電源間に直列接続し、このＮＭＯ
Ｓのゲートに対してＡ入力或いはＢ入力が入力される構
成となっている。一方、図７のインバータ／ノンインバ
ータ回路では、電源間には単一のＮＭＯＳのソース・ド
レインが接続されるのみであり、このＮＭＯＳのゲート
に対してＡ入力が入力される構成となっており、ＭＯＳ
電流モード（ＭＣＭＬ）となっている。このため、ＡＮ
Ｄ／ＮＡＮＤ回路及びＥＸＯＲ／ＥＸＮＯＲ回路と、イ
ンバータ／ノンインバータ回路とでは動作点が相違する
ことになる。
回路において、図５のＡＮＤ／ＮＡＮＤ回路と、図６の
ＥＸＯＲ／ＥＸＮＯＲ回路は、それぞれ２個のＮＭＯＳ
のソース・ドレインを電源間に直列接続し、このＮＭＯ
Ｓのゲートに対してＡ入力或いはＢ入力が入力される構
成となっている。一方、図７のインバータ／ノンインバ
ータ回路では、電源間には単一のＮＭＯＳのソース・ド
レインが接続されるのみであり、このＮＭＯＳのゲート
に対してＡ入力が入力される構成となっており、ＭＯＳ
電流モード（ＭＣＭＬ）となっている。このため、ＡＮ
Ｄ／ＮＡＮＤ回路及びＥＸＯＲ／ＥＸＮＯＲ回路と、イ
ンバータ／ノンインバータ回路とでは動作点が相違する
ことになる。
【０００６】このため、従来この種のＡＮＤ／ＮＡＮＤ
回路及びＥＸＯＲ／ＥＸＮＯＲ回路と、インバータ／ノ
ンインバータ回路とを１つの半導体集積回路で構成する
場合には、両回路の動作電圧を等しくするために両回路
間に一方の動作点を変換するためのレベルシフト回路が
必要であり、このために回路構成が複雑化するという問
題がある。
回路及びＥＸＯＲ／ＥＸＮＯＲ回路と、インバータ／ノ
ンインバータ回路とを１つの半導体集積回路で構成する
場合には、両回路の動作電圧を等しくするために両回路
間に一方の動作点を変換するためのレベルシフト回路が
必要であり、このために回路構成が複雑化するという問
題がある。
【０００７】
【発明の目的】本発明の目的は、レベルシフト回路を用
いることなくＡＮＤ／ＮＡＮＤ回路またはＥＸＯＲ／Ｅ
ＸＮＯＲ回路と、インバータ／ノンインバータ回路とを
１つの半導体集積回路で構成し、回路構成の簡略化を可
能にした半導体集積回路を提供することにある。
いることなくＡＮＤ／ＮＡＮＤ回路またはＥＸＯＲ／Ｅ
ＸＮＯＲ回路と、インバータ／ノンインバータ回路とを
１つの半導体集積回路で構成し、回路構成の簡略化を可
能にした半導体集積回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体集積回路
は、第１の論理値を差動入力とするソース結合対を構成
する第１の極性の一対のトランジスタと、この第１の極
性のトランジスタ対を駆動するための第１の定電流源
と、第２の論理値を差動入力とするソース結合対を構成
し、かつそれぞれが前記第１の極性のトランジスタ対の
各ドレインに接続された第２の極性の二対のトランジス
タと、前記第２の極性のそれぞれのトランジスタ対を駆
動する第２及び第３の定電流源と、これら第２の極性の
各トランジスタ対に接続される第１及び第２の負荷とを
備える構成とする。
は、第１の論理値を差動入力とするソース結合対を構成
する第１の極性の一対のトランジスタと、この第１の極
性のトランジスタ対を駆動するための第１の定電流源
と、第２の論理値を差動入力とするソース結合対を構成
し、かつそれぞれが前記第１の極性のトランジスタ対の
各ドレインに接続された第２の極性の二対のトランジス
タと、前記第２の極性のそれぞれのトランジスタ対を駆
動する第２及び第３の定電流源と、これら第２の極性の
各トランジスタ対に接続される第１及び第２の負荷とを
備える構成とする。
【０００９】即ち、第２の極性の二対のトランジスタを
構成するトランジスタのうち、１つのトランジスタと他
の３つのトランジスタをそれぞれ第１の負荷と第２の負
荷に接続し、１つのトランジスタと第１の負荷との接続
点をＮＡＮＤ出力とし、３つのトランジスタと第２の負
荷との接続点をＡＮＤ出力としてＡＮＤ／ＮＡＮＤ回路
を構成する。
構成するトランジスタのうち、１つのトランジスタと他
の３つのトランジスタをそれぞれ第１の負荷と第２の負
荷に接続し、１つのトランジスタと第１の負荷との接続
点をＮＡＮＤ出力とし、３つのトランジスタと第２の負
荷との接続点をＡＮＤ出力としてＡＮＤ／ＮＡＮＤ回路
を構成する。
【００１０】また、第２の極性の二対のトランジスタを
構成するトランジスタのうち、各対の互いに逆極性の論
理値が入力されるトランジスタをそれぞれ組にして各ト
ランジスタ組をそれぞれ第１の負荷と第２の負荷に接続
し、一方のトランジスタ組と第１の負荷との接続点をＥ
ＸＯＲ出力とし、他方のトランジスタ組と第２の負荷と
の接続点をＥＸＮＯＲ出力としてＥＸＯＲ／ＥＸＮＯＲ
回路を構成する。
構成するトランジスタのうち、各対の互いに逆極性の論
理値が入力されるトランジスタをそれぞれ組にして各ト
ランジスタ組をそれぞれ第１の負荷と第２の負荷に接続
し、一方のトランジスタ組と第１の負荷との接続点をＥ
ＸＯＲ出力とし、他方のトランジスタ組と第２の負荷と
の接続点をＥＸＮＯＲ出力としてＥＸＯＲ／ＥＸＮＯＲ
回路を構成する。
【００１１】ここで、前記半導体集積回路は、トランジ
スタの差動対で構成されるインバータ／ノンインバータ
回路と一体に１つの半導体集積回路として形成される。
スタの差動対で構成されるインバータ／ノンインバータ
回路と一体に１つの半導体集積回路として形成される。
【００１２】
【作用】第１の論理値を差動入力とする第１の極性の一
対のトランジスタと、第２の論理値を差動入力とする第
２の極性の二対のトランジスタはそれぞれ負荷と定電流
源とによって決定される動作点によって動作されるた
め、インバータ／ノンインバータ回路と等しい動作点に
一定化することが可能となり、本発明回路をインバータ
／ノンインバータ回路と一体化する際のレベルシフト回
路が不要となる。
対のトランジスタと、第２の論理値を差動入力とする第
２の極性の二対のトランジスタはそれぞれ負荷と定電流
源とによって決定される動作点によって動作されるた
め、インバータ／ノンインバータ回路と等しい動作点に
一定化することが可能となり、本発明回路をインバータ
／ノンインバータ回路と一体化する際のレベルシフト回
路が不要となる。
【００１３】
【実施例】次に、本発明の実施例を図面を参照して説明
する。図１（ａ）は本発明の第１実施例の回路図であ
り、本発明をＡＮＤ／ＮＡＮＤ回路に適用した例を示し
ている。一対のＰチャネルＭＯＳトランジスタ、即ちＰ
ＭＯＳＱ１１とＰＭＯＳＱ１２はソースを共通にした差
動接続とされ、ソースには定電流源Ｉ１１が接続され、
各ドレインにはそれぞれ定電流源Ｉ１２，Ｉ１３が接続
され、これらは電源ＶＤＤとＧＮＤとの間に接続されて
定電流源Ｉ１１で駆動されるように構成される。また、
前記ＰＭＯＳのドレインには、極性が異なる一対のＮＭ
ＯＳＱ１３，１４がソースを共通にして差動接続され、
そのうち一方のＮＭＯＳＱ１３のドレインは負荷抵抗Ｒ
１１を介して電源ＶＤＤに接続される。また、他方のＮ
ＭＯＳＱ１４のドレインは負荷抵抗Ｒ１２を介して電源
ＶＤＤに接続される。同様に、前記ＰＭＯＳのドレイン
には極性が異なる一対のＮＭＯＳＱ１５，Ｑ１６がソー
スを共通にして差動接続され、これらのＮＭＯＳＱ１
５，Ｑ１６の各ドレインは共に前記負荷抵抗Ｒ１２に接
続される。これらのＮＭＯＳＱ１３，Ｑ１４とＱ１５，
Ｑ１６はそれぞれ前記定電流源Ｉ１２，Ｉ１３で駆動さ
れる。なお、これら定電流源Ｉ１２，Ｉ１３は後述する
作用の説明から判るように、定電流源Ｉ１１の電流値と
ほぼ等しい電流源として構成されている。
する。図１（ａ）は本発明の第１実施例の回路図であ
り、本発明をＡＮＤ／ＮＡＮＤ回路に適用した例を示し
ている。一対のＰチャネルＭＯＳトランジスタ、即ちＰ
ＭＯＳＱ１１とＰＭＯＳＱ１２はソースを共通にした差
動接続とされ、ソースには定電流源Ｉ１１が接続され、
各ドレインにはそれぞれ定電流源Ｉ１２，Ｉ１３が接続
され、これらは電源ＶＤＤとＧＮＤとの間に接続されて
定電流源Ｉ１１で駆動されるように構成される。また、
前記ＰＭＯＳのドレインには、極性が異なる一対のＮＭ
ＯＳＱ１３，１４がソースを共通にして差動接続され、
そのうち一方のＮＭＯＳＱ１３のドレインは負荷抵抗Ｒ
１１を介して電源ＶＤＤに接続される。また、他方のＮ
ＭＯＳＱ１４のドレインは負荷抵抗Ｒ１２を介して電源
ＶＤＤに接続される。同様に、前記ＰＭＯＳのドレイン
には極性が異なる一対のＮＭＯＳＱ１５，Ｑ１６がソー
スを共通にして差動接続され、これらのＮＭＯＳＱ１
５，Ｑ１６の各ドレインは共に前記負荷抵抗Ｒ１２に接
続される。これらのＮＭＯＳＱ１３，Ｑ１４とＱ１５，
Ｑ１６はそれぞれ前記定電流源Ｉ１２，Ｉ１３で駆動さ
れる。なお、これら定電流源Ｉ１２，Ｉ１３は後述する
作用の説明から判るように、定電流源Ｉ１１の電流値と
ほぼ等しい電流源として構成されている。
【００１４】そして、前記一方のＰＭＯＳＱ１１のゲー
トに正入力Ａ（＋）が、他方のＰＭＯＳＱ１２のゲート
に負入力Ａ（−）が入力され、ＮＭＯＳＱ１３，Ｑ１５
の各ゲートに正入力Ｂ（＋）が、ＮＭＯＳＱ１４，Ｑ１
６のゲートに負入力Ｂ（−）がそれぞれ入力される。ま
た、ＮＭＯＳＱ１３のドレインからＮＡＮＤ出力が、Ｎ
ＭＯＳＱ１４，Ｑ１５及びＱ１６の各ドレインからＡＮ
Ｄ出力がそれぞれ出力されるように構成される。
トに正入力Ａ（＋）が、他方のＰＭＯＳＱ１２のゲート
に負入力Ａ（−）が入力され、ＮＭＯＳＱ１３，Ｑ１５
の各ゲートに正入力Ｂ（＋）が、ＮＭＯＳＱ１４，Ｑ１
６のゲートに負入力Ｂ（−）がそれぞれ入力される。ま
た、ＮＭＯＳＱ１３のドレインからＮＡＮＤ出力が、Ｎ
ＭＯＳＱ１４，Ｑ１５及びＱ１６の各ドレインからＡＮ
Ｄ出力がそれぞれ出力されるように構成される。
【００１５】したがって、このＡＮＤ／ＮＡＮＤ回路で
は、入力Ａと入力ＢによるＡＮＤとＮＡＮＤの各出力の
論理表は図１（ｂ）のようになる。例えば、正入力Ａ
（＋）に“１”が入力されたときにはＭＯＳＱ１１がオ
フされ、このとき負入力Ａ（−）の入力は“０”である
ためＰＰＭＯＳＱ１２がオンされ、定電流源Ｉ１１の電
流はＰＭＯＳＱ１２を通流し、ＮＭＯＳＱ１５，Ｑ１６
はオフ状態となる。また、このときＰＭＯＳＱ１１はオ
フ状態であるため、ＮＭＯＳＱ１３，Ｑ１４は定電流源
Ｉ１２により正常動作状態となる。そして、これらＮＭ
ＯＳＱ１３，Ｑ１４に対し、正入力Ｂ（＋）に“１”が
入力されると、ＮＭＯＳＱ１３がオンし、このとき負入
力Ｂ（−）は“０”でＮＭＯＳＱ１４がオフとなるた
め、ＡＮＤ出力は“１”となり、ＮＡＮＤ出力は“０”
となる。以下、各入力についてこのような動作が行われ
ることで、前記論理表の結果が得られる。
は、入力Ａと入力ＢによるＡＮＤとＮＡＮＤの各出力の
論理表は図１（ｂ）のようになる。例えば、正入力Ａ
（＋）に“１”が入力されたときにはＭＯＳＱ１１がオ
フされ、このとき負入力Ａ（−）の入力は“０”である
ためＰＰＭＯＳＱ１２がオンされ、定電流源Ｉ１１の電
流はＰＭＯＳＱ１２を通流し、ＮＭＯＳＱ１５，Ｑ１６
はオフ状態となる。また、このときＰＭＯＳＱ１１はオ
フ状態であるため、ＮＭＯＳＱ１３，Ｑ１４は定電流源
Ｉ１２により正常動作状態となる。そして、これらＮＭ
ＯＳＱ１３，Ｑ１４に対し、正入力Ｂ（＋）に“１”が
入力されると、ＮＭＯＳＱ１３がオンし、このとき負入
力Ｂ（−）は“０”でＮＭＯＳＱ１４がオフとなるた
め、ＡＮＤ出力は“１”となり、ＮＡＮＤ出力は“０”
となる。以下、各入力についてこのような動作が行われ
ることで、前記論理表の結果が得られる。
【００１６】そして、この回路では、入力Ａ，Ｂが入力
されるＰＭＯＳＱ１１，Ｑ１２とＮＭＯＳＱ１３〜Ｑ１
６はそれぞれ電源ＶＤＤとＧＮＤとの間に単一状態でソ
ース・ドレインが接続されているため、入力Ａ，Ｂによ
る動作点はＭＯＳ電流モード（ＭＣＭＬ）となる。した
がって、このＡＮＤ／ＮＡＮＤ回路と図７に示したイン
バータ／ノンインバータ回路とを１つの半導体集積回路
として構成した場合でも、ＡＮＤ／ＮＡＮＤ回路とイン
バータ／ノンインバータ回路の動作点を等しくでき、レ
ベルシフト回路が不要となり、集積回路の回路構成を簡
略化することが可能となる。
されるＰＭＯＳＱ１１，Ｑ１２とＮＭＯＳＱ１３〜Ｑ１
６はそれぞれ電源ＶＤＤとＧＮＤとの間に単一状態でソ
ース・ドレインが接続されているため、入力Ａ，Ｂによ
る動作点はＭＯＳ電流モード（ＭＣＭＬ）となる。した
がって、このＡＮＤ／ＮＡＮＤ回路と図７に示したイン
バータ／ノンインバータ回路とを１つの半導体集積回路
として構成した場合でも、ＡＮＤ／ＮＡＮＤ回路とイン
バータ／ノンインバータ回路の動作点を等しくでき、レ
ベルシフト回路が不要となり、集積回路の回路構成を簡
略化することが可能となる。
【００１７】図２（ａ）は本発明の第２実施例の回路図
であり、第１実施例と同様に本発明をＡＮＤ／ＮＡＮＤ
回路に適用した例である。ここでは、第１実施例のＰＭ
ＯＳＱ１１，Ｑ１２とＮＭＯＳＱ１３〜Ｑ１６とをそれ
ぞれ逆の極性のＭＯＳトランジスタＮＭＯＳＱ２１，Ｑ
２２とＰＭＯＳＱ２３〜Ｑ２６に置き代え、かつこれに
対応して電源ＶＤＤとＧＮＤに対する負荷抵抗Ｒ２１，
Ｒ２２と定電流源Ｉ２１，Ｉ２２，Ｉ２３の接続点を相
違させたものである。また、入力Ａ，Ｂについても逆の
接続構造としている。
であり、第１実施例と同様に本発明をＡＮＤ／ＮＡＮＤ
回路に適用した例である。ここでは、第１実施例のＰＭ
ＯＳＱ１１，Ｑ１２とＮＭＯＳＱ１３〜Ｑ１６とをそれ
ぞれ逆の極性のＭＯＳトランジスタＮＭＯＳＱ２１，Ｑ
２２とＰＭＯＳＱ２３〜Ｑ２６に置き代え、かつこれに
対応して電源ＶＤＤとＧＮＤに対する負荷抵抗Ｒ２１，
Ｒ２２と定電流源Ｉ２１，Ｉ２２，Ｉ２３の接続点を相
違させたものである。また、入力Ａ，Ｂについても逆の
接続構造としている。
【００１８】このＡＮＤ／ＮＡＮＤ回路の論理表を図２
（ｂ）に示す。そして、この回路においても、入力Ａ，
Ｂが入力されるＰＭＯＳＱ２３〜Ｑ２６とＮＭＯＳＱ２
１，Ｑ２２はそれぞれ電源ＶＤＤとＧＮＤとの間に単一
状態でソース・ドレインが接続されているため、入力
Ａ，Ｂによる動作点はＭＯＳ電流モード（ＭＣＭＬ）と
なる。したがって、このＡＮＤ／ＮＡＮＤ回路を図７に
示したインバータ／ノンインバータ回路とを１つの半導
体集積回路として構成した場合でも、両者の動作点を等
しくでき、レベルシフト回路が不要となり、集積回路の
回路構成を簡略化することが可能となる。
（ｂ）に示す。そして、この回路においても、入力Ａ，
Ｂが入力されるＰＭＯＳＱ２３〜Ｑ２６とＮＭＯＳＱ２
１，Ｑ２２はそれぞれ電源ＶＤＤとＧＮＤとの間に単一
状態でソース・ドレインが接続されているため、入力
Ａ，Ｂによる動作点はＭＯＳ電流モード（ＭＣＭＬ）と
なる。したがって、このＡＮＤ／ＮＡＮＤ回路を図７に
示したインバータ／ノンインバータ回路とを１つの半導
体集積回路として構成した場合でも、両者の動作点を等
しくでき、レベルシフト回路が不要となり、集積回路の
回路構成を簡略化することが可能となる。
【００１９】図３（ａ）は、本発明の第３実施例の回路
図であり、ここでは本発明をＥＸＯＲ／ＥＸＮＯＲ回路
に適用した例を示している。この構成において、一対の
ＰＭＯＳＱ３１，Ｑ３２のソースを相互に接続して定電
流源Ｉ３１に接続し、かつ各ドレインにそれぞれ定電流
源Ｉ３２，Ｉ３３を接続し、更に各ドレインに対を成す
逆極性のＮＭＯＳＱ３３，Ｑ３４とＱ３５，Ｑ３６を接
続する構成は前記第１実施例と同様である。また、各Ｐ
ＭＯＳＱ３１，３２のゲートに正入力Ａ（＋）と負入力
Ａ（−）を入力し、各ＮＭＯＳＱ３３〜Ｑ３６のゲート
に正入力Ｂ（＋）と負入力Ｂ（−）を入力する構成も同
じである。但し、ＥＸＯＲ出力はＮＭＯＳＱ３３とＱ３
５のドレインを共に負荷抵抗Ｒ３１に接続した箇所から
取り出し、ＥＸＮＯＲ出力はＮＭＯＳＱ３４とＱ３６の
ドレインを共に負荷抵抗Ｒ３２に接続した箇所から取り
出している。
図であり、ここでは本発明をＥＸＯＲ／ＥＸＮＯＲ回路
に適用した例を示している。この構成において、一対の
ＰＭＯＳＱ３１，Ｑ３２のソースを相互に接続して定電
流源Ｉ３１に接続し、かつ各ドレインにそれぞれ定電流
源Ｉ３２，Ｉ３３を接続し、更に各ドレインに対を成す
逆極性のＮＭＯＳＱ３３，Ｑ３４とＱ３５，Ｑ３６を接
続する構成は前記第１実施例と同様である。また、各Ｐ
ＭＯＳＱ３１，３２のゲートに正入力Ａ（＋）と負入力
Ａ（−）を入力し、各ＮＭＯＳＱ３３〜Ｑ３６のゲート
に正入力Ｂ（＋）と負入力Ｂ（−）を入力する構成も同
じである。但し、ＥＸＯＲ出力はＮＭＯＳＱ３３とＱ３
５のドレインを共に負荷抵抗Ｒ３１に接続した箇所から
取り出し、ＥＸＮＯＲ出力はＮＭＯＳＱ３４とＱ３６の
ドレインを共に負荷抵抗Ｒ３２に接続した箇所から取り
出している。
【００２０】したがって、このＥＸＯＲ／ＥＸＮＯＲ回
路では、入力Ａと入力ＢによるＥＸＯＲとＥＸＮＯＲの
各出力の論理表は図３（ｂ）のようになる。例えば、正
入力Ａ（＋）に“１”が入力されたときにはＭＯＳＱ３
１がオフされ、このとき負入力Ａ（−）の入力は“０”
であるためＰＰＭＯＳＱ３２がオンされ、定電流源Ｉ１
１の電流はＰＭＯＳＱ３２を通流し、ＮＭＯＳＱ３５，
Ｑ３６はオフ状態となる。また、このときＰＭＯＳＱ３
１はオフ状態であるため、ＮＭＯＳＱ３３，Ｑ３４は定
電流源Ｉ１２により正常動作状態となる。そして、これ
らＮＭＯＳＱ３３，Ｑ３４に対し、正入力Ｂ（＋）に
“１”が入力されると、ＮＭＯＳＱ３３がオンし、この
とき負入力Ｂ（−）は“０”でＮＭＯＳＱ３４がオフと
なるため、ＥＸＯＲ出力は“０”となり、ＥＸＮＯＲ出
力は“１”となる。以下、各入力についてこのような動
作が行われることで、前記論理表の結果が得られる。
路では、入力Ａと入力ＢによるＥＸＯＲとＥＸＮＯＲの
各出力の論理表は図３（ｂ）のようになる。例えば、正
入力Ａ（＋）に“１”が入力されたときにはＭＯＳＱ３
１がオフされ、このとき負入力Ａ（−）の入力は“０”
であるためＰＰＭＯＳＱ３２がオンされ、定電流源Ｉ１
１の電流はＰＭＯＳＱ３２を通流し、ＮＭＯＳＱ３５，
Ｑ３６はオフ状態となる。また、このときＰＭＯＳＱ３
１はオフ状態であるため、ＮＭＯＳＱ３３，Ｑ３４は定
電流源Ｉ１２により正常動作状態となる。そして、これ
らＮＭＯＳＱ３３，Ｑ３４に対し、正入力Ｂ（＋）に
“１”が入力されると、ＮＭＯＳＱ３３がオンし、この
とき負入力Ｂ（−）は“０”でＮＭＯＳＱ３４がオフと
なるため、ＥＸＯＲ出力は“０”となり、ＥＸＮＯＲ出
力は“１”となる。以下、各入力についてこのような動
作が行われることで、前記論理表の結果が得られる。
【００２１】この回路では、入力Ａ，Ｂが入力されるＰ
ＭＯＳＱ３１，Ｑ３２とＮＭＯＳＱ３３〜Ｑ３６はそれ
ぞれ電源ＶＤＤとＧＮＤとの間に単一状態でソース・ド
レインが接続されているため、入力Ａ，Ｂによる動作点
はＭＯＳ電流モード（ＭＣＭＬ）となる。したがって、
このＥＸＯＲ／ＥＸＮＯＲ回路と図７に示したインバー
タ／ノンインバータ回路とを１つの半導体集積回路とし
て構成した場合でも、両回路の動作点を等しくでき、レ
ベルシフト回路が不要となり、集積回路の回路構成を簡
略化することが可能となる。
ＭＯＳＱ３１，Ｑ３２とＮＭＯＳＱ３３〜Ｑ３６はそれ
ぞれ電源ＶＤＤとＧＮＤとの間に単一状態でソース・ド
レインが接続されているため、入力Ａ，Ｂによる動作点
はＭＯＳ電流モード（ＭＣＭＬ）となる。したがって、
このＥＸＯＲ／ＥＸＮＯＲ回路と図７に示したインバー
タ／ノンインバータ回路とを１つの半導体集積回路とし
て構成した場合でも、両回路の動作点を等しくでき、レ
ベルシフト回路が不要となり、集積回路の回路構成を簡
略化することが可能となる。
【００２２】図４（ａ）は本発明の第４実施例の回路図
であり、第３実施例と同様に本発明をＥＸＯＲ／ＥＸＮ
ＯＲ回路に適用した例である。ここでは、第３実施例の
ＰＭＯＳＱ３１，Ｑ３２とＮＭＯＳＱ３３〜Ｑ３６とを
それぞれ逆の極性のＭＯＳトランジスタのＮＭＯＳＱ４
１，Ｑ４２とＰＭＯＳＱ４３〜Ｑ４６に置き代え、かつ
これに対応して電源ＶＤＤとＧＮＤに対する負荷抵抗Ｒ
４１，Ｒ４２と定電流源Ｉ４１，Ｉ４２，Ｉ４３の接続
点を相違させたものである。また、入力Ａ，Ｂについて
も逆の接続構造としている。
であり、第３実施例と同様に本発明をＥＸＯＲ／ＥＸＮ
ＯＲ回路に適用した例である。ここでは、第３実施例の
ＰＭＯＳＱ３１，Ｑ３２とＮＭＯＳＱ３３〜Ｑ３６とを
それぞれ逆の極性のＭＯＳトランジスタのＮＭＯＳＱ４
１，Ｑ４２とＰＭＯＳＱ４３〜Ｑ４６に置き代え、かつ
これに対応して電源ＶＤＤとＧＮＤに対する負荷抵抗Ｒ
４１，Ｒ４２と定電流源Ｉ４１，Ｉ４２，Ｉ４３の接続
点を相違させたものである。また、入力Ａ，Ｂについて
も逆の接続構造としている。
【００２３】このＥＸＯＲ／ＥＸＮＯＲ回路の論理表を
図４（ｂ）に示す。この回路においても、入力Ａ，Ｂが
入力されるＮＭＯＳＱ４３〜Ｑ４６とＰＭＯＳＱ４１，
Ｑ４２はそれぞれ電源ＶＤＤとＧＮＤとの間に単一状態
でソース・ドレインが接続されているため、入力Ａ，Ｂ
による動作点はＭＯＳ電流モード（ＭＣＭＬ）となる。
したがって、このＥＸＯＲ／ＥＸＮＯＲ回路を図７に示
したインバータ／ノンインバータ回路とを１つの半導体
集積回路として構成した場合でも、両者の動作点を等し
くでき、レベルシフト回路が不要となり、集積回路の回
路構成を簡略化することが可能となる。
図４（ｂ）に示す。この回路においても、入力Ａ，Ｂが
入力されるＮＭＯＳＱ４３〜Ｑ４６とＰＭＯＳＱ４１，
Ｑ４２はそれぞれ電源ＶＤＤとＧＮＤとの間に単一状態
でソース・ドレインが接続されているため、入力Ａ，Ｂ
による動作点はＭＯＳ電流モード（ＭＣＭＬ）となる。
したがって、このＥＸＯＲ／ＥＸＮＯＲ回路を図７に示
したインバータ／ノンインバータ回路とを１つの半導体
集積回路として構成した場合でも、両者の動作点を等し
くでき、レベルシフト回路が不要となり、集積回路の回
路構成を簡略化することが可能となる。
【００２４】ここで、ダイオード接続されたトランジス
タ（ソース、ドレインの一方をゲートに接続する）はゲ
ートＷ／Ｌ比を小さくすれば、略線形に抵抗値が変化さ
れるため、前記各実施例の負荷抵抗の代わりにダイオー
ド接続されたトランジスタを利用してもよい。即ち、第
１及び第３実施例ではダイオード接続されたＰＭＯＳを
使用し、第２及び第４実施例ではダイオード接続された
ＮＭＯＳを使用すればよい。
タ（ソース、ドレインの一方をゲートに接続する）はゲ
ートＷ／Ｌ比を小さくすれば、略線形に抵抗値が変化さ
れるため、前記各実施例の負荷抵抗の代わりにダイオー
ド接続されたトランジスタを利用してもよい。即ち、第
１及び第３実施例ではダイオード接続されたＰＭＯＳを
使用し、第２及び第４実施例ではダイオード接続された
ＮＭＯＳを使用すればよい。
【００２５】
【発明の効果】以上説明したように本発明は、第１の論
理値を差動入力とするソース結合対を構成する第１の極
性の一対のトランジスタを第１の定電流源で駆動し、第
２の論理値を差動入力とするソース結合対を構成してそ
れぞれが前記第１の極性のトランジスタ対の各ドレイン
に接続された第２の極性の二対のトランジスタを第２及
び第３の定電流源で駆動し、これら第２の極性の各トラ
ンジスタ対に対して第１及び第２の負荷を選択的に接続
した構成としているので、第１の極性の一対のトランジ
スタと第２の極性の二対のトランジスタはそれぞれ負荷
と定電流源とによって決定される動作点によって動作さ
れるため、インバータ／ノンインバータ回路と等しい動
作点に一定化することが可能となり、本発明回路をイン
バータ／ノンインバータ回路と一体化した場合にもレベ
ルシフト回路が不要となり、半導体集積回路の回路構成
を簡略化できる効果がある。
理値を差動入力とするソース結合対を構成する第１の極
性の一対のトランジスタを第１の定電流源で駆動し、第
２の論理値を差動入力とするソース結合対を構成してそ
れぞれが前記第１の極性のトランジスタ対の各ドレイン
に接続された第２の極性の二対のトランジスタを第２及
び第３の定電流源で駆動し、これら第２の極性の各トラ
ンジスタ対に対して第１及び第２の負荷を選択的に接続
した構成としているので、第１の極性の一対のトランジ
スタと第２の極性の二対のトランジスタはそれぞれ負荷
と定電流源とによって決定される動作点によって動作さ
れるため、インバータ／ノンインバータ回路と等しい動
作点に一定化することが可能となり、本発明回路をイン
バータ／ノンインバータ回路と一体化した場合にもレベ
ルシフト回路が不要となり、半導体集積回路の回路構成
を簡略化できる効果がある。
【００２６】また、第２の極性の二対のトランジスタを
構成するトランジスタのうち、１つのトランジスタを第
１の負荷に、他の３つのトランジスタを第２の負荷にそ
れぞれ接続し、１つのトランジスタと第１の負荷との接
続点をＮＡＮＤ出力とし、３つのトランジスタと第２の
負荷との接続点をＡＮＤ出力とすることで、動作点がイ
ンバータ／ノンインバータ回路と等しいＡＮＤ／ＮＡＮ
Ｄ回路が構成でき、レベルシフト回路が不要なＡＮＤ／
ＮＡＮＤ回路とインバータ／ノンインバータ回路を含む
半導体集積回路が構成できる。
構成するトランジスタのうち、１つのトランジスタを第
１の負荷に、他の３つのトランジスタを第２の負荷にそ
れぞれ接続し、１つのトランジスタと第１の負荷との接
続点をＮＡＮＤ出力とし、３つのトランジスタと第２の
負荷との接続点をＡＮＤ出力とすることで、動作点がイ
ンバータ／ノンインバータ回路と等しいＡＮＤ／ＮＡＮ
Ｄ回路が構成でき、レベルシフト回路が不要なＡＮＤ／
ＮＡＮＤ回路とインバータ／ノンインバータ回路を含む
半導体集積回路が構成できる。
【００２７】更に、第２の極性の二対のトランジスタを
構成するトランジスタのうち、各対の互いに逆極性の論
理値が入力されるトランジスタをそれぞれ組にして第１
の負荷と第２の負荷に接続し、一方のトランジスタ組と
第１の負荷との接続点をＥＸＯＲ出力とし、他方のトラ
ンジスタ組と第２の負荷との接続点をＥＸＮＯＲ出力と
することで、動作点がインバータ／ノンインバータ回路
と等しいＥＸＯＲ／ＥＸＮＯＲ回路が構成でき、レベル
シフト回路が不要なＥＸＯＲ／ＥＸＮＯＲ回路とインバ
ータ／ノンインバータ回路を含む半導体集積回路が構成
できる。
構成するトランジスタのうち、各対の互いに逆極性の論
理値が入力されるトランジスタをそれぞれ組にして第１
の負荷と第２の負荷に接続し、一方のトランジスタ組と
第１の負荷との接続点をＥＸＯＲ出力とし、他方のトラ
ンジスタ組と第２の負荷との接続点をＥＸＮＯＲ出力と
することで、動作点がインバータ／ノンインバータ回路
と等しいＥＸＯＲ／ＥＸＮＯＲ回路が構成でき、レベル
シフト回路が不要なＥＸＯＲ／ＥＸＮＯＲ回路とインバ
ータ／ノンインバータ回路を含む半導体集積回路が構成
できる。
【図１】本発明をＡＮＤ／ＮＡＮＤ回路に適用した第１
実施例の回路図とその論理表である。
実施例の回路図とその論理表である。
【図２】本発明をＡＮＤ／ＮＡＮＤ回路に適用した第２
実施例の回路図とその論理表である。
実施例の回路図とその論理表である。
【図３】本発明をＥＸＯＲ／ＥＸＮＯＲ回路に適用した
第３実施例の回路図とその論理表である。
第３実施例の回路図とその論理表である。
【図４】本発明をＥＸＯＲ／ＥＸＮＯＲ回路に適用した
第４実施例の回路図とその論理表である。
第４実施例の回路図とその論理表である。
【図５】従来のＡＮＤ／ＮＡＮＤ回路の一例の回路図と
その論理表である。
その論理表である。
【図６】従来のＥＸＯＲ／ＥＸＮＯＲ回路の一例の回路
図とその論理表である。
図とその論理表である。
【図７】従来のインバータ／ノンインバータ回路の一例
の回路図とその論理表である。
の回路図とその論理表である。
Ｑ１１，Ｑ１２，Ｑ２３〜Ｑ２６，Ｑ３１，Ｑ３２，Ｑ
４３〜Ｑ４６ ＰＭＯＳＱ１３〜Ｑ１６，Ｑ２１，Ｑ２
２，Ｑ３３〜Ｑ３６，Ｑ４１，Ｑ４２ ＮＭＯＳＩ１
１，Ｉ１２，Ｉ１３〜Ｉ４１，Ｉ４２，Ｉ４３ 定電流 Ｒ１１，Ｒ１２〜Ｒ４１，Ｒ４２ 負荷抵抗
４３〜Ｑ４６ ＰＭＯＳＱ１３〜Ｑ１６，Ｑ２１，Ｑ２
２，Ｑ３３〜Ｑ３６，Ｑ４１，Ｑ４２ ＮＭＯＳＩ１
１，Ｉ１２，Ｉ１３〜Ｉ４１，Ｉ４２，Ｉ４３ 定電流 Ｒ１１，Ｒ１２〜Ｒ４１，Ｒ４２ 負荷抵抗
Claims (3)
- 【請求項１】 第１の論理値を差動入力とするソース結
合対を構成する第１の極性の一対のトランジスタと、こ
の第１の極性のトランジスタ対を駆動するための第１の
定電流源と、第２の論理値を差動入力とするソース結合
対を構成し、かつそれぞれが前記第１の極性のトランジ
スタ対の各ドレインに接続された第２の極性の二対のト
ランジスタと、前記第２の極性のそれぞれのトランジス
タ対を駆動する第２及び第３の定電流源と、これら第２
の極性の各トランジスタ対に接続される第１及び第２の
負荷とを備え、前記第２の極性の二対のトランジスタを
構成する４個のトランジスタのうち、１つのトランジス
タを前記第１の負荷に接続し、他の３つのトランジスタ
を前記第２の負荷に接続し、前記１つのトランジスタと
第１の負荷との接続点をＮＡＮＤ出力とし、前記３つの
トランジスタと第２の負荷との接続点をＡＮＤ出力とし
てＡＮＤ／ＮＡＮＤ回路を構成することを特徴とする半
導体集積回路。 - 【請求項２】 第１の論理値を差動入力とするソース結
合対を構成する第１の極性の一対のトランジスタと、こ
の第１の極性のトランジスタ対を駆動するための第１の
定電流源と、第２の論理値を差動入力とするソース結合
対を構成し、かつそれぞれが前記第１の極性のトランジ
スタ対の各ドレインに接続された第２の極性の二対のト
ランジスタと、前記第２の極性のそれぞれのトランジス
タ対を駆動する第２及び第３の定電流源と、これら第２
の極性の各トランジスタ対に接続される第１及び第２の
負荷とを備え、前記第２の極性の二対のトランジスタを
構成する４個のトランジスタのうち、各対の互いに逆極
性の論理値が入力されるトランジスタをそれぞれ組に
し、一方のトランジスタ組に前記第１の負荷を接続し、
他方のトランジスタ組に前記第２の負荷を接続し、前記
一方のトランジスタ組と第１の負荷との接続点をＥＸＯ
Ｒ出力とし、他方のトランジスタ組と第２の負荷との接
続点をＥＸＮＯＲ出力としてＥＸＯＲ／ＥＸＮＯＲ回路
を構成することを特徴とする半導体集積回路。 - 【請求項３】 トランジスタの差動対で構成されるイン
バータ／ノンインバータ回路と一体に形成される請求項
１または２の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6222747A JP2630272B2 (ja) | 1994-08-25 | 1994-08-25 | 半導体集積回路 |
| US08/519,172 US5583456A (en) | 1994-08-25 | 1995-08-25 | Differentially coupled AND/NAND and XOR/XNOR circuitry |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6222747A JP2630272B2 (ja) | 1994-08-25 | 1994-08-25 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0865148A JPH0865148A (ja) | 1996-03-08 |
| JP2630272B2 true JP2630272B2 (ja) | 1997-07-16 |
Family
ID=16787279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6222747A Expired - Lifetime JP2630272B2 (ja) | 1994-08-25 | 1994-08-25 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5583456A (ja) |
| JP (1) | JP2630272B2 (ja) |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5668750A (en) * | 1995-07-28 | 1997-09-16 | Nec Corporation | Bipolar multiplier with wide input voltage range using multitail cell |
| US5926408A (en) * | 1995-07-28 | 1999-07-20 | Nec Corporation | Bipolar multiplier with wide input voltage range using multitail cell |
| US6002270A (en) * | 1995-11-09 | 1999-12-14 | Spaceborne, Inc. | Synchronous differential logic system for hyperfrequency operation |
| US5909127A (en) * | 1995-12-22 | 1999-06-01 | International Business Machines Corporation | Circuits with dynamically biased active loads |
| AU730555B2 (en) * | 1996-04-12 | 2001-03-08 | Nec Corporation | Bipolar translinear four-quadrant analog multiplier |
| US5978379A (en) | 1997-01-23 | 1999-11-02 | Gadzoox Networks, Inc. | Fiber channel learning bridge, learning half bridge, and protocol |
| US6008670A (en) * | 1997-08-19 | 1999-12-28 | Hewlett-Packard | Differential CMOS logic family |
| KR100275948B1 (ko) * | 1998-04-14 | 2000-12-15 | 김영환 | 차동모드낸드/노어게이트 |
| JP2000011661A (ja) * | 1998-06-26 | 2000-01-14 | Nec Corp | データアウトバッファ回路 |
| US6094074A (en) * | 1998-07-16 | 2000-07-25 | Seiko Epson Corporation | High speed common mode logic circuit |
| US7430171B2 (en) | 1998-11-19 | 2008-09-30 | Broadcom Corporation | Fibre channel arbitrated loop bufferless switch circuitry to increase bandwidth without significant increase in cost |
| US6424194B1 (en) * | 1999-06-28 | 2002-07-23 | Broadcom Corporation | Current-controlled CMOS logic family |
| US6294940B1 (en) * | 2000-06-21 | 2001-09-25 | Infineon Technologies North America Corp. | Symmetric clock receiver for differential input signals |
| US6414519B1 (en) | 2000-09-15 | 2002-07-02 | Applied Micro Circuits Corporation | Equal delay current-mode logic circuit |
| DE10063686A1 (de) * | 2000-12-20 | 2002-07-18 | Infineon Technologies Ag | Schaltungsanordnung zur Pegelerhöhung, insbesondere zum Ansteuern einer programmierbaren Verbindung |
| US6429691B1 (en) * | 2000-12-29 | 2002-08-06 | International Business Machines Corporation | Differential-input circuit |
| US7239636B2 (en) | 2001-07-23 | 2007-07-03 | Broadcom Corporation | Multiple virtual channels for use in network devices |
| US7295555B2 (en) | 2002-03-08 | 2007-11-13 | Broadcom Corporation | System and method for identifying upper layer protocol message boundaries |
| US7346701B2 (en) | 2002-08-30 | 2008-03-18 | Broadcom Corporation | System and method for TCP offload |
| US7411959B2 (en) | 2002-08-30 | 2008-08-12 | Broadcom Corporation | System and method for handling out-of-order frames |
| US7934021B2 (en) | 2002-08-29 | 2011-04-26 | Broadcom Corporation | System and method for network interfacing |
| US7313623B2 (en) | 2002-08-30 | 2007-12-25 | Broadcom Corporation | System and method for TCP/IP offload independent of bandwidth delay product |
| US8180928B2 (en) | 2002-08-30 | 2012-05-15 | Broadcom Corporation | Method and system for supporting read operations with CRC for iSCSI and iSCSI chimney |
| JP2005151508A (ja) * | 2003-11-20 | 2005-06-09 | Mitsubishi Electric Corp | 電流モードロジック回路 |
| US11144316B1 (en) | 2018-04-17 | 2021-10-12 | Ali Tasdighi Far | Current-mode mixed-signal SRAM based compute-in-memory for low power machine learning |
| RU2712412C1 (ru) * | 2018-12-25 | 2020-01-28 | федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) | Токовый пороговый логический элемент "равнозначность" |
| US10915298B1 (en) | 2019-10-08 | 2021-02-09 | Ali Tasdighi Far | Current mode multiply-accumulate for compute in memory binarized neural networks |
| US11615256B1 (en) | 2019-12-30 | 2023-03-28 | Ali Tasdighi Far | Hybrid accumulation method in multiply-accumulate for machine learning |
| US11610104B1 (en) | 2019-12-30 | 2023-03-21 | Ali Tasdighi Far | Asynchronous analog accelerator for fully connected artificial neural networks |
| RU2727145C1 (ru) * | 2020-03-03 | 2020-07-21 | федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) | Токовый пороговый троичный элемент "минимум" |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4558236A (en) * | 1983-10-17 | 1985-12-10 | Sanders Associates, Inc. | Universal logic circuit |
| US4686392A (en) * | 1985-10-30 | 1987-08-11 | International Business Machines Corporation | Multi-functional differential cascode voltage switch logic |
| US4833347A (en) * | 1986-02-28 | 1989-05-23 | Honeywell, Inc. | Charge disturbance resistant logic circuits utilizing true and complement input control circuits |
| US5216295A (en) * | 1991-08-30 | 1993-06-01 | General Instrument Corp. | Current mode logic circuits employing IGFETS |
| JP2752839B2 (ja) * | 1992-04-14 | 1998-05-18 | シャープ株式会社 | 複合論理回路 |
-
1994
- 1994-08-25 JP JP6222747A patent/JP2630272B2/ja not_active Expired - Lifetime
-
1995
- 1995-08-25 US US08/519,172 patent/US5583456A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0865148A (ja) | 1996-03-08 |
| US5583456A (en) | 1996-12-10 |
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