JP3202128B2 - 信号伝送回路と論理回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、信号伝送回路と論理
回路に関し、特にＣＭＯＳ（相補型ＭＯＳ）構成のもの
に利用して有効な技術に関するものである。

【０００２】

【従来の技術】論理回路としては、電圧駆動型の論理回
路であるＣＭＯＳ回路が多く用いられている。ＣＭＯＳ
回路は、Ｐチャンネル型ＭＯＳＦＥＴとＮチャンネル型
ＭＯＳＦＥＴとを組み合わせて構成される。ＣＭＯＳ回
路の例としては、昭和６０年１２月２５日、（株）オー
ム社発行『マイクロコンピュータハンドブック』頁３
７、頁３９、頁９５等がある。

【０００３】

【発明が解決しようとする課題】ＣＭＯＳ回路における
信号の伝播は、その信号線における配線容量やＭＯＳＦ
ＥＴの入力容量といった負荷容量を充放電することによ
って行われるために、動作速度は充放電能力と、電源電
圧によって制約される。また、短時間で電荷の移動が行
われるために、電磁放射が発生したり、基準電圧（回路
の接地電位）が不安定になったりする現象も発生する。
ＭＯＳＦＥＴのオン抵抗値を減らすためには実効ゲート
長を短くすることが有効である。しかし、ＭＯＳＦＥＴ
の実効ゲート長を短くすると、電圧に対する耐圧が下が
るために電源電圧を下げることが必要である。しかし、
電源電圧を下げると、ＭＯＳＦＥＴのコンダクタンスも
低下するために動作速度はそれほど改善されないのが現
状である。なお、バイポーラ型トランジスタを用いたＥ
ＣＬ回路では、高速であるが消費電力が大きく、しかも
高集積化ができないという問題を有するものである。

【０００４】この発明の目的は、信号伝播の高速化と低
消費電力化を実現した信号伝送回路と論理回路を提供す
ることにある。この発明の前記ならびにそのほかの目的
と新規な特徴は、本明細書の記述および添付図面から明
らかになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、差動形態にされたＮチャン
ネル型ＭＯＳＦＥＴ及び差動形態にされたＰチャンネル
型ＭＯＳＦＥＴのドレイン出力をそれぞれ共通化して出
力信号を得るとともに、一対からなるドレイン出力間に
レベルリミットと、かかるレベルリミッタによるレベル
制限動作を検知して上記差動形態にされたＰチャンネル
型ＭＯＳＦＥＴ及びＮチャンネル型ＭＯＳＦＥＴの共通
化されたソースに動作電流を供給するＰチャンネル型Ｍ
ＯＳＦＥＴ及びＮチャンネル型ＭＯＳＦＥＴをオフ状態
にする制御回路を設けて信号伝送回路を構成する。

【０００６】

【作用】上記した手段によれば、レベルリミッタにより
信号振幅が制限されるので信号伝播が高速にでき、レベ
ルリミッタが行われるときには差動ＭＯＳＦＥＴに動作
電流を流さないようにするので低消費電力となる。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち他の代表的なものの概要を簡単に説明すれ
ば、下記の通りである。すなわち、正論理による論理ブ
ロックを構成する第１のＣＭＯＳ回路に相補的な一方の
入力信号を供給し、負論理による論理ブロックを構成す
る第２のＣＭＯＳ回路に相補的な他方の入力信号を供給
し、上記第１と第２のＣＭＯＳ回路に対して第１の動作
電圧を供給するＰチャンネル型ＭＯＳＦＥＴと、上記第
１と第２のＣＭＯＳ回路に対して第２の動作電圧を供給
するＮチャンネル型ＭＯＳＦＥＴを設け、上記第１のＣ
ＭＯＳ回路の出力端子と第２のＣＭＯＳ回路の出力端子
との間に信号レベルの制限動作とレベル制限動作を検知
して上記Ｐチャンネル型ＭＯＳＦＥＴとＮチャンネル型
ＭＯＳＦＥＴとをオフ状態にさせる制御回路を設ける。

【０００８】

【作用】上記した手段によれば、論理機能を持たせつ
つ、レベルリミッタにより信号振幅が制限されるので信
号伝播が高速にでき、レベルリミッタが行われるときに
はＣＭＯＳ回路に動作電流を流さないようにするので低
消費電力となる。

【０００９】

【実施例】図１には、この発明に係る信号伝送回路の一
実施例の基本的な回路図が示されている。同図の各回路
素子は、公知のＣＭＯＳ集積回路の製造技術によって、
単結晶シリコンのような１個の半導体基板上において形
成される。本願においては、ＭＯＳＦＥＴを絶縁ゲート
型電界効果トランジスタ（ＩＧＦＥＴ）の意味で用いて
いる。そして、図面においては、Ｐチャンネル型ＭＯＳ
ＦＥＴはゲート部分に○印を付することによりＮチャン
ネル型ＭＯＳＦＥＴと区別して表している。

【００１０】Ｐチャンネル型ＭＯＳＦＥＴＱ１とＱ３
は、差動形態にされて相補的な入力信号Ｉn1とＩn2がゲ
ートに供給される。これらの入力信号Ｉn1とＩn2は、特
に制限されないが、ＣＭＯＳレベルにより構成されてな
り、一方がハイレベルにあるときには他方がロウレベル
となるような相補の関係にある実質的な１つの信号であ
る。Ｎチャンネル型ＭＯＳＦＥＴＱ２とＱ４は、差動形
態にされて上記相補的な入力信号Ｉn1とＩn2がゲートに
供給される。これらの差動ＭＯＳＦＥＴＱ１とＱ３及び
差動ＭＯＳＦＥＴＱ２とＱ４のドレインは共通に接続さ
れて一対の出力信号Ｏut1 とＯut2 を形成する。これら
一対の出力信号Ｏut1 とＯut2 も上記入力信号に対応さ
れた相補信号とされる。

【００１１】上記Ｐチャンネル型の差動ＭＯＳＦＥＴＱ
１とＱ３の共通化されたソースと電源電圧Ｖccとの間に
はＰチャンネル型ＭＯＳＦＥＴＱ５が設けられる。上記
Ｎチャンネル型の差動ＭＯＳＦＥＴＱ２とＱ４のソース
と回路の接地電位ＧＮＤとの間にはＮチャンネル型ＭＯ
ＳＦＥＴＱ６が設けられる。

【００１２】信号伝送速度の高速化と低消費電力化を図
るために、上記差動ＭＯＳＦＥＴＱ１とＱ３及びＱ２と
Ｑ４のそれぞれ共通接続されたドレイン出力間には、レ
ベルリミッタ機能を備えた制御回路Ｃ１が設けられる。
この制御回路Ｃ１は、上記出力信号Ｏut1 とＯut2 との
レベル差が一定になるようなレベル制限動作と、かかる
レベル制限動作を検知して、上記Ｐチャンネル型ＭＯＳ
ＦＥＴＱ５とＮチャンネル型ＭＯＳＦＥＴＱ６をオフ状
態にさせるスイッチ制御動作とを行うようにされる。

【００１３】図２には、上記制御回路の動作を説明する
ための入力電位差と制御電圧出力との関係を示す特性図
が示されている。０を基準にして相補的な入力信号の電
位差が正又は負方向に共に小さな電位差であるときに
は、Ｐチャンネル型ＭＯＳＦＥＴＱ５のゲートに伝えら
れる制御信号Ｃ１１がロウレベルで、Ｎチャンネル型Ｍ
ＯＳＦＥＴＱ６のゲートに伝えられる制御信号Ｃ１２が
ハイレベルにされる。それ故、このような電位差が小さ
な出力信号Ｏut1 とＯut2 であるときには、差動増幅Ｍ
ＯＳＦＥＴＱ１とＱ３及びＱ２とＱ４が入力信号Ｉn1と
Ｉn2に対応した増幅動作を行うものである。

【００１４】上記のような増幅動作によって出力信号Ｏ
ut1 とＯut2 のレベル差が、上記小さな電位差を超える
と、制御信号Ｃ１１がハイレベルにされ、制御信号Ｃ１
２がロウレベルにされる。これにより、Ｐチャンネル型
ＭＯＳＦＥＴＱ５とＮチャンネル型ＭＯＳＦＥＴＱ６が
共にオフ状態にされる。なお、同図の特性図において
は、出力信号Ｏut1 とＯut2 のレベル差が大きく拡大さ
れるように現れているが、実際には上記のようなスイッ
チＭＯＳＦＥＴＱ５とＱ６のオフ状態により、差動ＭＯ
ＳＦＥＴＱ１とＱ３及びＱ２とＱ４が共に増幅動作を停
止されること、及び後述するようなレベルリミッタ作用
によってレベルが制限されので、同図の特性図のように
出力信号Ｏut1 とＯut2 のレベル差が大きくなることは
ない。

【００１５】図３には、上記制御回路のレベルリミッタ
動作を説明するための特性図である。制御回路に含まれ
るレベルリッミッタ回路は、入力電位差が正及び負方向
に一定レベルを超えて拡大すると、そのインピーダンス
が小さくなって大きな電流を流すようにして、出力信号
レベル差の拡大を制限する。つまり、制御回路に含まれ
る可変インピーダンス素子のインピーダンスが、上記差
動ＭＯＳＦＥＴＱ１とＱ３及びＱ２とＱ４の出力インピ
ーダンスに比べて十分小さくなるので、そのレベル差の
拡大を制限する。ただし、このようにすると、差動ＭＯ
ＳＦＥＴに過大な電流が流れて消費電流を増大させるの
で、前記図２に示すように、レベルリミッタ動作を検知
して、差動ＭＯＳＦＥＴＱ１とＱ３及びＱ２とＱ４に動
作電流を流すＰチャンネル型ＭＯＳＦＥＴＱ５とＮチャ
ンネル型ＭＯＳＦＥＴＱ６をオフ状態にさせて低消費電
力化を図るものである。

【００１６】上記のような信号伝送回路では、出力振幅
が制限されるので出力信号のハイレベル／ロウレベルの
切り換えが高速に行うようにすることができる。つま
り、半導体集積回路装置の出力端子や伝送信号を受ける
半導体集積回路装置の入力端子におけるボンディングパ
ッドや外部端子としてのリード及び実装基板上における
信号伝送線路としてのプリント配線等の大きな寄生容量
があるにもかかわらず、レベル変化に必要な信号電荷の
移動量を小さくできるので、半導体集積回路装置間の信
号伝送速度を高速にすることができる。また、伝送信号
の振幅が小さくされることにより、電磁放射が発生した
り半導体集積回路装置の基準電位が不安定になることも
防止できる。

【００１７】図４には、この発明に係る信号伝送回路の
他の一実施例の回路図が示されている。この実施例で
は、上記差動ＭＯＳＦＥＴＱ１とＱ３及びＱ２とＱ４に
ソース電流を流すＰチャンネル型ＭＯＳＦＥＴＱ５とＮ
チャンネル型ＭＯＳＦＥＴＱ６に対して抵抗Ｒ１とＲ２
がそれぞれ並列形態に設けられる。これらの抵抗Ｒ１と
Ｒ２は、上記制御回路Ｃ１に含まれるレベルリミッタの
動作に必要な小さな電流を定常的に供給する。言い換え
るならば、前記のように制御回路Ｃ１によってＭＯＳＦ
ＥＴＱ５とＱ６がオフ状態にされると、レベルリミッタ
に電流が流れなくなって安定したレベル制限動作が行わ
れなくなる。また、入力信号のレベルが比較的長い時間
にわたって変化しないときには、信号振幅が小さくなっ
て制御回路Ｃ１により逐一上記ＭＯＳＦＥＴＱ５とＱ６
をオン状態にさせる必要が生じる。

【００１８】これに対して、この実施例では上記のよう
な高抵抗値の抵抗Ｒ１とＲ２によって差動ＭＯＳＦＥＴ
Ｑ１とＱ３及びＱ２とＱ４を通して定常的に小さな電流
が流れているためにレベルリミッタ動作が安定になる。
また、入力信号Ｉn1とＩn2の変化に対しても高感度で差
動ＭＯＳＦＥＴＱ１とＱ３及びＱ２とＱ４が応答するこ
ととなり信号切り換えも高速に行われる。

【００１９】前記図１の実施例では、ＭＯＳＦＥＴＱ５
とＱ６がオフ状態のときに、入力信号Ｉn1とＩn2のレベ
ルが反転すると、ＭＯＳＦＥＴＱ１とＱ３の共通ソース
における寄生容量の電位と、ＭＯＳＦＥＴＱ２とＱ４の
共通ソースにおける寄生容量の電位により出力信号Ｏut
1 とＯut2 のレベル差が反転のためにいったん小さくな
ることを制御回路Ｃ１が検知し、図２の特性図のように
制御信号Ｃ１１とＣ１２のレベルを変化させて上記ＭＯ
ＳＦＥＴＱ５とＱ６をオン状態にして出力信号の反転が
行われるが、図４の実施例では上記抵抗Ｒ１とＲ２によ
る電流によって出力信号Ｏut1 とＯut2 のレベル差が高
速に小さくなり、制御回路Ｃ１による上記ＭＯＳＦＥＴ
Ｑ５とＱ６をオン状態に変化させるタイミングを早くで
きるものである。

【００２０】図５には、この発明に係る信号伝送回路の
他の一実施例の回路図が示されている。この実施例で
は、前記のような差動形態のＰチャンネル型ＭＯＳＦＥ
ＴＱ１とＱ３の共通ソースと電源電圧Ｖccとの間に、直
列形態にされたＰチャンネル型ＭＯＳＦＥＴＱ５とＱ７
が設けられる。これらの直列ＭＯＳＦＥＴＱ５とＱ７に
は、並列形態に高抵抗Ｒ１が設けられる。また、差動形
態のＮチャンネル型ＭＯＳＦＥＴＱ２とＱ４の共通ソー
スと回路の接地電位ＧＮＤとの間には、直列形態にされ
たＮチャンネル型ＭＯＳＦＥＴＱ６とＱ８が設けられ
る。これらの直列ＭＯＳＦＥＴＱ６とＱ８に対して並列
形態に高抵抗Ｒ２が設けられる。

【００２１】上記差動ＭＯＳＦＥＴＱ１とＱ２及びＱ３
とＱ４のドレインが共通接続されて前記同様に出力信号
Ｏut1 とＯut2 を得る。これらの出力端子間には、ダイ
オード形態にされたＮチャンネル型ＭＯＳＦＥＴＱ９と
Ｑ１０がレベルリミッタとして設けられる。つまり、Ｍ
ＯＳＦＥＴＱ９は出力信号Ｏut1 から出力信号Ｏut2に
向かって電流を流すようにされ、ＭＯＳＦＥＴＱ１０
は、上記ＭＯＳＦＥＴＱ９とは逆に出力信号Ｏut2 から
出力信号Ｏut1 に向かって電流を流すようにされる。こ
れにより、出力信号Ｏut1 とＯut2 のレベル差は、これ
らのＭＯＳＦＥＴＱ９又はＱ１０のしきい値電圧により
制限される。

【００２２】出力信号Ｏut1 は、Ｐチャンネル型ＭＯＳ
ＦＥＴＱ７とＮチャンネル型ＭＯＳＦＥＴＱ８のゲート
に供給される。出力信号Ｏut2 は、Ｐチャンネル型ＭＯ
ＳＦＥＴＱ５とＮチャンネル型ＭＯＳＦＥＴＱ６のゲー
トに供給される。Ｐチャンネル型ＭＯＳＦＥＴＱ５とＱ
７は、レベル制限された出力信号Ｏut2 とＯut1 のハイ
レベルによりオフ状態にされるような比較的大きなしき
い値電圧を持つようにされる。Ｎチャンネル型ＭＯＳＦ
ＥＴＱ６とＱ８は、レベル制限された出力信号Ｏut2 と
Ｏut1 のロウレベルによりオフ状態にされるような比較
的大きなしきい値電圧を持つようにされる。

【００２３】これにより、出力信号Ｏut1 とＯut2 とが
レベル差が小さい領域では、上記ＭＯＳＦＥＴＱ５とＱ
７及びＱ６とＱ８がオン状態になって、差動ＭＯＳＦＥ
ＴＱＱ１とＱ３及びＱ２とＱ４が増幅動作を行うので、
入力信号Ｉn1とＩn2に対応した増幅動作を行うために、
出力信号Ｏut1 とＯut2 とのレベル差が拡大する。かか
る増幅動作によって、出力信号Ｏut1 とＯut2 とのレベ
ル差が拡大してレベルリミッタがかかるようになると、
Ｐチャンネル型ＭＯＳＦＥＴＱ５又はＱ７の一方と、Ｎ
チャンネル型ＭＯＳＦＥＴＱ６又はＱ８の一方がそれぞ
れオフ状態になって上記増幅動作を停止させ、以後は抵
抗Ｒ１とＲ２によって微小電流が供給されて出力信号Ｏ
ut1 とＯut2 を安定的にレベル制限して出力させる。

【００２４】図６には、この発明に係る論理回路の一実
施例の基本的な回路図が示されている。この実施例で
は、同じＣＭＯＳ集積回路に形成される素子の相互バラ
ツキが小さいことに着目して、論理回路の基本形である
２つのＣＭＯＳインバータ回路を実際上差動的に動作さ
せる。つまり、Ｐチャンネル型ＭＯＳＦＥＴＱ１とＮチ
ャンネル型ＭＯＳＦＥＴＱ２からなるＣＭＯＳインバー
タ回路に対して、Ｐチャンネル型ＭＯＳＦＥＴＱ５を通
して電源電圧Ｖccを供給し、Ｎチャンネル型ＭＯＳＦＥ
ＴＱ６を通して回路の接地電位ＧＮＤを供給する。同様
に、Ｐチャンネル型ＭＯＳＦＥＴＱ３とＮチャンネル型
ＭＯＳＦＥＴＱ４からなるＣＭＯＳインバータ回路に対
して、Ｐチャンネル型ＭＯＳＦＥＴＱ７を通して電源電
圧Ｖccを供給し、Ｎチャンネル型ＭＯＳＦＥＴＱ８を通
して回路の接地電位ＧＮＤを供給する。

【００２５】上記一方のＣＭＯＳインバータ回路を構成
するＭＯＳＦＥＴＱ１とＱ２の共通化されたゲートに
は、入力信号Ｙ＋を供給し、他方のＣＭＯＳインバータ
回路を構成するＭＯＳＦＥＴＱ３とＱ４の共通化された
ゲートには、入力信号Ｙ−を供給する。特に制限されな
いが、これらの入力信号Ｙ＋とＹ−は、互いに逆相の関
係にあるＣＭＯＳレベル又はＴＴＬレベルの信号であ
る。

【００２６】上記２つのＣＭＯＳインバータ回路の出力
信号Ｏ−とＯ＋間には、出力信号の伝達速度の高速化の
ために、前記同様にダイオード形態のＮチャンネル型Ｍ
ＯＳＦＥＴＱ９とＱ１０からなるレベルリミッタが設け
られる。また、制御回路として、上記出力信号Ｏ＋とＯ
−を受ける増幅回路ＡＭＰが設けられる。この増幅回路
ＡＭＰは、一方のＣＭＯＳインバータ回路の出力信号Ｏ
−がレベルリミッタがかけられた状態でハイレベルのと
きに出力信号out1をロウレベルにし、他方のＣＭＯＳイ
ンバータ回路の出力信号Ｏ＋がレベルリミッタがかけら
れた状態でロウレベルのときに、出力信号out2をハイレ
ベルにする。これにより、出力信号Ｏ−のハイレベルを
形成するために電流供給を行っているＰチャンネル型Ｍ
ＯＳＦＥＴＱ５がオフ状態になり、出力信号Ｏ＋のロウ
レベルを形成するために電流の引抜きを行っているＮチ
ャンネル型ＭＯＳＦＥＴＱ８がオフ状態になり、レベル
リミッタがかけられたときに２つのＣＭＯＳインバータ
回路とダイオード形態のＭＯＳＦＥＴＱ９を通して直流
電流が流れるのを防止する。

【００２７】逆に、上記増幅回路ＡＭＰは、一方のＣＭ
ＯＳインバータ回路の出力信号Ｏ−がレベルリミッタが
かけられた状態でロウレベルのときに出力信号out1をハ
イレベルにし、他方のＣＭＯＳインバータ回路の出力信
号Ｏ＋がレベルリミッタがかけられた状態でハイレベル
のときに、出力信号out2をロウレベルにする。これによ
り、出力信号Ｏ−のロウレベルを形成するために電流の
引抜きを行っているＮチャンネル型ＭＯＳＦＥＴＱ６が
オフ状態になり、出力信号Ｏ＋のハイレベルを形成する
ために電流供給を行っているＰチャンネル型ＭＯＳＦＥ
ＴＱ７がオフ状態になり、レベルリミッタがかけられた
ときに２つのＣＭＯＳインバータ回路とダイオード形態
のＭＯＳＦＥＴＱ１０を通して直流電流が流れるのを防
止する。

【００２８】このように論理回路の基本形であるＣＭＯ
Ｓインバータ回路において、出力信号Ｏ＋とＯ−のレベ
ル差をレベルリミッタで制限し、その切り換えを高速に
しつつ、レベルリミッタがかけられた状態での直流電流
の発生を防止して低消費電力化を図るようにするもので
ある。

【００２９】図７には、この発明に係る信号伝送回路の
他の一実施例の回路図が示されている。この実施例で
は、レベル制限動作をクロック信号ＣＬＫにより行うよ
うにするものである。つまり、差動形態にされたＰチャ
ンネル型ＭＯＳＦＥＴＱ１とＱ３の共通ソースに設けら
れたＰチャンネル型ＭＯＳＦＥＴＱ５をクロックパルス
／ＣＬＫにより駆動する。同様に、差動形態にされたＮ
チャンネル型ＭＯＳＦＥＴＱ２とＱ４の共通ソースに設
けられたＮチャンネル型ＭＯＳＦＥＴＱ６をクロックパ
ルスＣＬＫにより駆動する。図面においては、Ｐチャン
ネル型ＭＯＳＦＥＴＱ５を駆動するクロックパルスは、
記号ＣＬＫの上線が付されて表されているが、明細書で
はそれを／（スラッシュ）により代用している。このこ
とは、以下の説明においても同様である。この実施例で
は、上記クロックパルス／ＣＬＫとＣＬＫにより、差動
ＭＯＳＦＥＴＱ１とＱ３及びＱ２とＱ４を間欠的に動作
させて、その出力信号Ｏut1 と出力信号Ｏut2 のレベル
差を制限するものである。

【００３０】図８には、この発明に係る信号伝送回路の
他の一実施例の回路図が示されている。この実施例で
は、出力信号Ｏut1 とＯut2 におけるハイレベルが電源
電圧以下の中間レベルであることから、Ｐチャンネル型
ＭＯＳＦＥＴＱ１とＱ３の共通ソースに設けられるスイ
ッチＭＯＳＦＥＴがＮチャンネル型ＭＯＳＦＥＴＱ５に
より構成される。すなわち、Ｎチャンネル型ＭＯＳＦＥ
ＴＱ５を用いた場合には、差動ＭＯＳＦＥＴＱ１とＱ３
のソースに供給される電圧は、Ｖcc−Ｖth（ＭＯＳＦＥ
ＴＱ５のしきい値電圧）のようにレベル低下してしまう
が、クロックパルスＣＬＫによる間欠的な動作により出
力信号Ｏut1 と出力信号Ｏut2 のレベル差が制限される
ものであるから問題ない。このようにＮチャンネル型Ｍ
ＯＳＦＥＴＱ５とＱ６を用いたときには、クロックパル
スＣＬＫがこれらのＭＯＳＦＥＴＱ５とＱ６のゲートに
共通に供給される。

【００３１】図９には、この発明に係る信号伝送回路の
他の一実施例の回路図が示されている。この実施例で
は、上記のようにクロックパルス／ＣＬＫとＣＬＫによ
り間欠的に差動ＭＯＳＦＥＴＱ１とＱ３及びＱ２とＱ４
を動作させた場合には、出力信号Ｏut1 とＯut2 のレベ
ル差を安定的に設定できない場合があるので、レベル安
定化のためにレベルリミッタＣ２が設けられる。これに
より、安定したレベル差を持つ出力信号Ｏut1 とＯut2
を得ることができる。

【００３２】図１０には、この発明に係る信号伝送回路
の他の一実施例の回路図が示されている。この実施例で
は、図８と同様にクロックパルスＣＬＫにより制御され
るＮチャンネル型ＭＯＳＦＥＴＱ５とＱ６により間欠的
に差動ＭＯＳＦＥＴＱ１とＱ３及びＱ２とＱ４を動作さ
せるとともに、出力信号Ｏut1 とＯut2 のレベル差を安
定的に設定するためにレベルリミッタＣ２が設けられる
ものである。

【００３３】図１１には、この発明に係る信号伝送回路
の他の一実施例の回路図が示されている。この実施例で
は、図９と同様にクロックパルス／ＣＬＫとＣＬＫによ
り制御されるスイッチＭＯＳＦＥＴＱ５とＱ６により間
欠的に差動ＭＯＳＦＥＴＱ１とＱ３及びＱ２とＱ４を動
作させるとともに、出力信号Ｏut1 とＯut2 のレベル差
を安定的に設定するためにレベルリミッタＣ２と高抵抗
Ｒ１とＲ２が設けられるものである。

【００３４】図１２には、この発明に係る信号伝送回路
の他の一実施例の回路図が示されている。この実施例で
は、図１０と同様にクロックパルスＣＬＫにより制御さ
れるスイッチＭＯＳＦＥＴＱ５とＱ６により間欠的に差
動ＭＯＳＦＥＴＱ１とＱ３及びＱ２とＱ４を動作させる
とともに、出力信号Ｏut1 とＯut2 のレベル差を安定的
に設定するためにレベルリミッタＣ２と高抵抗Ｒ１とＲ
２が設けられるものである。

【００３５】図１３には、この発明に係る信号伝送回路
の他の一実施例の回路図が示されている。この実施例で
は、図１と同様に制御回路３によりレベル制限動作と、
低消費電力化のために差動形態のＰチャンネル型ＭＯＳ
ＦＥＴＱ１，Ｑ３の共通化されたソースに動作電流を供
給するＰチャンネル型ＭＯＳＦＥＴＱ５と、差動形態に
されたＮチャンネル型ＭＯＳＦＥＴＱ２，Ｑ４の共通化
されたソースに動作電流を供給するＮチャンネル型ＭＯ
ＳＦＥＴＱ６のスイッチ制御を行う。すなわち、前記図
２の特性図のように出力信号Ｏut1 とＯut2 のレベル差
がレベルリミッタより制限されると、それを検知してス
イッチＭＯＳＦＥＴＱ５とＱ６とをオフ状態にさせる。
この制御回路Ｃ３が前記図１の実施例の制御回路Ｃ１と
異なる点は、クロックＣＬＫにより間欠的に動作させら
れるものである。

【００３６】例えば、図２の特性図に示したような制御
信号を電源電圧に対応したフルスイングの信号とするた
めに増幅回路を用いたときには、かかる増幅回路の増幅
動作をクロックパルスＣＬＫにより間欠的に動作させて
動作電流をそのパルスデューティに対応して低減させる
ものである。

【００３７】図１４には、この発明に係る信号伝送回路
の他の一実施例の回路図が示されている。この実施例で
は、上記図１３の実施例回路において高抵抗Ｒ１とＲ２
を追加したものである。このような高抵抗Ｒ１とＲ２を
設けることにより、図１３の実施例回路に比べて、入力
信号Ｉn1とＩn2の切り換えに対する出力信号変化の応答
を高速にし、かつレベルリミッタ動作を安定化させるこ
とができる。

【００３８】図１５には、この発明に係る信号伝送回路
の他の一実施例の回路図が示されている。この実施例
は、前記図７の実施例と同様にクロックパルス／ＣＬＫ
によりＰチャンネル型ＭＯＳＦＥＴＱ９をスイッチング
動作させ、クロックパルスＣＬＫによりＮチャンネル型
ＭＯＳＦＥＴＱ１０をスイッチング動作させてレベル制
限動作を行わせる。そして、上記スイッチＭＯＳＦＥＴ
Ｑ９に対しては直列形態にされたＰチャンネル型ＭＯＳ
ＦＥＴＱ５とＱ７が並列に設けられ、上記スイッチＭＯ
ＳＦＥＴＱ１０に対しては直列形態にされたＮチャンネ
ル型ＭＯＳＦＥＴＱ６とＱ８が並列形態に設けられる。

【００３９】上記直列形態のＭＯＳＦＥＴＱ５とＱ７及
びＱ６とＱ８は、前記図５の実施例のようにしきい値電
圧が比較的大きく設定されており、上記両出力信号Ｏut
1 とＯut2 のレベル差が小さい領域では、これらのＭＯ
ＳＦＥＴＱ５とＱ７及びＱ６とＱ８がオン状態にされ
て、クロックパルス／ＣＬＫとＣＬＫによりＭＯＳＦＥ
ＴＱ９やＱ１０がオフ状態にされていても差動増幅動作
を行うようにされる。これにより、入力信号Ｉn1とＩn2
の切り換えに高速に応答させることができる。そして、
増幅動作によってレベルが大きくなると、上記ＭＯＳＦ
ＥＴＱ５とＱ７及びＱ６とＱ８がオフ状態にされ、クロ
ックパルス／ＣＬＫとＣＬＫ及びＭＯＳＦＥＴＱ９とＱ
１０による出力信号Ｏut1 とＯut2 のレベル差が大きく
ならないような制限動作が行われる。

【００４０】図１６には、この発明に係る論理回路の他
の一実施例の回路図が示されている。この実施例では、
前記図６の実施例における増幅回路ＡＭＰとしてクロッ
クパルス／ｃｌｋとｃｌｋにより動作させられるＣＭＯ
Ｓラッチ回路が用いられる。すなわち、Ｐチャンネル型
ＭＯＳＦＥＴＱ１３、Ｑ１５と、Ｎチャンネル型ＭＯＳ
ＦＥＴＱ１４とＱ１６からなる２つのＣＭＯＳインバー
タ回路の入力と出力とを互いに交差接続してＣＭＯＳラ
ッチ回路を構成し、その動作電圧として上記クロックパ
ルス／ｃｌｋによりスイッチ制御されるＰチャンネル型
ＭＯＳＦＥＴＱ１７を通して電源電圧Ｖccが供給され、
クロックパルスｃｌｋによりスイッチ制御されるＮチャ
ンネル型ＭＯＳＦＥＴＱ１８を通して回路の接地電位Ｇ
ＮＤが与えられる。

【００４１】ＭＯＳＦＥＴＱ１１とＱ１２はダイオード
形態にされており、増幅回路としてのＣＭＯＳラッチ回
路による電源電圧Ｖccのようなハイレベルによる定常的
な電流パスができないようにされる。この実施例では、
前記図６の実施例と同様に２つのＣＭＯＳインバータ回
路の出力信号Ｏ−とＯ＋が出力信号として次段回路に伝
えられる。

【００４２】上記ＣＭＯＳラッチ回路は、クロックパル
ス／ｃｌｋとｃｌｋとにより間欠的に動作させられてお
り、入力信号Ｙ＋とＹ−の切り換えが行われて、それに
対応して出力信号Ｏ−とＯ＋が切り換えられる。スイッ
チＭＯＳＦＥＴＱ１７とＱ１８がオフ状態のときに、Ｃ
ＭＯＳラッチ回路では入力信号が上記出力信号Ｏ−とＯ
＋により変化して、出力信号Ｏ−−とＯ＋＋の極性が反
転させられる。

【００４３】図１７には、この発明に係る論理回路の一
実施例の回路図が示されている。この実施例は、前記図
６の実施例に論理機能を付加したものに対応している。
この実施例では、入力信号Ｉn1とＩn2が正論理用の入力
信号であり、Ｉn3とＩn4が負論理用の入力信号である。
つまり、入力信号Ｉn1とＩn3が相補的な関係の実質的な
１つの入力信号であり、入力信号Ｉn2とＩn4が相補的な
実質的な他の１つの入力信号である。

【００４４】上記正論理用の入力信号Ｉn1とＩn2は、Ｍ
ＯＳＦＥＴＱ１〜Ｑ４からなるナンド（ＮＡＮＤ）ゲー
トの論理ブロックに供給される。つまり、Ｐチャンネル
型ＭＯＳＦＥＴＱ１とＱ２が並列形態に接続され、Ｎチ
ャンネル型ＭＯＳＦＥＴＱ３とＱ４が直列形態に接続さ
れる。これに対して、上記負論理用の入力信号Ｉn3とＩ
n4は、正論理でみたときにはＭＯＳＦＥＴＱ５〜Ｑ８か
らなるノア（ＮＯＲ）ゲートの論理ブロックに供給され
る。つまり、Ｐチャンネル型ＭＯＳＦＥＴＱ５とＱ６が
直列形態に接続され、Ｎチャンネル型ＭＯＳＦＥＴＱ７
とＱ８が直列形態に接続される。

【００４５】正論理部においては、ハイレベルが論理１
とされてロウレベルが論理０とされる。つまり、上記Ｍ
ＯＳＦＥＴＱ１〜Ｑ４からなる論理ブロックでは、上記
入力信号Ｉn1とＩn2が共にハイレベル（論理１）のとき
にのみ、ロウレベル（論理０）になる出力信号Ｏut1 を
形成する。上記入力信号Ｉn1とＩn2のいずれか１つでも
ロウレベル（論理０）ときには、出力信号Ｏut1 がハイ
レベル（論理１）にされる。この結果、正論理側の回路
ブロックではナンド論理となる。

【００４６】負論理部においては、ロウレベルが論理１
とされてハイレベルが論理０とされる。つまり、上記Ｍ
ＯＳＦＥＴＱ５〜Ｑ８からなる論理ブロックでは、上記
入力信号Ｉn3とＩn4が共にロウレベル（論理１）のとき
にのみ、ハイレベル（論理０）になる出力信号Ｏut2 を
形成する。上記入力信号Ｉn3とＩn4のいずれか１つでも
ハイレベル（論理０）ときには、出力信号Ｏut2 がロウ
レベル（論理１）にされる。この結果、負論理側の回路
ブロックで上記同様にナンド論理となる。

【００４７】このように２つの論理ブロックが同じ論理
となり、しかもそれぞれの出力信号Ｏut1 とＯut2 とが
レベルが互いに逆相関係にある相補信号として出力させ
ることができる。これらの出力信号Ｏut1 とＯut2 は、
制御回路Ｃ１によりレベルリミッタ動作と、上記２つの
論理ブロックに動作電圧を供給するＰチャンネル型ＭＯ
ＳＦＥＴＱ９とＮチャンネル型ＭＯＳＦＥＴＱ１０が、
図２の特性図に示したように入力信号Ｉn1〜Ｉn4に対応
して形成される出力信号Ｏut1 とＯut2 のレベル差に対
応した制御信号Ｃ１１とＣ１２によりオフ状態にされて
低消費電力化を図るものである。

【００４８】特に制限されないが、上記スイッチＭＯＳ
ＦＥＴＱ９とＱ１０には、それぞれ並列形態に前記同様
な高抵抗Ｒ１とＲ２が設けられる。これらの抵抗Ｒ１と
Ｒ２の挿入によって、制御回路Ｃ１のレベルリミッタに
は定常的に微小な電流が供給されるので出力信号Ｏut1
とＯut2 のレベル差を安定化させることができる。ま
た、入力信号Ｉn1〜Ｉn4の変化に対して出力信号Ｏut1
とＯut2 の応答性を高くでき、入力信号Ｉn1〜Ｉn4の変
化時に制御回路Ｃ１によるスイッチＭＯＳＦＥＴＱ９と
Ｑ１０を早いタイミングでオン状態にできる。上記抵抗
Ｒ１とＲ２は、前記実施例と同様に省略することも可能
である。

【００４９】図１８には、この発明に係る信号伝送回路
の応用例の回路図が示されている。回路ブロックＢＬＯ
ＣＫ１と回路ブロックＢＬＯＳＫ２間の信号伝送には、
出力回路Ｇ１により形成されたＣＭＯＳレベル又はＴＴ
Ｌレベルの信号が伝達される。このような伝達された信
号は、回路ブロックＢＬＯＳＫ２において、インバータ
回路ＩＮＶにより反転信号が形成される。上記伝達され
た信号と反転信号とは、前記図１のような信号伝送回路
に入力されて、ここでレベル変換されて内部に取り込ま
れる。

【００５０】この実施例では、回路ブロックＢＬＯＣＫ
１が従来の通常レベルの半導体集積回路装置で構成さ
れ、回路ブロックＢＬＯＣＫ２がこの発明に係るレベル
制限された信号を扱う半導体集積回路装置により構成さ
れる。上記回路ブロックＢＬＯＣＫ１とＢＬＯＣＫ２
は、それぞれが半導体集積回路装置に構成されるもの
他、それぞれが実装基板上に構成されるものであっても
よい。あるいは、１つのＣＭＯＳ集積回路により形成さ
れる内部ブロックであってもよい。

【００５１】図１９には、この発明に係る信号伝送回路
の他の応用例の回路図が示されている。回路ブロックＢ
ＬＯＣＫ１と回路ブロックＢＬＯＳＫ２間の信号伝送に
は、図１の実施例のような信号伝送回路により形成され
た低振幅にレベル制限された信号が用いられる。このよ
うな構成により、回路ブロック間の信号伝送を高速に行
うようにすることができる。回路ブロックＢＬＯＣＫ１
は、内部回路がＣＭＯＳレベルにより構成されて、その
ブロックの出力信号のみを上記のように低振幅にレベル
制限された信号が用いられる。また、内部回路において
もレベル制限されたものを用いるものであってもよい。
あるいは、論理回路毎にＣＭＯＳレベルを扱うもとの低
振幅レベルを扱うものとが混在させられたものであって
もよい。

【００５２】回路ブロックＢＬＯＣＫ２は、入力回路と
して差動の増幅回路が用いられてＣＭＯＳレベルに変換
される。つまり、回路ブロックＢＬＯＣＫ２はＣＭＯＳ
回路により構成される。この構成に代えて、回路ブロッ
クＢＬＯＣＫ２の内部回路においてもレベル制限された
ものを用いるものでは、図１７のような論理回路に供給
される。あるいは、内部回路は、論理回路毎にＣＭＯＳ
レベルを扱うもとの低振幅レベルを扱うものとが混在さ
せられたものであってもよい。

【００５３】上記回路ブロックＢＬＯＣＫ１とＢＬＯＣ
Ｋ２は、前記同様にそれぞれが半導体集積回路装置に構
成されるもの他、それぞれが実装基板上に構成されるも
のであってもよい。あるいは、１つのＣＭＯＳ集積回路
により形成される内部ブロックであってもよい。

【００５４】図２０には、この発明が適用されたマイク
ロプロセッサの一実施例の概略ブロック図が示されてい
る。この実施例のマイクロプロセッサは、公知のＣＭＯ
Ｓ集積回路の製造技術により、単結晶シリコンのような
１個の半導体基板上において形成される。

【００５５】マイクロプロセッサは、大まかに説明する
と、外部バスインターフェースと、命令バッファとそれ
を制御する命令アドレスカンタ、上記命令バッファを通
して取り込まれた命令を解読する命令デコーダ、レジス
タファイル及び演算器により構成される。演算器とレジ
スタファイルとは、入力用の内部バスと出力用の内部バ
スの間に設けられ、上記命令デコーダにより形成された
制御信号により、レジスタファイに格納されたデータの
算術論理演算を行い、その結果をレジスタファイルに格
納させるというようなデータ処理を行う。

【００５６】上記のような１つの半導体集積回路により
構成されたマイクロプロセッサにおいて、機能毎の回路
ブロック間の信号伝送に上記のような信号伝送回路が用
いられる。そして、各回路ブロックにおいて前記のよう
なレベル制限機能を持つ論理回路とＣＭＯＳ回路が混在
して設けられる。特に制限されないが、比較的動作が遅
くてもよい論理回路で従来のＣＭＯＳ回路を用い、高速
動作が要求される回路には前記図１７に代表されるよう
なレベル制限機能を持つ論理回路が用いられるものであ
る。

【００５７】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 差動形態にされたＮチャンネル型ＭＯＳＦＥＴ
及び差動形態にされたＰチャンネル型ＭＯＳＦＥＴのド
レイン出力をそれぞれ共通化して出力信号を得るととも
に、一対からなるドレイン出力間にレベルリミットと、
かかるレベルリミッタによるレベル制限動作を検知して
上記差動形態にされたＰチャンネル型ＭＯＳＦＥＴ及び
Ｎチャンネル型ＭＯＳＦＥＴの共通化されたソースに動
作電流を供給するＰチャンネル型ＭＯＳＦＥＴ及びＮチ
ャンネル型ＭＯＳＦＥＴをオフ状態にする制御回路を設
けることにより、信号振幅の制限による信号伝播の高速
化が可能となるとともに、レベルリミッタが行われると
きには差動ＭＯＳＦＥＴに動作電流を流さないので低消
費電力化ができるという効果が得られる。

【００５８】（２） 上記レベルリミッタと制御回路を
ダイオード接続された一対のＭＯＳＦＥＴにより構成
し、上記差動形態にされたＰチャンネル型ＭＯＳＦＥＴ
に動作電流を流すＰチャンネル型ＭＯＳＦＥＴと上記差
動形態にされたＮチャンネル型ＭＯＳＦＥＴに動作電流
を流すＮチャンネル型ＭＯＳＦＥＴはそれぞれが直列形
態にされた２つのＭＯＳＦＥＴとして、それぞれのゲー
トには上記一対のドレイン出力を供給し、Ｐチャンネル
型ＭＯＳＦＥＴのしきい値電圧をレベル制限された出力
信号のハイレベルによりオフ状態となるように設定し、
Ｎチャンネル型ＭＯＳＦＥＴのしきい値電圧をレベル制
限された出力信号のロウレベルによりオフ状態になるよ
うに設定することにより、簡単な構成による信号振幅制
限と低消費電力化ができるという効果が得られる。

【００５９】（３） 上記差動形態にされたＰチャンネ
ル型ＭＯＳＦＥＴと差動形態にされたＮチャンネル型Ｍ
ＯＳＦＥＴには、高抵抗素子により上記レベルリミッタ
によるレベル制限動作を維持できるような小さな電流が
定常的に供給することにより、信号出力の安定化と入力
信号の切り換えに対する応答性を速くできるという効果
が得られる。

【００６０】（４） 正論理による論理ブロックを構成
する第１のＣＭＯＳ回路に相補的な一方の入力信号を供
給し、負論理による論理ブロックを構成する第２のＣＭ
ＯＳ回路に相補的な他方の入力信号を供給し、上記第１
と第２のＣＭＯＳ回路に対して第１の動作電圧を供給す
るＰチャンネル型ＭＯＳＦＥＴ及び上記第１と第２のＣ
ＭＯＳ回路に対して第２の動作電圧を供給するＮチャン
ネル型ＭＯＳＦＥＴを設け、上記第１のＣＭＯＳ回路の
出力端子と第２のＣＭＯＳ回路の出力端子との間に信号
レベルの制限動作とレベル制限動作を検知して上記Ｐチ
ャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴ
とをオフ状態にさせる制御回路を設けることにより、論
理機能を持たせつつ、信号振幅の制限による信号伝播が
高速化とかかる信号振幅制限動作時にＣＭＯＳ回路に動
作電流が流れなくされるので低消費電力化を図ることが
できるという効果が得られる。

【００６１】（５） 上記の論理回路に入力される相補
的な入力信号として、ＣＭＯＳレベル又はＴＴＬレベル
の入力信号を受ける差動形態にされたＮチャンネル型Ｍ
ＯＳＦＥＴ及び差動形態にされたＰチャンネル型ＭＯＳ
ＦＥＴと、上記Ｎチャンネル型ＭＯＳＦＥＴとＰチャン
ネル型ＭＯＳＦＥＴのそれぞれ接続された一対からなる
ドレイン出力間に設けられたレベルリミッタと、かかる
レベルリミッタによるレベル制限動作を検知して、上記
差動形態にされたＰチャンネル型ＭＯＳＦＥＴ及びＮチ
ャンネル型ＭＯＳＦＥＴの共通化されたソースに設けら
れ、動作電流を供給するＰチャンネル型ＭＯＳＦＥＴ及
びＮチャンネル型ＭＯＳＦＥＴをオフ状態にする制御回
路とからなるレベル変換回路により形成することによ
り、入力信号の伝播速度を速くできるので動作の高速化
ができるという効果が得られる。

【００６２】（６） 上記動作電流を供給するＰチャン
ネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴに
は、レベルリミッタによるレベル制限動作を維持できる
程度の小さな電流が定常的を流すようにされた高抵抗素
子がそれぞれ並列形態に設けるようにすることにより、
入力信号の切り換えに対する応答性を速くできるととも
に信号振幅を安定化できるという効果が得られる。

【００６３】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、制御
回路Ｃ１は、増幅機能を持たせて制御信号Ｃ１１とＣ１
２を電源電圧Ｖccに対応したハイレベルと回路の接地電
位に対応したロウレベルを形成するようにするものであ
ってもよい。あるいは、レベルシフト機能を持たせてレ
ベル制限されたハイレベルを電源電圧側にシフトさせ、
レベル制限されたロウレベルを回路の接地電位側にシフ
トして比較的小さなしきい値電圧のＰチャンネル型ＭＯ
ＳＦＥＴ及びＮチャンネル型ＭＯＳＦＥＴを用いて、差
動ＭＯＳＦＥＴやＣＭＯＳ論理回路の動作電流を供給す
るＭＯＳＦＥＴのスイッチ制御を行うようにするもので
あってもよい。この発明は、ＣＭＯＳ回路を利用して構
成される信号伝送回路及び論理回路に広く利用できる。

【００６４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、差動形態にされたＮチャン
ネル型ＭＯＳＦＥＴ及び差動形態にされたＰチャンネル
型ＭＯＳＦＥＴのドレイン出力をそれぞれ共通化して出
力信号を得るとともに、一対からなるドレイン出力間に
レベルリミットと、かかるレベルリミッタによるレベル
制限動作を検知して上記差動形態にされたＰチャンネル
型ＭＯＳＦＥＴ及びＮチャンネル型ＭＯＳＦＥＴの共通
化されたソースに動作電流を供給するＰチャンネル型Ｍ
ＯＳＦＥＴ及びＮチャンネル型ＭＯＳＦＥＴをオフ状態
にする制御回路を設けることにより、信号振幅の制限に
よる信号伝播の高速化が可能となるとともに、レベルリ
ミッタが行われるときには差動ＭＯＳＦＥＴに動作電流
を流さないので低消費電力化ができる。

【００６５】上記レベルリミッタと制御回路をダイオー
ド接続された一対のＭＯＳＦＥＴにより構成し、上記差
動形態にされたＰチャンネル型ＭＯＳＦＥＴに動作電流
を流すＰチャンネル型ＭＯＳＦＥＴと上記差動形態にさ
れたＮチャンネル型ＭＯＳＦＥＴに動作電流を流すＮチ
ャンネル型ＭＯＳＦＥＴはそれぞれが直列形態にされた
２つのＭＯＳＦＥＴとして、それぞれのゲートには上記
一対のドレイン出力を供給し、Ｐチャンネル型ＭＯＳＦ
ＥＴのしきい値電圧をレベル制限された出力信号のハイ
レベルによりオフ状態となるように設定し、Ｎチャンネ
ル型ＭＯＳＦＥＴのしきい値電圧をレベル制限された出
力信号のロウレベルによりオフ状態になるように設定す
ることにより、簡単な構成による信号振幅制限と低消費
電力化ができる。

【００６６】上記差動形態にされたＰチャンネル型ＭＯ
ＳＦＥＴと差動形態にされたＮチャンネル型ＭＯＳＦＥ
Ｔには、高抵抗素子により上記レベルリミッタによるレ
ベル制限動作を維持できるような小さな電流が定常的に
供給することにより、信号出力の安定化と入力信号の切
り換えに対する応答性を速くできる。

【００６７】正論理による論理ブロックを構成する第１
のＣＭＯＳ回路に相補的な一方の入力信号を供給し、負
論理による論理ブロックを構成する第２のＣＭＯＳ回路
に相補的な他方の入力信号を供給し、上記第１と第２の
ＣＭＯＳ回路に対して第１の動作電圧を供給するＰチャ
ンネル型ＭＯＳＦＥＴ及び上記第１と第２のＣＭＯＳ回
路に対して第２の動作電圧を供給するＮチャンネル型Ｍ
ＯＳＦＥＴを設け、上記第１のＣＭＯＳ回路の出力端子
と第２のＣＭＯＳ回路の出力端子との間に信号レベルの
制限動作とレベル制限動作を検知して上記Ｐチャンネル
型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴとをオフ
状態にさせる制御回路を設けることにより、論理機能を
持たせつつ、信号振幅の制限による信号伝播が高速化と
かかる信号振幅制限動作時にＣＭＯＳ回路に動作電流が
流れなくされるので低消費電力化を図ることができる。

【００６８】上記の論理回路に入力される相補的な入力
信号として、ＣＭＯＳレベル又はＴＴＬレベルの入力信
号を受ける差動形態にされたＮチャンネル型ＭＯＳＦＥ
Ｔ及び差動形態にされたＰチャンネル型ＭＯＳＦＥＴ
と、上記Ｎチャンネル型ＭＯＳＦＥＴとＰチャンネル型
ＭＯＳＦＥＴのそれぞれ接続された一対からなるドレイ
ン出力間に設けられたレベルリミッタと、かかるレベル
リミッタによるレベル制限動作を検知して、上記差動形
態にされたＰチャンネル型ＭＯＳＦＥＴ及びＮチャンネ
ル型ＭＯＳＦＥＴの共通化されたソースに設けられ、動
作電流を供給するＰチャンネル型ＭＯＳＦＥＴ及びＮチ
ャンネル型ＭＯＳＦＥＴをオフ状態にする制御回路とか
らなるレベル変換回路により形成することにより、入力
信号の伝播速度を速くできるので動作の高速化ができ
る。

【００６９】上記動作電流を供給するＰチャンネル型Ｍ
ＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴには、レベル
リミッタによるレベル制限動作を維持できる程度の小さ
な電流が定常的を流すようにされた高抵抗素子がそれぞ
れ並列形態に設けるようにすることにより、入力信号の
切り換えに対する応答性を速くできるとともに信号振幅
を安定化できる。

【図面の簡単な説明】

【図１】この発明に係る信号伝送回路の一実施例を示す
基本的な回路図である。

【図２】図１の制御回路の動作を説明するための特性図
である。

【図３】図１の制御回路のレベルリミッタ動作を説明す
るための特性図である。

【図４】この発明に係る信号伝送回路の他の一実施例を
示す回路図である。

【図５】この発明に係る信号伝送回路の他の一実施例を
示す回路図である。

【図６】この発明に係る論理回路の一実施例を示す基本
的な回路図である。

【図７】この発明に係る信号伝送回路の他の一実施例を
示す回路図である。

【図８】この発明に係る信号伝送回路の他の一実施例を
示す回路図である。

【図９】この発明に係る信号伝送回路の他の一実施例を
示す回路図である。

【図１０】この発明に係る信号伝送回路の他の一実施例
を示す回路図である。

【図１１】この発明に係る信号伝送回路の他の一実施例
を示す回路図である。

【図１２】この発明に係る信号伝送回路の他の一実施例
を示す回路図である。

【図１３】この発明に係る信号伝送回路の他の一実施例
を示す回路図である。

【図１４】この発明に係る信号伝送回路の他の一実施例
を示す回路図である。

【図１５】この発明に係る信号伝送回路の他の一実施例
を示す回路図である。

【図１６】この発明に係る論理回路の他の一実施例を示
す回路図である。

【図１７】この発明に係る論理回路の他の一実施例を示
す回路図である。

【図１８】この発明に係る信号伝送回路の応用例を示す
回路図である。

【図１９】この発明に係る信号伝送回路の他の応用例を
示す回路図である。

【図２０】この発明が適用されるマイクロプロセッサの
一実施例の示す概略ブロック図である。

【符号の説明】

Ｑ１〜Ｑ１８…ＭＯＳＦＥＴ、Ｒ１，Ｒ２…抵抗、Ｃ
１，Ｃ３…制御回路、Ｃ２…レベルリミッタ、ＡＭＰ…
増幅回路、ＩＮＶ…インバータ回路。

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 差動形態にされたＮチャンネル型ＭＯＳ
   ＦＥＴと、差動形態にされたＰチャンネル型ＭＯＳＦＥ
   Ｔと、上記Ｎチャンネル型ＭＯＳＦＥＴとＰチャンネル
   型ＭＯＳＦＥＴのそれぞれ接続された一対からなるドレ
   イン出力間に設けられたレベルリミッタと、かかるレベ
   ルリミッタによるレベル制限動作を検知して、上記差動
   形態にされたＰチャンネル型ＭＯＳＦＥＴ及びＮチャン
   ネル型ＭＯＳＦＥＴの共通化されたソースに設けられ、
   動作電流を供給するＰチャンネル型ＭＯＳＦＥＴ及びＮ
   チャンネル型ＭＯＳＦＥＴをオフ状態にする制御回路と
   を備えてなることを信号伝送回路。
2. 【請求項２】 上記レベルリミッタと制御回路は、ダイ
   オード接続された一対のＭＯＳＦＥＴにより構成される
   ものであり、上記差動形態にされたＰチャンネル型ＭＯ
   ＳＦＥＴに動作電流を流すＰチャンネル型ＭＯＳＦＥＴ
   と上記差動形態にされたＮチャンネル型ＭＯＳＦＥＴに
   動作電流を流すＮチャンネル型ＭＯＳＦＥＴはそれぞれ
   が直列形態にされた２つのＭＯＳＦＥＴであって、それ
   ぞれのゲートには上記一対のドレイン出力が供給される
   とともに、Ｐチャンネル型ＭＯＳＦＥＴのしきい値電圧
   がレベル制限された出力信号のハイレベルによりオフ状
   態にされるように設定され、Ｎチャンネル型ＭＯＳＦＥ
   Ｔのしきい値電圧がレベル制限された出力信号のロウレ
   ベルによりオフ状態になるように設定されるものである
   ことを特徴とする請求項１の信号伝送回路。
3. 【請求項３】 上記差動形態にされたＰチャンネル型Ｍ
   ＯＳＦＥＴと差動形態にされたＮチャンネル型ＭＯＳＦ
   ＥＴには、高抵抗素子により上記レベルリミッタによる
   レベル制限動作を維持できるような小さな電流が定常的
   に供給されるものであることを特徴とする請求項１又は
   請求項２の信号伝送回路。
4. 【請求項４】 相補的な一方の入力信号を受ける正論理
   による論理ブロックを構成する第１のＣＭＯＳ回路と、
   相補的な他方の入力信号を受ける負論理による論理ブロ
   ックを構成する第２のＣＭＯＳ回路と、上記第１と第２
   のＣＭＯＳ回路に対して第１の動作電圧を供給するＰチ
   ャンネル型ＭＯＳＦＥＴと、上記第１と第２のＣＭＯＳ
   回路に対して第２の動作電圧を供給するＮチャンネル型
   ＭＯＳＦＥＴと、上記第１のＣＭＯＳ回路の出力端子
   と、第２のＣＭＯＳ回路の出力端子との間に設けられ、
   信号レベルの制限動作とレベル制限動作を検知してＰチ
   ャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴ
   とをオフ状態にさせる制御回路とを備え、上記レベル制
   限された第１のＣＭＯＳ回路と第２のＣＭＯＳ回路の出
   力信号を次段回路に出力させることを特徴とする論理回
   路。
5. 【請求項５】 上記相補的な入力信号は、ＣＭＯＳレベ
   ル又はＴＴＬレベルの入力信号を受ける差動形態にされ
   たＮチャンネル型ＭＯＳＦＥＴ及び差動形態にされたＰ
   チャンネル型ＭＯＳＦＥＴと、上記Ｎチャンネル型ＭＯ
   ＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴのそれぞれ接続
   された一対からなるドレイン出力間に設けられたレベル
   リミッタと、かかるレベルリミッタによるレベル制限動
   作を検知して、上記差動形態にされたＰチャンネル型Ｍ
   ＯＳＦＥＴ及びＮチャンネル型ＭＯＳＦＥＴの共通化さ
   れたソースに設けられ、動作電流を供給するＰチャンネ
   ル型ＭＯＳＦＥＴ及びＮチャンネル型ＭＯＳＦＥＴをオ
   フ状態にする制御回路とからなるレベル変換回路により
   形成されるものであることを特徴とする請求項４の論理
   回路。
6. 【請求項６】 上記動作電流を供給するＰチャンネル型
   ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴには、レベ
   ルリミッタによるレベル制限動作を維持できる程度の小
   さな電流が定常的を流すようにされた高抵抗素子がそれ
   ぞれ並列形態に設けられるものであることを特徴とする
   請求項４又は請求項５の論理回路。