KR910002083A - 출력회로 - Google Patents

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KR910002083A
KR910002083A KR1019890008751A KR890008751A KR910002083A KR 910002083 A KR910002083 A KR 910002083A KR 1019890008751 A KR1019890008751 A KR 1019890008751A KR 890008751 A KR890008751 A KR 890008751A KR 910002083 A KR910002083 A KR 910002083A
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KR
South Korea
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power supply
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transistor
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supply voltage
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KR1019890008751A
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Inventor
마사지 우에노
Original Assignee
아오이 죠이치
가부시키가이샤 도시바
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    • H02M1/00—Details of apparatus for conversion
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    • H—ELECTRICITY
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    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor

Abstract

내용 없음

Description

출력회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 2도는 본 발명의 1실시예에 따른 출력회로를 도시해 놓은 회로도,
제 3도는 본 발명에 다른 실시예에 따른 출력회로를 도시해 놓은 회로도이다.

Claims (9)

  1. 입력신호(In)가 인가되는 제1단자(In)와, 제1전원전압(VDD)이 공급되는 제1전원단자(VDD),상기 제1전원전압(VDD)보다 높은 제2전원단자(VSS)이 공급되는 제2전원단자(VSS)이 공급되는 제3전원단자(VSS), 상기 제1전원전압(VDD)을 입력신호(In)의 위상 반전된 반전신호로서 출력시키는 입력버퍼회로수단, 이 입력버퍼회로수단으로 부터의 반전신호에 따라 상기 제2전원전압(Vcc)과 동일 한 레벨로 시프트된 신호를 출력시키는 전압 레벨시프트수단, 출력신호(Out)를 제2전원전압(Vcc)레벨로 상승시키는 풀업회로수단 및, 교번적으로 출력신호(Out)를 기준전압(VSS)레벨로 강하시키는 풀다운회로수단을 갖추고서, 하이레벨과 로우레벨사이를 교번하는 입력신호(In)에 응답하여 출력신호(Out)를 출력시키도록 된 출력회로에 있어서, 상기 풀업회로수단이 상기 전압레벨시프트수단에 의해 레벨시프트된 신호에 따라 제2전원전압단자(Vcc)와 출력단(Out)사이에 전류를 흘려주는 제1트랜지스터(27)와, 이 제1트랜지스터(27)로의 전류흐름에 대한 소정 지연시간후에 제2전원단자(Vcc)와 출력단자(Out)사이에 전류를 흘리는 제2트랜지스터(30)로 구성되고, 상기 폴다운회로 수단은 입력신호(In)의 하이레벨에 응답하여 출력단자(Out)와 제3전원단자(VSS)사이에 전류를 흘리는 제3트랜지스터(26)와, 이 제3트랜지스터(26)로의 전류흐름에 대한 소정 지연시간후 출력단자(Out)와 제3전원단자(VSS)사이에 전류를 흘리는 제4트랜지스터(32)로 구성된 것을 특징으로 하는 출력회로.
  2. 제1항에 있어서,상기 입력버퍼회로수단이 제1전원전압(VDD)과 기준전압(VSS)을 출력하는 CMOS인버터회로(23)로 이루어진 것을 특징으로 하는 출력회로.
  3. 제1항에 있어서,상기 전압레벨시프트수단이 그 게이트 전극에 상기 CMOS인버터회로(23)로부터의 출력신호가 인가되는 MOS트랜지스터(25)와, 이 MOS트랜지스터(25)의 출력과 제2전원전압(Vcc)에 응답하여 동작하는 멀티컬렉터 바이폴러트랜지스터(24)로 구성된 것을 특징으로 하는 출력회로.
  4. 제1항에 있어서,상기 풀업회로수단이 상기 제2트랜지스터(30)를 통한 전류의 흐름을 지연시키는 제1지연수단을 포함하여 구성되고, 상기 풀다운회로수단은 상기 제4트랜지스터(32)를 통한 전류의 흐름을 지연시키는 제2지연수단을 포함하여 구성된 것을 특징으로 하는 출력회로.
  5. 제4항에 있어서,상기 제1지연수단이 제1저항(29)으로 이루어지고, 상기 제2지연수단이 제2저항(31)으로 이루어진 것을 특징으로 하는 출력회로.
  6. 제1항에 있어서,상기 제1트랜지스터(27)는 그 게이트 전극에 레벨시프트된 신호가 공급되고, 드레인전극에는 제2전원전압(Vcc)이 공급되며, 소오스전극이 출려단자(Out)에 접속된 제1MOS트랜지스터로 이루어지고, 상기 제2트랜지스터(30)는 그 게이트 전극에 상기 제1지연수단(29)을 통해서 레벨시프트된 신호가 공급되고, 드레인전극에는 제2전원전압(Vcc)이 공급되며, 소오스전극이 출력단자(Out)에 접속된 제2MOS트랜지스터로 이루어지며, 상기 제3MOS트랜지스터(26)는 그 게이트전극에 입력신호(In)가 공급되고, 드레인전극은 상기 제1 및 제2MOS트랜지스터(27)(30)의 게이트전극에 접속되며, 소오스전극에는 기준전압(VSS)이 공급되는 제3MOS트랜지스터로 이루어지고, 상기 제4트랜지스터(32)는 그 게이트 전극에 상기 제2지연수단(31)을 통해서 입력신호(In)가 공급되고, 드레인전극이 상기 제1 및 제2MOS트랜지스터(27)(30)의 게이트전극에 접속되며, 소오스전극에 기준전압(VSS)이 공급되는 제4MOS트랜지스터로 이루어진 것을 특징으로 하는 출력회로.
  7. 제1 및 제2레벨을 갖는 입력신호(In)와, 기준전압(VSS),제1전원전압(VDD) 및,이 제1전원전압(VDD)보다 높은 제2전원전압(Vcc)에 관련해서 상기 입력신호(In)의 제1레벨에 응답하여 상기 제2전원전압(Vcc)의 레벨과 동일한 레벨로 시프트된 신호를 출력시켜 주는 레벨시프트회로수단과, 이 레벨시프트회로수단에 의해 레벨시프트된 신호에 응답하여 출력신호(Out)를 제2전원전압(Vcc)의 레벨로 상승시키는 풀업회로수단 및, 상기 입력신호(In)의 제2레벨에 응답하여 출력신호(Out)를 기준전압(VSS)레벨로 강하시키는 풀다운회로수단을 갖추고서, 상기 입력신호(In)에 대응된 소정레벨로 출력신호(Out)를 출력시키도록 된 출력회로에 있어서, 상기 풀업회로수단이 제2전원전압(Vcc)을 출력시키는 제1 및 제2트랜지스터(27,30)와, 이 제1트랜지스터(27)로 부터의 출력에 대해 제2트랜지스터(30)로 부터의 출력을 소정시간동안 지연시키는 지연회로수단(29)으로 구성된 것을 특징으로 하는 출력회로.
  8. 제7항에 있어서, 상기 풀다운회로수단이 기준전압(VSS)을 출력시켜 주는 제3 및 제4트랜지스터(26,32)와, 이 제3트랜지스터(26)로 부터의 출력에 대해 상기 제4트랜지스터(32)로부터의 출력을 소정시간동안 지연시키는 제2지연회로수단(31)으로 구성된 것을 특징으로 하는 출력회로.
  9. 제7항에 있어서, 상기 레벨시프트회로수단이 인가되는 입력신호(In)에 따라 제1전원전압(VDD)이나 기준전압(VSS)을 출력시키는 인버터회로(23)와, 멀티컬렉터 바이폴러트랜지스터(24)로 구성된 것을 특징으로 하는 출력회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019890008751A 1988-06-24 1989-06-24 출력회로 KR910002083A (ko)

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JP63-156461 1988-06-24
JP63156461A JPH025610A (ja) 1988-06-24 1988-06-24 出力回路

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JPH025610A (ja) 1990-01-10
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