KR870009391A - 출력버퍼회로 - Google Patents

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Abstract

내용 없음

Description

출력버퍼회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 실시예에 따른 버퍼회로의 도면.
제4도 내지 제5도는 제3도에 도시한 회로의 동작을 설명하기 위한 도면.

Claims (19)

  1. 공급전원을 가진 반도체집접회로에 사용되는 버퍼회로와, 집접회로 로부터 입력전류를 받는 입력노드 및 입력전류에 응답하여 출력전류를 출력하기 위한 출력노드를 구비한 버퍼회로에 있어서,
    부하저항수단(Q20,Q21)이 제1 및 제2의 상태중 한 상태에 있을 때 제1 의 설정된 전압(Vcc)으로부터 버퍼회로의 입력전류를 증가시키기 위한 제1 및 제2의 상태를 가지는 부하저항(Q20,Q21)과,
    상기 부하저항(Q20,Q21)이 한 상태에서 다른상태로 될 때 제2 의 설정된 전압(Vcc)으로부터 버퍼회로의 입력전류를 증가시키기 위한 제1 및 제2의 대응상태를 가지는 구동 트랜지스터(Q27,Q28) 및 공급전원을 안정시키기 위해 버퍼회로에 흐르는 입력전류의 증가율은 감세하는 수단(17,20,21,24)을 구비한 것을 특징으로 하는 출력버퍼회로.
  2. 제1항에 있어서, 상기 부하저항수단(Q20,Q21)은 출력누드와 제1 의 설정된 전압(Vcc) 사이에 병렬로 연결된 다수의 부하트랜지스터(Q20,Q21,Q80)로 이루어진 것임을 특징으로 하는 출력버퍼회로.
  3. 제1항에 있어서, 구동트랜지스터(Q27,Q28,Q82)는 출력노드와 제2의 설정된 전위(Vss) 사이에 병렬로 연결된 다수의 구동트랜지스터로 이루어진 것임을 특징으로 하는 출력버퍼회로.
  4. 제1항에 있어서, 설정된 시간기간동안 연속해서 제2의 상태로부터 제1의 상태로 부하 및 구동트랜지스터(Q20,Q21,Q27,Q28)를 교대로 스위칭하기 위한 제1 및 제2 의 지연수단(17,20,21,24)과 제1의 상태로부터 제2의 상태로 부하 및 구동트랜지스터를 스위칭함과 동시에 부하트랜지스터(Q20,Q21)의 상태에 구동트랜지스터(Q27,Q28)의 반대상태로 존재하게 함을 특징으로 하는 출력버퍼회로.
  5. 제4항에 있어서, 제1 및 제2의 지연수단(17,20,21,24)은 각각 임계전압에 대응하는 입력전류를 반전하기 위해 설정된 제1임계치전압을 가지고, 제1의 지연수단을 위한 반전된 전류를 공급하는 제1반전수단(15)과, 제1 및 제2의 지연수단에 의한 임계전압보다 더 낮은 제1임계전압, 제2의 지연수단을 위해 반전된 전류를 공급하고, 입력전류를 반전하기 위한 설정된 제2임계전압과 제1 및 제2의 지연수단(17,20,21,24)의 임계전압보다 더 높은 제2의 임계전압은 가진 제2 의 인버터(16)를 포함하는 것을 특징으로 하는 출력버퍼회로.
  6. 제5항에 있어서, 제1의 반전수단(25)은 공급전원을 공급하기 위해 연결된 제1의 P챈널 트랜지스터(Q11)와 제1의 n챈널 트랜지스터(Q12), 두 개의 트랜지스터(Q11,Q12)로 이루어지고, 제2의 반전수단(16)은 제2의 P챈널 트랜지스터(Q13)와 제2의 n챈널 트랜지스터(Q14) 및 공급전원을 공급하기 위해 직렬로 연결된 두 개의 트랜지스터(Q13,Q14)로 이루어진 것을 특징으로 하는 출력버퍼회로.
  7. 제6항에 있어서, 각각의 트랜지스터는 설정된 게이트 길이를 가지고 있고, 제1의 P챈널 트랜지스터(Q11)의 게이트 길이는 제1의 n챈널 트랜지스터(Q12)의 게이트 길이보다도 짧고, 제2의 P챈널 트랜지스터(Q13)의 게이트 길이는 제2의 n챈널 트랜지스터(Q14)의 게이트 길이보다도 더 긴 것을 특징으로 하는 출력버퍼회로.
  8. 제4항에 있어서, 제1의 지연수단(17,20)은 입력전류에 따라 부하저항을 스위칭하기 위한 제3의 반전수단(17) 및 입력전류에 따라 설정된 시간에 부하트랜지스터를 스위칭하기 위한 제3의 지연수단(20)으로 이루어진 것을 특징으로 하는 출력버퍼회로.
  9. 제4항에 있어서, 제2의 지연수단(21,24)은 입력전류에 따라 구동트랜지스터를 스위칭하기 위한 제4의 반전수단(21) 및 입력전류에 따라 설정된 시간간격에 다른 구동트랜지스터를 스위칭하기 위한 제4의 지연수단(24)으로 이루어진 것을 특징으로 하는 출력버퍼회로.
  10. 제8항에 있어서, 제3의 지연수단(20)은 제3의 P챈널 트랜지스터와 제3 및 제4의 n챈널 트랜지스터(Q17,Q18,Q19) 및 제1의 지연소자(18,19), 각각의 트랜지스터는 대응하는 입력접합을 가지며, 트랜지스터(Q17,Q18,Q19)는 공급전원에 직렬로 연결되어 있고, 제1의 지연소자(18,19)는 제4의 n챈널 트랜지스터(Q19)의 입력접합과 제3의 P챈널 트랜지스터(Q17) 및 제3의 n챈널 트랜지스터(Q18) 사이에 연결된 제1의 지연소자(18,19)로 이루어진 것을 특징으로 하는 출력버퍼회로.
  11. 제10항에 있어서, 제1의 지연소자(18,19)는 제1의 출력신호에 대응하며, 상기 제1의 지연수단은 제1의 지연수단(18,19)의 제1출력신호에 따라 설정된 시간간격에 부하저항의 다른 스위칭을 위한 제4의 지연수단(80)으로 이루어진 것을 특징으로 하는 출력버퍼회로.
  12. 제9항에 있어서, 제4의 지연수단(24)은 제5의 n챈널, 제4 및 제5의 P챈널 트랜지스터(Q24,Q25,Q26)와 제2의 지연소자(22,23)로 이루어지고, 각 트랜지스터(Q24,Q25,Q26)는 입력접합에 대응하며, 트랜지스터(Q24,Q25,Q26)는 공급전원과 직렬로 연결되고, 제2의 지연소자(22,23)는 제4의 P챈널 트랜지스터(Q26)의 입력접합과 제4의 P챈널 트랜지스터(Q25) 및 제4의 n챈널트랜지스터(Q24) 사이에 연결된 것임을 특징으로 하는 출력버퍼회로.
  13. 제12항에 있어서, 제2의 지연소자(22,23)는 제2의 출력신호에 대응하며, 제2의 지연수단은 제2의 지연소자(22,23)의 제2출력신호에 따라 설정된 시간간격에 따른 부하트랜지스터를 스위칭하기 위한 제6의 지연소자로 이루어진 것임을 특징으로 하는 출력버퍼회로.
  14. 제10항에 있어서, 상기 제1의 지연소자는 인버터(18,19)로 이루어진 것임을 특징으로 하는 출력버퍼회로.
  15. 제10항에 있어서, 상기 제1의 지연수단은 저항(60)과 캐패시터(62)로 이루어진 것임을 특징으로 하는 출력버퍼회로.
  16. 제10항에 있어서, 상기 게이트와 드레인이 함께 결합된 디플리션형 MOS트랜지스터(Q70)를 포함하고 있음을 특징으로 하는 출력버퍼회로.
  17. 제12항에 있어서, 상기 제2의 지연소자는 인버터(22,23)를 포함하고 있음을 특징으로 하는 출력버퍼회로.
  18. 제12항에 있어서, 제2의 지연수단은 저항(64)과 캐패시터(66)인 것을 특징으로 하는 출력버퍼회로.
  19. 제12항에 있어서, 제2의 지연수단은 게이트와 드레인이 결합된 디플리션형 MOS 트랜지스터(Q74)인 것을 특징으로 하는 출력버퍼회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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