CN103236834B - 浮栅驱动芯片中抑制高侧浮动电源低电平负过冲的电路 - Google Patents

Abstract

本发明公开了一种浮栅驱动芯片中抑制高侧浮动电源低电平负过冲的电路，浮栅驱动芯片中设有高侧通道、低侧通道，高、低侧通道中均分别设有逻辑电路和驱动电路，其特征在于，将常规的高侧通道中的驱动电路加以改进，并且在改进后的高侧通道中的驱动电路与高侧浮动电源低电平VS之间增设电流检测与控制电路，改进后的高侧通道中的驱动电路的一个输入端连接逻辑电路的输出端，电流检测与控制电路的输出端与改进后的高侧通道中的驱动电路的另一输入端连接，改进后的高侧通道中的驱动电路的输出端连接浮栅驱动芯片的高侧输出引脚。

Description

浮栅驱动芯片中抑制高侧浮动电源低电平负过冲的电路

技术领域

本发明涉及浮栅驱动芯片，尤其涉及一种浮栅驱动芯片中抑制高侧浮动电源低电平负过冲的电路，属于高压集成电路（HVIC）设计领域。

背景技术

作为先进的高压功率开关器件驱动方案，浮栅驱动芯片作为高压集成电路（HVIC）中的一种结构，广泛应用于电机驱动，逆变器，开关电源，汽车电子，照明等领域，与日常生活及工业发展有密切的联系。图1所示为现有技术浮栅驱动芯片及外部器件的基本结构，它的作用就是用高、低侧两个通道来驱动芯片外部的功率级高、低侧的高压功率开关器件（图中上下串连的IGBT1和IGBT2（或者是其他的功率开关管）），使它们交替导通，从而在VS节点输出一个0～母线电压的脉冲信号。为了方便说明本发明电路的具体原理，我们把芯片外部的这两个IGBT（分立器件）及外部自举二极管D_BOOT（分立器件）和自举电容C_BOOT（分立器件）也画入图中，所指的感性负载是用电感L_load代替的。其中自举二极管D_BOOT和自举电容C_BOOT的作用是VB与VS之间维持一个恒定15V的压差，目的是当IGBT1导通VS升高为母线电压时将VB也抬高使高侧电路的供电维持在自举电容C_BOOT上的电压15V，这也是为什么称此芯片为浮栅驱动的原因，因为高侧电路是由“浮动”的的电源供电来驱动栅极的。高压集成电路（HVIC）在驱动直流无刷电机（BLDC）工作时，由于所驱动电机电枢是感性负载，功率级高侧的高压功率开关器件（IGBT1）在换相和非换相期间快速关断时，负载上产生很大的感生电流，都会通过低侧高压功率开关器件（IGBT2）的续流二极管续流，此时的输出节点就会产生瞬间的负过冲电压。当此负过冲电压过高时会使芯片中以P型衬底为发射极、N型埋层（BN）为基极、与N型埋层（BN）相接的P阱为集电极的寄生的PNP三极管开启并产生很高的集电极发射极电流，如果此电流的幅值足够高维持时间足够长，就会使得高侧逻辑电路中寄生可控硅（SCR）结构被触发，在高侧浮动电源高电平VB与低电平VS之间会形成低阻抗通路从而产生闩锁效应（Latch-up），这种高侧寄生可控硅SCR结构触发的危害性极大。目前几个全球领先的高压集成电路（HVIC）供应商已经针对这一问题提出了几种解决方法，如IR公司提出的在衬底与地之间集成一些限流电阻、飞兆公司提出的在芯片外围增加分立器件等，这些方法不仅延长了浮栅驱动芯片的开发周期而且成本较高。所以，芯片内部集成的电路解决方案是最佳选择。

发明内容

本发明的目的是克服现有高压集成电路(HVIC)中高侧浮动电源低电平VS负过冲过高存在的问题，提供了一种浮栅驱动芯片中抑制高侧浮动电源低电平负过冲的电路，所涉及的电路结构简单，可靠性高。

本发明采用如下技术方案：

一种浮栅驱动芯片中抑制高侧浮动电源低电平负过冲的电路，浮栅驱动芯片中设有高侧通道、低侧通道，高、低侧通道中均分别设有逻辑电路和驱动电路，其特征在于，将常规的高侧通道中的驱动电路加以改进，并且在改进后的高侧通道中的驱动电路与高侧浮动电源低电平VS之间增设电流检测与控制电路，改进后的高侧通道中的驱动电路的一个输入端连接逻辑电路的输出端，电流检测与控制电路的输出端与改进后的高侧通道中的驱动电路的另一输入端连接，改进后的高侧通道中的驱动电路的输出端连接浮栅驱动芯片的高侧输出引脚，其中：

电流检测与控制电路包括NMOS管MN10、MN11、MN12、MN13、MN14，PMOS管MP8、MP9，电阻R2、R3，稳压二极管D1和以P型衬底为发射极、N型埋层BN为基极、与N型埋层BN相接的P阱为集电极的寄生PNP三极管Q1；NMOS管MN10、MN11、MN12、MN13、MN14的源极与衬底都与高侧浮动电源低电平VS连接，NMOS管MN10的栅漏极短接并与NMOS管MN11的栅极连接，NMOS管MN10的漏极通过电阻R2与高侧浮动电源高电平VB连接，NMOS管MN11的漏极与稳压二极管D1的阴极、NMOS管MN12的栅极及寄生PNP三极管Q1的集电极连接，寄生PNP三极管Q1的发射极接地，寄生PNP三极管Q1的基极与高侧浮动电源高电平VB连接，稳压二极管D1的阳极与高侧浮动电源低电平VS连接；PMOS管MP8的栅漏极短接并与PMOS管MP9的栅极和NMOS管MN12的漏极连接，PMOS管MP8、MP9的源极与衬底都与高侧浮动电源高电平VB连接，NMOS管MN13的栅漏极短接并与NMOS管MN14的栅极和PMOS管MP9的漏极连接，NMOS管MN14的漏极通过电阻R3连接高侧浮动电源高电平VB；

改进后的高侧通道中的驱动电路包括NMOS管MN1、MN2、MN3、MN4、MN5、MN6、MN7、MN8、MN9，PMOS管MP1、MP2、MP3、MP4、MP5、MP6、MP7和电阻R1；NMOS管MN1、MN2、MN3、MN4、MN5、MN6、MN7、MN8的源极与衬底都与电流检测与控制电路中寄生PNP三极管Q1的集电极连接，PMOS管MP1、MP2、MP3、MP4、MP5、MP6、MP7的源极与衬底都与高侧浮动电源高电平VB连接，NMOS管MN1的栅极与PMOS管MP1的栅极、NMOS管MN4的栅极与PMOS管MP4的栅极互连后连接在一起构成高侧通道中驱动电路输入端IN，NMOS管MN1的漏极和PMOS管MP1的漏极互连后与NMOS管MN2和PMOS管MP2的栅极连接，NMOS管MN2和PMOS管MP2的漏极互连后与NMOS管MN3和PMOS管MP3的栅极连接，NMOS管MN3和PMOS管MP3的漏极互连后与NMOS管MN7、MN8的栅极连接并通过电阻R1连接高侧浮动电源高电平VB，NMOS管MN4和PMOS管MP4的漏极互连后与NMOS管MN5和PMOS管MP5的栅极连接，NMOS管MN5和PMOS管MP5的漏极互连后与NMOS管MN6和PMOS管MP6的栅极相连，NMOS管MN6和PMOS管MP6的漏极互连后与PMOS管MP7的栅极连接，NMOS管MN7、MN9的漏极与PMOS管MP7的漏极连接，构成浮栅驱动芯片高侧通道输出端HO，NMOS管MN8的漏极与NMOS管MN9的源极连接，NMOS管MN9的栅极与电流检测与控制电路的输出端即NMOS管MN14的漏极连接，NMOS管MN9的衬底与电流检测与控制电路中寄生PNP三极管Q1的集电极连接。

上述电流检测与控制电路及改进后的高侧通道中的驱动电路中，所有的NMOS管均为N型沟道金属氧化物半导体场效应管，所有的PMOS管均为P型沟道金属氧化物半导体场效应管。

与现有技术相比，本发明具有如下优点：

针对现有技术浮栅驱动芯片高侧浮动电源低电平VS负过冲的问题，本发明提出的抑制高侧浮动电源低电平VS负过冲的电路，抑制了VS负过冲的幅值及持续时间，有效的防止了高侧逻辑电路的闩锁效应，提高了浮栅驱动芯片的可靠性。本发明电路在芯片正常工作时功耗极小并且采用本发明的浮栅驱动芯片无需增加额外分立器件，特别适用高压集成电路(HVIC)中的浮栅驱动芯片。

附图说明

图1是现有技术浮栅驱动芯片及外部器件的基本框图；

图2是本发明电路及其外围器件的整体框图；

图3是现有技术高侧通道中的驱动电路；

图4是本发明可抑制VS负过冲的电路；

图5是浮栅驱动芯片中常见的高侧寄生SCR结构剖面图。

具体实施方式

下面结合附图和具体的实施例对本发明做进一步的说明。

图1为为现有技术浮栅驱动芯片及外部器件的基本结构，浮栅驱动芯片设有高侧通道、低侧通道，高、低侧通道中均分别设有逻辑电路和驱动电路。

图2为本发明，与图1相比较，本发明将现有技术中的高侧通道中的驱动电路加以改进，并且在改进后的高侧通道中的驱动电路与高侧浮动电源低电平VS之间增设电流检测与控制电路，改进后的高侧通道中的驱动电路的一个输入端连接逻辑电路的输出端，电流检测与控制电路的输出端与改进后的高侧通道中的驱动电路的另一输入端连接，改进后的高侧通道中的驱动电路的输出端连接浮栅驱动芯片的高侧输出引脚。芯片的低侧通道由直流电源VCC供电，COM引脚接地，当低侧通道输出引脚LO为高电平时，低侧功率开关器件IGBT2开启，高侧浮动电源低电平VS近似降为零电位，此时直流电源VCC经过自举二极管D_BOOT对自举电容C_BOOT充电，使得高侧浮动电源低电平VS与高侧浮动电源高电平VB之间有一个幅值为直流电源VCC的压差来给高侧通道电路供电。

高压集成电路（HVIC）在驱动直流无刷电机（BLDC）工作时，由于所驱动电机电枢是感性负载，在图2中用L_load表示。在高侧功率开关器件IGBT1快速关断的过程中感性负载L_load中会产生感生电流I并与低侧功率开关器件IGBT2的源端寄生电感L2、续流二极管D2、漏端寄生电感L1形成回路，此回路电流在VS节点产生负过冲电压为：

$\mathrm{VS}=-L_{\mathrm{load}}\frac{\mathrm{dI}}{\mathrm{dt}}$ （公式1）

其中，t为高侧功率开关器件IGBT1从开始关断至完全关断所需的时间，从公式中可知当感性负载L_load及初始电流I大小一定时，高侧功率开关器件IGBT1的关断时间t决定了VS负过冲的大小。当高侧浮动电源低电平VS负过冲电压过大时由于自举电容C_BOOT上下极板电压不能突变迫使高侧浮动电源高电平VB也变为负压，导致芯片中高侧通道以P型衬底为发射极、N型埋层BN为基极、与N型埋层BN相接的P阱为集电极的寄生PNP型三极管Q1开启，如图2所示，如果高侧浮动电源高电平VB变得很负就等价于寄生PNP三极管Q1有一个很大的发射极-基极偏压，从而会产生很大的集电极发射极电流I1，见图5，I1会经过N型流入高侧P阱中使寄生NPN三极管Q2开启并经过N型埋层BN向N阱发射电子并在寄生N阱电阻Rnwell上形成很大的压降使寄生PNP三极管Q3开启，进而触发芯片中由寄生P阱电阻Rpwell、寄生NPN三极管Q2、寄生PNP三极管Q3和寄生N阱电阻Rnwell组成的寄生可控硅SCR结构（图5中虚线框部分），大电流I2从高侧浮动电源高电平VB流向高侧浮动电源低电平VS而引起闩锁效应（Latch-up）。为了使VS负过冲电压的幅值及持续时间降低，利用所述电流检测与控制电路产生控制信号给所述高侧通道驱动电路来降低IGBT1的关断速度即增大关断时间t。

如图4所示，本发明中的电流检测与控制电路包括N型沟道金属氧化物半导体场效应晶体管MN10、MN1、MN12、MN13、MN14，P型沟道金属氧化物半导体场效应晶体管MP8、MP9，电阻R2、R3，稳压二极管D1和以P型衬底为发射极、N型埋层BN为基极、与N型埋层BN相接的P阱为集电极的寄生PNP型三极管Q1，其中，MN10、MN11、MN12、MN13、MN14的源极与衬底都与高侧浮动电源低电平VS相连，MN10的栅漏短接并与MN11的栅极相连形成电流镜，MN10的漏极通过电阻R2与高侧浮动电源高电平VB相连；MN11的漏极与稳压二极管D1的阴极、MN12的栅极及寄生PNP型三极管Q1的集电极相连并将此节点记为VS’；寄生PNP型三极管Q1的发射极与地相连，寄生PNP型三极管Q1的基极与高侧浮动电源高电平VB相连；稳压二极管D1的阳极与高侧浮动电源低电平VS相连；MP8的栅漏短接并与MP9的栅极和MN12的漏极相连形成电流镜，MP8、MP9的源极与衬底都与高侧浮动电源高电平VB相连；MN13的栅漏短接并与MN14的栅极和MP9的漏极相连形成电流镜，MN14的漏极与高侧驱动电路相连即与MN9栅极相连并通过电阻R3接至高侧浮动电源高电平VB。

本发明中的高侧通道中的驱动电路包括N型沟道金属氧化物半导体场效应晶体管MN1、MN2、MN3、MN4、MN5、MN6、MN7、MN8、MN9，P型沟道金属氧化物半导体场效应晶体管MP1、MP2、MP3、MP4、MP5、MP6、MP7和电阻R1，其中，MN1、MN2、MN3、MN4、MN5、MN6、MN7、MN8的源极与衬底都与节点VS’相连，MP1、MP2、MP3、MP4、MP5、MP6、MP7的源极与衬底都与高侧浮动电源高电平VB相连，MN1、MN4、MP1、MP4的栅极相连构成高侧通道中驱动电路输入端IN，MN1和MP1的漏极与MN2和MP2的栅极相连，MN2和MP2的漏极与MN3和MP3的栅极相连，MN3和MP3的漏极与MN7、MN8的栅极相连并通过电阻R1接至高侧浮动电源高电平VB，MN4和MP4的漏极与MN5和MP5的栅极相连，MN5和MP5的漏极与MN6和MP6的栅极相连，MN6和MP6的漏极与MP7的栅极相连，NMOS管MN7、MN9的漏极与PMOS管MP7的漏极连接并构成浮栅驱动芯片高侧输出端HO，MN8的漏极和MN9的源极相连，MN9的栅极与电流检测与控制电路的输出即MN14的漏极相连，衬底与节点VS’相连。与图3现有技术中的高侧通道中的驱动电路相比较，本发明高侧通道中的驱动电路改进后多增加了两个NMOS管（MN8和MN9）以响应电流检测电路给的控制信号。

参看图4，当VS负过冲电压过大时，导通并产生大电流I1，当I1超过NMOS管MN11的的饱和电流时，迫使稳压二极管D1反向击穿并使VS’节点电压箝位在比VS高一个稳压二极管D1稳压值的电位上，并且在VS’节点电压超过MN12管阈值电压时MN12开启，支路电流Ia经过由MP8、MP9及MN13、MN14构成的两级放大电流镜放大后使高侧驱动电路中NMOS管MN9迅速关断，从而使与HO相连的高侧功率开关器件IGBT1栅极放电回路阻抗增大，延长高侧功率开关器件IGBT1的关断时间t，根据公式1可知高侧浮动电源低电平VS幅值降低。待寄生PNP三极管Q1集电极-发射极电流低于NMOS管MN11的的饱和电流时电路恢复正常。电路正常工作时，寄生PNP三极管Q1截止，MN11中无电流流过，使高侧浮动电源低电平VS与VS’节点箝位在相同电位，电流检测与控制电路仅有NMOS管MN10所在支路存在静态电流，因此本发明在高侧浮动电源低电平VS无较大负过冲时所需功耗极小。

Claims (2)

1.一种浮栅驱动芯片中抑制高侧浮动电源低电平负过冲的电路，浮栅驱动芯片中设有高侧通道、低侧通道，高、低侧通道中均分别设有逻辑电路和驱动电路，其特征在于，将常规的高侧通道中的驱动电路加以改进，并且在改进后的高侧通道中的驱动电路与高侧浮动电源低电平VS之间增设电流检测与控制电路，改进后的高侧通道中的驱动电路的一个输入端连接逻辑电路的输出端，电流检测与控制电路的输出端与改进后的高侧通道中的驱动电路的另一输入端连接，改进后的高侧通道中的驱动电路的输出端连接浮栅驱动芯片的高侧输出引脚，其中：

电流检测与控制电路包括NMOS管MN10、MN11、MN12、MN13、MN14，PMOS管MP8、MP9，电阻R2、R3，稳压二极管D1和以P型衬底为发射极、N型埋层BN为基极、与N型埋层BN相接的P阱为集电极的寄生PNP三极管Q1；NMOS管MN10、MN11、MN12、MN13、MN14的源极与衬底都与高侧浮动电源低电平VS连接，NMOS管MN10的栅漏极短接并与NMOS管MN11的栅极连接，NMOS管MN10的漏极通过电阻R2与高侧浮动电源高电平VB连接，NMOS管MN11的漏极与稳压二极管D1的阴极、NMOS管MN12的栅极及寄生PNP三极管Q1的集电极连接，寄生PNP三极管Q1的发射极接地，寄生PNP三极管Q1的基极与高侧浮动电源高电平VB连接，稳压二极管D1的阳极与高侧浮动电源低电平VS连接；PMOS管MP8的栅漏极短接并与PMOS管MP9的栅极和NMOS管MN12的漏极连接，PMOS管MP8、MP9的源极与衬底都与高侧浮动电源高电平VB连接，NMOS管MN13的栅漏极短接并与NMOS管MN14的栅极和PMOS管MP9的漏极连接，NMOS管MN14的漏极通过电阻R3连接高侧浮动电源高电平VB；

改进后的高侧通道中的驱动电路包括NMOS管MN1、MN2、MN3、MN4、MN5、MN6、MN7、MN8、MN9，PMOS管MP1、MP2、MP3、MP4、MP5、MP6、MP7和电阻R1；NMOS管MN1、MN2、MN3、MN4、MN5、MN6、MN7、MN8的源极与衬底都与电流检测与控制电路中寄生PNP三极管Q1的集电极连接，PMOS管MP1、MP2、MP3、MP4、MP5、MP6、MP7的源极与衬底都与高侧浮动电源高电平VB连接，NMOS管MN1的栅极与PMOS管MP1的栅极、NMOS管MN4的栅极与PMOS管MP4的栅极互连后连接在一起构成高侧通道中驱动电路的输入端IN，NMOS管MN1的漏极和PMOS管MP1的漏极互连后与NMOS管MN2和PMOS管MP2的栅极连接，NMOS管MN2和PMOS管MP2的漏极互连后与NMOS管MN3和PMOS管MP3的栅极连接，NMOS管MN3和PMOS管MP3的漏极互连后与NMOS管MN7、MN8的栅极连接并通过电阻R1连接高侧浮动电源高电平VB，NMOS管MN4和PMOS管MP4的漏极互连后与NMOS管MN5和PMOS管MP5的栅极连接，NMOS管MN5和PMOS管MP5的漏极互连后与NMOS管MN6和PMOS管MP6的栅极相连，NMOS管MN6和PMOS管MP6的漏极互连后与PMOS管MP7的栅极连接，NMOS管MN7、MN9的漏极与PMOS管MP7的漏极连接，构成浮栅驱动芯片高侧通道输出端(HO)，NMOS管MN8的漏极与NMOS管MN9的源极连接，NMOS管MN9的栅极与电流检测与控制电路的输出端即NMOS管MN14的漏极连接，NMOS管MN9的衬底与电流检测与控制电路中寄生PNP三极管Q1的集电极连接。

2.根据权利要求1所述的一种浮栅驱动芯片中抑制高侧浮动电源低电平负过冲的电路，其特征在于，电流检测与控制电路及改进后的高侧通道中的驱动电路中，所有的NMOS管均为N型沟道金属氧化物半导体场效应管，所有的PMOS管均为P型沟道金属氧化物半导体场效应管。