CN101147324B - 电平移位电路以及电源装置 - Google Patents

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Abstract

本发明提供一种电平移位电路以及电源装置。在具有由连接到浮动电源的电极间的Pch型晶体管和Nch型晶体管的串联电路构成的反相电路、以及在反相电路的输入端子与接地之间连接了漏极端子和源极端子的晶体管Q1的电平移位电路中，在浮动电源的一方的端子与所述晶体管Q1的漏极之间，连接晶体管Q2的漏极端子和源极端子，在晶体管Q2的控制端子和接地之间，连接晶体管Q3的漏极端子与源极端子。

Description

电平移位电路以及电源装置
技术领域
本发明涉及使用于自举(bootstrap)方式的半桥门驱动器、全桥门驱动器、三相桥门驱动器等的电平移位电路，还涉及采用了该电平移位电路的电源装置。
背景技术
在高耐压功率元件的驱动电路中，向高端的输出元件的门控制部传达低电压逻辑信号的电平移位电路是必不可少的。一直以来，这种电平移位电路采用了使用高耐压MOSFET来传达信号的方式。
(第1现有技术)
作为此电路例之一，已知有如图1所示的半桥驱动电路101。该驱动电路101交互地输入高端驱动信号和低端驱动信号，而使高端以及低端的高耐压功率元件Q13、Q14交互地接通/关断。
在该驱动电路101中通过做成为具有浮动(floating)电位Vss的自举构造来使高端电源线VBS和浮动电位Vss之间产生的电位差始终以固定的电位差来变动，所以不需要Vss-VBS间的元件为高耐压。因此虽然该驱动电路101是高耐压IC，但是不需要将全部元件都作成高耐压。
此外，图1所示的电平移位电路103是在ON控制高端驱动器11并且OFF控制高端驱动器11时共同使用的电路。在低端驱动器13的输入端连接不具有电平移位功能的控制电路。另外还已知如下的电平移位电路，该电平移位电路被做成了：为了抑制消耗电流，检测输入信号的逻辑变化点，进行电平移位，仅逻辑变化点流过电流。
这里，参照图2对使用了这样的电平移位电路103的驱动电路的动作进行说明。此外，图2是表示高端侧的动作的时序图。
在该驱动电路101中，首先当高端驱动信号成为“H”电平时(时刻t1)，未图示的边沿检测电路通过高端驱动信号的上升沿来产生ON脉冲(t2)。该ON脉冲被输入到用于ON/OFF控制高端的电平移位电路103的高耐压N型MOS晶体管Q1的栅极VG(ON)，该N型MOS晶体管Q1成为导通状态。由此，电流I从高端电源线VBS通过上拉电阻R1流到低端侧的接地端GND。通过该电流I在电阻R1的两端生成电位差V，信号反相器电路105的输入端Vin(ON)成为“L”电平。
此时，当将高耐压N型MOS晶体管Q1的源极电阻设为RS1，上拉电阻值设为R1时，以下关系式成立。
V＝I×R1＝(VG-Vth)/RS1×R1(1)
由此，从反相电路105将“H”(high)电平的脉冲信号作为输出Vout信号输出，向高端驱动器11的ON/OFF输入端输入作为高端电源线电压的VBS电压电平的脉冲信号。其结果，通过高端驱动电路的闩锁(latch)电路，高端IGBT(Q13)成为驱动状态，浮动电位Vss上升到规定的电位(通常600V左右)(t4)。
接着，在浮动电位Vss充分上升到规定的电位后，当高端驱动信号为“L”(loW)电平时(t5)，未图示的边沿检测电路通过高端驱动信号的上升沿再次产生ON/OFF脉冲信号(t6)。该ON/OFF脉冲信号输入到电平移位电路103的晶体管Q1的栅极，该N型MOS晶体管成为导通状态。由此，与ON脉冲信号的情况相同，对高端驱动器11的ON/OFF输入端输入高端电源线VBS电压电平的脉冲信号，并通过高端驱动电路的闩锁电路来解除高端IGBT(Q13)的驱动状态(t7)。
(第2现有技术)
另外，在日本专利公报、特开2000-286687号中报告了如图3所示的半桥驱动电路111。设置到该驱动电路111的电平移位电路113，针对图1所示的电平移位电路103的上拉电阻R1，连接有用于使其两端短路的晶体管Q2。
此外，在图3所示的电平移位电路113中仅表示了高端驱动器的ON输入，但是在OFF输入端也连接与电平移位电路113同样的电路。
这里，参照图3对采用了这样的电平移位电路113的驱动电路111的动作进行说明。此外，图4是表示高端侧的动作的时序图。
这里，VG1是N型MOS晶体管Q1的栅极输入，VG2是P型MOS晶体管Q2的栅极输入，(ON)表示高端ON侧的电平移位电路，(OFF)表示高端OFF侧的电平移位电路。在初期状态中，栅极VG2(ON)设为“H”电平，栅极VG2(OFF)设为“L”电平。
当高端驱动信号成为“H”电平时(t1)，未图示的边沿检测电路通过高端驱动信号的上升沿来产生ON脉冲(t2)。该ON脉冲信号输入到ON侧电平移位电路113的高耐压N型MOS晶体管Q1的栅极VG1(ON)，该N型MOS晶体管Q1成为导通状态。
此时，栅极VG2(ON)为“H”电平，P型MOS晶体管Q2处于OFF状态，所以其输出电位Vin为“L”电平，反相电路105的输出Vout为“H”电平。因此，对高端驱动器11的ON输入端输入ON信号，由此设置到内部的闩锁电路的输出反转。然后，通过高端驱动器11，高端侧的IGBT(Q13)的输入VH为“H”电平，驱动IGBT(Q13)导通。
接收上述ON脉冲信号，在Δt1后P型MOS晶体管Q2的栅极VG2(ON)为“L”电平，因此该P型MOS晶体管Q2成为ON状态(t4)。此时，P型MOS晶体管Q2的导通电阻RonQ2，即使在流过了流过N型MOS晶体管Q1的电流I时，为了维持不超过反相电路9的翻转电压的Vin而将导通电阻Ron设计得足够小，所以该输出电位Vin维持“H”电平。
同样，栅极VG2(OFF)为“L”电平，OFF侧电平移位电路的P型MOS晶体管Q2也为ON状态，所以将该输入电压Vin固定在高端电源线VBS。因此，此后通过高端侧的IGBT(Q13)导通，即使浮动电位Vss的电位上升，产生了由N型MOS晶体管Q1的寄生电容C1所引起的变位电流，ON、OFF侧电平移位电路的输出也不变动，从而不进行误动作。
接着，IGBT(Q13)完全导通(t5)，变位电流消失了之后，OFF侧的P型MOS晶体管的栅极VG2(OFF)成为“H”电平(t6)。此时，闩锁电路反转之后的时间差Δt2与Δt1进行比较，存在Δt2＞Δt1的关系。
然后，当高端驱动信号为“L”电平时(t7)，未图示的边沿检测电路通过高端驱动信号的上升沿来产生OFF脉冲(t8)。该OFF脉冲输入到OFF侧电平移位电路的高耐压N型MOS晶体管Q1的栅极VG1(OFF)，该N型MOS晶体管Q1成为导通状态。此时，栅极VG1(OFF)为“H”电平，P型MOS晶体管Q2处于OFF状态，所以该输出电位Vin为“L”电平，反相电路105的输出Vout为“H”电平。因此，对高端驱动器11的OFF输入端输入OFF信号，由此，设置到内部的闩锁电路的输出反转。并且，通过高端驱动器11，高端侧的IGBT(Q13)的输入VH为“L”电平，关断IGBT(Q13)。
接收上述OFF脉冲信号后，在Δt1后P型MOS晶体管Q2的栅极VG2(OFF)再次为“L”电平，因此该P型MOS晶体管Q2成为ON状态(t10)。因此，与ON信号传达时同样，通过IGBT(Q13)关断，浮动电位Vss的电位下降，所以即使产生了由N型MOS晶体管(Q13)的寄生电容所引起的变位电流，ON、OFF侧电平移位电路的输出也不变动，从而不进行误动作。
这样，将上拉电阻R1和P型MOS晶体管Q2控制为：在用于电平移动的N型MOS晶体管Q1导通时为关断，且在浮动电位Vss变化时成为导通。因此，信号传达时可增大上拉电阻R1，另外在产生了由中间电位的变动而产生的变位电流期间，与上拉电阻R1并联接入的Q2导通。
发明内容
(第1现有技术的问题点)
如上所述，在第1现有技术的电平移位电路103中，如图2所示当高端驱动信号为“H”电平(t1)时，未图示的边沿检测电路通过高端驱动信号的上升来产生ON/OFF脉冲信号(t2)。该ON脉冲信号输入到ON侧电平移位电路103的高耐压N型MOS晶体管Q1的栅极VG，该N型MOS晶体管Q1成为导通状态。接着，对栅极VG输入“L”电平，该N型MOS晶体管Q1成为关断状态。
但是，晶体管Q1从导通状态切换到关断状态后，即，在构成信号电平检测电路9的输入端子的A点电位从“L”电平移动到“H”电平的过程中，在成为关断状态的高耐压的晶体管Q1中存在比较大的寄生电容C1。
因此，如图5所示，在输出电位Vss以高速从“L”电平向“H”电平上升时(t3～t4)，向寄生电容C1的充电电流I流到上拉电阻R1以及稳压二极管ZD1，在电位Vss的上升停止了(t4～)之后，晶体管Q1的漏极电位Vin，通过上拉电阻R1和寄生电容C1的时间常数τR1，继续上升。
其结果，在时刻t1～t5期间没有进行用于将下一电平移位信号传达给VG1的准备，即，产生了不能进行信号传达的屏蔽时间TM2。因此，为了以高速向电平移位电路103传递信号、并使其动作，希望将该屏蔽时间TM2变短。
为了解决这个问题，例如在图1所示的半桥驱动电路101中为了实现在短时间内的信号传达，只要减小上拉电阻R1即可。此外，寄生电容C1是用于保持必要的高耐压的大型高耐压晶体管Q1的寄生电容，因此不容易减小。
但是，当减小了用于将电平移位信号传达给VG1的上拉电阻R1的值时，为了得到同样的上拉电阻R1的端子间电位差的信号，需要在晶体管Q1中流过伴随着上拉电阻R1下降的大的电流I，这样就存在施加高电压的晶体管Q1的消耗电力变大的问题。其结果是，在第1现有技术中，未能实现既抑制消耗电力、且又高速动作。
(第2现有技术的问题点)
另外，在上述第2现有技术中还考虑了这样的尝试，如图3所示在上拉电阻R1的两端并联连接P型MOS晶体管Q2，对该P型MOS晶体管Q2的栅极VG2输入定时信号以防止误动作，以期实现高速动作。
可是，用于使该P型MOS晶体管Q2动作的输入到栅极VG2的定时信号的最佳定时，因为高端驱动器11的电位上升的速度根据负载或功率元件而变动，所以仅假定该变动为最大的情况而使定时器动作，在实际中对于高速化不能取得显著的效果。
另外，在高端驱动器11内用设定为固定时间的定时器生成P型MOS晶体管Q2的定时信号，这不成问题，但是为了通过来自低端驱动器13的定时信号来驱动P型MOS晶体管Q2，必须使用高压的电平移位电路。其结果是，存在通过输入到栅极VG1的定时信号来进行动作的电路的电力消耗增加这样的问题。
本发明是鉴于上述问题而形成的，根据本发明，可以提供可使用简单的电路结构来抑制消耗电力且能实现高速动作的电平移位电路以及电源装置。
根据本发明的第1技术侧面，电平移位电路的特征在于，具有：浮动电源；与所述浮动电源的一端连接的信号检测电路；在所述浮动电源的电极间连接、并连接到了所述信号检测电路的输出的信号电平检测电路；和在所述信号检测电路的输入端子和接地之间分别连接了成对的主端子的用于进行电平移位的第1开关元件；在所述信号检测电路或者所述信号电平检测电路中连接第2开关元件，在所述第2开关元件的控制端子上连接了第2电容元件，该第2电容元件构成的时间常数相当于由所述第1开关元件的主端子间的寄生电容引起的时间常数。
根据本发明的第2技术侧面，所述电平移位电路的特征在于，所述第2开关元件，在电流流入所述第2电容元件时，将由所述第1开关元件的主端子间的寄生电容与所述信号检测电路引起的时间常数切换为更小的时间常数。
根据本发明的第3技术侧面，除了第1技术侧面之外，电平移位电路还具有下述特征，所述第2电容是在第2开关元件的控制端子与接地之间连接了成对的主端子的第3晶体管的寄生电容。
根据本发明的第4技术侧面，除了第1技术侧面之外，电平移位电路还具有下述特征，所述第2电容是在第2开关元件的控制端子与接地之间连接了成对的主端子的整流元件的寄生电容。
根据本发明的第5技术侧面，除了第1技术侧面之外，电平移位电路还具有下述特征，在所述第2开关元件的控制端子与浮动电源的一方的端子之间连接了电阻元件。
根据本发明的第6技术侧面，除了第1技术侧面之外，电平移位电路还具有下述特征，在所述信号电平检测电路输入端子或者/以及第2开关元件的控制端子与所述浮动电源之间连接有电压抑制元件。
根据本发明的第7技术侧面，提供一种电源装置，其具有用于驱动高端晶体管的高端驱动器和用于驱动低端晶体管的低端驱动器，其特征在于，
作为用于对所述高端驱动器输入控制信号的电路使用了所述电平移位电路。
附图说明
图1表示作为第1现有技术的半桥驱动电路101。
图2是用于对作为第1现有技术的半桥驱动电路101的整个动作进行说明的时序图。
图3表示作为第2现有技术的半桥驱动电路111。
图4是用于对作为第2现有技术的半桥驱动电路111的整个动作进行说明的时序图。
图5是用于说明第1现有技术的问题点的时序图。
图6表示使用了本发明第1实施方式的电平移位电路的驱动电路。
图7是用于对使用了电平移位电路3的驱动电路1的整个动作进行说明的时序图。
图8是用于对使用了电平移位电路3的驱动电路1的特征动作进行说明的时序图。
图9是取代图6所示的信号电平检测电路9的、可置换的信号电平检测电路21的电路图。
图10是取代图6所示的信号电平检测电路9的、可置换的信号电平检测电路23的电路图。
图11表示使用了本发明第2实施方式的检测电路的驱动电路。
图12表示使用了本发明第3实施方式的电平移位电路的驱动电路。
具体实施方式
以下，参照附图对用于实施使用了本发明的电平移位电路的电源装置的优选方式进行说明。
第1实施方式
图6表示使用了本发明第1实施方式的电平移位电路的驱动电路1。如图6所示，直流电源Vcc的“-”极接地，“+”极与二极管BSD的正极连接，二极管BSD的负极构成高端电源线VBS。
在该高端电源线VBS上连接作为浮动电源的自举用电容器CBS的一端，浮动电源CBS的另一端与浮动电位Vss端连接。
在自举的电位VBS端和浮动电位Vss端之间连接高端驱动器11，通过该高端驱动器11来驱动在电源VB与浮动电位Vss之间连接的高端侧的IGBT(Q13)。此外，在本实施方式中使用IGBT来说明Q13，不过也可以使用MOS型或者双极型的功率晶体管等开关元件。
另外，在接地电位GND端与浮动电位Vss端之间连接低端侧的IGBT(Q14)，通过低端驱动器13来驱动该IGBT(Q14)。
如下地构成用于对该高端驱动器11地ON/OFF输入端给予信号的电平移位电路3(用附图中的虚线所框起来的区域)。
在浮动电源的电极间、即VBS端与浮动电位Vss端之间连接有信号电平检测电路9。在该信号电平检测电路9的输入端与VBS端之间连接有P型MOS晶体管Q2。在信号电平检测电路9的输入端与GND端之间连接有用于电平移位的高耐压的N型MOS晶体管Q1。
在浮动电源一端的VBS端子与用于电平移位的晶体管Q1的漏极之间连接P型MOS晶体管Q2，在晶体管Q2的控制端子与接地之间连接有晶体管Q3。该晶体管Q3将门端子与GND连接，由此，关断控制该晶体管，形成与电容C2等价的作用的电容元件。此外，容量
Figure G200680009011XD00081
晶体管Q2的控制端子和浮动电源一端的VBS端子之间连接上拉电阻R2，还连接有构成电压抑制元件的稳压二极管ZD2。另外，在信号电平检测电路9的输入端子和浮动电源VBS之间连接有构成电压抑制元件的稳压二极管ZD1，与该ZD1并联连接有电阻R1。
对边沿检测电路15输入高端驱动信号，检测该信号的上升沿和下降沿，发生规定脉冲幅度的电平移位信号VG1，并输入到晶体管Q1的栅极。
另外，在低端驱动器13的输入端连接有不具有电平移位功能的控制电路。
图6所示的电平移位电路3的特征，对于图1所示的现有的电平移位电路103，追加了与由用于电平移位的MOSFET构成的晶体管Q1相同构造的晶体管Q3、由P型MOSFET构成的晶体管Q2、上拉电阻R2和连接稳压二极管ZD2的强调电路17。
由作为晶体管Q1的寄生元件的寄生电容C1与上拉电阻R1来规定的时间常数τR1、和由作为晶体管Q3的寄生元件的寄生电容C2与上拉电阻R2来规定的时间常数τR2，形成τR1＜τR2的关系。另外，由作为晶体管Q1的寄生元件的寄生电容C1、上拉电阻R1和晶体管Q2的ON电阻Ron来规定的时间常数τR3和由作为晶体管Q3的寄生元件的寄生电容C2、上拉电阻R2发生的定时常数τR2，形成如下关系：
τR3＜τR2(2)
即，选择上拉电阻R1、R2以及晶体管Q2的ON电阻Ron，以使时间常数τR2比τR3稍大。
(整体的动作)
参照图7对使用了这样的电平移位电路3的驱动电路1的整个动作进行说明。此外，图7是表示高端侧的动作的时序图。
这里，电平移位信号VG1是从边沿检测电路15向N型MOS晶体管Q1输出的高端驱动信号，将用于ON/OFF控制高端驱动器11的脉冲信号向电平移位电路3输入。
当高端驱动信号从“L”电平变为“H”电平时(t2)，边沿检测电路15通过高端驱动信号的上升来发生ON脉冲信号的电平移位信号VG1。
该电平移位信号VG1输入到电平移位电路3的高耐压的N型MOS晶体管Q1的栅极VG1(ON)，该N型MOS晶体管Q1成为导通状态。此时，因为VG2(ON)是“H”电平，P型MOS晶体管Q2处于OFF状态，所以输入到该信号电平检测电路9的输出电位Vin变为“L”电平，信号电平检测电路输出Vout变为“H”电平。
因此，对高端驱动器11的ON输入端输入ON信号，由此设置到内部的闩锁电路的输出反转。然后，通过高端驱动器11，高端侧的IGBT(Q13)的输入VH为“H”电平，驱动IGBT(Q13)导通。
如图7所示，高端驱动信号为“H”电平(t2)，当边沿检测电路15检测高端驱动信号的上升沿，发生由高电平的脉冲信号构成的电平移位信号VG1(t2～t3)时，N型MOS晶体管Q1成为导通状态。其结果是，从高端电源线VBS经由上拉电阻R1以及稳压二极管ZD1，电流I1从晶体管Q1的漏极经由源极流到GND，由信号电平检测电路9的输入端子构成A点的Vin电位由稳压二极管ZD1抑制到稳压电位VZD1。此外，在此时刻对晶体管Q2的漏极没有施加电位VBS，所以晶体管Q2为关断状态。
通过该电流I1在上拉电阻R1的两端产生电位差V，信号电平检测电路9的输入端Vin(ON)为“L”电平。
此时，当将高耐压N型MOS晶体管Q1的源极电阻设为RS1、上拉电阻值设为R时，上述公式(1)成立。
由此，信号电平检测电路9的输出Vout为“H”电平，对高端驱动器11的ON输入端输入高端电源线VBS，高端IGBT(Q13)为驱动状态，浮动电位Vss上升到电位VB(通常600V左右)。此外，浮动电位Vss开始上升之后到上升到最高电位VB时，输入到高端驱动器11的ON输入端的高端电源线VBS也缓缓上升。
(特征动作)
接着，参照图8对使用了这样的电平移位电路3的驱动电路1的特征动作进行说明。此外，图8是表示高端侧的动作的时序图。
首先，在时刻t1当高端驱动信号从“L”电平变为“H”电平时，边沿检测电路15检测高端驱动信号的上升沿，发生ON脉冲的电平移位信号VG1。
此时，N型MOS晶体管Q1从关断状态切换为导通状态，从高端电源线VBS经由上拉电阻R1以及稳压二极管ZD1，电流I1从晶体管Q1的漏极经由源极、源极电阻RS1流到GND，A点的Vin电位被抑制在稳压二极管电位VZD1，成为信号电平检测电路9的阈值电压Vth以下，信号电平检测电路9的输出Vout从“L”电平切换为“H”电平。
在时刻t1～t2中N型MOS晶体管Q1处于导通状态，所以A点的Vin电位被抑制在稳压二极管电位VZD1。
在时刻t2～t3中电平移位信号VG1从“H”电平切换为“L”电平时(t2)，该N型MOS晶体管Q1成为关断状态。这里，在晶体管Q1从导通状态切换为关断状态的时刻(t2)，即，当晶体管Q1向打开状态转移时，在用于高耐压的电平移位的晶体管Q1中存在比较大的寄生电容C1。同时，在晶体管Q3中还存在与寄生电容C1几乎相同的寄生电容C2。
此外，在时刻t2～t3中从高端电源线VBS经由上拉电阻R1，电流I1流入寄生电容C1，对C1进行充电，A点的电位Vin缓缓上升。
在时刻t3，高端驱动器11的高端电源线VBS开始上升。此时，从高端电源线VBS经由上拉电阻R2，电流I2流入寄生电容C2，对C2进行充电，D点的电位VG2缓缓地开始下降。
在时刻t4，D点的电位VG2为晶体管Q2的阈值电压Vth以下，晶体管Q2接通，成为导通状态。
在时刻t4～t5中，上述电流I2流入寄生电容C2，对C2进行充电，D点的电位VG2下降到稳压二极管ZD2的稳压二极管电位VZD2。
其间在时刻t3，开始加在高端驱动器11上的高端电源线VBS的电位上升，在时刻t6，加在高端驱动器11上的高端电源线VBS的电位上升停止。
此外在时刻t3～t6中，A点的电位Vin被抑制为稳压二极管电位VZD1。另外，在时刻t5～t6中，D点的电位VG2被抑制为稳压二极管电位VZD2。
在时刻t6，当加在高端驱动器11上的高端电源线VBS的电位上升停止时，流入稳压二极管ZD1的电流IZD几乎同时消失。其结果是，从高端电源线VBS经由上拉电阻R1，电流流入寄生电容C1，且通过处于接通状态的晶体管Q2，从高端电源线VBS经由晶体管Q2的导通电阻(源极-漏极)，电流流入寄生电容C1，作为这两个电流的和对C1充入I1的电荷，A点的电位Vin迅速上升。
同时，在时刻t6，当加在高端驱动器11上的高端电源线VBS的电位上升停止时，流入稳压二极管ZD2的电流IZD几乎同时消失，所以从高端电源线VBS经由上拉电阻R2，电流I2流入寄生电流C2，D点的电位VGS2开始上升。
在时刻t7，A点的电位Vin迅速上升，成为信号电平检测电路9的阈值电压Vth以上，信号电平检测电路9的输出Vout从“H”电平切换为“L”电平。
这里，在时刻t1～t7之间，没有进行用于将下一电平移位信号传达给VG1的准备，即，会产生不进行信号传达的屏蔽时间TM1。
在时刻t8，A点的电位Vin迅速上升，上升到高端电位VBS。
在时刻t9，当D点的电位VGS2上升而成为晶体管Q2的阈值电压Vth以上时，晶体管Q2关断，成为打开状态。
在时刻t10，D点的电位VG2上升，上升到电位VBS。
在时刻t11，当高端驱动信号从“H”电平变为“L”电平时，边沿检测电路15检测高端驱动信号的下降沿，产生OFF脉冲的电平移位信号VG1。
此时，N型MOS晶体管Q1从关断状态切换为导通状态，从高端电源线VBS经由上拉电阻R1以及稳压二极管ZD1，电流I1从晶体管Q1的漏极经由源极、源极电阻RS1流到GND，A点的Vin电位被抑制在稳压二极管电位VZD1，成为信号电平检测电路9的阈值电压Vth以下，反相电路9的输出Vout从“L”电平切换为“H”电平。
在时刻t11～t12中N型MOS晶体管Q1处于导通状态，所以A点的Vin电位被抑制在稳压二极管电位VZD1。
在时刻t12～t13中电平移位信号VG1从“H”电平切换为“L”电平时(t12)，该N型MOS晶体管Q1成为关断状态。并且，从高端电源线VBS经由上拉电阻R1，电流I1流入寄生电容C1，对C1进行充电，A点的电位Vin缓缓上升。
在时刻t13，高端驱动器11的高端电源线VBS开始下降。
在时刻t13～t14中对A点的Vin电位施加稳压二极管ZD2的电位VFZD2(0.6V)。同时，对D点的VG2电位施加稳压二极管ZD2的电位VFZD2(0.6V)。
在在时刻t14～t15中，A点以及D点的电位保持在上述的各自的电压。
在时刻t15中，高端电源线VBS下降到0V，所以浮动电位Vss下降到0V左右。同时，发生在稳压二极管ZD1两端的电位VFZD1(0.6V)消失，A点的Vin电位减少电位VFZD1。同样，发生在稳压二极管ZD2两端的电位VFZD2(0.6V)消失，D点的VG2电位减少电位VFZD2。
如上所述，晶体管Q3的漏电压VG2，当停止高端驱动器11的电位上升时(t6)，流入稳压二极管ZD2的电流IZD几乎同时消失，经由上拉电阻R2向寄生电容C2流入电流进行充电，而接近于高端驱动器11的电源电位。
此外，该时间常数τR2由寄生电容C2和上拉电阻R2的值来决定，上拉电阻R2的值与上拉电阻R1相比是非常低的电阻值，且被设定为比上拉电阻R1与晶体管Q2的ON电阻Ron的并联电阻值稍大的电阻值。
如图8所示的时序图所表明的那样，在晶体管Q1的A点的电位Vin，在到达信号电平检测电路9的阈值电压Vth的时刻(t7)上，为了晶体管Q2关断而设定了上拉电阻R1、R2以及Pc晶体管Q2的ON电阻Ron和Vth、寄生电容C1、C2的关系，所以在该时刻完成了晶体管Q1的电平移位信号可向高端驱动器11传达的准备。
此外，输入到晶体管Q1的电平移位信号，利用上拉电阻R1进行I-V变换而成为电压信号V，并输入到信号电平检测电路9，在反相电路9中进行反转后传达给高端驱动器11。
此时，晶体管Q2关断(t9～)，上拉电阻R1成为比较高的电阻，所以即使是低电流信号也被转换为足够大的电压信号，以低电流的信号脉冲能够可靠地向高端驱动器11进行信号传达。
(与第1现有技术地对比)
在第1现有技术中，如图5所示的时序图，存在由上拉电阻R1和寄生电容C1的时间常数τR1决定的屏蔽时间TM2。而在本实施例中，如图8所示的时序图，晶体管Q2的ON电阻Ron作为上拉电阻R1的并联电阻而存在，由此，在非常短的屏蔽时间TM1内，电位Vin就接近于高端驱动器11的高端电源线VBS。
此外，在图5所示的时序图中，在必要时间(t1～t5)中晶体管Q1的漏电压Vin就接近于高端驱动器11的电源电位VBS。
因此，与由图1中的上拉电阻R1和晶体管Q1的寄生电容C1所产生的时间常数τR1相比，大幅缩短。
在如图1所示的现有的电平移位电路103中，施加到高端驱动器11的VBS成为高电位之后，为了使到能够发送信号的时间变短，而需要很大的电力。相反，当降低了用于信号传达的消耗电力时，需要延长到发送信号的时间。
(与第2现有技术相比)
另外，在如图3所示的现有电平移位电路113中，由于寄生电容C1及晶体管Q2的导通电阻的分散等，时间常数不是固定的，用于开关给予晶体管Q2的栅极的控制信号的定时也不固定，所以必须进行有余裕的设定，因此对于时间缩短不能取得很大的效果。
此外，如一般地构成那样，要从低端发送向晶体管Q2的栅极输入的控制信号，所以需要很大的电力。
(本实施方式的效果)
与此相对，本实施例的电平移位电路3，在通过晶体管Q1导通、关断来使浮动电源的基准电位(Vss)发生了变化时，为了根据流入晶体管Q1的主端子间的寄生电容C1的电流得到的信号电平检测电路9的信号检测输出不作为信号而被输出，利用流入电容元件C2的电流导通晶体管Q2，来抑制信号。其结果是，可以抑制消耗电力，且可以实现高速动作。
另外，在因负载状态及控制状况而变化的现实动作状况下，高端驱动器11的上升速度，在从高端驱动器11的高端电源线VBS电压变化自动停止的时刻开始很短的时间内，对寄生电容C1和同电容C2进行充电，所以可进行高速的信号传达。同时，以寄生元件充放电的低电力可实现电平移位电路的低信号电力化。此外，通过同一元件的成对(pair)性良好的集成电路构成晶体管Q1、Q3的寄生电容C1、C3，可以取得更高的效果。
这样，可以提供使用简单的电路结构可抑制消耗电力、且能够实现高速动作的电平移位电路以及电源装置。
其它实施例
本发明不仅限定于上述实施例，在不脱离该主旨的范围内可进行变形。
例如，将寄生电容C1和电容元件C2做成同电容量，不过通过将电路阻抗设定得很高并减小电路电流I2，可以减小电容元件C2的值。此时，通过伴随着电容元件C2降低的空间的降低、和电路电流的降低，就可以抑制更多的消耗电力。
变形例1
图9是取代图6所示的信号电平检测电路9的、可置换的信号电平检测电路21的电路图。图6所示的A点与图9所示的A′点连接，经由电阻R21与稳压二极管ZD5的正极连接，该负极经由电阻R22与高端电源线VBS连接，并且该负极与晶体管Q21的基极连接。该晶体管Q21的发射极与高端电源线VBS连接，该晶体管Q21的集电极经由电阻R23与浮动电位Vss连接，并且，该集电极端子作为输出Vout与高端驱动器11连接。
变形例2
图10是取代图6所示的信号电平检测电路9的、可置换的信号电平检测电路23的电路图。图6所示的A点与图10所示的A′点连接，并将其直接连接到比较器IC1的“-”输入端子。比较器IC1的“+”端子经由电阻R24与浮动电位Vss连接，并且经由稳压二极管ZD7与高端电源线VBS连接，将基准电位Vref1提供给比较器IC1的“+”输入端子。比较器IC1的输出端子作为输出Vout与高端驱动器11连接。
变形例3
图11表示将图6的电平移位电路的检测电路(R1)置换为由具有晶体管Q21、Q22的电流反射镜电路构成的检测电路29的驱动电路33。通过做成电流反射镜，在图6的实施例中以浮动电源的VBS电位为基准、在R1中发生的电平移位电路的信号电压，可以做成以浮动电源的VSS电位为基准、在R25中发生的信号电压。如图11所示，在浮动电源一端的VBS端和晶体管Q21的控制端子之间连接有晶体管Q23。在晶体管Q23的控制端子和浮动电源一端的VBS端子之间，连接上拉电阻R27，并联连接构成电压抑制元件的稳压二极管ZD9。此外，在晶体管Q23的控制端子和接地之间连接有晶体管Q3。该晶体管Q3将栅极端子与GND连接，因此关断控制该晶体管，形成与电容C2等价的作用的电容元件。此外，容量
这里，对图11所示的强调电路31的动作进行说明。在浮动电位Vss上升后电流流过电容C1时，同样，电流流入电容器C2，晶体管Q23的漏极-源极间导通。时间常数τR3成为由晶体管Q21的漏极-源极间的接通电阻、晶体管Q23的漏极-源极间的接通电阻、电容器C1产生的定时常数，除此以外，是与第1实施方式同样的动作。
本实施例在检测电路中使用电流反射镜，使以浮动电源的VBS为基准、在电阻R1中发生的信号电压，成为以浮动电源的VSS端为基准、在电阻R25中发生信号电压，并可以使基准电位与信号电平检测电路27、高端驱动器11相一致。因为其它动作与图6的实施例相同，所以可省略详细的动作说明。
变形例4
图12是除了变更由图6所示的电平移位电路3的控制元件晶体管Q2产生的时间常数之外，还通过变更由晶体管Q27、电阻29、31的分压电路的基准电压，来更可靠地防止从信号电平检测电路Vout输出误动作信号的实施例。如图12所示，在浮动电源一端的VBS端和晶体管Q1的漏极之间连接上拉电阻R1，将该上拉电阻R1的A点电位Vin向比较器IC2的“-”输入端子输入。在晶体管Q25的控制端子和浮动电源一端的VBS端子之间连接上拉电阻R2，并联连接构成电压抑制元件的稳压二极管ZD2。此外，在晶体管Q25的控制端子和接地之间连接有晶体管Q3。通过将该晶体管Q3的栅极端子与GND连接，来关断控制该晶体管，形成与电容C2等价的作用的电容元件。此外，容量
Figure G200680009011XD00152
另一方面，晶体管Q25的源极与浮动电源VBS连接，晶体管Q25的漏极与信号电平检测电路47的晶体管Q27的栅极连接。
在构成信号电平检测电路47的比较器IC2的“-”输入端子连接有电平移位电路43的上拉电阻R1和晶体管Q1的连接点A。浮动电源VBS与稳压二极管ZD7的负极连接，该正极经由电阻R24与浮动电源Vss侧连接，该正极与电阻R24的连接点为基准电压，经由电阻R29与比较器IC2的“+”输入端子连接。此外，在比较器IC2的“+”输入端子经由R31连接晶体管Q27的漏极，该源极与浮动电源Vss侧连接。比较器IC2的输出端子作为输出Vout与高端驱动器11连接。
这里，对图12所示的强调电路45和信号电平检测电路47的动作进行说明。在浮动电位Vss上升、电流流入电容器C1时，电流也同样流入电容C2，与浮动电源VBS连接的晶体管Q25导通，晶体管Q27导通。由此比较器IC2的“+”输入端子与通常相比成为更接近浮动电位Vss的电位，比较基准值相对地变大，所以即使在电容器C1中流入电流，比较器IC2也不发出输出。因为其它动作与图6的实施例相同，所以可省略详细的动作说明。
发明效果
根据本发明，在通过第1开关元件(Q1)导通、关断，使浮动电源的基准电位(Vss)变化时，为了使由流过第1开关元件(Q1)的主端子间的寄生电容(C1)的电流产生的不进行信号传达的屏蔽时间TM2为最短，利用流过第2电容元件(C2)的电流来导通第2开关元件(Q2、Q23、Q25)，改变由寄生电容(C1)和信号检测电路而引起的定时常数，因此可抑制消耗电力、且可实现高速动作。
根据本发明的其它侧面，第2电容(C2)是在第2开关元件的控制端子与接地之间连接了一对主端子的第3晶体管的寄生电容(C2)，因此将对应于向该寄生电容充电的充电电压提供给第2开关元件的控制端子进行导通控制，由此可实现高速动作。
根据本发明的再一侧面，第2电容(C2)是在第2开关元件的控制端子与接地之间连接了一对主端子的整流元件的寄生电容，因此将对应于向该寄生电容充电的充电电压提供给第2开关元件的控制端子进行导通控制，由此可实现高速动作。
根据本发明的再一侧面，通过在第2开关元件(Q2)的控制端子与浮动电源(BSD、CBS)的一方的端子之间连接了电阻元件(R2)，将从浮动电源提供的电压给与第2晶体管的控制端子进行导通控制，由此可实现高速动作。
根据本发明的再一侧面，通过在信号电平检测电路输入端子或者/以及第2开关元件(Q2)的控制端子与浮动电源(BSD、CBS)之间连接有电压抑制元件(ZD1、ZD2)，可以使第2晶体管的控制端子的导通控制时间恒定，由此可抑制消耗电力，且实现高速动作。
根据本发明的再一侧面，可以提供一种电源装置，其具有用于驱动高端晶体管的高端驱动器、和用于驱动低端晶体管的低端驱动器，作为用于对高端驱动器输入控制信号的电路使用了上述电平移位电路，由此可抑制消耗电力、且实现高速动作。
产业上的可利用性
本发明可利用到电平移位电路或者使用了该电平移位电路的电源装置。
(指定美国)
本申请，涉及指定美国，对于2005年3月23日申请的日本专利申请第2005-084132(2005年3月23日申请)援引基于美国专利法第119条(a)的优先权的利益，并引用该公开内容。

Claims (11)

1.一种电平移位电路，其特征在于，具有：
浮动电源；
与所述浮动电源的一端连接的信号检测电路；
在所述浮动电源的电极间连接、并连接到所述信号检测电路的输出的信号电平检测电路；和
在所述信号检测电路的输入端子和接地之间分别连接了成对的主端子的用于进行电平移位的第1开关元件，
在所述信号检测电路或者所述信号电平检测电路上连接第2开关元件，
在所述第2开关元件的控制端子上连接了第2电容元件，该第2电容元件构成的时间常数相当于由所述第1开关元件的主端子间的寄生电容引起的时间常数。
2.根据权利要求1所述的电平移位电路，其特征在于，
所述第2开关元件，在电流流入所述第2电容元件时，将由所述第1开关元件的主端子间的寄生电容与所述信号检测电路引起的时间常数切换为更小的时间常数。
3.根据权利要求1所述的电平移位电路，其特征在于，
所述第2电容是在第2开关元件的控制端子与接地之间连接了成对的主端子的第3晶体管的寄生电容。
4.根据权利要求2所述的电平移位电路，其特征在于，
所述第2电容是在第2开关元件的控制端子与接地之间连接了成对的主端子的第3晶体管的寄生电容。
5.根据权利要求1所述的电平移位电路，其特征在于，
所述第2电容是在第2开关元件的控制端子与接地之间连接了成对的主端子的整流元件的寄生电容。
6.根据权利要求2所述的电平移位电路，其特征在于，
所述第2电容是在第2开关元件的控制端子与接地之间连接了成对的主端子的整流元件的寄生电容。
7.根据权利要求1所述的电平移位电路，其特征在于，
在所述第2开关元件的控制端子与浮动电源的一方的端子之间连接了电阻元件。
8.根据权利要求2所述的电平移位电路，其特征在于，
在所述第2开关元件的控制端子与浮动电源的一方的端子之间连接了电阻元件。
9.根据权利要求1所述的电平移位电路，其特征在于，
在所述信号电平检测电路输入端子或者/以及第2开关元件的控制端子与所述浮动电源之间连接有电压抑制元件。
10.一种电源装置，其具有用于驱动高端晶体管的高端驱动器和用于驱动低端晶体管的低端驱动器，其特征在于，
作为用于对所述高端驱动器输入控制信号的电路，使用了权利要求1所述的电平移位电路。
11.一种电源装置，其具有用于驱动高端晶体管的高端驱动器和用于驱动低端晶体管的低端驱动器，其特征在于，
作为用于对所述高端驱动器输入控制信号的电路，使用了权利要求2所述的电平移位电路。
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