WO2017159058A1 - レベルシフト回路 - Google Patents

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WO2017159058A1
WO2017159058A1 PCT/JP2017/002667 JP2017002667W WO2017159058A1 WO 2017159058 A1 WO2017159058 A1 WO 2017159058A1 JP 2017002667 W JP2017002667 W JP 2017002667W WO 2017159058 A1 WO2017159058 A1 WO 2017159058A1
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transistor
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connection point
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赤羽　正志
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富士電機株式会社
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    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only

Definitions

  • the present invention relates to a level shift circuit, and more particularly to a level shift circuit for transmitting a signal generated based on a low-side ground potential to a drive circuit for driving a high-side switch element of two switch elements forming a half-bridge circuit.
  • a level shift circuit for transmitting a signal generated based on a low-side ground potential to a drive circuit for driving a high-side switch element of two switch elements forming a half-bridge circuit.
  • HV driver IC HVIC
  • a signal for turning on or off the high-side switch element cannot be directly used as a signal generated with reference to the ground potential on the low side, and is used after being level-shifted by the level shift circuit ( For example, see Patent Documents 1 and 2).
  • the level shift circuits described in Patent Documents 1 and 2 will be described in order.
  • FIG. 5 is a diagram showing a configuration example of a half-bridge circuit using a conventional level shift circuit.
  • a high-side switch element XD1 and a low-side switch element XD2 are connected in series to form an output circuit 100, and a high-voltage power supply E (hereinafter, the voltage is also represented by E) is provided at both ends. It is connected.
  • the switch elements XD1 and XD2 use N-channel power MOSFETs (Metal-Oxide-Semiconductor Field-Effect Transistors) in the illustrated example.
  • MOSFETs Metal-Oxide-Semiconductor Field-Effect Transistors
  • the high-side switch element XD1 is controlled by the output signal HO of the high-side drive circuit 110, and the low-side switch element XD2 is controlled by the output signal LO of the low-side drive circuit 120.
  • the high-side drive circuit 110 includes a high-side driver 111 that drives the switch element XD1, a power supply E1 (hereinafter, the voltage is also represented by E1), and a level shift circuit that includes other components.
  • the level shift circuit has a series circuit of a level shift resistor LSR1 and a high voltage transistor HVN1 of an N channel MOSFET and a series circuit of a level shift resistor LSR2 and a high voltage transistor HVN2 of an N channel MOSFET.
  • One end of each of these series circuits is connected to a power supply line VB (hereinafter, the potential is also expressed as VB) connected to the high potential side terminal of the power supply E1, and the other end is grounded as a low side reference potential. It is connected to a potential (GND).
  • a set signal SET for instructing the start timing of the ON period of the switch element XD1 is input to the gate of the high voltage transistor HVN1.
  • a reset signal RSET for instructing the end timing of the ON period of the switch element XD1 is input to the gate of the high breakdown voltage transistor HVN2.
  • the capacitors connected between the source and drain of the high voltage transistors HVN1 and HVN2 represent the parasitic capacitances Cds1 and Cds2 of the high voltage transistors HVN1 and HVN2.
  • a connection point setdrn between the level shift resistor LSR1 and the high breakdown voltage transistor HVN1 (hereinafter, the signal is also represented by a set drain signal setdrn) is connected to the latch malfunction protection circuit 112.
  • a connection point resdrn (hereinafter also referred to as a reset drain signal resdrn) between the level shift resistor LSR2 and the high breakdown voltage transistor HVN2 is also connected to the latch malfunction protection circuit 112.
  • the latch malfunction protection circuit 112 functions to pass the set drain signal setdrn and the reset drain signal resdrn as they are only when one of the connection points setdrn and resdrn is at the L level and the other is at the H level.
  • the output of the latch malfunction protection circuit 112 is connected to the latch circuit 113, and the output of the latch circuit 113 is connected to the high side driver 111.
  • the output of the latch circuit 113 is also connected to the input of the inverter circuit INV1, and the output of the inverter circuit INV1 is connected to the input of the inverter circuit INV2.
  • the output of the inverter circuit INV1 is also connected to one end of a series circuit composed of a resistor R11 and a resistor R12, and the other end of the series circuit is connected to a connection point setdrn.
  • the middle point of the resistors R11 and R12 is connected to the gate of a transistor PM2 of a P-channel MOSFET connected in parallel to the level shift resistor LSR2.
  • the output of the inverter circuit INV2 is connected to one end of a series circuit composed of a resistor R13 and a resistor R14, and the other end of the series circuit is connected to a connection point resdrn.
  • the middle point of the resistors R13 and R14 is connected to the gate of a transistor PM1 of a P-channel MOSFET connected in parallel to the level shift resistor LSR1.
  • the level shift circuit also includes diodes D1 and D2, and their anodes are connected to a connection point VS between the switch element XD1 and the switch element XD2 (hereinafter, this potential is also expressed as a high-side reference potential VS). ing.
  • the cathode of the diode D1 is connected to the connection point setdrn, and the cathode of the diode D2 is connected to the connection point resdrn.
  • the diodes D1 and D2 are for clamping the voltage at the connection points setdrn and resdrrn so as not to exceed the high-side reference potential VS to prevent an overvoltage from being input to the latch malfunction protection circuit 112.
  • the low-side drive circuit 120 includes a low-side driver 121 that drives the switch element XD2 and a power supply E2.
  • the low-side driver 121 receives power from the power supply E2, inputs a low-side control signal, and outputs an output signal LO for driving the switch element XD2 on and off.
  • One end of the load L is connected to the connection point VS between the switch element XD1 and the switch element XD2 of the output circuit 100, that is, the power supply line that is the high-side reference potential, and the other end of the load L is the low-side drive circuit 120. Is connected to a ground potential (GND), which is a reference potential.
  • GND ground potential
  • the high-side reference potential VS at the connection point VS is rapidly switched from the ground potential to the high-voltage voltage E.
  • the voltage VB of the power supply line VB of the high side drive circuit 110 is added with the voltage E1 of the power supply E1, and the voltage from the ground potential becomes (E + E1).
  • the high breakdown voltage transistors HVN1 and HVN2 are turned off, the potential VB is applied to the connection points setdrn and resdrn via the level shift resistors LSR1 and LSR2.
  • the latch malfunction protection circuit 112 blocks the passage of the set drain signal setdrn and the reset drain signal resdrn because both of the two input signals are at the H level. The state in which the element XD1 is turned on is maintained.
  • a CR circuit is formed by the level shift resistors LSR1 and LSR2 and the parasitic capacitances Cds1 and Cds2. Since the voltage (E + E1) is applied to the CR circuit, an error signal called dV / dt noise is superimposed on the connection points setdrn and resdrn until charging of the parasitic capacitors Cds1 and Cds2 is completed.
  • the potentials of the connection points setdrn and resdrn are at the L level, and the latch malfunction protection circuit 112 has both the two input signals at the L level. It should block the passage of setdrn and reset drain signal resdrn.
  • the capacitance values of the parasitic capacitances Cds1 and Cds2 are likely to vary due to manufacturing variations.
  • V (t) is the voltage applied to the CR circuit
  • Vx is the voltage at the connection point of CR
  • k is the rising slope of V (t).
  • V (t) -Vx kCR (1-exp (-t / CR)) (For example, equation (13) in Patent Document 1).
  • the resistance values of the level shift resistors LSR1 and LSR2 are changed in the direction in which the state of the output signal of the latch circuit 113 is maintained depending on the state of the output signal of the latch circuit 113. That is, when the output signal of the latch circuit 113 is at the H level, the L level inverted by the inverter circuit INV1 is applied to the resistor R11. Since the L level of the output of the inverter circuit INV1 is equal to the high side reference potential VS, the gate voltage of the transistor PM2 is pulled down to turn on. At the same time, the H level further inverted by the inverter circuit INV2 is applied to the resistor R13.
  • the transistor PM1 Since the H level of the output of the inverter circuit INV2 is equal to the potential VB, the transistor PM1 is turned off when its gate voltage is pulled up. Thus, (the combined resistance of the level shift resistor LSR1 and the source-drain resistance of the transistor PM1)> (the combined resistance of the on-resistance of the level shift resistor LSR2 and the transistor PM2), and dV / dt noise is generated.
  • the potential of the reset drain signal resdrn is less likely to drop compared to the potential of the set drain signal setdrn.
  • the latch circuit 113 Since it becomes the potential side of the set drain signal setdrn alone due to the dV / dt noise, the latch circuit 113 is not erroneously reset and the state of the output signal does not change.
  • the on-resistance (impedance) of the transistor PM2 forming the combined resistance with the level shift resistor LSR2 is determined by the resistance ratio of the resistor R11 and the resistor R12.
  • the set drain signal setdrn is less likely to drop, so that the latch circuit 113 is not set erroneously and the state of the output signal does not change. I am doing so.
  • FIG. 6 is a diagram showing another configuration example of a half-bridge circuit using a conventional level shift circuit.
  • the same or equivalent components as those shown in FIG. 5 are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the level shift circuit shown in FIG. 6 includes an OR circuit OR1 and P-channel MOSFET transistors PM3 and PM4 connected in parallel to the level shift resistors LSR1 and LSR2.
  • the input of the OR circuit OR1 is connected to the connection points setdrn and resdrn of the level shift output, and the output of the OR circuit OR1 is connected to the gates of the transistors PM3 and PM4.
  • the high-voltage transistors HVN1 and HVN2 are turned off when the low-side switch element XD is turned off and the high-side switch element XD1 is turned on to increase the potential VB of the power supply line VB, the parasitic capacitance Cds1 , Cds 2, the potentials at the connection points setdrn, resdrn are lowered.
  • the OR circuit OR1 detects that the potentials of both connection points setdrn and resdrn are both lower than the logic threshold value, the OR circuit OR1 outputs an L level, and the transistors PM1 and PM2 connected in parallel to the level shift resistors LSR1 and LSR2 are output. turn on.
  • connection points setdrn and resdrn are both pulled up to the H level.
  • detailed explanation is omitted, even if dV / dt noise is generated in a state where the capacitance values of the parasitic capacitances Cds1 and Cds2 are different, a normal signal is input from the connection points setdrn and resdrn. Therefore, the latch circuit 113 will not be set or reset by mistake because the side becomes the L level or both of them only become the L level or the H level together.
  • Japanese Patent No. 5402852 paragraphs [0120] to [0133], FIG. 15
  • Japanese Patent No. 5354417 paragraphs [0033] to [0041], FIG. 1
  • the high side reference potential VS rises when the low side switch element XD2 is turned off and the high side switch element XD1 is switched from the off state to the on state. May rise.
  • the load L is an inductive load, and the current flowing from the load L into the output circuit 100 during the dead time when both the switch elements XD1 and XD2 are turned off is not suddenly cut off.
  • the current flowing from the load L to the output circuit 100 is charged to the stray capacitance of the line of the high side reference potential VS, and the high side reference potential VS rises rapidly and dV / dt noise is generated. To do.
  • Such dV / dt noise is often sustained longer by the load L than dV / dt noise that is instantaneously generated when the high-side switch element XD1 is switched from the off state to the on state.
  • the present invention has been made in view of such points, and a level shift circuit is provided that prevents malfunction even when long-time dV / dt noise occurs in a power supply line that is a high-side reference potential.
  • the purpose is to provide.
  • a level shift circuit for level-shifting a signal generated based on the low-side ground potential and transmitting the level-shifted signal to a circuit for driving the high-side switch element.
  • the level shift circuit includes a first series circuit of a first resistor and a first transistor connected between the high-side high-voltage power supply line and the ground potential, and the high-side high voltage.
  • a first AND circuit that inputs a first output of a detection circuit and a signal at the first connection point and controls the sixth transistor; a second output of the dV / dt period detection circuit; And a second AND circuit for inputting the signal of the second connection point and controlling the fourth transistor.
  • the third transistor is controlled by an output signal of the latch circuit
  • the fifth transistor is controlled by a signal obtained by logically inverting the output signal of the latch circuit.
  • the level shift circuit having the above-described configuration is provided with the dV / dt period detection circuit, it can cope with the generation of dV / dt noise for a long time, so that there is an advantage that the malfunction tolerance against dV / dt can be improved. In addition, since the level shift circuit is less likely to malfunction, the reliability of the half bridge circuit to which the level shift circuit is applied is improved.
  • connection points and lines and potentials, voltages, signals, and the like at the connection points and lines.
  • FIG. 1 is a circuit diagram showing a configuration example of a half bridge circuit using a level shift circuit according to an embodiment of the present invention
  • FIG. 2 is a circuit diagram showing a configuration example of an AND circuit
  • FIG. 3 is a dV / dt period
  • FIG. 4 is a circuit diagram showing a configuration example of the detection circuit
  • FIG. 4 is a diagram showing operation waveforms of the level shift circuit.
  • the parts other than the level shift circuit are the same as the components shown in FIGS. 5 and 6, and therefore the corresponding components are denoted by the same reference numerals.
  • a high-side switch element XD1 and a low-side switch element XD2 are connected in series to form an output circuit 100, and a high-voltage power supply E is connected to both ends.
  • N-channel power MOSFETs are used as the switch elements XD1 and XD2.
  • the high-side switch element XD1 is ON / OFF controlled when the gate is connected to the output of the high-side drive circuit 110 and driven by the output signal HO of the high-side drive circuit 110.
  • the low-side switch element XD2 has its gate connected to the output of the low-side drive circuit 120 and is driven by the output signal LO of the low-side drive circuit 120 to be turned on / off.
  • the high-side drive circuit 110 includes a high-side driver 111 that drives the switch element XD1, a high-side power supply E1, and a level shift circuit that includes other components.
  • the level shift circuit has a series circuit of a level shift resistor LSR1 and a high voltage transistor HVN1 of an N channel MOSFET and a series circuit of a level shift resistor LSR2 and a high voltage transistor HVN2 of an N channel MOSFET.
  • One end of each of these series circuits is connected to a power supply line VB connected to the high potential side terminal of the power supply E1, and the other end is connected to a ground potential (GND) which is a low side reference potential.
  • the level shift resistor LSR1 is connected in parallel with transistors PM1 and PM1X of a P-channel MOSFET having a two-stage series configuration.
  • the level shift resistor LSR2 is connected in parallel with transistors PM2 and PM2X of a P-channel MOSFET having a two-stage series configuration.
  • the level shift resistor LSR1 is further connected in parallel with a P-channel MOSFET transistor PM3, and the level shift resistor LSR2 is further connected in parallel with a P-channel MOSFET transistor PM4.
  • a set signal SET for instructing the start timing of the ON period of the switch element XD1 is input to the gate of the high voltage transistor HVN1 from a control circuit (not shown). Further, a reset signal RSET for instructing the end timing of the ON period of the switch element XD1 is input from a control circuit (not shown) to the gate of the high voltage transistor HVN2.
  • the capacitors connected between the source and drain of the high voltage transistors HVN1 and HVN2 are the parasitic capacitances Cds1 and Cds2 of the high voltage transistors HVN1 and HVN2.
  • the connection point setdrn between the level shift resistor LSR1 and the high breakdown voltage transistor HVN1 and the connection point resdrn between the level shift resistor LSR2 and the high breakdown voltage transistor HVN2 are connected to the latch malfunction protection circuit 112, respectively.
  • the latch malfunction protection circuit 112 determines whether or not the signal state of the connection points setdrn and resdrn is a condition that causes a malfunction, and when it is determined that the condition causes a malfunction, the latch malfunction protection circuit 112 functions to block signal passage. .
  • a condition for causing a malfunction is a case where the potentials of the connection points setdrn and resdrn are both H or L level. When it is determined that the condition does not cause malfunction, the latch malfunction protection circuit 112 passes the signals of the connection points setdrn and resdrn as they are.
  • the output of the latch malfunction protection circuit 112 is connected to the latch circuit 113, and the output of the latch circuit 113 is connected to the high side driver 111.
  • the output of the latch circuit 113 is also connected to the gate of the transistor PM1.
  • the output of the latch circuit 113 is further connected to the input of the inverter circuit INV, and the output of the inverter circuit INV is connected to the gate of the transistor PM2.
  • the level shift circuit also includes an OR circuit OR1, an AND circuit AND1, an AND circuit AND2, and a dV / dt period detection circuit 114.
  • the input of the OR circuit OR1 is connected to the connection points setdrn and resdrn, respectively, and the output of the OR circuit OR1 is connected to the gates of the transistors PM3 and PM4, respectively.
  • the input of the AND circuit AND1 is connected to the connection point setdrn and the output OUT1 of the dV / dt period detection circuit 114, and the output of the AND circuit AND1 is the gate of the transistor PM2X and the input IN1 of the dV / dt period detection circuit 114 Are connected to each.
  • the input of the AND circuit AND2 is connected to the connection point resdrn and the output OUT2 of the dV / dt period detection circuit 114, and the output of the AND circuit AND2 is the gate of the transistor PM1X and the input IN2 of the dV / dt period detection circuit 114 Are connected to each.
  • the input IN3 is connected to the connection point setdrn
  • the input IN4 is connected to the connection point resdrn
  • the input POR is connected to a control circuit (not shown) so as to receive the power-on reset signal POR. Has been.
  • the level shift circuit also includes diodes D1 and D2, and the anodes thereof are connected to a connection point VS between the switch element XD1 and the switch element XD2.
  • the cathode of the diode D1 is connected to the connection point setdrn, and the cathode of the diode D2 is connected to the connection point resdrn.
  • the low-side drive circuit 120 includes a low-side driver 121 that drives the switch element XD2 and a power supply E2.
  • the low side driver 121 is supplied with power from the power source E2, receives a low side control signal from a control device (not shown), and outputs an output signal LO for driving the switch element XD2 on and off.
  • connection point VS between the switch element XD1 and the switch element XD2, which is the output part, is connected to one end of the load L, and the other end of the load L is connected to the ground potential (GND).
  • the AND circuit AND1 and the AND circuit AND2 have the same configuration. For this reason, in FIG. 2, the reference numerals of the terminals of the AND circuit AND2 corresponding to the AND circuit AND1 are shown in parentheses.
  • the AND circuit AND1 (AND2) includes three P-channel MOSFET transistors PM11, PM12, PM13, one N-channel MOSFET transistor NM11, and a resistor Rt.
  • the transistors PM11 and PM12 have their sources and drains connected to each other and their sources connected to the power supply line VB.
  • the gate of the transistor PM11 constitutes an input connected to the output OUT1 (OUT2) of the dV / dt period detection circuit 114, and the gate of the transistor PM12 constitutes an input connected to the connection point setdrn (resdrn). .
  • the drains of the transistors PM11 and PM12 are connected to the line of the high side reference potential VS via the resistor Rt.
  • a connection point between the drains of the transistors PM11 and PM12 and the resistor Rt is connected to the gates of the transistors PM13 and NM11 constituting the CMOS inverter circuit.
  • the source of the transistor PM13 is connected to the power supply line VB, and the source of the transistor NM11 is connected to the line of the high side reference potential VS.
  • the drains of the transistors PM13 and NM11 are connected to each other and constitute an output AND1_OUT (AND2_OUT) of the AND circuit AND1 (AND2).
  • a characteristic point of this AND circuit AND1 is that the load of the input transistors PM11 and PM12 is constituted by a resistor Rt. That is, in a general CMOS OR circuit, the loads of the input transistors PM11 and PM12 have two N-channel MOSFET transistors connected in series and the gates connected to the gates of the transistors PM11 and PM12, respectively. It is a configuration.
  • the AND circuit AND1 (AND2) does not immediately change the logic state of the output AND1_OUT (AND2_OUT) to H level when a signal of H level is applied to two inputs at the same time. It changes to H level after a delay. This delay time is changed by adjusting the value of the resistor Rt.
  • the output AND1_OUT (AND2_OUT) immediately becomes L level.
  • the dV / dt period detection circuit 114 has two latch circuits LT1, LT2, a comparator COMP1, resistors R1, R2, a reference voltage Vref, and an OR circuit OR2.
  • the reset input R of the latch circuit LT1 and the set input S of the latch circuit LT2 are connected to the input IN1 of the dV / dt period detection circuit 114, and the set input S of the latch circuit LT1 and the reset input R of the latch circuit LT2 are dV /
  • the dt period detection circuit 114 is connected to the input IN2.
  • the inverted output ZQ of the latch circuit LT1 constitutes the output OUT1 of the dV / dt period detection circuit 114
  • the inverted output ZQ of the latch circuit LT2 constitutes the output OUT2 of the dV / dt period detection circuit 114.
  • the clear input CLR of the latch circuits LT1 and LT2 is connected to the output of the OR circuit OR2.
  • the latch circuits LT1 and LT2 are set or reset depending on whether the H level is the set input S or the reset input R. .
  • the state does not change due to the response delay of the internal circuit.
  • the outputs OUT1 and OUT2 of the latch circuits LT1 and LT2 are signals obtained by inverting the states of the latch circuits LT1 and LT2, respectively.
  • the outputs OUT1 and OUT2 become H level, respectively.
  • the non-inverting input (+) of the comparator COMP1 is connected to a connection point where one terminals of the resistor R1 and the resistor R2 are connected to each other.
  • the other terminal of the resistor R1 constitutes an input IN3 of the dV / dt period detection circuit 114, and the other terminal of the resistor R2 constitutes an input IN4 of the dV / dt period detection circuit 114.
  • the inverting input ( ⁇ ) of the comparator COMP1 is connected to the positive terminal of the reference voltage Vref, and the negative terminal of the reference voltage Vref is connected to the high side reference potential VS.
  • the output of the comparator COMP1 is connected to one input of the OR circuit OR2, and the other input of the OR circuit OR2 constitutes the input POR of the dV / dt period detection circuit 114 that receives the power-on reset signal POR. Yes.
  • the circuits of the resistors R1 and R2 connected to the non-inverting input of the comparator COMP1 are circuits that take a weighted average of the potential of the set drain signal setdrn and the potential of the reset drain signal resdrn.
  • the reference voltage Vref input to the inverting input of the comparator COMP1 is a considerably high value (a value near the potential VB). For this reason, in a state where dV / dt is applied to the high-side reference potential VS, the potential of the set drain signal setdrn and the potential of the reset drain signal resdrn are always lower than the potential VB due to the potential drop of the resistance. Does not exceed the reference voltage Vref. Therefore, in a state where dV / dt is generated, the comparator COMP1 always outputs an L level signal and does not clear the latch circuits LT1 and LT2.
  • the latch circuit 113 is set via the latch malfunction protection circuit 112, and the high side driver 111 drives the switch element XD1 to turn it on. .
  • the high-side reference potential VS is switched from the ground potential to the high-voltage voltage E, and the potential VB of the power supply line VB of the high-side drive circuit 110 becomes the voltage (E + E1).
  • the potential VB is applied to the connection points setdrn and resdrn via the level shift resistors LSR1 and LSR2.
  • the parasitic capacitances Cds1 and Cds2 are charged via the set-side and reset-side impedances Z1 and Z2. Is started. At this time, even if there is a difference in the capacitance values of the parasitic capacitances Cds1 and Cds2, the transistors PM2 and PM2X are both on and the reset-side impedance Z2 is very low, so that the parasitic capacitance Cds2 is completely charged first. As a result, the potential of the connection point resdrn rises first.
  • the connection point setdrn rises with a delay. That is, since the difference between the series resistance of the transistors PM1 and PM1X and the series resistance of the transistors PM2 and PM2X is very large (one of the two transistors is on and the other is off), the parasitic capacitances Cds1 and Cds2 Even if there is a difference in capacitance value, the effect is negligible. Thereby, the influence of dV / dt noise generated when the high-side switch element XD1 is turned on can be suppressed.
  • FIG. 4 shows operation waveforms of the gates of the transistors PM3 and PM4, the gate of the transistor PM2X, the gate of the transistor PM1X, the high side reference potential VS, the connection point setdrn, the connection point resdrn, and the output signal HO from the top. .
  • the initial value of the output of latch circuit 113 and output signal HO is L level.
  • these operation waveforms change with reference to the high-side reference potential VS.
  • the parasitic capacitance Cds1 has a larger capacitance value than the parasitic capacitance Cds2 (Cds1> Cds2).
  • the switch elements XD1 and XD2 of the output circuit 100 are turned off before the dV / dt noise is applied, the high voltage transistors HVN1 and HVN2 are turned off, and the latch circuit 113 outputs an L level signal. ing. For this reason, since the potential VB is applied to the connection points setdrn and resdrrn via the level shift resistors LSR1 and LSR2, respectively, they are held at a high potential.
  • the comparator COMP1 outputs an H level signal to clear the latch circuits LT1 and LT2, and the outputs OUT1 and OUT2 of the latch circuits LT1 and LT2 output an H level signal.
  • the AND circuits AND1 and AND2 each output an H level signal because two inputs are at the H level.
  • the transistors PM1X, PM2X, PM3, and PM4 are turned off because their gates are at the H level (the state before time t1 in FIG. 4).
  • the transistor PM1 connected in series to the transistor PM1X is on because its gate is at the L level.
  • the transistor PM2 connected in series to the transistor PM2X is turned off because its gate is at the H level by the inverter circuit INV.
  • the AND circuits AND1 and AND2 output L level signals.
  • the transistors PM1X and PM2X are turned on when their gates become L level.
  • the transistor PM1 since the transistor PM1 is turned on and the R value of the CR circuit on the connection point setdrn side is small (the on resistance level of the transistors PM1 and PM1X), the influence of dV / dt is small.
  • threshold values Vth_AND1 and Vth_AND2 of the AND circuits AND1 and AND2 are not determined by the balance between the P-channel MOSFET and the N-channel MOSFET as in the case of the CMOS configuration, but are P-channel MOSFETs constituting the AND circuits AND1 and AND2. Since it is determined only by the threshold values of the transistors PM11 and PM12, the value is close to the potential VB.
  • the OR circuit OR1 When the potentials of the connection points setdrn and resdrn are further lowered with the elapse of time, and the potentials of both fall below the threshold value Vth_OR1 of the OR circuit OR1, the OR circuit OR1 outputs an L level signal. Thereby, the transistors PM3 and PM4 are turned on when their gates become L level. When the transistors PM3 and PM4 are turned on, the parasitic capacitors Cds1 and Cds2 are charged by impedances Z1 and Z2 in which the on-resistances of the transistors PM3 and PM4 are connected in parallel.
  • the parasitic capacitances Cds1 and Cds2 are instantaneously charged, and the potentials of the connection points setdrn and resdrn rise.
  • the OR circuit OR1 outputs an H level signal and turns off the transistors PM3 and PM4. That is, the transistors PM3 and PM4 are instantaneously turned on only immediately after the dV / dt noise is applied, and the parasitic capacitances Cds1 and Cds2 are rapidly charged.
  • the latch malfunction protection circuit 112 since the potential drop on the connection point setdrn side is small and the parasitic capacitance Cds1 is charged with the low impedance Z1, the potential at the connection point setdrn increases. For this reason, since the potential at the connection point resdrn is inputted as the L level with respect to the input threshold value of the latch malfunction protection circuit 112, the latch malfunction protection circuit 112 has the H level at the connection point setdrn and the L level at the connection point resdrn. Do not block the signal. However, since the L level is on the reset side, the level shift circuit does not cause a malfunction that the output signal HO keeps the L level and is inverted to the H level.
  • the outputs OUT1 and OUT2 of the latch circuits LT1 and LT2 are fixed to the H level and the L level, respectively (the output of the latch circuits LT1 and LT2 is not changed even if the output of the AND circuit AND2 subsequently becomes the H level). It does not change). Since the output OUT2 is fixed at the L level, the output of the AND circuit AND2 is also determined at the L level, and then the AND circuit even if the potential at the connection point resdrn becomes larger than the threshold value Vth_AND2 of the AND circuit AND2. The output of AND2 does not become H level, and the on state of the transistor PM1X (that is, the state where the potential VB and the connection point resdrn are connected by the on resistances of the transistors PM1 and PM1X) is continued.
  • the weighted average potential at the connection points setdrn and resdrn is equal to or lower than the reference voltage Vref (a value near the potential VB).
  • Vref a value near the potential VB.
  • the comparator COMP1 compares the weighted average of the potentials of the connection points setdrn and resdrrn with the reference voltage Vref (near value of the potential VB), and determines that the dV / dt has ended, Output.
  • This signal is supplied to the clear input CLR of the latch circuits LT1 and LT2 via the OR circuit OR2, and the latch circuits LT1 and LT2 output an H level signal to the inverted output ZQ.
  • the outputs OUT1 and OUT2 of the dV / dt period detection circuit 114 become H level
  • the two inputs of the AND circuits AND1 and AND2 both become H level.
  • the outputs of the AND circuits AND1 and AND2 tend to change to the H level.
  • the dV / dt period detection circuit 114 is provided in the level shift circuit, even if a long dV / dt noise occurs, the latch circuit 113 malfunctions until the generation of the dV / dt noise is finished.
  • the prevention function can be sustained.

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Abstract

ハイサイドの基準電位のラインに長時間のｄＶ／ｄｔノイズが発生した場合の誤動作を防止する。　レベルシフト抵抗（ＬＳＲ１，ＬＳＲ２）に並列に直列接続のトランジスタ（ＰＭ１，ＰＭ１ＸおよびＰＭ２，ＰＭ２Ｘ）が接続される。一方のトランジスタ（ＰＭ１，ＰＭ２）は、ラッチ回路（１１３）の出力に応じてそのラッチ状態が変化しづらい方向にオン・オフされる。他方のトランジスタ（ＰＭ１Ｘ，ＰＭ２Ｘ）は、ｄＶ／ｄｔ期間検出回路（１１４）がｄＶ／ｄｔの発生を検出している間、オンされ、たとえばラッチ回路（１１３）の出力がＬレベルのとき、レベルシフト抵抗（ＬＳＲ１）をトランジスタ（ＰＭ１，ＰＭ１Ｘ）のオン抵抗で低くして接続点（ｒｅｓｄｒｎ）の電位を相対的に低下させ、ラッチ状態を変化しづらくする。ｄＶ／ｄｔ期間検出回路（１１４）がｄＶ／ｄｔの終了を検出すると、トランジスタ（ＰＭ１Ｘ，ＰＭ２Ｘ）は、共にオフとなる。

Description

レベルシフト回路
　本発明はレベルシフト回路に関し、特にハーフブリッジ回路をなす２つのスイッチ素子のうちハイサイドのスイッチ素子を駆動する駆動回路に対してローサイドの接地電位を基準に生成された信号を伝達するレベルシフト回路に関する。
　高電位系電源で駆動されるハーフブリッジ回路では、直列接続されたハイサイドおよびローサイドのスイッチ素子が、それぞれ基準電位の異なる駆動回路によって駆動される。ハイサイド用の駆動回路として、ＨＶドライバＩＣ（ＨＶＩＣ）が知られている。ＨＶドライバＩＣでは、ハイサイドのスイッチ素子をオンまたはオフさせる信号は、ローサイドの接地電位を基準に生成された信号を直接使用することができないので、レベルシフト回路によりレベルシフトして使用される（たとえば、特許文献１，２参照）。次に、この特許文献１，２に記載されたレベルシフト回路について順に説明する。
　図５は従来のレベルシフト回路を用いたハーフブリッジ回路の構成例を示す図である。
　図５において、ハイサイドのスイッチ素子ＸＤ１およびローサイドのスイッチ素子ＸＤ２は、直列に接続されて出力回路１００を構成し、両端には高電圧の電源Ｅ（以下、その電圧もＥで表す。）が接続されている。ここで、スイッチ素子ＸＤ１，ＸＤ２は、図示の例では、ＮチャネルのパワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）を用いている。
　ハーフブリッジ回路では、ハイサイドのスイッチ素子ＸＤ１がハイサイド駆動回路１１０の出力信号ＨＯによって制御され、ローサイドのスイッチ素子ＸＤ２がローサイド駆動回路１２０の出力信号ＬＯによって制御されるよう構成されている。
　ハイサイド駆動回路１１０は、スイッチ素子ＸＤ１を駆動するハイサイドドライバ１１１と、電源Ｅ１（以下、その電圧もＥ１で表す。）と、それ以外の構成要素からなるレベルシフト回路とを備えている。
　レベルシフト回路は、レベルシフト抵抗ＬＳＲ１とＮチャネルＭＯＳＦＥＴの高耐圧トランジスタＨＶＮ１との直列回路およびレベルシフト抵抗ＬＳＲ２とＮチャネルＭＯＳＦＥＴの高耐圧トランジスタＨＶＮ２との直列回路を有している。これらの直列回路の一端は、それぞれ、電源Ｅ１の高電位側端子に接続された電源ラインＶＢ（以下、その電位もＶＢで表す。）に接続され、他端はそれぞれローサイドの基準電位である接地電位（ＧＮＤ）に接続されている。高耐圧トランジスタＨＶＮ１のゲートには、スイッチ素子ＸＤ１のオン期間の開始タイミングを指示するセット信号ＳＥＴが入力される。また、高耐圧トランジスタＨＶＮ２のゲートには、スイッチ素子ＸＤ１のオン期間の終了タイミングを指示するリセット信号ＲＳＥＴが入力される。なお、高耐圧トランジスタＨＶＮ１，ＨＶＮ２のソース・ドレイン間に接続されているコンデンサは、高耐圧トランジスタＨＶＮ１，ＨＶＮ２が有する寄生容量Ｃｄｓ１，Ｃｄｓ２を表している。
　レベルシフト抵抗ＬＳＲ１と高耐圧トランジスタＨＶＮ１との接続点ｓｅｔｄｒｎ（以下、その信号もセットドレイン信号ｓｅｔｄｒｎで表す。）は、ラッチ誤動作保護回路１１２に接続されている。また、レベルシフト抵抗ＬＳＲ２と高耐圧トランジスタＨＶＮ２との接続点ｒｅｓｄｒｎ（以下、その信号もリセットドレイン信号ｒｅｓｄｒｎで表す。）も、ラッチ誤動作保護回路１１２に接続されている。ここで、ラッチ誤動作保護回路１１２は、接続点ｓｅｔｄｒｎ，ｒｅｓｄｒｎの一方がＬレベル、他方がＨレベルのときだけ、セットドレイン信号ｓｅｔｄｒｎおよびリセットドレイン信号ｒｅｓｄｒｎをそのまま通過させる働きをする。
　ラッチ誤動作保護回路１１２の出力は、ラッチ回路１１３に接続され、ラッチ回路１１３の出力は、ハイサイドドライバ１１１に接続されている。ラッチ回路１１３の出力は、また、インバータ回路ＩＮＶ１の入力に接続され、インバータ回路ＩＮＶ１の出力は、インバータ回路ＩＮＶ２の入力に接続されている。インバータ回路ＩＮＶ１の出力は、また、抵抗Ｒ１１および抵抗Ｒ１２からなる直列回路の一端に接続され、この直列回路の他端は、接続点ｓｅｔｄｒｎに接続されている。抵抗Ｒ１１および抵抗Ｒ１２の中点は、レベルシフト抵抗ＬＳＲ２に並列に接続されたＰチャネルＭＯＳＦＥＴのトランジスタＰＭ２のゲートに接続されている。インバータ回路ＩＮＶ２の出力は、抵抗Ｒ１３および抵抗Ｒ１４からなる直列回路の一端に接続され、この直列回路の他端は、接続点ｒｅｓｄｒｎに接続されている。抵抗Ｒ１３および抵抗Ｒ１４の中点は、レベルシフト抵抗ＬＳＲ１に並列に接続されたＰチャネルＭＯＳＦＥＴのトランジスタＰＭ１のゲートに接続されている。
　レベルシフト回路は、また、ダイオードＤ１，Ｄ２を有し、これらのアノードは、スイッチ素子ＸＤ１とスイッチ素子ＸＤ２との接続点ＶＳ（以下、この電位もハイサイド基準電位ＶＳで表す。）に接続されている。ダイオードＤ１のカソードは、接続点ｓｅｔｄｒｎに接続され、ダイオードＤ２のカソードは、接続点ｒｅｓｄｒｎに接続されている。このダイオードＤ１，Ｄ２は、接続点ｓｅｔｄｒｎ，ｒｅｓｄｒｎの電圧がハイサイド基準電位ＶＳを超えないようクランプしてラッチ誤動作保護回路１１２に過電圧が入力されることを防止するためのものである。
　ローサイド駆動回路１２０は、スイッチ素子ＸＤ２を駆動するローサイドドライバ１２１と、電源Ｅ２とを備えている。ローサイドドライバ１２１は、電源Ｅ２から電源の供給を受け、ローサイドの制御信号を入力してスイッチ素子ＸＤ２をオン・オフ駆動するための出力信号ＬＯを出力する。
　出力回路１００のスイッチ素子ＸＤ１とスイッチ素子ＸＤ２との接続点ＶＳ、すなわち、ハイサイドの基準電位となる電源ラインには、負荷Ｌの一端が接続され、負荷Ｌの他端は、ローサイド駆動回路１２０の基準電位である接地電位（ＧＮＤ）に接続されている。
　このようなハーフブリッジ回路において、ローサイドのスイッチ素子ＸＤ２がオンの状態からハイサイドのスイッチ素子ＸＤ１がオンの状態に切り替わる場合について考えてみる。
　ローサイドのスイッチ素子ＸＤ２がオフし、ハイサイドのスイッチ素子ＸＤ１がオンの状態になると、接続点ＶＳのハイサイド基準電位ＶＳは、接地電位から高電圧の電圧Ｅに急激に切り替わる。これにより、ハイサイド駆動回路１１０の電源ラインＶＢの電位ＶＢは電源Ｅ１の電圧Ｅ１が加わって、接地電位からの電圧は（Ｅ＋Ｅ１）となる。このとき、高耐圧トランジスタＨＶＮ１，ＨＶＮ２がオフしていると、接続点ｓｅｔｄｒｎ，ｒｅｓｄｒｎは、いずれもレベルシフト抵抗ＬＳＲ１，ＬＳＲ２を介して電位ＶＢが印加されていることになる。このため、ラッチ誤動作保護回路１１２は、２つの入力信号が２つともＨレベルになっているので、セットドレイン信号ｓｅｔｄｒｎおよびリセットドレイン信号ｒｅｓｄｒｎの通過をブロックし、ラッチ回路１１３は、ハイサイドのスイッチ素子ＸＤ１をオンさせる状態を維持させる。
　ところが、高耐圧トランジスタＨＶＮ１，ＨＶＮ２は、寄生容量Ｃｄｓ１，Ｃｄｓ２をそれぞれ有しているため、レベルシフト抵抗ＬＳＲ１，ＬＳＲ２と寄生容量Ｃｄｓ１，Ｃｄｓ２とによるＣＲ回路が形成されることになる。そのＣＲ回路には、電圧（Ｅ＋Ｅ１）が印加されるため、寄生容量Ｃｄｓ１，Ｃｄｓ２の充電が完了するまで、接続点ｓｅｔｄｒｎ，ｒｅｓｄｒｎにｄＶ／ｄｔノイズと呼ばれる誤信号が重畳される。
　寄生容量Ｃｄｓ１，Ｃｄｓ２の充電の間、接続点ｓｅｔｄｒｎ，ｒｅｓｄｒｎの電位は、Ｌレベルになり、ラッチ誤動作保護回路１１２は、２つの入力信号が２つともＬレベルになっているので、セットドレイン信号ｓｅｔｄｒｎおよびリセットドレイン信号ｒｅｓｄｒｎの通過をブロックするはずである。しかし、寄生容量Ｃｄｓ１，Ｃｄｓ２の容量値は、製造ばらつきによって差が生じやすいものになっている。両者の差がある程度大きいと、接続点ｓｅｔｄｒｎ，ｒｅｓｄｒｎの電位がＬレベルからＨレベルになるタイミングが異なり、ラッチ誤動作保護回路１１２は、セットドレイン信号ｓｅｔｄｒｎまたはリセットドレイン信号ｒｅｓｄｒｎを通過させてしまうことになる。しかも、ハイサイドにおけるｄＶ／ｄｔノイズの大きさは、Ｖ（ｔ）をＣＲ回路に印加される電圧、ＶｘをＣＲの接続点の電圧、ｋをＶ（ｔ）の立ち上がりの傾きとすると、
Ｖ（ｔ）－Ｖｘ＝ｋＣＲ（１－ｅｘｐ（－ｔ／ＣＲ））
で表される（たとえば、特許文献１の（１３）式）。この式から、レベルシフト回路の容量や抵抗値が大きいほど、また、Ｖｘの変化が急であるほどｄＶ／ｄｔノイズの大きさが大きいので、寄生容量Ｃｄｓ１，Ｃｄｓ２の容量の差が大きいとそれによる影響も大きいことがわかる。したがって、寄生容量Ｃｄｓ１，Ｃｄｓ２の容量の差が大きい場合、結果的に、セット信号ＳＥＴまたはリセット信号ＲＳＥＴが入力されたときと同様の動作をするようになり、ハーフブリッジ回路の誤動作につながる。
　この誤動作を解消するために、ラッチ回路１１３の出力信号の状態によって、レベルシフト抵抗ＬＳＲ１，ＬＳＲ２の抵抗値を、ラッチ回路１１３の出力信号の状態が維持される方向に変化させることにしている。すなわち、ラッチ回路１１３の出力信号がＨレベルのとき、インバータ回路ＩＮＶ１によって反転されたＬレベルが抵抗Ｒ１１に印加される。このインバータ回路ＩＮＶ１の出力のＬレベルは、ハイサイド基準電位ＶＳに等しいので、トランジスタＰＭ２は、そのゲート電圧がプルダウンされてオン状態になる。同時に、インバータ回路ＩＮＶ２によってさらに反転されたＨレベルが抵抗Ｒ１３に印加される。このインバータ回路ＩＮＶ２の出力のＨレベルは、電位ＶＢに等しいので、トランジスタＰＭ１は、そのゲート電圧がプルアップされてオフ状態になる。これにより、（レベルシフト抵抗ＬＳＲ１とトランジスタＰＭ１のソース・ドレイン間抵抗との合成抵抗）＞（レベルシフト抵抗ＬＳＲ２とトランジスタＰＭ２のオン抵抗の合成抵抗）となり、ｄＶ／ｄｔノイズが発生していても、セットドレイン信号ｓｅｔｄｒｎの電位に比べてリセットドレイン信号ｒｅｓｄｒｎの電位が下降しにくくなる。ｄＶ／ｄｔノイズにより単独にＬレベルとなるのはセットドレイン信号ｓｅｔｄｒｎの電位側となるので、ラッチ回路１１３が誤ってリセットされて出力信号の状態が変化してしまうことがない。なお、レベルシフト抵抗ＬＳＲ２と合成抵抗を形成するトランジスタＰＭ２のオン抵抗（インピーダンス）は、抵抗Ｒ１１と抵抗Ｒ１２との抵抗比によって決められる。ラッチ回路１１３の出力信号がＬレベルのときは、逆に、セットドレイン信号ｓｅｔｄｒｎの方が下降しにくくなるため、ラッチ回路１１３が誤ってセットされて出力信号の状態が変化してしまうことがないようにしている。
　図６は従来のレベルシフト回路を用いたハーフブリッジ回路の別の構成例を示す図である。この図６において、図５に示した構成要素と同じまたは均等の構成要素については同じ符号を付してその詳細な説明は省略する。
　図６に示したレベルシフト回路では、論理和回路ＯＲ１とレベルシフト抵抗ＬＳＲ１，ＬＳＲ２に並列に接続されたＰチャネルＭＯＳＦＥＴのトランジスタＰＭ３，ＰＭ４とを有している。論理和回路ＯＲ１の入力は、レベルシフト出力の接続点ｓｅｔｄｒｎ，ｒｅｓｄｒｎに接続され、論理和回路ＯＲ１の出力は、トランジスタＰＭ３，ＰＭ４のゲートに接続されている。
　ここで、ローサイドのスイッチ素子ＸＤがオフし、ハイサイドのスイッチ素子ＸＤ１がオンして電源ラインＶＢの電位ＶＢが上がるときに、高耐圧トランジスタＨＶＮ１，ＨＶＮ２がオフしていると、その寄生容量Ｃｄｓ１，Ｃｄｓ２の存在のために接続点ｓｅｔｄｒｎ，ｒｅｓｄｒｎの電位が低下する。論理和回路ＯＲ１は、両方の接続点ｓｅｔｄｒｎ，ｒｅｓｄｒｎの電位が共にロジック閾値より低下したことを検出すると、Ｌレベルを出力し、レベルシフト抵抗ＬＳＲ１，ＬＳＲ２に並列に接続されたトランジスタＰＭ１，ＰＭ２をオンにする。
　これにより、接続点ｓｅｔｄｒｎ，ｒｅｓｄｒｎの電位が共にＨレベルにプルアップされる。詳細な説明は省略するが、この構成により、寄生容量Ｃｄｓ１，Ｃｄｓ２の容量値に差がある状態でｄＶ／ｄｔノイズが発生しても、接続点ｓｅｔｄｒｎ，ｒｅｓｄｒｎのうち正規の信号が入力された側がＬレベルになるか、両者が一緒にＬレベルもしくはＨレベルになるだけなので、ラッチ回路１１３が誤ってセットもしくはリセットされることがない。
特許第５４０２８５２号公報（段落〔０１２０〕～〔０１３３〕，図１５） 特許第５３５４４１７号公報（段落〔００３３〕～〔００４１〕，図１）
　ところで、ハイサイド基準電位ＶＳは、ローサイドのスイッチ素子ＸＤ２がオフし、ハイサイドのスイッチ素子ＸＤ１がオフ状態からオン状態に切り替えられたときに上昇するが、これ以外にも、ハイサイド基準電位ＶＳが上昇する場合がある。たとえば、負荷Ｌが誘導性負荷の場合であって、スイッチ素子ＸＤ１，ＸＤ２が共にオフするデッドタイムの期間に、負荷Ｌから出力回路１００に流れ込んでいた電流が急には切れない場合である。この場合、負荷Ｌから出力回路１００に流れ込んでいた電流は、ハイサイド基準電位ＶＳのラインの浮遊容量に充電されることになり、ハイサイド基準電位ＶＳが急速に立ち上がってｄＶ／ｄｔノイズが発生する。このようなｄＶ／ｄｔノイズは、ハイサイドのスイッチ素子ＸＤ１がオフ状態からオン状態に切り替えられたときに瞬間的に発生するｄＶ／ｄｔノイズと比べ、負荷Ｌによって長く持続されることが多い。
　しかしながら、図５および図６のレベルシフト回路は、接続点ＶＳにｄＶ／ｄｔノイズが長時間印加されることをまったく考慮していないので、長時間の印加時に寄生容量Ｃｄｓ１，Ｃｄｓ２の製造ばらつきによる影響で誤動作に至ることが確認されている。これは、たとえば寄生容量Ｃｄｓ２の容量値がＣｄｓ１の容量値よりも小さい場合に、接続点ｒｅｓｄｒｎおよび接続点ｓｅｔｄｒｎに関する、上述のＶ（ｔ）－Ｖｘ＝ｋＣＲ（１－ｅｘｐ（－ｔ／ＣＲ））の式で表されるｄＶ／ｄｔノイズの影響量の差が対策回路の効果より大きいと、接続点ｒｅｓｄｒｎの電位の方が高くなり、時間が経過すると接続点ｒｅｓｄｒｎの電位が接続点ｓｅｔｄｒｎよりも先にＨレベルとなり、ラッチ保護の条件が解除され、ラッチが誤ってセットされてスイッチ素子ＸＤ１がオンされてしまうことによるものと考えられる。
　本発明はこのような点に鑑みてなされたものであり、ハイサイドの基準電位となる電源ラインに長時間のｄＶ／ｄｔノイズの発生した場合にも誤動作が発生しないようにしたレベルシフト回路を提供することを目的とする。
　本発明では、上記の課題を解決するために、１つの案では、ローサイドの接地電位を基準に生成された信号をレベルシフトしてハイサイドのスイッチ素子を駆動する回路に伝達するレベルシフト回路が提供される。このレベルシフト回路は、前記ハイサイドの高電圧側電源ラインと前記接地電位との間に接続された第１の抵抗と第１のトランジスタとの第１の直列回路と、前記ハイサイドの高電圧側電源ラインと前記接地電位との間に接続された第２の抵抗と第２のトランジスタとの第２の直列回路と、前記第１の抵抗と前記第１のトランジスタとの第１の接続点の信号および前記第２の抵抗と前記第２のトランジスタとの第２の接続点の信号を入力するラッチ誤動作保護回路と、前記ラッチ誤動作保護回路の出力が入力されるラッチ回路と、直列に接続されて前記第１の抵抗に並列に接続された第３のトランジスタおよび第４のトランジスタと、直列に接続されて前記第２の抵抗に並列に接続された第５のトランジスタおよび第６のトランジスタと、前記第１の接続点の信号および前記第２の接続点の信号を入力して前記ハイサイドの基準電位ラインにおけるｄＶ／ｄｔノイズの発生を検出するｄＶ／ｄｔ期間検出回路と、前記ｄＶ／ｄｔ期間検出回路の第１の出力と前記第１の接続点の信号とを入力し、前記第６のトランジスタを制御する第１の論理積回路と、前記ｄＶ／ｄｔ期間検出回路の第２の出力と前記第２の接続点の信号とを入力し、前記第４のトランジスタを制御する第２の論理積回路と、を備えている。前記第３のトランジスタは前記ラッチ回路の出力信号によって制御されると共に、前記第５のトランジスタは前記ラッチ回路の出力信号を論理反転した信号によって制御される。
　上記構成のレベルシフト回路は、ｄＶ／ｄｔ期間検出回路を備えたことにより、長時間のｄＶ／ｄｔノイズの発生にも対応できるので、ｄＶ／ｄｔに対する誤動作耐性を向上できるという利点がある。また、レベルシフト回路が誤動作しにくくなることから、これを適用したハーフブリッジ回路の信頼性が向上する。
　本発明の上記および他の目的、特徴および利点は、本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
本発明の一実施の形態に係るレベルシフト回路を用いたハーフブリッジ回路の構成例を示す回路図である。 論理積回路の構成例を示す回路図である。 ｄＶ／ｄｔ期間検出回路の構成例を示す回路図である。 レベルシフト回路の動作波形を示す図である。 従来のレベルシフト回路を用いたハーフブリッジ回路の構成例を示す図である。 従来のレベルシフト回路を用いたハーフブリッジ回路の別の構成例を示す図である。
　以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、以下の説明において、接続点およびラインとその接続点およびラインにおける電位、電圧、信号などは、同じ符号を用いることがある。
　図１は本発明の一実施の形態に係るレベルシフト回路を用いたハーフブリッジ回路の構成例を示す回路図、図２は論理積回路の構成例を示す回路図、図３はｄＶ／ｄｔ期間検出回路の構成例を示す回路図、図４はレベルシフト回路の動作波形を示す図である。図１において、レベルシフト回路を除く部分は、図５および図６に示した構成要素と同じであるので、対応する構成要素については同じ符号を付してある。
　図１のハーフブリッジ回路において、ハイサイドのスイッチ素子ＸＤ１およびローサイドのスイッチ素子ＸＤ２は、直列に接続されて出力回路１００を構成し、両端には高電圧の電源Ｅが接続されている。ここで、スイッチ素子ＸＤ１，ＸＤ２は、図示の例では、ＮチャネルのパワーＭＯＳＦＥＴを用いている。
　ハイサイドのスイッチ素子ＸＤ１は、ゲートがハイサイド駆動回路１１０の出力に接続され、ハイサイド駆動回路１１０の出力信号ＨＯによって駆動されることによりオン・オフ制御される。ローサイドのスイッチ素子ＸＤ２は、そのゲートがローサイド駆動回路１２０の出力に接続され、ローサイド駆動回路１２０の出力信号ＬＯによって駆動されることによりオン・オフ制御される。
　ハイサイド駆動回路１１０は、スイッチ素子ＸＤ１を駆動するハイサイドドライバ１１１と、ハイサイド用の電源Ｅ１と、それ以外の構成要素からなるレベルシフト回路とを備えている。
　レベルシフト回路は、レベルシフト抵抗ＬＳＲ１とＮチャネルＭＯＳＦＥＴの高耐圧トランジスタＨＶＮ１との直列回路およびレベルシフト抵抗ＬＳＲ２とＮチャネルＭＯＳＦＥＴの高耐圧トランジスタＨＶＮ２との直列回路を有している。これらの直列回路の一端は、それぞれ、電源Ｅ１の高電位側端子に接続された電源ラインＶＢに接続され、他端はそれぞれローサイドの基準電位である接地電位（ＧＮＤ）に接続されている。レベルシフト抵抗ＬＳＲ１は、２段直列構成のＰチャネルＭＯＳＦＥＴのトランジスタＰＭ１，ＰＭ１Ｘが並列に接続されている。レベルシフト抵抗ＬＳＲ２は、２段直列構成のＰチャネルＭＯＳＦＥＴのトランジスタＰＭ２，ＰＭ２Ｘが並列に接続されている。レベルシフト抵抗ＬＳＲ１には、さらに、ＰチャネルＭＯＳＦＥＴのトランジスタＰＭ３が並列に接続され、レベルシフト抵抗ＬＳＲ２には、さらに、ＰチャネルＭＯＳＦＥＴのトランジスタＰＭ４が並列に接続されている。
　高耐圧トランジスタＨＶＮ１のゲートには、スイッチ素子ＸＤ１のオン期間の開始タイミングを指示するセット信号ＳＥＴが図示しない制御回路から入力される。また、高耐圧トランジスタＨＶＮ２のゲートには、スイッチ素子ＸＤ１のオン期間の終了タイミングを指示するリセット信号ＲＳＥＴが図示しない制御回路から入力される。高耐圧トランジスタＨＶＮ１，ＨＶＮ２のソース・ドレイン間に接続されているコンデンサは、高耐圧トランジスタＨＶＮ１，ＨＶＮ２が有する寄生容量Ｃｄｓ１，Ｃｄｓ２である。
　レベルシフト抵抗ＬＳＲ１と高耐圧トランジスタＨＶＮ１との接続点ｓｅｔｄｒｎおよびレベルシフト抵抗ＬＳＲ２と高耐圧トランジスタＨＶＮ２との接続点ｒｅｓｄｒｎは、それぞれラッチ誤動作保護回路１１２に接続されている。このラッチ誤動作保護回路１１２は、接続点ｓｅｔｄｒｎ，ｒｅｓｄｒｎの信号の状態が誤動作を引き起こす条件であるかどうかを判断し、誤動作を引き起こす条件であると判断したとき、信号の通過をブロックする働きをする。誤動作を引き起こす条件としては、接続点ｓｅｔｄｒｎ，ｒｅｓｄｒｎの電位が両方共にＨまたはＬレベルになる場合である。誤動作を引き起こす条件でないと判断したときには、ラッチ誤動作保護回路１１２は、接続点ｓｅｔｄｒｎ，ｒｅｓｄｒｎの信号をそのまま通過させる。
　ラッチ誤動作保護回路１１２の出力は、ラッチ回路１１３に接続され、ラッチ回路１１３の出力は、ハイサイドドライバ１１１に接続されている。ラッチ回路１１３の出力は、また、トランジスタＰＭ１のゲートに接続されている。ラッチ回路１１３の出力は、さらに、インバータ回路ＩＮＶの入力に接続され、インバータ回路ＩＮＶの出力は、トランジスタＰＭ２のゲートに接続されている。
　レベルシフト回路は、また、論理和回路ＯＲ１、論理積回路ＡＮＤ１、論理積回路ＡＮＤ２およびｄＶ／ｄｔ期間検出回路１１４を有している。論理和回路ＯＲ１の入力は、接続点ｓｅｔｄｒｎ，ｒｅｓｄｒｎにそれぞれ接続され、論理和回路ＯＲ１の出力は、トランジスタＰＭ３，ＰＭ４のゲートにそれぞれ接続されている。論理積回路ＡＮＤ１の入力は、接続点ｓｅｔｄｒｎおよびｄＶ／ｄｔ期間検出回路１１４の出力ＯＵＴ１にそれぞれ接続され、論理積回路ＡＮＤ１の出力は、トランジスタＰＭ２ＸのゲートおよびｄＶ／ｄｔ期間検出回路１１４の入力ＩＮ１にそれぞれ接続されている。論理積回路ＡＮＤ２の入力は、接続点ｒｅｓｄｒｎおよびｄＶ／ｄｔ期間検出回路１１４の出力ＯＵＴ２にそれぞれ接続され、論理積回路ＡＮＤ２の出力は、トランジスタＰＭ１ＸのゲートおよびｄＶ／ｄｔ期間検出回路１１４の入力ＩＮ２にそれぞれ接続されている。ｄＶ／ｄｔ期間検出回路１１４では、入力ＩＮ３は、接続点ｓｅｔｄｒｎに接続され、入力ＩＮ４は、接続点ｒｅｓｄｒｎに接続され、入力ＰＯＲは、パワーオンリセット信号ＰＯＲを受けるように図示しない制御回路に接続されている。
　レベルシフト回路は、また、ダイオードＤ１，Ｄ２を有し、これらのアノードは、スイッチ素子ＸＤ１とスイッチ素子ＸＤ２との接続点ＶＳに接続されている。ダイオードＤ１のカソードは、接続点ｓｅｔｄｒｎに接続され、ダイオードＤ２のカソードは、接続点ｒｅｓｄｒｎに接続されている。これにより、接続点ｓｅｔｄｒｎ，ｒｅｓｄｒｎの電圧がハイサイド基準電位ＶＳを超えない（下回らない）ようにダイオードＤ１，Ｄ２でクランプされてラッチ誤動作保護回路１１２に過電圧が入力されないようにしている。
　ローサイド駆動回路１２０は、スイッチ素子ＸＤ２を駆動するローサイドドライバ１２１と、電源Ｅ２とを備えている。ローサイドドライバ１２１は、電源Ｅ２から電源の供給を受け、図示しない制御装置からローサイドの制御信号を入力してスイッチ素子ＸＤ２をオン・オフ駆動するための出力信号ＬＯを出力する。
　出力回路１００は、その出力部であるスイッチ素子ＸＤ１とスイッチ素子ＸＤ２との接続点ＶＳが負荷Ｌの一端が接続され、負荷Ｌの他端は、接地電位（ＧＮＤ）に接続されている。
　次に、上記の論理積回路ＡＮＤ１、論理積回路ＡＮＤ２およびｄＶ／ｄｔ期間検出回路１１４の具体例について説明する。
　論理積回路ＡＮＤ１および論理積回路ＡＮＤ２は、同じ構成を有している。このため、図２では、論理積回路ＡＮＤ１に対応する論理積回路ＡＮＤ２の端子の符号は、かっこ書きで示している。論理積回路ＡＮＤ１（ＡＮＤ２）は、３つのＰチャネルＭＯＳＦＥＴのトランジスタＰＭ１１，ＰＭ１２，ＰＭ１３と１つのＮチャネルＭＯＳＦＥＴのトランジスタＮＭ１１と抵抗Ｒｔとを有している。トランジスタＰＭ１１，ＰＭ１２は、ソース・ドレインを互いに接続し、ソースを電源ラインＶＢに接続している。トランジスタＰＭ１１のゲートは、ｄＶ／ｄｔ期間検出回路１１４の出力ＯＵＴ１（ＯＵＴ２）に接続される入力を構成し、トランジスタＰＭ１２のゲートは、接続点ｓｅｔｄｒｎ（ｒｅｓｄｒｎ）に接続される入力を構成している。トランジスタＰＭ１１，ＰＭ１２のドレインは、抵抗Ｒｔを介してハイサイド基準電位ＶＳのラインに接続されている。トランジスタＰＭ１１，ＰＭ１２のドレインと抵抗Ｒｔとの接続点は、ＣＭＯＳインバータ回路を構成するトランジスタＰＭ１３，ＮＭ１１のゲートに接続されている。トランジスタＰＭ１３のソースは、電源ラインＶＢに接続され、トランジスタＮＭ１１のソースは、ハイサイド基準電位ＶＳのラインに接続されている。トランジスタＰＭ１３，ＮＭ１１のドレインは、互いに接続され、この論理積回路ＡＮＤ１（ＡＮＤ２）の出力ＡＮＤ１＿ＯＵＴ（ＡＮＤ２＿ＯＵＴ）を構成している。
　この論理積回路ＡＮＤ１（ＡＮＤ２）において特徴的なところは、入力用のトランジスタＰＭ１１，ＰＭ１２の負荷を抵抗Ｒｔで構成している点である。すなわち、一般的なＣＭＯＳ論理和回路では、入力用のトランジスタＰＭ１１，ＰＭ１２の負荷は、２つのＮチャネルＭＯＳＦＥＴのトランジスタをそれぞれ直列に接続し、それぞれのゲートをトランジスタＰＭ１１，ＰＭ１２のゲートにそれぞれ接続した構成である。これに対し、この実施の形態では、入力用のトランジスタＰＭ１１，ＰＭ１２の負荷を抵抗Ｒｔで構成し、トランジスタＰＭ１３，ＮＭ１１からなるＣＭＯＳインバータ回路の出力をＬレベルからＨレベルに反転させるとき、トランジスタＰＭ１３，ＮＭ１１のゲート容量に蓄積されていた電荷を抵抗Ｒｔがゆっくり放電することにしている。したがって、この論理積回路ＡＮＤ１（ＡＮＤ２）は、２つの入力にＨレベルの信号が同時に印加されたとき、出力ＡＮＤ１＿ＯＵＴ（ＡＮＤ２＿ＯＵＴ）の論理状態が即座にＨレベルに変化するのではなく、所定の時間だけ遅れてＨレベルに変化する。この遅延時間は、抵抗Ｒｔの値を調整することによって変更される。なお、出力がＨレベルのときに２つの入力の一方がＬレベルになると、出力ＡＮＤ１＿ＯＵＴ（ＡＮＤ２＿ＯＵＴ）は即座にＬレベルとなる。
　ｄＶ／ｄｔ期間検出回路１１４は、図３に示したように、２つのラッチ回路ＬＴ１，ＬＴ２、比較器ＣＯＭＰ１、抵抗Ｒ１，Ｒ２、基準電圧Ｖｒｅｆおよび論理和回路ＯＲ２を有している。
　ラッチ回路ＬＴ１のリセット入力Ｒおよびラッチ回路ＬＴ２のセット入力Ｓは、ｄＶ／ｄｔ期間検出回路１１４の入力ＩＮ１に接続され、ラッチ回路ＬＴ１のセット入力Ｓおよびラッチ回路ＬＴ２のリセット入力Ｒは、ｄＶ／ｄｔ期間検出回路１１４の入力ＩＮ２に接続されている。ラッチ回路ＬＴ１の反転出力ＺＱは、ｄＶ／ｄｔ期間検出回路１１４の出力ＯＵＴ１を構成し、ラッチ回路ＬＴ２の反転出力ＺＱは、ｄＶ／ｄｔ期間検出回路１１４の出力ＯＵＴ２を構成している。ラッチ回路ＬＴ１，ＬＴ２のクリア入力ＣＬＲは、論理和回路ＯＲ２の出力に接続されている。
　ラッチ回路ＬＴ１，ＬＴ２は、そのセット入力Ｓとリセット入力Ｒの一方がＨレベルになると、Ｈレベルになった方がセット入力Ｓであるかリセット入力Ｒであるかに応じてセットまたはリセットされる。ただし、２つの入力が同時にＬレベルもしくはＨレベルになると、状態の変化はない。また、２つの入力が同時にＨレベルになるタイミング、または同時にＨレベルから同時にＬレベルに変わるタイミングが僅かにずれても、内部回路の応答遅れで状態は変化しない。
　ラッチ回路ＬＴ１，ＬＴ２の出力ＯＵＴ１，ＯＵＴ２は、それぞれラッチ回路ＬＴ１，ＬＴ２の状態を反転させた信号であり、クリア入力ＣＬＲがＨレベルになると、出力ＯＵＴ１，ＯＵＴ２は、それぞれＨレベルになる。
　比較器ＣＯＭＰ１の非反転入力（＋）は、抵抗Ｒ１と抵抗Ｒ２との一方の端子を互いに接続した接続点に接続されている。抵抗Ｒ１の他方の端子は、ｄＶ／ｄｔ期間検出回路１１４の入力ＩＮ３を構成し、抵抗Ｒ２の他方の端子は、ｄＶ／ｄｔ期間検出回路１１４の入力ＩＮ４を構成している。比較器ＣＯＭＰ１の反転入力（－）は、基準電圧Ｖｒｅｆの正極端子に接続され、基準電圧Ｖｒｅｆの負極端子は、ハイサイド基準電位ＶＳに接続されている。比較器ＣＯＭＰ１の出力は、論理和回路ＯＲ２の一方の入力に接続され、論理和回路ＯＲ２の他方の入力は、パワーオンリセット信号ＰＯＲを受けるｄＶ／ｄｔ期間検出回路１１４の入力ＰＯＲを構成している。
　比較器ＣＯＭＰ１の非反転入力に接続されている抵抗Ｒ１，Ｒ２の回路は、セットドレイン信号ｓｅｔｄｒｎの電位とリセットドレイン信号ｒｅｓｄｒｎの電位の重みづけ平均をとる回路になっている。この回路による加重平均は、（ｓｅｔｄｒｎ×Ｒ２／（Ｒ１＋Ｒ２））＋（ｒｅｓｄｒｎ×Ｒ１／（Ｒ１＋Ｒ２））で表される。抵抗Ｒ１，Ｒ２の抵抗値が等しければ、単純平均となる。この実施の形態では、Ｒ１＝Ｒ２としている。
　また、比較器ＣＯＭＰ１の反転入力に入力されている基準電圧Ｖｒｅｆは、かなり高めの値（電位ＶＢの近傍値）となっている。このため、ハイサイド基準電位ＶＳにｄＶ／ｄｔが印加されている状態では、セットドレイン信号ｓｅｔｄｒｎの電位とリセットドレイン信号ｒｅｓｄｒｎの電位は抵抗の電位降下により必ず電位ＶＢより低くなり、両者の単純平均が基準電圧Ｖｒｅｆを超えることはない。したがって、ｄＶ／ｄｔが発生している状態では、比較器ＣＯＭＰ１は、必ずＬレベルの信号を出力し、ラッチ回路ＬＴ１，ＬＴ２をクリアすることもない。
　次に、以上のようなハーフブリッジ回路において、制御装置からセット信号ＳＥＴを受けてハイサイドのスイッチ素子ＸＤ１がオンの状態に切り替わるときの動作（通常動作）について説明する。
　まず、高耐圧トランジスタＨＶＮ１がオンして、セットドレイン信号ｓｅｔｄｒｎが接地電位になると、ラッチ誤動作保護回路１１２を介してラッチ回路１１３がセットされ、ハイサイドドライバ１１１がスイッチ素子ＸＤ１を駆動してオンさせる。これにより、ハイサイド基準電位ＶＳが接地電位から高電圧の電圧Ｅに切り替わり、ハイサイド駆動回路１１０の電源ラインＶＢの電位ＶＢが電圧（Ｅ＋Ｅ１）となる。このとき、高耐圧トランジスタＨＶＮ１は、既にオフしているので、接続点ｓｅｔｄｒｎ，ｒｅｓｄｒｎは、いずれもレベルシフト抵抗ＬＳＲ１，ＬＳＲ２を介して電位ＶＢが印加される。電位ＶＢの印加時に、高耐圧トランジスタＨＶＮ１，ＨＶＮ２の寄生容量Ｃｄｓ１，Ｃｄｓ２の存在により、接続点ｓｅｔｄｒｎ，ｒｅｓｄｒｎの電位が、一瞬接地電位まで低下し、その後、電位ＶＢまで上昇しようとする。このとき、寄生容量Ｃｄｓ１，Ｃｄｓ２の容量値に差があると、上昇するタイミングがずれて、ラッチ誤動作保護回路１１２の誤動作保護の条件が崩れ、ラッチ回路１１３が誤動作を起こす可能性がある。
　このレベルシフト回路では、ラッチ回路１１３がＨレベルの信号を出力し、スイッチ素子ＸＤ１が立ち上がるまでの間、インバータ回路ＩＮＶを介してＬレベルの信号がトランジスタＰＭ２に入力されることでトランジスタＰＭ２がオンする。このとき、接続点ｒｅｓｄｒｎの電位が高いので論理和回路ＯＲ１がＨレベルの信号を出力し、トランジスタＰＭ３，ＰＭ４をオフする。また、入力ＩＮ１，ＩＮ２がそれぞれＬレベル、Ｈレベルとなるので出力ＯＵＴ１，ＯＵＴ２がそれぞれＬレベル、Ｈレベルとなり、これより論理積回路ＡＮＤ１，ＡＮＤ２は、それぞれＬレベル、Ｈレベルの信号を出力し、トランジスタＰＭ１Ｘをオフし、トランジスタＰＭ２Ｘをオンする。これにより、レベルシフト抵抗ＬＳＲ１を含む並列回路のインピーダンスＺ１よりもレベルシフト抵抗ＬＳＲ２を含む並列回路のインピーダンスＺ２が低くなる。
　スイッチ素子ＸＤ１が立ち上がってハイサイド基準電位ＶＳが高電圧の電圧Ｅになり、電位ＶＢが電圧（Ｅ＋Ｅ１）になると、セット側およびリセット側のインピーダンスＺ１，Ｚ２を介して寄生容量Ｃｄｓ１，Ｃｄｓ２の充電が開始される。このとき、寄生容量Ｃｄｓ１，Ｃｄｓ２の容量値に差があったとしても、トランジスタＰＭ２とＰＭ２Ｘが共にオンしていて、リセット側のインピーダンスＺ２が非常に低いため、寄生容量Ｃｄｓ２が先に充電完了して接続点ｒｅｓｄｒｎの電位が先に上昇する。セット側の寄生容量Ｃｄｓ１は、高耐圧トランジスタＨＶＮ１がオフした後に、レベルシフト抵抗ＬＳＲ１を介して充電されるため、接続点ｓｅｔｄｒｎは、遅れて上昇する。つまり、トランジスタＰＭ１とＰＭ１Ｘの直列抵抗と、トランジスタＰＭ２とＰＭ２Ｘの直列抵抗との差が非常に大きい（一方は２つのトランジスタが共にオン、他方は共にオフとなる）ので、寄生容量Ｃｄｓ１，Ｃｄｓ２の容量値に差があったとしてもその影響は無視できるものになる。これにより、ハイサイドのスイッチ素子ＸＤ１がオンしたときに発生するｄＶ／ｄｔノイズの影響を抑制することができる。
　次に、ハイサイド基準電位ＶＳにｄＶ／ｄｔノイズが長時間印加されたときのレベルシフト回路の動作について図４を参照しながら説明する。なお、図４では、上から、トランジスタＰＭ３，ＰＭ４のゲート、トランジスタＰＭ２Ｘのゲート、トランジスタＰＭ１Ｘのゲート、ハイサイド基準電位ＶＳ、接続点ｓｅｔｄｒｎ、接続点ｒｅｓｄｒｎおよび出力信号ＨＯの動作波形を示している。ラッチ回路１１３の出力および出力信号ＨＯの初期値はＬレベルである。また、これらの動作波形は、ハイサイド基準電位ＶＳを基準にして変化している。さらに、ここでは、寄生容量Ｃｄｓ１が寄生容量Ｃｄｓ２より大きな容量値を有している（Ｃｄｓ１＞Ｃｄｓ２）とする。
　まず、ｄＶ／ｄｔノイズが印加される前の、出力回路１００のスイッチ素子ＸＤ１，ＸＤ２がオフしているときには、高耐圧トランジスタＨＶＮ１，ＨＶＮ２がオフし、ラッチ回路１１３がＬレベルの信号を出力している。このため、接続点ｓｅｔｄｒｎ，ｒｅｓｄｒｎは、それぞれレベルシフト抵抗ＬＳＲ１，ＬＳＲ２を介して電位ＶＢが印加されているので、高い電位に保持されている。ｄＶ／ｄｔ期間検出回路１１４では、比較器ＣＯＭＰ１がＨレベルの信号を出力してラッチ回路ＬＴ１，ＬＴ２をクリアし、ラッチ回路ＬＴ１，ＬＴ２の出力ＯＵＴ１，ＯＵＴ２がＨレベルの信号を出力している。これにより、論理積回路ＡＮＤ１，ＡＮＤ２は、それぞれ２つの入力がＨレベルであるため、Ｈレベルの信号を出力する。これにより、トランジスタＰＭ１Ｘ，ＰＭ２Ｘ，ＰＭ３，ＰＭ４は、それらのゲートがＨレベルにあるので（図４にて時刻ｔ１以前の状態）、オフにされている。なお、トランジスタＰＭ１Ｘに直列接続されたトランジスタＰＭ１は、そのゲートがＬレベルになっているので、オンになっている。トランジスタＰＭ２Ｘに直列接続されたトランジスタＰＭ２は、そのゲートがインバータ回路ＩＮＶによりＨレベルになっているので、オフにされている。
　時刻ｔ１にて、ハイサイド基準電位ＶＳのラインに＋ｄＶ／ｄｔノイズが印加されると、まず、レベルシフト抵抗ＬＳＲ１，ＬＳＲ２に電流が流れて接続点ｓｅｔｄｒｎ，ｒｅｓｄｒｎの電位が低下する。これにより、ｄＶ／ｄｔ期間検出回路１１４では、比較器ＣＯＭＰ１が接続点ｓｅｔｄｒｎ，ｒｅｓｄｒｎの電位の加重平均が一定レベル（例：電位ＶＢの９５％程度）以下に低下することで、Ｌレベルの信号を出力する。接続点ｓｅｔｄｒｎ，ｒｅｓｄｒｎの電位が論理積回路ＡＮＤ１，ＡＮＤ２の閾値Ｖｔｈ＿ＡＮＤ１，Ｖｔｈ＿ＡＮＤ２を下回ると、論理積回路ＡＮＤ１，ＡＮＤ２は、Ｌレベルの信号を出力する。これにより、トランジスタＰＭ１Ｘ，ＰＭ２Ｘは、そのゲートがＬレベルになることで、オンする。このとき、トランジスタＰＭ１がオンしていて接続点ｓｅｔｄｒｎの側のＣＲ回路のＲの値が小さい（トランジスタＰＭ１，ＰＭ１Ｘのオン抵抗レベルになる）ので、ｄＶ／ｄｔの影響は小さい。一方、接続点ｒｅｓｄｒｎの側は、ＣＲ回路のＲの値が大きい（トランジスタＰＭ２がオフしているためレベルシフト抵抗ＬＳＲ２の値になる）ので、ｄＶ／ｄｔの影響が大きくなっている。このｄＶ／ｄｔの影響が大きいのは、リセット側であるため、レベルシフト回路は、予期しないセットがかかりづらい状況になっている。すなわち、リセット側のＣＲ回路のＲの値が非常に小さい（トランジスタのオン抵抗レベル）ことが、Ｃｄｓ１＞Ｃｄｓ２であること以上の効果をもたらしている。なお、論理積回路ＡＮＤ１，ＡＮＤ２の閾値Ｖｔｈ＿ＡＮＤ１，Ｖｔｈ＿ＡＮＤ２は、ＣＭＯＳ構成の場合のようにＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとの釣り合いで決まるのではなく、論理積回路ＡＮＤ１，ＡＮＤ２を構成するＰチャネルＭＯＳＦＥＴのトランジスタＰＭ１１，ＰＭ１２の閾値だけで決まるので、電位ＶＢに近い値となっている。
　時間の経過と共に接続点ｓｅｔｄｒｎ，ｒｅｓｄｒｎの電位がさらに低下し、両者の電位が論理和回路ＯＲ１の閾値Ｖｔｈ＿ＯＲ１を下回ると、論理和回路ＯＲ１は、Ｌレベルの信号を出力する。これにより、トランジスタＰＭ３，ＰＭ４は、そのゲートがＬレベルになることで、オンする。トランジスタＰＭ３，ＰＭ４がオンすることで、寄生容量Ｃｄｓ１，Ｃｄｓ２は、トランジスタＰＭ３，ＰＭ４のオン抵抗が並列に接続されたインピーダンスＺ１，Ｚ２によって充電される。このときのセット側およびリセット側のインピーダンスＺ１，Ｚ２が共に非常に小さくなるので、寄生容量Ｃｄｓ１，Ｃｄｓ２は、瞬間的に充電が完了し、接続点ｓｅｔｄｒｎ，ｒｅｓｄｒｎの電位が上昇する。接続点ｓｅｔｄｒｎ，ｒｅｓｄｒｎの電位のいずれかが論理和回路ＯＲ１の閾値Ｖｔｈ＿ＯＲ１を上回ると、論理和回路ＯＲ１は、Ｈレベルの信号を出力し、トランジスタＰＭ３，ＰＭ４をオフする。すなわち、トランジスタＰＭ３，ＰＭ４は、ｄＶ／ｄｔノイズが印加された直後だけ瞬間的にオンされて、寄生容量Ｃｄｓ１，Ｃｄｓ２が急速充電される。
　トランジスタＰＭ３，ＰＭ４が一瞬オンして接続点ｓｅｔｄｒｎ，ｒｅｓｄｒｎの電位が一旦上昇しても、ｄＶ／ｄｔの印加が継続していることにより、時刻ｔ２にて再び接続点ｓｅｔｄｒｎ，ｒｅｓｄｒｎの電位が減少する。これらの電位の低下は、ｄＶ／ｄｔの影響が大きいリセット側の接続点ｒｅｓｄｒｎの電位の低下が大きくなる。
　この場合、接続点ｓｅｔｄｒｎの側の電位の低下が小さく、しかも、寄生容量Ｃｄｓ１が低いインピーダンスＺ１で充電されるため、接続点ｓｅｔｄｒｎの電位が高くなっていく。このため、ラッチ誤動作保護回路１１２の入力閾値に対し、接続点ｒｅｓｄｒｎの電位がＬレベルのまま入力されるので、ラッチ誤動作保護回路１１２は、接続点ｓｅｔｄｒｎのＨレベル、接続点ｒｅｓｄｒｎのＬレベルの信号をブロックしない。ただし、Ｌレベルとなっているのがリセット側なので、レベルシフト回路は、出力信号ＨＯがＬレベルをキープし、Ｈレベルに反転するような誤動作が生じることはない。
　時刻ｔ２以降は、ハイサイド基準電位ＶＳへのｄＶ／ｄｔノイズの印加が継続していることにより、接続点ｓｅｔｄｒｎの電位と接続点ｒｅｓｄｒｎの電位とのレベル関係は、変わらずにそのまま継続する。
　時刻ｔ３にて接続点ｓｅｔｄｒｎの電位が論理積回路ＡＮＤ１の閾値Ｖｔｈ＿ＡＮＤ１に達すると論理積回路ＡＮＤ１の出力がＨレベルになる。このときの論理積回路ＡＮＤ２の出力はＬレベルである。これは、ＩＮ１＝ＩＮ２＝Ｌレベルの状態からＩＮ１＝Ｈレベル、ＩＮ２＝Ｌレベルの状態に変化するということであり、ＩＮ１＝Ｈレベル、ＩＮ２＝Ｌレベルの信号がラッチ回路ＬＴ１，ＬＴ２に入力されることで、ラッチ回路ＬＴ１，ＬＴ２の出力ＯＵＴ１，ＯＵＴ２がそれぞれＨレベル、Ｌレベルに確定される（後から論理積回路ＡＮＤ２の出力がＨレベルになってもラッチ回路ＬＴ１，ＬＴ２の出力は変化しない）。出力ＯＵＴ２がＬレベルに確定するので、論理積回路ＡＮＤ２の出力もＬレベルが確定し、その後、接続点ｒｅｓｄｒｎの電位が論理積回路ＡＮＤ２の閾値Ｖｔｈ＿ＡＮＤ２より大きくなることがあっても、論理積回路ＡＮＤ２の出力がＨレベルになることはなく、トランジスタＰＭ１Ｘのオン状態（すなわち、電位ＶＢと接続点ｒｅｓｄｒｎがトランジスタＰＭ１，ＰＭ１Ｘのオン抵抗で接続されている状態）が継続される。
　時刻ｔ４にてハイサイド基準電位ＶＳへのｄＶ／ｄｔノイズの印加が終了すると、接続点ｓｅｔｄｒｎ，ｒｅｓｄｒｎの電位が上昇していく。なお、ｄＶ／ｄｔノイズが印加され続けている状態では、電源Ｅ１から寄生容量Ｃｄｓ１，Ｃｄｓ２に電流が流れ続け（ＣＲ回路におけるＣとＲの接続点の電位は、ＣＲ回路に印加される上昇電圧に絶対追いつかない）、この電流による電圧ドロップが生じている。セット側においても、トランジスタＰＭ１，ＰＭ１Ｘが共にオンしているものの、オン抵抗はゼロではないので電圧ドロップは生じている。これにより、ｄＶ／ｄｔノイズが継続されている期間は、接続点ｓｅｔｄｒｎ，ｒｅｓｄｒｎの加重平均電位が基準電圧Ｖｒｅｆ（電位ＶＢの近傍値）以下となる。ｄＶ／ｄｔが終了すると、接続点ｓｅｔｄｒｎ，ｒｅｓｄｒｎの加重平均電位と電位ＶＢとの電位差がなくなり、最終的には、電位ＶＢに等しくなる。このため、比較器ＣＯＭＰ１は、接続点ｓｅｔｄｒｎ，ｒｅｓｄｒｎの電位の加重平均を基準電圧Ｖｒｅｆ（電位ＶＢの近傍値）と比較して、ｄＶ／ｄｔが終了したと判断したときには、Ｈレベルの信号を出力する。この信号は、論理和回路ＯＲ２を介してラッチ回路ＬＴ１，ＬＴ２のクリア入力ＣＬＲに供給され、ラッチ回路ＬＴ１，ＬＴ２は、その反転出力ＺＱにＨレベルの信号を出力する。ｄＶ／ｄｔ期間検出回路１１４の出力ＯＵＴ１，ＯＵＴ２がＨレベルになることにより、論理積回路ＡＮＤ１，ＡＮＤ２の２つの入力は、共にＨレベルになる。これにより、論理積回路ＡＮＤ１，ＡＮＤ２の出力は、Ｈレベルに変化しようとする。
　しかし、トランジスタＰＭ１３，ＮＭ１１のゲート容量に蓄積されていた電荷の放電が抵抗Ｒｔによりゆっくり行われることにより、論理積回路ＡＮＤ１，ＡＮＤ２の出力は、所定の遅延時間後にＨレベルになる。したがって、トランジスタＰＭ１Ｘ，ＰＭ２Ｘのゲートは、所定の遅延時間後の時刻ｔ５以降にＨレベルとなり、トランジスタＰＭ１Ｘ，ＰＭ２Ｘがオフする。
　以上のように、レベルシフト回路にｄＶ／ｄｔ期間検出回路１１４を備えたことにより、長いｄＶ／ｄｔノイズが発生したとしても、そのｄＶ／ｄｔノイズの発生が終了するまで、ラッチ回路１１３の誤動作防止機能を持続させることができる。
　上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
　１００　出力回路
　１１０　ハイサイド駆動回路
　１１１　ハイサイドドライバ
　１１２　ラッチ誤動作保護回路
　１１３　ラッチ回路
　１１４　ｄＶ／ｄｔ期間検出回路
　１２０　ローサイド駆動回路
　１２１　ローサイドドライバ
　ＡＮＤ１，ＡＮＤ２　論理積回路
　ＣＯＭＰ１　比較器
　Ｃｄｓ１，Ｃｄｓ２　寄生容量
　Ｄ１，Ｄ２　ダイオード
　ＨＶＮ１，ＨＶＮ２　高耐圧トランジスタ
　ＩＮＶ　インバータ回路
　Ｌ　負荷
　ＬＳＲ１，ＬＳＲ２　レベルシフト抵抗
　ＬＴ１，ＬＴ２　ラッチ回路
　ＯＲ１，ＯＲ２　論理和回路
　ＰＭ１，ＰＭ１Ｘ，ＰＭ２，ＰＭ２Ｘ，ＰＭ１１，ＰＭ１２，ＰＭ１３，ＮＭ１１，ＰＭ３，ＰＭ４　トランジスタ
　Ｒ１，Ｒ２，Ｒｔ　抵抗
　ＶＢ　ハイサイド電源ラインの電位
　ＶＳ　ハイサイド基準電位
　Ｖｒｅｆ　基準電圧
　ＸＤ１，ＸＤ２　スイッチ素子
　ｓｅｔｄｒｎ，ｒｅｓｄｒｎ　接続点

Claims (4)

  1. 　ローサイドの接地電位を基準に生成された信号をレベルシフトしてハイサイドのスイッチ素子を駆動する回路に伝達するレベルシフト回路であって、
    　前記ハイサイドの高電圧側電源ラインと前記接地電位との間に接続された第１の抵抗と第１のトランジスタとの第１の直列回路と、
    　前記ハイサイドの高電圧側電源ラインと前記接地電位との間に接続された第２の抵抗と第２のトランジスタとの第２の直列回路と、
    　前記第１の抵抗と前記第１のトランジスタとの第１の接続点の信号および前記第２の抵抗と前記第２のトランジスタとの第２の接続点の信号を入力するラッチ誤動作保護回路と、
    　前記ラッチ誤動作保護回路の出力が入力されるラッチ回路と、
    　直列に接続されて前記第１の抵抗に並列に接続された第３のトランジスタおよび第４のトランジスタと、
    　直列に接続されて前記第２の抵抗に並列に接続された第５のトランジスタおよび第６のトランジスタと、
    　前記第１の接続点の信号および前記第２の接続点の信号を入力して前記ハイサイドの基準電位ラインにおけるｄＶ／ｄｔノイズの発生を検出するｄＶ／ｄｔ期間検出回路と、
    　前記ｄＶ／ｄｔ期間検出回路の第１の出力と前記第１の接続点の信号とを入力し、前記第６のトランジスタを制御する第１の論理積回路と、
    　前記ｄＶ／ｄｔ期間検出回路の第２の出力と前記第２の接続点の信号とを入力し、前記第４のトランジスタを制御する第２の論理積回路と、
    　を備え、
    　前記第３のトランジスタが前記ラッチ回路の出力信号によって制御されると共に、前記第５のトランジスタが前記ラッチ回路の出力信号を論理反転した信号によって制御される、レベルシフト回路。
  2. 　前記第１の抵抗に並列に接続された第７のトランジスタと、前記第２の抵抗に並列に接続された第８のトランジスタと、前記第１の接続点の信号および前記第２の接続点の信号を入力して前記第１の接続点の信号および前記第２の接続点の信号が共に入力閾値を低下したときだけ前記第７のトランジスタおよび前記第８のトランジスタをオン制御する論理和回路と、をさらに備えた、請求項１記載のレベルシフト回路。
  3. 　前記ｄＶ／ｄｔ期間検出回路は、前記第１の論理積回路の出力をリセット入力に受け、前記第２の論理積回路の出力をセット入力に受け、反転出力を前記第１の出力とした第１のラッチ回路と、前記第２の論理積回路の出力をリセット入力に受け、前記第１の論理積回路の出力をセット入力に受け、反転出力を前記第２の出力とした第２のラッチ回路と、第１の入力に前記第１の接続点の信号を第３の抵抗を介して受けると共に前記第２の接続点の信号を第４の抵抗を介して受け、第２の入力には、前記ハイサイドの高電圧側電源ラインの電位の近傍値を有する基準電源が接続され、前記第１の接続点の信号および前記第２の接続点の信号の加重平均値が前記基準電源の電位を超えると前記第１のラッチ回路および前記第２のラッチ回路をクリアする比較器とを有する、請求項１記載のレベルシフト回路。
  4. 　前記第１の論理積回路は、ソースが前記ハイサイドの高電圧側電源ラインに接続され、ゲートに前記ｄＶ／ｄｔ期間検出回路の前記第１の出力を受けて制御される第１のＰチャネルトランジスタと、ソースが前記ハイサイドの高電圧側電源ラインに接続され、ゲートに前記第１の接続点の信号を受けて制御される第２のＰチャネルトランジスタと、前記第１のＰチャネルトランジスタおよび前記第２のＰチャネルトランジスタのドレインと前記ハイサイドの基準電位ラインとの間に接続された第１の遅延時間調整用抵抗と、ソースが前記ハイサイドの高電圧側電源ラインに接続され、ゲートが前記第１のＰチャネルトランジスタおよび前記第２のＰチャネルトランジスタのドレインと前記第１の遅延時間調整用抵抗との接続点に接続される第３のＰチャネルトランジスタと、ソースが前記ハイサイドの基準電位ラインに接続され、ゲートが前記第３のＰチャネルトランジスタのゲートに接続され、ドレインが前記第３のＰチャネルトランジスタのドレインに接続されると共に前記第６のトランジスタのゲートと前記第１のラッチ回路のリセット入力および前記第２のラッチ回路のセット入力とに接続される第１のＮチャネルトランジスタとを有し、
    　前記第２の論理積回路は、ソースが前記ハイサイドの高電圧側電源ラインに接続され、ゲートに前記ｄＶ／ｄｔ期間検出回路の前記第２の出力の信号を受けて制御される第４のＰチャネルトランジスタと、ソースが前記ハイサイドの高電圧側電源ラインに接続され、ゲートに前記第２の接続点の信号を受けて制御される第５のＰチャネルトランジスタと、前記第４のＰチャネルトランジスタおよび前記第５のＰチャネルトランジスタのドレインと前記ハイサイドの基準電位ラインとの間に接続された第２の遅延時間調整用抵抗と、ソースが前記ハイサイドの高電圧側電源ラインに接続され、ゲートが前記第４のＰチャネルトランジスタおよび前記第５のＰチャネルトランジスタのドレインと前記第２の遅延時間調整用抵抗との接続点に接続される第６のＰチャネルトランジスタと、ソースが前記ハイサイドの基準電位ラインに接続され、ゲートが前記第６のＰチャネルトランジスタのゲートに接続され、ドレインが前記第６のＰチャネルトランジスタのドレインに接続されると共に前記第４のトランジスタのゲートと前記第１のラッチ回路のセット入力および前記第２のラッチ回路のリセット入力とに接続される第２のＮチャネルトランジスタとを有している、請求項３記載のレベルシフト回路。
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