JP5326927B2

JP5326927B2 - レベルシフト回路

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Inventors: 健一西島; 耕平山田
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Description

本発明は、入力１次側の動作電位とは異なる動作電位で動作する２次側の系に信号を伝達するレベルシフト回路に関する。

スイッチング素子が直列に接続され、高電位系電源で駆動されるハーフブリッジ回路などにおいては、高電位側のスイッチング素子を低電位系の信号により駆動するために、レベルシフト回路が用いられる。

図４は従来のレベルシフト回路を用いたハーフブリッジ回路の構成を示す図である。図４において、１００はスイッチング素子であるＳＷＬ，ＳＷＨが直列に接続された出力回路であり、高電圧の電源Ｅｉｎから電源を供給されている。ＳＷＬは低電位側のスイッチング素子で、例えばＮチャネルＭＯＳトランジスタ，Ｎ型のＩＧＢＴ（Insulated Gate Bipolar Transistor）などであり、ＳＷＨは高電位側のスイッチング素子で、例えばＮチャネルまたはＰチャネルのＭＯＳトランジスタ，Ｐ型またはＮ型のＩＧＢＴなどである。

１１０は、レベルシフト回路，レベルシフト回路の出力を受けて高電位側のスイッチング素子ＳＷＨをオンオフ制御する駆動素子ＤＲＶＨおよび電源Ｅ１からなる高電位側駆動回路である。レベルシフト回路は高電位側駆動回路１１０のうち駆動素子ＤＲＶＨおよび電源Ｅ１を除く部分であり、抵抗Ｒ１とＮチャネルＭＯＳトランジスタＭＮ１の直列回路，抵抗Ｒ２とＮチャネルＭＯＳトランジスタＭＮ２の直列回路、記憶素子としてのフリップフロップＦＦ、入力が抵抗Ｒ１とＮチャネルＭＯＳトランジスタＭＮ１の接続点に接続され出力がフリップフロップＦＦのセット入力端子Ｓに接続されたインバータ（反転素子）ＩＮＶ１，および入力が抵抗Ｒ２とＮチャネルＭＯＳトランジスタＭＮ２の接続点に接続され出力がフリップフロップＦＦのリセット入力端子Ｒに接続されたインバータＩＮＶ２より構成され、フリップフロップの出力端子Ｑから出力される信号ＳＨがレベルシフト回路によりレベルシフトされた信号として駆動素子ＤＲＶＨに入力されている。駆動素子ＤＲＶＨの出力はスイッチング素子であるＳＷＨのゲート端子に接続されている。フリップフロップＦＦ、駆動素子ＤＲＶＨおよび電源Ｅ１の低電位側電源端子はスイッチング素子であるＳＷＬ，ＳＷＨの接続点Ｖｓｗ（以下、その電位もＶｓｗで表す。）に接続され、フリップフロップＦＦと駆動素子ＤＲＶＨは電源Ｅ１から電源の供給を受けている。また、抵抗Ｒ１とＮチャネルＭＯＳトランジスタＭＮ１の直列回路，抵抗Ｒ２とＮチャネルＭＯＳトランジスタＭＮ２の直列回路の一端はそれぞれ電源Ｅ１の高電位側端子に接続され、他端はそれぞれ接地電位（ＧＮＤ）に接続されている。ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２のゲートには、高電位側駆動回路１１０のレベルシフト回路への入力信号であるパルス信号Ｐ_ON，Ｐ_OFFが入力されている。

１２０は低電位側のスイッチング素子ＳＷＬをオンオフ制御する駆動素子ＤＲＶＬおよび電源Ｅ２からなる低電位側駆動回路である。駆動素子ＤＲＶＬは電源Ｅ２から電源の供給を受け、駆動素子ＤＲＶＬに入力される信号Ｓ_Lを増幅した信号をスイッチング素子ＳＷＬのゲート端子に出力する。この構成により、信号Ｓ_LがＨ（Ｈｉｇｈ）のときスイッチング素子ＳＷＬがオン（導通）し、Ｌ（Ｌｏｗ）のときスイッチング素子ＳＷＬがオフ（遮断）する。すなわち、信号Ｓ_Lはスイッチング素子ＳＷＬのオンオフを直接指示する信号である。

高電位側駆動回路１１０に入力される入力信号Ｐ_ON，Ｐ_OFFは、信号Ｓ_Lと異なり、信号Ｐ_ONがスイッチング素子ＳＷＨのオン期間の開始（オフ期間の終了）タイミングを指示する信号であり、Ｐ_OFFがスイッチング素子ＳＷＨのオフ期間の開始（オン期間の終了）タイミングを指示する信号である。図５にレベルシフトの動作を説明するためのタイミングチャートを示す。入力信号Ｐ_ONがＨになるとＮチャネルＭＯＳトランジスタＭＮ１がオンしてインバータＩＮＶ１の入力がＬ、出力がＨとなり、これによりフリップフロップＦＦがセットされて信号Ｓ_HがＨになり、スイッチング素子ＳＷＨがオンする。また、入力信号Ｐ_OFFがＨになると、ＮチャネルＭＯＳトランジスタＭＮ２がオンしてインバータＩＮＶ２の入力がＬ、出力がＨとなり、これによりフリップフロップＦＦがリセットされて信号Ｓ_HがＬになり、スイッチング素子ＳＷＨがオフする。

スイッチング素子ＳＷＬ，ＳＷＨは、両者ともオフするデッドタイムを除いて相補的にオンオフし（一方がオンのとき、他方がオフする。）、スイッチング素子ＳＷＬがオンのとき接続点Ｖｓｗの電位Ｖｓｗは接地電位となり、スイッチング素子ＳＷＨがオンのとき接続点Ｖｓｗの電位Ｖｓｗは高電圧電源Ｅｉｎの出力電圧（これもＥｉｎで表す。）となる。

また、ＲＬはハーフブリッジ回路から電力の供給を受ける負荷であり、上記接続点Ｖｓｗと接地電位の間に接続されている。
ここで、スイッチング素子ＳＷＬがオンの状態からスイッチング素子ＳＷＨがオンの状態に切り替わるときについて考える。このとき接続点Ｖｓｗの電位Ｖｓｗは、接地電位から高電圧のＥｉｎに急激に切り替わる。実際のハーフブリッジ回路では、接続点Ｖｓｗと抵抗Ｒ１とＮチャネルＭＯＳトランジスタＭＮ１の接続点および抵抗Ｒ２とＮチャネルＭＯＳトランジスタＭＮ２の接続点の間には、それぞれ寄生容量Ｃｐ１1およびＣｐ２１が存在する。また、抵抗Ｒ１とＮチャネルＭＯＳトランジスタＭＮ１の接続点および抵抗Ｒ２とＮチャネルＭＯＳトランジスタＭＮ２の接続点と接地電位との間にも、それぞれ寄生容量Ｃｐ１２およびＣｐ２２が存在する。接続点Ｖｓｗの電位Ｖｓｗが接地電位から高電圧のＥｉｎに切り替わると、この変化をＣｐ１１とＣｐ１２およびＣＰ２１とＣｐ２２で分圧した電圧が、それぞれ抵抗Ｒ１とＮチャネルＭＯＳトランジスタＭＮ１の接続点および抵抗Ｒ２とＮチャネルＭＯＳトランジスタＭＮ２の接続点に印加される。これにより抵抗Ｒ１，Ｒ２の両端に電位差が生じる。すなわち、インバータＩＮＶ１，ＩＮＶ２にＬの誤信号が入力されてしまい、これによりフリップフロップにセット入力とリセット入力が同時に入力されることになり、その結果、フリップフロップの出力が不定となり、スイッチング素子ＳＷＨのオンオフも不定となることがある、という問題が生じる。

このフリップフロップにセット入力とリセット入力が同時に入力される現象は、接続点Ｖｓｗの電位Ｖｓｗの変化が、寄生容量Ｃｐ１２，Ｃｐ２２の両端電圧すなわち寄生容量Ｃｐ１２，Ｃｐ２２中の電荷を変化させ、この電荷の変化は抵抗Ｒ１，Ｒ２に流れる電流で（一部は）供給されたものと見なすことができ、その電流値は寄生容量Ｃｐ１２，Ｃｐ２２中の電荷Ｑの変化量であり、電荷Ｑの変化は容量Ｃの両端電圧Ｖの微分値に比例することから、dv/dtノイズと呼ばれている。すなわち、接続点Ｖｓｗの電位Ｖｓｗの微分値に比例した電流が抵抗Ｒ１、Ｒ２に流れることにより生じる現象という意味である。この現象は、図５の後半（右半分）に示したように、入力信号Ｐ_ON，Ｐ_OFFが同時にＨとなったことと等価である（実際にこれらの入力信号がＨになっているわけではない。）。この従来のレベルシフト回路を用いたハーフブリッジ回路に関する状態図を表１に示す。

dv/dtノイズはスイッチング素子ＳＷＨのオンオフが不定となるという大きな問題に直結しうるので、対策が必要である。

図６に、dv/dtノイズ対策に関する従来技術として、特許文献１に示されたパワーデバイス駆動回路の構成を示す。図６において、図４と同じ部位には同じ符号を付して、詳細な説明は省略する。なお、寄生容量Ｃｐ１１，Ｃｐ１２，ＣＰ２１およびＣｐ２２の図示は省略している（以下同様。）。図６に示す回路は、高電位側駆動回路１１０Ａのレベルシフト回路中に保護回路２００を設けた点が図４に示す回路と異なっている。保護回路２００は２つのインバータＩＮＶ１，ＩＮＶ２から入力される信号のいずれかがＬであれば、インバータＩＮＶ１，ＩＮＶ２の出力をそのままフリップフロップＦＦのセット端子，リセット端子にそれぞれ伝達するものである。また、インバータＩＮＶ１，ＩＮＶ２の出力が両者ともＨである場合は、フリップフロップＦＦのセット端子とリセット端子にＬを入力してフリップフロップＦＦの出力が不定となることを防ぐものである。これにより、図７のタイミングチャートに示すように、dv/dtノイズが発生して信号Ｐ_ON，Ｐ_OFFが両者ともＨとなったことと等価な状態になると、フリップフロップＦＦの出力を変更させずに前の状態を保持するようにして、フリップフロップＦＦの出力が不定となることを防いでいる。

図８，９に、保護回路２００に関する２つの構成例を示す。図８は第１の構成例であり、インバータＩＮＶ１０〜ＩＮＶ１６，ノア（ＮＯＲ）ゲートＮＯＲ１０およびナンド（ＮＡＮＤ）ゲートＮＡＮＤ１０，ＮＡＮＤ１１を有している。インバータＩＮＶ１０，ＩＮＶ１１には、それぞれインバータＩＮＶ１，ＩＮＶ２の出力が入力され、インバータＩＮＶ１５，ＩＮＶ１６の出力はそれぞれフリップフロップＦＦのセット端子，リセット端子に接続されている。本回路において、インバータＩＮＶ１，ＩＮＶ２の出力が両者ともＨであると、ノアゲートＮＯＲ１０の出力がＨ、インバータＩＮＶ１３の出力がＬとなり、この出力ＬがナンドゲートＮＡＮＤ１０，ＮＡＮＤ１１に入力されるので、フリップフロップＦＦのセット端子，リセット端子に入力されるインバータＩＮＶ１５，ＩＮＶ１６の出力が両者ともＬとなる。一方、信号Ｐ_ON，Ｐ_OFFのいずれかがＬであるとインバータＩＮＶ１３の出力がＨとなるので、インバータＩＮＶ１５，ＩＮＶ１６の出力はそれぞれインバータＩＮＶ１，ＩＮＶ２の出力に等しくなる。

図９は保護回路２００の第２の構成例であり、インバータＩＮＶ２０〜ＩＮＶ２２，ノアゲートＮＯＲ２０，ＮＯＲ２１およびナンドゲートＮＡＮＤ２０を有している。インバータＩＮＶ１の出力がインバータＩＮＶ２０およびナンドゲートＮＡＮＤ２０の一方の入力端子に入力され，インバータＩＮＶ２の出力がインバータＩＮＶ２２およびナンドゲートＮＡＮＤ２０の他方の入力端子に入力されている。ノアゲートＮＯＲ２０，ＮＯＲ２１の出力はそれぞれフリップフロップＦＦのセット端子，リセット端子に接続されている。本回路において、インバータＩＮＶ１，ＩＮＶ２の出力が両者ともＨであると、ナンドゲートＮＡＮＤ２０の出力がＬ、インバータＩＮＶ２１の出力がＨとなり、この出力ＨがノアゲートＮＯＲ２０，ＮＯＲ２１に入力されるので、フリップフロップＦＦのセット端子，リセット端子に入力されるノアゲートＮＯＲ２０，ＮＯＲ２１の出力が両者ともＬとなる。一方、インバータＩＮＶ１，ＩＮＶ２の出力のいずれかがＬであるとインバータＩＮＶ２１の出力がＬとなるので、ノアゲートＮＯＲ２０，ＮＯＲ２１の出力はそれぞれインバータＩＮＶ１，ＩＮＶ２の出力に等しくなる。また、図６に示す特許文献１のパワーデバイス駆動回路に関する状態図を表２に示す。

特許第３４２９９３７号明細書

保護回路２００においては、インバータＩＮＶ１，ＩＮＶ２の出力が伝播する前に、インバータＩＮＶ１，ＩＮＶ２の出力が両者ともＨであることを検出してこれをブロックする必要がある。さもなければ、インバータＩＮＶ１，ＩＮＶ２の出力がすり抜けてフリップフロップＦＦに伝達されてしまう。そのため、図８に示す回路においては、インバータＩＮＶ１，ＩＮＶ２の出力に対しインバータＩＮＶ１２，ＩＮＶ１４が応答する前に、インバータＩＮＶ１３が応答する必要がある。また、図９に示す回路では、インバータＩＮＶ２０，ＩＮＶ２２が応答する前に、インバータＩＮＶ２１が応答する必要がある。信号（インバータＩＮＶ１，ＩＮＶ２の出力）が通過するゲート段数が異なるため、上記を保証するためには、インバータＩＮＶ１２，ＩＮＶ１４，ＩＮＶ２０，ＩＮＶ２２の遅延時間をわざと長くする必要がある（例えば図８において、ノアゲートＮＯＲ１０とインバータＩＮＶ１３の両者を合わせた遅延時間より、インバータＩＮＶ１２やインバータＩＮＶ１４単独の遅延時間を長くする必要がある。）。

一方、ハーフブリッジ回路をスイッチング電源回路などに適用する場合は、スイッチング速度の高速化が進んでおり、１周期内のスイッチング素子のオンオフ時間をより精密に制御することが求められている。上記のインバータＩＮＶ１２，ＩＮＶ１４，ＩＮＶ２０，ＩＮＶ２２の遅延時間を長くすることはこれに反することであり、スイッチング速度の高速化を図り難い方式となっている。

そこで本発明は、上記の課題を解決し、スイッチング素子のオンオフ制御に余計な遅延をもたらすことなくdv/dtノイズを対策することができるレベルシフト回路を提供することを目的とする。

そこで、上記課題を解決するために、請求項１に係る発明は、１次側の電位系からの入力信号を、前記１次側の電位系とは異なる２次側電位系で動作する系に伝達するレベルシフト回路であって、前記２次側電位系の高電位側電源電位と前記１次側電位系の低電位側電源電位との間に直列に接続された第１の抵抗および第１のスイッチ素子からなる第１の直列回路と、前記２次側電位系の高電位側電源電位と前記１次側電位系の低電位側電源電位との間に直列に接続された第２の抵抗および第２のスイッチ素子からなる第２の直列回路と、前記２次側電位系で動作し、前記第１の直列回路の前記第１の抵抗および第１のスイッチ素子の接続点および前記第２の直列回路の前記第１の抵抗および第１のスイッチ素子の接続点が入力端子に接続される伝達回路と、前記２次側電位系で動作し前記伝達回路の出力が入力される記憶素子と、を有し、前記第１および第２のスイッチ素子には、前記第１および第２のスイッチ素子のオンオフを制御する前記１次側の電位系の信号が入力され、前記第１の直列回路の前記第１の抵抗および第１のスイッチ素子の接続点の電位および前記第２の直列回路の前記第１の抵抗および第１のスイッチ素子の接続点の電位が前記第１および第２のスイッチが同時にオンするときと同等の状態になったとき、前記伝達回路の出力を高インピーダンスとすることを特徴とする。

請求項２に係る発明は、請求項１に係る発明において、前記伝達回路は、反転素子と、第１および第２のＰチャネルＭＯＳトランジスタが直列に接続されたＰチャネルＭＯＳトランジスタ直列回路と、第１および第２のＮチャネルＭＯＳトランジスタが直列に接続されたＮチャネルＭＯＳトランジスタ直列回路と、を有し、前記ＰチャネルＭＯＳトランジスタ直列回路と前記ＮチャネルＭＯＳトランジスタ直列回路は前記２次側電位系の高電位側電源電位と低電位側電源電位の間に直列に接続されていて、前記第１の直列回路の前記第１の抵抗および第１のスイッチ素子の接続点が前記第１のＰチャネルＭＯＳトランジスタおよび第１のＮチャネルＭＯＳトランジスタのゲートに接続され、前記第２の直列回路の前記第２の抵抗および第２のスイッチ素子の接続点が前記反転素子の入力端子に接続され、前記反転素子の出力端子が前記第２のＰチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタのゲートに接続され、前記ＰチャネルＭＯＳトランジスタ直列回路と前記ＮチャネルＭＯＳトランジスタ直列回路の接続点が前記記憶素子のデータ入力端子に接続されていることを特徴とする。

請求項３に係る発明は、請求項２に係る発明において、前記記憶素子は、入出力間に抵抗が接続されたバッファ回路からなることを特徴とする。
請求項４に係る発明は、請求項３に係る発明において、前記バッファ回路は直列に接続された２つの反転素子からなることを特徴とする。

請求項５に係る発明は、請求項１に係る発明において、前記伝達回路は、イネーブル端子を有する第１および第２の反転素子を有し、前記記憶素子はそれぞれ第３および第４の抵抗の一端がそれぞれ接続されたセット端子およびリセット端子を有し、前記第３の抵抗の他端は、前記セット端子へのセット入力とはならない側の電源電位に接続され、前記第４の抵抗の他端は、前記リセット端子へのリセット入力とはならない側の電源電位に接続され、前記第１の直列回路の前記第１の抵抗および第１のスイッチ素子の接続点が前記第１の反転素子の入力端子および前記第２の反転素子のイネーブル端子に接続され、前記第２の直列回路の前記第２の抵抗および第２のスイッチ素子の接続点が前記第２の反転素子の入力端子および前記第１の反転素子のイネーブル端子に接続され、前記第１の反転素子の出力端子が前記記憶素子のセット端子に接続され、前記第２の反転素子の出力端子が前記記憶素子のリセット端子に接続されていることを特徴とする。

請求項６に係る発明は、請求項１ないし５のいずれか１項に係る発明において、前記２次側電位系で動作する系に伝達する１次側の電位系からの入力信号のローからハイへの電位変化時に微少時間だけ前記第１のスイッチ素子をオンし、前記入力信号のハイからローへの電位変化時に微少時間だけ前記第２のスイッチ素子をオンすることを特徴とする。

本発明のレベルシフト回路によれば、記憶素子としてのラッチ回路３０の前段に、２つの入力Ｐ_ON，Ｐ_OFFが共にＨである、もしくはこれと同等の状態であることを検出すると出力を高インピーダンスにする伝達回路を設けたので、dv/dtノイズによる誤信号を効果的にブロックすることができる。すなわち、出力を高インピーダンスにする伝達回路は、一部回路の遅延時間をわざと長くすることなく構成できるので、最小の遅延時間でdv/dtノイズによる誤信号をブロックすることができる。

本発明のレベルシフト回路の実施の形態に係る第１の実施例を示す図である。本発明のレベルシフト回路の実施の形態に係る第２の実施例を示す図である。イネーブル端子付きインバータの構成例を説明するための図である。従来のレベルシフト回路を用いたハーフブリッジ回路の構成を示す図である。図４のハーフブリッジ回路におけるレベルシフトの動作に説明するためのタイミングチャートである。 dv/dtノイズ対策に関する従来技術として示す、特許文献１に示されるパワーデバイス駆動回路の構成を説明するための図である。図６の動作を説明するためのタイミングチャートである。保護回路２００の構成例を示す図である。保護回路２００の別の構成例を示す図である。

以下、図面を用いて本発明のレベルシフト回路について説明する。

図１は本発明に係るレベルシフト回路を用いたハーフブリッジ回路の第１の実施例である。図６と共通する部位には同じ符号を付し、詳細な説明は省略する。
図１に示すハーフブリッジ回路は、高電位側駆動回路１０のレベルシフト回路が、保護回路２００ではなく伝達回路２０を設け、記憶素子としてセット・リセット入力端子を有するフリップフロップＦＦに替えてラッチ回路３０を設けたことが、図６のハーフブリッジ回路に対する主たる相違点となっている。

伝達回路２０は電源Ｅ１から電源の供給を受けるＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ２およびＮチャネルＭＯＳトランジスタＭＮ３，ＭＮ４の直列回路とインバータＩＮＶ２から構成されている。インバータＩＮＶ２の出力はＰチャネルＭＯＳトランジスタＭＰ２とＮチャネルＭＯＳトランジスタＭＮ４のゲートに接続され、抵抗Ｒ２とＮチャネルＭＯＳトランジスタＭＮ２の接続点（当該接続点の電位をＶ２とする。）とインバータＩＮＶ２の入力端子が接続されている。また、抵抗Ｒ１とＮチャネルＭＯＳトランジスタＭＮ１の接続点（当該接続点の電位をＶ１とする。）が、ＰチャネルＭＯＳトランジスタＭＰ１とＮチャネルＭＯＳトランジスタＭＮ３のゲートに接続されている。また、インバータＩＮＶ２も電源Ｅ１から電源の供給を受けている。

ラッチ回路３０は、直列に接続されたインバータＩＮＶ３，ＩＮＶ４、およびインバータＩＮＶ３の入力端子とインバータＩＮＶ４の出力端子間に接続された抵抗Ｒ３から構成されている。また、ラッチ回路３０も電源Ｅ１から電源の供給を受けている。インバータＩＮＶ３への入力がラッチ回路３０の入力となっているとともに、インバータＩＮＶ４の出力がラッチ回路３０の出力となっている。

ラッチ回路３０は、入力がＬまたはＨであればその値を記憶して出力し、入力が高インピーダンスになると、入力が高インピーダンスになる直前に記憶した値を保持・出力する回路である。

伝達回路２０はdv/dtノイズが発生した場合、すなわち電位Ｖ１，Ｖ２が共にＬになるとき、出力を高インピーダンスにしてラッチ回路３０に影響を与えないようにする回路である。すなわち、電位Ｖ１，Ｖ２が共にＬであると、ＮチャネルＭＯＳトランジスタＭＮ３とＰチャネルＭＯＳトランジスタＭＰ２がともにオフするので、伝達回路２０の出力端子であるＰチャネルＭＯＳトランジスタＭＰ２とＮチャネルＭＯＳトランジスタＭＮ３の接続点は高インピーダンスになる。入力が高インピーダンスとなるので、ラッチ回路３０は以前の状態を保持し、dv/dtノイズの影響を免れることができる。また、高電位側駆動回路１０に入力信号Ｐ_ON＝ＬかつＰ_OFF＝Ｌが入力されているとき、すなわち電位Ｖ１，Ｖ２が共にＨのときも、ＰチャネルＭＯＳトランジスタＭＰ１とＮチャネルＭＯＳトランジスタＭＮ４がオフすることにより伝達回路２０の出力は高インピーダンスになり、ラッチ回路３０は以前の状態を保持しつづける。

伝達回路２０およびラッチ回路３０に関する状態図を表３に示す。表２において、Ｈｉ−Ｚは高インピーダンスを意味する。表３から分かるように、高電位側駆動回路１０に対する入力信号Ｐ_ON，Ｐ_OFFの一方のみが入力されている状態（一方のみがＨとなっている状態）、すなわち電位Ｖ１，Ｖ２の一方がＬで他方がＨの場合は、伝達回路２０からラッチ回路３０に入力信号Ｐ_ON，Ｐ_OFFの情報を伝えるようになっている。すなわち、入力信号Ｐ_ONのみがＨになっている場合は伝達回路２０の出力（ラッチ入力）がＨとなり、入力信号Ｐ_OFFのみがＨになっている場合は伝達回路２０の出力（ラッチ入力）がＬとなる。

このように、本実施例においては、dv/dtノイズが発生すると伝達回路２０の出力を高インピーダンスにすることによりdv/dtノイズの影響を除去している。また、伝達回路２０は、電位Ｖ１，Ｖ２の情報を出力に反映させる機能と、dv/dtノイズを検出して出力を高インピーダンスにする機能を、同じＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ２およびＮチャネルＭＯＳトランジスタＭＮ３，ＭＮ４の直列回路によって実現しているため、わざと一部の回路に遅延を持たせる必要がなく、最小の遅延時間でdv/dtノイズによる誤信号をブロックすることができる。

なお、表３において入力信号Ｐ_ON，Ｐ_OFFが共にＨになっている状態は、dv/dtノイズが発生していることを便宜的に示すためのものであり、実際に外部から入力信号Ｐ_ON，Ｐ_OFF＝Ｈの信号が入力されているわけではない。また、ＰチャネルＭＯＳトランジスタＭＰ１とＭＰ２の接続順序、および／またはＮチャネルＭＯＳトランジスタＭＮ３とＭＮ４の接続順序は入れ替えてもよい。

図２に本発明に係るレベルシフト回路を用いたハーフブリッジ回路の第２の実施例を示す。図１，６と共通する部位には同じ符号を付し、詳細な説明は省略する。
図２に示すハーフブリッジ回路は、高電位側駆動回路１０ＡがインバータＩＮＶ１，ＩＮＶ２を用いず、保護回路２００に替えて伝達回路２０Ａを設け、伝達回路２０Ａの出力にプルダウン抵抗Ｒ４，Ｒ５を接続してフリップフロップＦＦへの入力としたことが、図６のハーフブリッジ回路に対する相違点となっている。

伝達回路２０Ａは２つのイネーブル端子ＥＮ付きのインバータＩＮＶ５，ＩＮＶ６により構成されている。イネーブル端子ＥＮ付きインバータの構成例を図３に示す。図３において、イネーブル端子ＥＮ付きインバータはＰチャネルＭＯＳトランジスタＭＰ３およびＮチャネルＭＯＳトランジスタＭＮ５，ＭＮ６から構成されている。イネーブル端子ＥＮへの入力信号がＬであると、ＮチャネルＭＯＳトランジスタＭＮ６がオフするため、イネーブル端子ＥＮ付きのインバータの出力端子ＯＵＴは高インピーダンスになる。一方、イネーブル端子ＥＮへの入力信号がＨであると、ＮチャネルＭＯＳトランジスタＭＮ６がオンするため、ＰチャネルＭＯＳトランジスタＭＰ３とＮチャネルＭＯＳトランジスタＭＮ５からなる通常のインバータで反転された入力端子ＩＮへの入力信号が、出力端子ＯＵＴに伝達される。

伝達回路２０Ａを構成するインバータＩＮＶ５に対しては、電位Ｖ１が入力端子ＩＮに入力されるとともに、電位Ｖ２がイネーブル端子ＥＮに入力されている。一方、インバータＩＮＶ６に対しては、電位Ｖ２が入力端子ＩＮに入力されるとともに、電位Ｖ１がイネーブル端子ＥＮに入力されていて、インバータＩＮＶ５，６に対する電位Ｖ１，Ｖ２の接続関係はたすきがけ状態となっている。

インバータＩＮＶ５の出力は伝達回路２０Ａの一方の出力としてフリップフロップＦＦのセット入力端子Ｓに接続されるとともに、抵抗Ｒ４によりプルダウンされている。また、インバータＩＮＶ６の出力は伝達回路２０Ａの他方の出力としてフリップフロップＦＦのリセット入力端子Ｒに接続されるとともに、抵抗Ｒ５によりプルダウンされている。抵抗Ｒ４，Ｒ５は、伝達回路２０Ａの出力が高インピーダンスになったときに、フリップフロップＦＦへの入力をＬに確定させて、フリップフロップＦＦの状態を変化させないようにするためのものである。

伝達回路２０ＡおよびフリップフロップＦＦに関する状態図を表４に示す。表４において、ＥｎａｂｌｅはインバータＩＮＶ５，ＩＮＶ６の出力が高インピーダンスではなく、入力端子ＩＮへの入力信号を反転させて出力する状態になっていることを意味する。また、表３と同様に、入力信号Ｐ_ON，Ｐ_OFFが共にＨになっている状態は、dv/dtノイズが発生していることを便宜的に示すためのものであり、実際に外部から入力信号Ｐ_ON，Ｐ_OFF＝Ｈの信号が入力されているわけではない。

表４からも分かるように、dv/dtノイズが発生した場合、すなわち電位Ｖ１，Ｖ２が共にＬになるとき、２つの出力をともに高インピーダンスにしてフリップフロップＦＦに影響を与えないようにする回路である。すなわち、電位Ｖ１，Ｖ２が共にＬであると、インバータＩＮＶ５，ＩＮＶ６のイネーブル端子ＥＮへの入力が共にＬとなるので、伝達回路２０Ａの出力端子であるインバータＩＮＶ５，ＩＮＶ６の出力は共に高インピーダンスになる。この場合、フリップフロップＦＦのセット端子Ｓおよびリセット入力端子Ｒにはプルダウン抵抗Ｒ４，Ｒ５の機能によりＬが入力され、フリップフロップＦＦは以前の状態を保持して、dv/dtノイズによる影響を免れることができる。

入力信号Ｐ_ON，Ｐ_OFFの一方がＨで他方がＬのときは、インバータＩＮＶ５，ＩＮＶ６のうち入力Ｈを伝達するインバータがイネーブル（Ｅｎａｂｌｅ）状態となってフリップフロップＦＦにＨを入力し、入力Ｌを伝達するインバータの出力は高インピーダンスとなる。高インピーダンスとなったインバータの出力はプルダウン抵抗によりＬに確定されて、このＬがフリップフロップＦＦに入力される。

入力信号Ｐ_ON，Ｐ_OFFの両方がＬのときは、インバータＩＮＶ５，ＩＮＶ６が共にイネーブル状態となり、フリップフロップＦＦのセット端子Ｓおよびリセット端子ＲにＬを入力する。

上記のように、本実施例においては、dv/dtノイズが発生すると伝達回路２０Ａの出力を高インピーダンスにし、プルダウン抵抗によりフリップフロップＦＦにＬを入力することでdv/dtノイズの影響を除去している。これ以外の場合は、入力信号Ｐ_ON，Ｐ_OFFの値をそのままフリップフロップＦＦに伝達して、フリップフロップＦＦの状態を変更または保持させる。また、伝達回路２０Ａのイネーブル端子ＥＮ付きインバータは、入力端子ＩＮへの入力信号を反転させる通常のインバータを構成するＰチャネルＭＯＳトランジスタＭＰ３およびＮチャネルＭＯＳトランジスタＭＮ５のゲートと、ＰチャネルＭＯＳトランジスタＭＰ３およびＮチャネルＭＯＳトランジスタＭＮ５からなるインバータの出力を高インピーダンスにするためのＮチャネルＭＯＳトランジスタＭＮ６のゲートの３つのゲートに、電位Ｖ１，Ｖ２が同時に印加されるので、一部回路にわざと遅延を持たせる必要がなく、最小の遅延時間でdv/dtノイズによる誤信号をブロックすることができる。

なお、フリップフロップＦＦが入力信号がＬのときにセットもしくはリセットされるタイプのフリップフロップであるときは、抵抗Ｒ４，Ｒ５をプルアップ抵抗とすればよい。

１０，１０Ａ，１１０，１１０Ａ高電位側駆動回路
２０，２０Ａ伝達回路
３０ラッチ回路
１００出力回路
１２０低電位側駆動回路
２００保護回路
ＤＲＶＨ，ＤＲＶＬ駆動素子
Ｅ１，Ｅ２，Ｅｉｎ電源
ＦＦフリップフロップ
ＩＮＶ１〜ＩＮＶ４インバータ（反転素子）
ＩＮＶ５，ＩＮＶ６イネーブル端子付きインバータ
Ｒ１〜Ｒ５抵抗
ＲＬ負荷
ＭＮ１〜ＭＮ６ＮチャネルＭＯＳトランジスタ
ＭＰ１〜ＭＰ３ＰチャネルＭＯＳトランジスタ
Ｐ_ON，Ｐ_OFF レベルシフト回路への入力信号
ＳＷＨ，ＳＷＬスイッチング素子

Claims

１次側の電位系からの入力信号を、前記１次側の電位系とは異なる２次側電位系で動作する系に伝達するレベルシフト回路であって、
前記２次側電位系の高電位側電源電位と前記１次側電位系の低電位側電源電位との間に直列に接続された第１の抵抗および第１のスイッチ素子からなる第１の直列回路と、前記２次側電位系の高電位側電源電位と前記１次側電位系の低電位側電源電位との間に直列に接続された第２の抵抗および第２のスイッチ素子からなる第２の直列回路と、前記２次側電位系で動作し、前記第１の直列回路の前記第１の抵抗および第１のスイッチ素子の接続点および前記第２の直列回路の前記第１の抵抗および第１のスイッチ素子の接続点が入力端子に接続される伝達回路と、前記２次側電位系で動作し前記伝達回路の出力が入力される記憶素子と、を有し、
前記第１および第２のスイッチ素子には、前記第１および第２のスイッチ素子のオンオフを制御する前記１次側の電位系の信号が入力され、前記第１の直列回路の前記第１の抵抗および第１のスイッチ素子の接続点の電位および前記第２の直列回路の前記第１の抵抗および第１のスイッチ素子の接続点の電位が前記第１および第２のスイッチが同時にオンするときと同等の状態になったとき、前記伝達回路の出力を高インピーダンスとすることを特徴とするレベルシフト回路。
前記伝達回路は、反転素子と、第１および第２のＰチャネルＭＯＳトランジスタが直列に接続されたＰチャネルＭＯＳトランジスタ直列回路と、第１および第２のＮチャネルＭＯＳトランジスタが直列に接続されたＮチャネルＭＯＳトランジスタ直列回路と、を有し、
前記ＰチャネルＭＯＳトランジスタ直列回路と前記ＮチャネルＭＯＳトランジスタ直列回路は前記２次側電位系の高電位側電源電位と低電位側電源電位の間に直列に接続されていて、
前記第１の直列回路の前記第１の抵抗および第１のスイッチ素子の接続点が前記第１のＰチャネルＭＯＳトランジスタおよび第１のＮチャネルＭＯＳトランジスタのゲートに接続され、
前記第２の直列回路の前記第２の抵抗および第２のスイッチ素子の接続点が前記反転素子の入力端子に接続され、
前記反転素子の出力端子が前記第２のＰチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタのゲートに接続され、
前記ＰチャネルＭＯＳトランジスタ直列回路と前記ＮチャネルＭＯＳトランジスタ直列回路の接続点が前記記憶素子のデータ入力端子に接続されていることを特徴とする請求項１に記載のレベルシフト回路。
前記記憶素子は、入出力間に抵抗が接続されたバッファ回路からなることを特徴とする請求項２に記載のレベルシフト回路。
前記バッファ回路は直列に接続された２つの反転素子からなることを特徴とする請求項３に記載のレベルシフト回路。
前記伝達回路は、イネーブル端子を有する第１および第２の反転素子を有し、
前記記憶素子はそれぞれ第３および第４の抵抗の一端がそれぞれ接続されたセット端子およびリセット端子を有し、
前記第３の抵抗の他端は、前記セット端子へのセット入力とはならない側の電源電位に接続され、
前記第４の抵抗の他端は、前記リセット端子へのリセット入力とはならない側の電源電位に接続され、
前記第１の直列回路の前記第１の抵抗および第１のスイッチ素子の接続点が前記第１の反転素子の入力端子および前記第２の反転素子のイネーブル端子に接続され、
前記第２の直列回路の前記第２の抵抗および第２のスイッチ素子の接続点が前記第２の反転素子の入力端子および前記第１の反転素子のイネーブル端子に接続され、
前記第１の反転素子の出力端子が前記記憶素子のセット端子に接続され、
前記第２の反転素子の出力端子が前記記憶素子のリセット端子に接続されていることを特徴とする請求項１に記載のレベルシフト回路。
前記２次側電位系で動作する系に伝達する１次側の電位系からの入力信号のローからハイへの電位変化時に微少時間だけ前記第１のスイッチ素子をオンし、前記入力信号のハイからローへの電位変化時に微少時間だけ前記第２のスイッチ素子をオンすることを特徴とする請求項１ないし５のいずれか１項に記載のレベルシフト回路。