JP4116001B2 - レベルシフタ回路及びそれを用いた表示素子駆動回路 - Google Patents

レベルシフタ回路及びそれを用いた表示素子駆動回路 Download PDF

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Description

本発明は、レベルシフタ回路に関するものであり、特に、ＴＦＴ−ＬＣＤソースドライバ回路において、異なる電源電圧の回路間でデジタル信号を伝送する際に必要となる、Ｃ−ＭＯＳ構成のサンプリング回路を備えたレベルシフタ回路に関するものである。
ＴＦＴ−ＬＣＤソースドライバ回路においては、３Ｖ程度の電源電圧で動作する論理回路で表示用の信号をデジタル処理し、その信号を、液晶パネルを駆動するために必要な１０Ｖ程度の電圧に変換して液晶パネルを駆動する方法が一般的である。
図８にＴＦＴ−ＬＣＤモジュールの構成例を示す。当該ＴＦＴ−ＬＣＤモジュールは、液晶パネル１０１を、コントロール回路１０２による制御で複数のゲートドライバ回路１０３…及び複数のソースドライバ１０４回路…により駆動する構成である。
図９に上記ソースドライバ回路１０４の構成を示す。各ソースドライバ回路１０４は、コントロール回路１０２側から液晶パネル１０１側へ向かって順に、シフトレジスタ１０４ａ…、サンプリングラッチ回路１０４ｂ…、ホールドラッチ回路１０４ｃ…、レベルシフタ回路１０４ｄ…、ＤＡコンバータ回路１０４ｅ…、及び、出力アンプ１０４ｆ…を備えている。
また、図１０に、ＴＦＴ−ＬＣＤソースドライバ回路１０４の１出力端子当たりの構成例を示す。図１０では、表示データが６ビットである場合を例に説明している。サンプリングラッチ回路１０４ｂ、ホールドラッチ回路１０４ｃ、及び、レベルシフタ回路１０４ｄはそれぞれ、１ビット当たりに１つのサンプリングラッチ回路、ホールドラッチ回路、及び、レベルシフタ回路を備えている。
図示されていないが、シフトレジスタ１０４ａ内を転送されるスタートパルス信号により表示データの各ビットがサンプリングラッチ回路１０４ｂによりサンプリングされ、ホールドラッチ回路１０４ｃにおいて、図示されていないがラッチ信号（水平同期信号）により各６ビットがラッチされる。そして、レベルシフタ回路１０４ｄにより信号レベルが変換された後、ＤＡコンバータ回路１０４ｅにおいて、表示データ（ここでは６ビット）に応じた階調表示用電圧が選択され、出力アンプ１０４ｆ（図１０ではボルテージフォロワ回路）により低インピーダンス化され、液晶パネル１０１に出力されるものである。
図１０において、通常は、シフトレジスタ１０４ａ、サンプリングラッチ回路１０４ｂ、及び、ホールドラッチ回路１０４ｃが、３Ｖ程度の電源電圧で動作する論理回路であり、ＤＡコンバータ回路１０４ｅ及び出力アンプ１０４ｆが、１０Ｖ程度の電源電圧で動作するアナログ回路である。論理回路とアナログ回路との間には、３Ｖの論理信号を１０Ｖの論理信号に変換するレベルシフタ回路１０４ｄが必要となっている。
次に、レベルシフタ回路の第１の従来例を図４に示す（例えば、特許文献１参照）。図４のレベルシフタ回路１１１は、Ｐチャネル型のＭＯＳトランジスタＭＰ１１１・ＭＰ１１２・ＭＰ１１３・ＭＰ１１４、Ｎチャネル型のＭＯＳトランジスタＭＮ１１１・ＭＮ１１２、及び、インバータ１１２を備えている。ＭＯＳトランジスタＭＰ１１１のソースは１０Ｖ電源に接続され、ドレインはＭＯＳトランジスタＭＰ１１３のソースに接続されている。ＭＯＳトランジスタＭＰ１１１のゲートはＭＯＳトランジスタ１１４とＭＯＳトランジスタＭＮ１１２との接続点ｂに接続されている。
ＭＯＳトランジスタＭＰ１１３のドレインはＭＯＳトランジスタＭＮ１１１のドレインに接続され、ＭＯＳトランジスタＭＮ１１１のソースはＧＮＤに接続されている。ＭＯＳトランジスタＭＰ１１３・ＭＮ１１１の両方のゲートは、レベルシフタ回路１１１の入力端子ＩＮに接続されている。
ＭＯＳトランジスタＭＰ１１２のソースは１０Ｖ電源に接続され、ドレインはＭＯＳトランジスタＭＰ１１４のソースに接続されている。ＭＯＳトランジスタＭＰ１１２のゲートはＭＯＳトランジスタ１１３とＭＯＳトランジスタＭＮ１１１との接続点ａに接続されている。
ＭＯＳトランジスタＭＰ１１４のドレインはＭＯＳトランジスタＭＮ１１２のドレインに接続され、ＭＯＳトランジスタＭＮ１１２のソースはＧＮＤに接続されている。ＭＯＳトランジスタＭＰ１１４・ＭＮ１１２の両方のゲートは、インバータ１１２を介してレベルシフタ回路１１１の入力端子ＩＮに接続されている。
そして、ＭＯＳトランジスタＭＰ１１２のゲート、及び、ＭＯＳトランジスタＭＰ１１３とＭＯＳトランジスタＭＮ１１１との接続点が、レベルシフタ回路１１１の出力端子ＯＵＴとなっている。
上記レベルシフタ回路１１１では、入力端子ＩＮに例えば３Ｖ〜５Ｖといった小さい振幅の電圧が入力されると、出力端子ＯＵＴから振幅が１０Ｖの電圧が出力される。入力端子ＩＮにローレベルが入力されるとき、ＭＯＳトランジスタＭＰ１１１・ＭＰ１１３・ＭＮ１１２はＯＮ、ＭＯＳトランジスタＭＰ１１２・ＭＰ１１４・ＭＮ１１１はＯＦＦとなり、出力端子ＯＵＴからは１０Ｖの電圧が出力される。
また、図４の回路構成をＴＦＴ−ＬＣＤソースドライバ回路に適用した例を図５に示す。当該ＴＦＴ−ＬＣＤソースドライバ回路１２１は、サンプリングラッチ回路１２２、ホールドラッチ回路１２３、レベルシフタ回路１１１、及び、出力バッファ回路１２５を備えている。
サンプリングラッチ回路１２２は、トライステートインバータ１２２ａ・１２２ｂ及びインバータ１２２ｃからなる。トライステートインバータ１２２ａのクロック信号・クロック反転信号にはサンプリング信号ＳＭＰ・サンプリング信号ＳＭＰの反転信号が用いられ、トライステートインバータ１２２ｂのクロック信号・クロック反転信号にはサンプリング信号ＳＭＰの反転信号・サンプリング信号ＳＭＰが用いられる。トライステートバッファ１２２ａの出力はインバータ１２２ｃに入力され、インバータ１２２ｃの出力は、ホールドラッチ回路１２３に入力されるとともに、トライステートインバータ１２２ｂに入力され、トライステートインバータ１２２ｂの出力はインバータ１２２ｃに入力される。
ホールドラッチ回路１２３は、トライステートインバータ１２３ａ・１２３ｂ及びインバータ１２３ｃからなる。トライステートインバータ１２３ａのクロック信号・クロック反転信号にはストローブ信号ＳＲＴ・ストローブ信号ＳＲＴの反転信号が用いられ、トライステートインバータ１２３ｂのクロック信号・クロック反転信号にはストローブ信号ＳＴＲの反転信号・ストローブ信号ＳＴＲが用いられる。トライステートバッファ１２３ａの出力はインバータ１２３ｃに入力され、インバータ１２３ｃの出力は、インバータ１２４を介してレベルシフタ回路１１１に入力されるとともに、トライステートインバータ１２３ｂに入力され、トライステートインバータ１２３ｂの出力はインバータ１２３ｃに入力される。
レベルシフタ回路１１１は前述の動作を行い、その出力は出力バッファ回路１２５に入力される。出力バッファ回路１２５はインバータ１２６とインバータ１２７との縦続接続段からなる。インバータ１２６はＰチャネル型のＭＯＳトランジスタＭＰ１２６及びＮチャネル型のＭＯＳトランジスタＭＮ１２６からなるＣＭＯＳインバータである。ＭＯＳトランジスタＭＰ１２６・ＭＮ１２６のゲートにはレベルシフタ回路１１１の出力が入力される。インバータ１２６の出力は出力信号／ＯＵＴ（／はバーを表す。以下、同様。）として出力されるとともに、インバータ１２７に入力される。インバータ１２７はＰチャネル型のＭＯＳトランジスタＭＰ１２７及びＮチャネル型のＭＯＳトランジスタＭＮ１２７からなるＣＭＯＳインバータである。ＭＯＳトランジスタＭＰ１２７・ＭＮ１２７のゲートにはインバータ１２７の出力が入力される。インバータ１２７の出力は出力信号ＯＵＴとして次の回路へ向けて出力される。
上記ＴＦＴ−ＬＣＤソースドライバ回路１２１では、サンプリングラッチ回路１２２、ホールドラッチ回路１２３、及び、インバータ１２４・１１２が３Ｖ系のロジック回路を構成しており、レベルシフタ回路１１１のインバータ１１２以外、及び、出力バッファ回路１２５が１０Ｖ系の中耐圧回路を構成している。
次に、レベルシフタ回路の第２の従来例として、プリチャージ方式を採用した、ダイナミックサンプリング回路を使用する構成のものがある。図６に、メモリのアドレスデコーダで多用されるダイナミックデコード回路１３１を示す。この回路をレベルシフタ回路として応用することができる。ダイナミックデコード回路１３１は、Ｐチャネル型のＭＯＳトランジスタＭＰ１３１、Ｎチャネル型のＭＯＳトランジスタＭＮ１３１、Ｎチャネル型のＭＯＳトランジスタＭＮ１３２（０）〜ＭＮ１３２（ｎ−１）、及び、負荷容量Ｃ１３１を備えている。
ＭＯＳトランジスタＭＰ１３１のソースは高電位側電源に接続され、ドレインはＭＯＳトランジスタＭＮ１３１のドレインに接続されている。ＭＯＳトランジスタＭＮ１３１のソースは、ＭＯＳトランジスタＭＮ１３２（ｎ−１）のドレインに接続されている。ＭＯＳトランジスタＭＮ１３２（０）〜ＭＮ１３２（ｎ−１）は、ＧＮＤからＭＯＳトランジスタＭＮ１３１のソースへ向かって順に直列に接続されている。ＭＯＳトランジスタＭＰ１３１・ＭＮ１３１のゲートにはプリチャージ信号／ＰＲＥが入力され、ＭＯＳトランジスタＭＮ１３２（０）〜ＭＮ１３２（ｎ−１）のゲートには、順に、データＤ（０）〜Ｄ（ｎ−１）が入力される。負荷容量Ｃ１３１はＭＯＳトランジスタＭＰ１３１とＭＯＳトランジスタＭＮ１３１との接続点から出力端子ＯＵＴへ延びる配線につながる容量であり、当該配線の寄生容量や、当該配線に接続される素子の寄生容量などの、回路の寄生容量をも含む。
上記ダイナミックデコード回路１３１をレベルシフタ回路として応用した技術を、例えば特許文献２に見ることができる。図７にその回路図を示す。図７のレベルシフタ回路１４１は、Ｐチャネル型のＭＯＳトランジスタＭＰ１４１・ＭＰ１４２、Ｎチャネル型のＭＯＳトランジスタＭＮ１４１・ＭＮ１４２・ＭＮ１４３・ＭＮ１４４、及び、負荷容量Ｃ１・Ｃ２を備えている。
ＭＯＳトランジスタＭＰ１４１のソースは１０Ｖ電源に接続され、ドレインはＭＯＳトランジスタＭＮ１４３のドレインに接続されている。ＭＯＳトランジスタＭＮ１４３のソースはＭＯＳトランジスタ１４２のドレインに接続され、ＭＯＳトランジスタ１４２のソースはＧＮＤに接続されている。ＭＯＳトランジスタＭＮ１４１は、入力端子ＩＮとＭＯＳトランジスタＭＮ１４２のゲートとの間に接続されている。ＭＯＳトランジスタＭＮ１４２のゲートとＭＯＳトランジスタＭＮ１４１との間の配線には負荷容量Ｃ１４１が接続されている。負荷容量Ｃ１４１は当該配線の寄生容量をも含む。
ＭＯＳトランジスタＭＰ１４１のソースは１０Ｖ電源に接続され、ドレインはＭＯＳトランジスタＭＮ１４４のドレインに接続されている。ＭＯＳトランジスタＭＮ１４４のソースはＧＮＤに接続されている。ＭＯＳトランジスタＭＰ１４１とＭＯＳトランジスタＭＮ１４３との接続点と、ＭＯＳトランジスタＭＰ１４２・ＭＮ１４４のゲートとは互いに接続され、負荷容量Ｃ１４２は、それらを結ぶ配線につながる容量である。負荷容量Ｃ１４２は当該配線の寄生容量や、当該配線に接続される素子の寄生容量などの、回路の寄生容量をも含む。
ＭＯＳトランジスタＭＰ１４２とＭＯＳトランジスタ１４４との接続点は、出力端子ＯＵＴとなっている。入力端子ＩＮには例えば３Ｖ振幅の電圧が入力される。ＭＯＳトランジスタＭＰ１４１及びＭＯＳトランジスタＭＮ１４３のゲートにはサンプリングパルス信号ＳＭＰが入力される。ＭＯＳトランジスタＭＮ１４１のゲートにはサンプリングパルス信号ＳＭＰの反転信号ＸＳＭＰが入力される。
次に、図７に示したレベルシフタ回路１４１の基本動作について説明する。サンプリングパルス信号ＳＭＰがＬｏｗレベルのとき、プリチャージ用のＭＯＳトランジスタＭＰ１４１がオンし、反転信号ＸＳＭＰはＨｉｇｈレベル（１０Ｖ）となるため、ＭＯＳトランジスタＭＮ１４１もＯＮとなる。一方、ＭＯＳトランジスタＭＮ１４３はＯＦＦとなる。このため、１０Ｖ電源からＭＯＳトランジスタＭＰ１４１を通して負荷容量Ｃ１４２が充電され、電源電圧１０Ｖにプリチャージされる。またＭＯＳトランジスタＭＮ１４１がＯＮとなるため、負荷容量Ｃ１４１には、入力信号ＩＮ（０Ｖ−３Ｖ）の電位が、その端子電圧として印加されてチャージされる。
次に、サンプリングパルス信号ＳＭＰがＨｉｇｈレベルとなると（このとき、反転信号ＸＳＭＰはＬｏｗレベル）、ＭＯＳトランジスタＭＮ１４１はＯＦＦとされ、負荷容量Ｃ１４１は入力端子ＩＮと電気的に切り離される。また、評価用のＭＯＳトランジスタＭＮ１４３がＯＮとなり、プリチャージ用のＭＯＳトランジスタＭＰ１４１がＯＦＦとなり、負荷容量Ｃ１４２は、ＭＯＳトランジスタＭＮ１４３・ＭＮ１４２を介して、ＧＮＤに接続される。
このとき、負荷容量Ｃ１４１に保持されている、入力信号の電位（０Ｖまたは３Ｖ）に応じて、１０Ｖにプリチャージされている負荷容量Ｃ２の端子電圧がそのまま保持されるか、又は、０Ｖに放電される。すなわち、負荷容量Ｃ１４１の端子電圧が３Ｖの場合には、負荷容量Ｃ１４１の端子電圧をゲートに受けるＭＯＳトランジスタＭＮ１４２がＯＮとなり、負荷容量Ｃ１４２の蓄積電荷は放電され、負荷容量Ｃ１４２の端子電圧はＧＮＤ電位となる。従って、０Ｖのゲート電位を受けるＭＯＳトランジスタＭＰ１４２がＯＮとなり、ＭＯＳトランジスタＭＮ１４４はＯＦＦとなり、出力端子ＯＵＴはＨｉｇｈレベル（１０Ｖ）となる。なお、負荷容量Ｃ１４２の蓄積電荷が放電される過程で、その端子電圧が、１０ＶからＭＯＳトランジスタＭＰ１４２のしきい値電圧分下がった時点で、ＭＯＳトランジスタＭＰ１４２がＯＮとなり、出力端子ＯＵＴの信号電圧は立ち上がりを開始する。
一方、負荷容量Ｃ１４１の端子電圧が０Ｖの場合、ＭＯＳトランジスタＭＮ１４２はＯＦＦとなり、負荷容量Ｃ１４２の蓄積電荷は保持され、負荷容量Ｃ１４２の端子電圧は１０Ｖとされ、１０Ｖのゲート電位を受けるＭＯＳトランジスタＭＰ１４２はＯＦＦとなり、ＭＯＳトランジスタＭＮ１４４がオンし、出力端子ＯＵＴの信号電圧は０Ｖとなる。これにより、入力端子ＩＮの入力信号電位に応じて、出力端子ＯＵＴから１０Ｖまたは０Ｖの信号が得られる。なお、負荷容量Ｃ１４２の蓄積電荷がプリチャージされる過程で、その端子電圧が、ＭＯＳトランジスタＭＮ１４４のしきい値電圧を上回った時点で、ＭＯＳトランジスタＭＮ１４４がＯＮとなり、出力端子ＯＵＴの信号電圧は立ち下がる。
特開平４−２８４０２１号公報（１９９２（平成４）年１０月８日公開） 特開２００３−１１５７５８号公報（２００３（平成１５）年４月１８日公開）
上記第１の従来例のレベルシフタ回路１１１では、入力端子ＩＮの電圧がローレベルからハイレベルに変化すると、上記ＭＯＳトランジスタのＯＮ・ＯＦＦ状態が入れ替わろうとする。ここで、チャネルが抵抗として機能するＭＯＳトランジスタＭＰ１１３を挿入することにより、ＭＯＳトランジスタＭＰ１１３とＭＯＳトランジスタＭＮ１１１との接続点ａの電位が高くなることが抑えられ、ＯＮとなる必要のあるＭＯＳトランジスタＭＰ１１２がＯＦＦとなってしまったり、ＯＦＦからＯＮに変化するのが遅延してしまったりすることを避けるようにしている。同様に、ＭＯＳトランジスタＭＰ１１４もチャネルが抵抗として機能するように設けられたものである。
この第１の従来例では、図４に示したレベルシフタ回路を使用しているが、この回路は、電気的に正常な動作特性を得るために、抵抗として挿入されているＭＯＳトランジスタＭＰ１１３とＭＰ１１４とにゲート長の大きいＭＯＳトランジスタを使用する必要があり、また、ゲート信号の振幅が小さい（３Ｖ〜５Ｖの電圧レベル）ＭＯＳトランジスタＭＮ１１１とＭＮ１１２とには、十分低いオン抵抗を実現するためにゲート幅の大きいＭＯＳトランジスタを使用する必要がある。これらのＭＯＳトランジスタは、いずれも高い動作電圧に耐えられるように設計された素子サイズの大きなトランジスタであり、そのゲート長やゲート幅を大きく設計することは、回路の面積を著しく増大させることになり、ＬＳＩ化した場合のチップサイズを増大させる。
また、図７に示した第２の従来例では、ダイナミックなサンプリング回路が使用されており、いわゆるダイナミックサンプリング型レベルシフタ回路が構成されている。この回路において、サンプリングパルス信号ＳＭＰは、プリチャージ期間においては、ＭＯＳトランジスタＭＮ１４３をＯＦＦとする電位であるＧＮＤ電位まで下がる必要があり、また、データサンプリング期間においては、ＭＯＳトランジスタＭＰ１４１をＯＦＦとする電位である電源電位まで上がる必要がある。従って、サンプリングパルス信号ＳＭＰは、電源電位とＧＮＤ電位との間で全振幅する必要がある。このサンプリングパルス信号の電位変化は、ゲートフィードスルーと呼ばれる現象により、ＭＯＳトランジスタＭＰ１４１・ＭＮ１４３のゲートとドレインとの間に存在する寄生容量を通して、出力信号の電位を変動させる。負荷容量Ｃ１４２を小さくすると、フィードスルーによる出力電位の変動は大きくなり、信号の保持が困難となってくるため、負荷容量Ｃ１４２を小さくするには限界がある。
さらに、第２の従来例においては、データ信号（入力信号）と制御信号（サンプリングパルス信号）との組み合わせ論理回路を、ＭＯＳトランジスタＭＮ１４２とＭＮ１４３との２つのＭＯＳトランジスタの縦積み回路で実現している。これらのＭＯＳトランジスタには、いずれも高い動作電圧に耐えられるように設計された、素子サイズの大きなトランジスタが必要になる。従って、第２の従来例においては、信号保持に必要な負荷容量の確保と、耐圧の高い素子の数が多くなる点とから、回路面積の増大、ＬＳＩ化した場合のチップサイズの増大が生じる。
例えば、表示素子駆動回路の１つである液晶駆動回路としてのソースドライバにこれらレベルシフタ回路を使用すると、１出力毎に表示データのビット数に相当する数のレベルシフタ回路を配置することになることからＬＳＩチップ面積の増大に繋がってしまう。
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、回路規模の小さなレベルシフタ回路及びそれを用いた表示素子駆動回路を実現することにある。
本発明のレベルシフタ回路は、上記課題を解決するために、ソースがＧＮＤ電位よりも高い第１の電位の電源に接続されたＰチャネル型の第１のＭＯＳトランジスタと、ソースがＧＮＤに接続されたＮチャネル型の第２のＭＯＳトランジスタとを備え、前記第１のＭＯＳトランジスタのドレインと前記第２のＭＯＳトランジスタのドレインとは互いに接続され、前記第２のＭＯＳトランジスタのゲートにレベルシフトされる入力信号に応じたゲート信号が入力され、前記ドレインどうしの接続点に接続された負荷容量に対して、前記第１の電位とＧＮＤ電位とにより充放電を行うことにより、前記入力信号のレベルシフトを行うレベルシフタ回路であって、前記第１のＭＯＳトランジスタのゲートにゲート信号となる第１の制御信号が入力され、前記第２のＭＯＳトランジスタのゲートにゲート信号となる第２の制御信号が入力され、前記第１の制御信号は、前記第１の電位と前記第１の電位よりも低い第２の電位とからなる２値の信号であり、前記第２の制御信号はＧＮＤ電位と前記ＧＮＤ電位よりも高い第３の電位とからなる２値の信号であり、前記第１の制御信号に前記第２の電位が与えられ、前記第２の制御信号に前記ＧＮＤ電位が与えられたときに、前記負荷容量は前記第１の電位まで充電され、前記第２の制御信号に前記第３の電位が与えられ、前記第１の制御信号に前記第１の電位が与えられたときに、前記負荷容量はＧＮＤ電位まで放電され、前記第１の制御信号と前記第２の制御信号とは、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとが同時にＯＮとならないように制御されることを特徴としている。
上記の発明によれば、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとに共通する制御信号を持たない。従って、制御信号の変化時に第１の電位の電源とＧＮＤとの間で同時に各ＭＯＳトランジスタがＯＮとなって貫通電流を生じる回路を持たない。
第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとが同時にＯＮとなる過渡状態が無いため、各々のＭＯＳトランジスタのサイズを独立して設計することができ、従来のレベルシフタ回路に必要となる大きなゲート長や大きなゲート幅の素子を使用する必要が無い。また、上記レベルシフタ回路は、高い耐圧を必要とするが故に１素子あたりの面積が大きくなっているＭＯＳトランジスタとして、Ｐチャネル型のＭＯＳトランジスタ１つとＮチャネル型のＭＯＳトランジスタ１つとの計２つの素子だけでレベルシフト動作とサンプリング動作とを行うことができる。従って、レベルシフタ回路に対して、回路の面積を削減し、ＬＳＩ化したときのチップサイズを小さくすることができる。
以上により、回路規模の小さなレベルシフタ回路を実現することができるという効果を奏する。
また、上記レベルシフタ回路は、貫通電流が発生することが無く、低消費電力の回路を構成することができるという効果を奏する。
本発明のレベルシフタ回路は、上記課題を解決するために、前記第２の電位及び前記第３の電位は、いずれも前記第１の電位とＧＮＤ電位との間の電位であることを特徴としている。
上記の発明によれば、第２の電位及び第３の電位を、いずれも第１の電位とＧＮＤ電位との間の電位とすると、第１の制御信号及び第２の制御信号の振幅は小さくなる。従って、ＭＯＳトランジスタのゲートとドレインとの間の寄生容量が原因となって生じるフィードスルーの影響が少ない、安定したサンプリングを実現することができるという効果を奏する。
また、フィードスルーが小さいので、サンプリングに必要な容量は小さなもので十分となり、回路規模をさらに小さくすることができるという効果を奏する。
本発明のレベルシフタ回路は、上記課題を解決するために、前記負荷容量は回路の寄生容量からなることを特徴としている。
上記の発明によれば、負荷容量が、配線の寄生容量やＭＯＳトランジスタのゲート容量などの回路の寄生容量からなり、容量を別途付加しないので、回路規模をさらに小さくすることができる。
本発明のレベルシフタ回路は、上記課題を解決するために、前記負荷容量は、前記第１及び第２のＭＯＳトランジスタの次段のＭＯＳトランジスタのゲート容量であることを特徴としている。
上記の発明によれば、次段のＭＯＳトランジスタのゲート容量のみをサンプリング用の容量とすることにより、配線を長くする必要がなくなり、回路規模を非常に小さくすることができるという効果を奏する。
本発明のレベルシフタ回路は、上記課題を解決するために、前記第２の制御信号は、２値のデータ信号と２値の第３の制御信号とを入力とする組み合わせ論理回路によって生成されることを特徴としている。
上記の発明によれば、第２の制御信号を、組み合わせ論理回路の電源電位を用いた小振幅の信号とすることができるという効果を奏する。
本発明のレベルシフタ回路は、上記課題を解決するために、前記データ信号及び前記第３の制御信号は、前記第３の電位とＧＮＤ電位との２値からなることを特徴としている。
上記の発明によれば、データ信号及び第３の制御信号を、組み合わせ論理回路と同じ電源系の回路で生成することができるという効果を奏する。
本発明の表示素子駆動回路は、上記課題を解決するために、前記レベルシフタ回路を、表示素子に供給する表示データのレベルシフトに用いたことを特徴としている。
上記の発明によれば、回路規模が小さく低消費電力の表示素子駆動回路を実現することができるという効果を奏する。
本発明のレベルシフタ回路は、以上のように、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとを備え、前記第１のＭＯＳトランジスタのドレインと前記第２のＭＯＳトランジスタのドレインとは互いに接続され、前記第２のＭＯＳトランジスタのゲートにレベルシフトされる入力信号に応じたゲート信号が入力され、前記ドレインどうしの接続点に接続された、回路の寄生容量からなる負荷容量に対して、前記第１の電位とＧＮＤ電位とにより充放電を行うことにより、前記入力信号のレベルシフトを行うレベルシフタ回路であって、前記第１のＭＯＳトランジスタのゲートにゲート信号となる第１の制御信号が入力され、前記第２のＭＯＳトランジスタのゲートにゲート信号となる第２の制御信号が入力され、前記第１の制御信号は、前記第１の電位と前記第１の電位よりも低い第２の電位とからなる２値の信号であり、前記第２の制御信号はＧＮＤ電位と前記ＧＮＤ電位よりも高い第３の電位とからなる２値の信号であり、前記第１の制御信号に前記第２の電位が与えられ、前記第２の制御信号に前記ＧＮＤ電位が与えられたときに、前記負荷容量は前記第１の電位まで充電され、前記第２の制御信号に前記第３の電位が与えられ、前記第１の制御信号に前記第１の電位が与えられたときに、前記負荷容量はＧＮＤ電位まで放電され、前記第１の制御信号と前記第２の制御信号とは、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとが同時にＯＮとならないように制御される。
以上により、回路規模の小さなレベルシフタ回路を実現することができるという効果を奏する。
本発明の実施の形態について図１ないし図３に基づいて説明すれば、以下の通りである。
図１に、本実施の形態に係るダイナミックサンプリング型レベルシフタ回路（以下、レベルシフタ回路と称する）１の構成を示す。
レベルシフタ回路１は、Ｐチャネル型のＭＯＳトランジスタＭＰ１・ＭＰ２、Ｎチャネル型のＭＯＳトランジスタＭＮ１・ＭＮ２、及び、ＮＯＲ回路２を備えている。
ＭＯＳトランジスタ（第１のＭＯＳトランジスタ）ＭＰ１のソースはＧＮＤ電位よりも高い第１の電位の電源に接続され、ＭＯＳトランジスタ（第２のＭＯＳトランジスタ）ＭＮ１のソースはＧＮＤに接続されている。ＭＯＳトランジスタＭＰ１のドレインとＭＯＳトランジスタＭＮ１のドレインとは互いに接続され、接続点Ｋが形成されている。ＭＯＳトランジスタＭＰ１のゲートにはゲート信号として制御信号（第１の制御信号）ＣＴＬ１が入力され、ＭＯＳトランジスタＭＮ１のゲートにはゲート信号として制御信号（第２の制御信号）ＣＴＬ２が入力される。
ＭＯＳトランジスタＭＰ２のソースは第１の電位の電源に接続され、ＭＯＳトランジスタＭＮ２のソースはＧＮＤに接続されている。ＭＯＳトランジスタＭＰ２のドレインとＭＯＳトランジスタＭＮ２のドレインとは互いに接続され、当該接続点から出力端子ＯＵＴが引き出されている。ＭＯＳトランジスタＭＰ２・ＭＮ２のゲートは前記接続点Ｋに接続されている。
ＮＯＲ回路２は２入力の組み合わせ論理回路であり、データ信号ＤＡＴＡ及び制御信号（第３の制御信号）ＣＴＬ３が入力される。そしてＮＯＲ回路２の出力信号は前記制御信号ＣＴＬ２となる。
また、前記接続点ＫとＭＯＳトランジスタＭＰ２・ＭＮ２のゲートとを結ぶ配線には、負荷容量Ｃ１が接続されている。負荷容量Ｃ１は上記配線の寄生容量や、ＭＯＳトランジスタＭＰ１・ＭＮ１の次段のＭＯＳトランジスタＭＰ２・ＭＮ２のゲート容量などから構成される、回路の寄生容量である。ここでは、負荷容量Ｃ１がＭＯＳトランジスタＭＰ２・ＭＮ２のゲート容量からなるものとする。このように、レベルシフタ回路１は、ＭＯＳトランジスタＭＰ１・ＭＮ１を用いて負荷容量Ｃ１で第１の電位及びＧＮＤ電位のサンプリングを行うＣ−ＭＯＳ構成のサンプリング回路を備えている。
上記レベルシフタ回路１では、ＮＯＲ回路２から前段側は電源電圧の低いロジック回路であり、ＮＯＲ回路２よりも後段側は電源電圧の高い中耐圧回路である。
制御信号ＣＴＬ１は第１の電位とＧＮＤ電位よりも高く第１の電位よりも低い第２の電位とからなる２値の信号である。また、制御信号ＣＴＬ２・ＣＴＬ３及びデータ信号ＤＡＴＡはＧＮＤ電位よりも高く第１の電位よりも低い第３の電位とＧＮＤ電位とからなる２値の信号である。
上記の構成のレベルシフタ回路１において、制御信号ＣＴＬ３が”Ｈ”（すなわち第３の電位）のとき、データ信号ＤＡＴＡの値に関わらず、ＮＯＲ回路２は”Ｌ”（すなわちＧＮＤ電位）の制御信号ＣＴＬ２を出力する。従ってこのときＭＯＳトランジスタＭＮ１はＯＦＦであり、このときに制御信号ＣＴＬ１が”Ｌ”（すなわち第２の電位）になるとＭＯＳトランジスタＭＰ１がＯＮとなり、負荷容量Ｃ１が”Ｈ”（すなわち第１の電位）となるように充電される。負荷容量Ｃ１が”Ｈ”になると、ＭＯＳトランジスタＭＰ２はＯＦＦになるとともにＭＯＳトランジスタＭＮ２はＯＮとなり、出力端子ＯＵＴからは”Ｌ”（すなわちＧＮＤレベル）が出力される。
次に、制御信号ＣＴＬ１を”Ｈ”（すなわち第１の電位）にするとＭＯＳトランジスタＭＰ１はＯＦＦとなるので、このとき制御信号ＣＬ３を”Ｌ”（すなわちＧＮＤ電位）にすると、ＮＯＲ回路２はデータ信号ＤＡＴＡの反転信号を制御信号ＣＴＬ２として出力する。データ信号ＤＡＴＡが”Ｈ”（すなわち第３の電位）のときは制御信号ＣＴＬ２が”Ｌ”となるので、ＭＯＳトランジスタＭＮ１はＯＦＦとなる。従ってこのときは負荷容量Ｃ１は”Ｈ”を保持し、出力端子ＯＵＴからは”Ｌ”（すなわちＧＮＤ電位）が出力される。一方、データ信号ＤＡＴＡが”Ｌ”（すなわちＧＮＤ電位）のときは制御信号ＣＴＬ２が”Ｈ”となるので、ＭＯＳトランジスタＭＮ１はＯＮとなる。従ってこのときは負荷容量Ｃ１は”Ｌ”（すなわちＧＮＤ電位）となるように放電を行う。するとＭＯＳトランジスタＭＰ２はＯＦＦになるととともにＭＯＳトランジスタＭＮ２はＯＮとなり、出力端子ＯＵＴからは”Ｈ”（すなわち第１の電位）が出力される。
上記レベルシフタ回路１では、ＭＯＳトランジスタＭＰ２・ＭＮ２のゲート容量からなる負荷容量Ｃ１で第１の電位あるいはＧＮＤ電位をサンプリングすることによりレベルシフトを行っている。
次に、図２に、図１のレベルシフタ回路１をＴＦＴ−ＬＣＤソースドライバ回路（表示素子駆動回路）に応用した場合の構成を示す。なお、図２は図１０のレベルシフタ回路１０４ｄの周辺に対応する部分のみを記載したものであり、シフトレジスタ回路やＤＡコンバータ回路、出力アンプなどは省略している。
図２において、ＴＦＴ−ＬＣＤソースドライバ回路は、サンプリングラッチ回路３及びレベルシフタ回路４とを備えている。
サンプリングラッチ回路３は、トライステートインバータ３ａ・３ｂ及びインバータ３ｃを備えている。トライステートインバータ３ａには図１０に示す表示データが入力され、その出力はインバータ３ｃに入力される。インバータ３ｃの出力は信号Ａとしてレベルシフタ回路４に入力されるとともに、トライステートインバータ３ｂに入力される。トライステートインバータ３ｂの出力はインバータ３ｃに入力される。
トライステートインバータ３ａのクロック信号・クロック反転信号には、サンプリング信号ＳＭＰ・サンプリング信号ＳＭＰの反転信号が用いられる。トライステートインバータ３ｂのクロック信号・クロック反転信号には、ディスチャージ信号／ＤＩＳ・ディスチャージ信号／ＤＩＳの反転信号が用いられる。
レベルシフタ回路４は前記レベルシフタ回路１を変形させたものであり、Ｐチャネル型のＭＯＳトランジスタＭＰ１・ＭＰ３・ＭＰ４・ＭＰ５・ＭＰ６、Ｎチャネル型のＭＯＳトランジスタＭＮ１・ＭＮ３・ＭＮ４・ＭＮ５・ＭＮ６、及び、ＮＯＲ回路２を備えている。レベルシフタ回路４には、負荷容量Ｃ１でサンプリングして得た出力信号を再度負荷容量Ｃ２でサンプリングし、次の回路に出力するためのサンプリング回路も備えている。
ＭＯＳトランジスタＭＰ１・ＭＮ１及びＮＯＲ回路２の接続関係は図１の通りであるが、第１の電位の電源を１０Ｖ電源とし、第１の制御信号をプリチャージ信号／ＰＲＥ、第２の制御信号を信号Ｂ、第３の制御信号をディスチャージ信号／ＤＩＳ、データ信号ＤＡＴＡを信号Ａとする。また、負荷容量Ｃ１を、後述するＭＯＳトランジスタＭＰ３・ＭＮ３のゲート容量とする。
ＭＯＳトランジスタＭＰ３のソースは１０Ｖ電源に接続され、ドレインはＭＯＳトランジスタＭＰ４のソースに接続されている。ＭＯＳトランジスタＭＰ４のドレインはＭＯＳトランジスタＭＮ４のドレインに接続されている。ＭＯＳトランジスタＭＮ４のソースはＭＯＳトランジスタＭＮ３のドレインに接続されている。ＭＯＳトランジスタＭＮ３のソースはＧＮＤに接続されている。ＭＯＳトランジスタＭＰ３及びＭＯＳトランジスタＭＮ３のゲートはＭＯＳトランジスタＭＰ１とＭＯＳトランジスタＭＮ１との接続点Ｋに接続されている。ＭＯＳトランジスタＭＰ４のゲートにはゲート信号としてホールド信号ＨＬＤが入力され、ＭＯＳトランジスタＭＮ４のゲートにはゲート信号としてホールド反転信号／ＨＬＤが入力される。また、ＭＯＳトランジスタＭＰ４とＭＯＳトランジスタＭＮ４との接続点と、次段のＭＯＳトランジスタＭＰ５・ＭＮ５のゲートとを結ぶ配線には、負荷容量Ｃ２が接続されている。負荷容量Ｃ２は負荷容量Ｃ１と同様の寄生容量であり、ここではＭＯＳトランジスタＭＰ５・ＭＮ５のゲート容量からなるものとする。また、負荷容量Ｃ２の電圧からなる信号を信号Ｄとする。
ＭＯＳトランジスタＭＰ５のソースは１０Ｖ電源に接続され、ドレインはＭＯＳトランジスタＭＮ５のドレインに接続されている。ＭＯＳトランジスタＭＮ５のソースはＧＮＤに接続されている。ＭＯＳトランジスタＭＰ５とＭＯＳトランジスタＭＮ５との接続点は出力端子ＯＵＴに接続されているとともに、次段のＭＯＳトランジスタＭＰ６・ＭＮ６のゲートに接続されている。
ＭＯＳトランジスタＭＰ６のソースは１０Ｖ電源に接続され、ドレインはＭＯＳトランジスタＭＮ６のドレインに接続されている。ＭＯＳトランジスタＭＮ６のソースはＧＮＤに接続されている。ＭＯＳトランジスタＭＰ６とＭＯＳトランジスタＭＮ６との接続点は反転出力端子／ＯＵＴに接続されている。
出力端子ＯＵＴ及び反転出力端子／ＯＵＴは次の回路に接続される。
図２では、ＮＯＲ回路２から前段側がロジック回路であり、ＮＯＲ回路２よりも後段側が中耐圧回路である。
次に、図３に、図２の回路のタイミングチャートを示す。以後、図２および、図３を用いて、レベルシフタ回路４の動作を詳細に説明する。
図２において、プリチャージ信号／ＰＲＥは、Ｐチャネル型のＭＯＳトランジスタがＯＦＦとなる電位である１０Ｖ（ここでは液晶パネルへの最大駆動電圧を１０Ｖとする例で説明する。）を”Ｈ”レベルとし、Ｐチャネル型のＭＯＳトランジスタがＯＮとなる電位（ＯＮとなる電圧以下であれば良い。ここでは例えば、７Ｖとする。）を”Ｌ”レベルとする２値の制御信号であり、ディスチャージ信号／ＤＩＳは、ロジック電源電位（例えば３Ｖ）を”Ｈ”レベルとし、ＧＮＤ電位を”Ｌ”レベルとする２値の制御信号である。
同様にして、ホールド信号ＨＬＤは、Ｐチャネル型のＭＯＳトランジスタがＯＦＦとなる電位である１０Ｖを”Ｈ”レベルとし、Ｐチャネル型のＭＯＳトランジスタがＯＮとなる電位（例えば、７Ｖ）を”Ｌ”レベルとする２値の制御信号であり、ホールド反転信号／ＨＬＤは、Ｎチャネル型のＭＯＳトランジスタがＯＮとなる電位（例えば、３Ｖ）を”Ｈ”レベルとし、ＧＮＤ電位を”Ｌ”レベルとする２値の制御信号である。また、信号ＡおよびＢは、ロジック電源で動作する論理回路の出力信号であり、ロジック電源電位（例えば３Ｖ）を”Ｈ”レベルとし、ＧＮＤ電位を”Ｌ”レベルとする２値の論理信号である。
図２の回路の動作を、図３のタイミングチャートを用いて詳細に説明する。最初に、ホールド信号ＨＬＤが”Ｈ”、ホールド反転信号／ＨＬＤが”Ｌ”となることで、信号Ｄのレベルはどこからも駆動されないフローティング状態となり、負荷容量Ｃ２に蓄積された電荷によってそれまでの信号電位を保持する。次に、プリチャージ信号／ＰＲＥが”Ｌ”レベルとなることで、ＭＯＳトランジスタＭＰ１がＯＮとなって負荷容量Ｃ１を充電し、信号Ｃは電源電位の１０Ｖまで上がる。続いて、プリチャージ信号／ＰＲＥが”Ｈ”レベルに戻ると、ＭＯＳトランジスタＭＰ１がＯＦＦとなって信号Ｃのレベルはどこからも駆動されないフローティング状態となり、負荷容量Ｃ１に蓄積された電荷により、信号Ｃは１０Ｖの電位をそのまま保持する。
次に、ディスチャージ信号／ＤＩＳが”Ｌ”になる。このとき、信号Ａが”Ｌ”であれば、信号Ｂは”Ｈ”レベルとなり、ＭＯＳトランジスタＭＮ１がＯＮとなって、負荷容量Ｃ１に蓄積された電荷は放電され、信号Ｃは”Ｌ”レベルに下がる。逆に、信号Ａが”Ｈ”であれば、信号Ｂは”Ｌ”のままであるので、ＭＯＳトランジスタＭＮ１はＯＦＦのままであり、信号Ｃはそれまでの電位である１０Ｖを保持する。
その後、ホールド信号ＨＬＤが”Ｌ”、ホールド反転信号／ＨＬＤが”Ｈ”となることで、信号Ｄには信号Ｃの反転信号が出力される。最後に、ディスチャージ信号／ＤＩＳが”Ｈ”レベルになると、信号Ｂは信号Ａの状態にかかわらず”Ｌ”レベルになり、信号Ｃはどこからも駆動されないフローティング状態となり、負荷容量Ｃ１に蓄積された電荷によってそれまでの信号電位を保持する。
以上のようにして、信号Ａが”Ｈ”レベルの場合には、信号Ｃに１０Ｖがサンプリングされ、信号Ａが”Ｌ”レベルの場合には、信号ＣにＧＮＤ電位がサンプリングされる。従って、出力信号には、３Ｖの論理回路の出力信号である信号Ａをレベルシフトした結果として、１０Ｖを”Ｈ”レベルとしＧＮＤ電位を“Ｌ”レベルとする２値の信号が得られる。
本実施の形態に係るレベルシフタ回路では、サンプリング動作を制御する信号ＣＴＬ１、ＣＴＬ２、／ＰＲＥ、ＨＬＤ、／ＨＬＤ、及び、ロジック電源で動作する信号Ｂのすべてが、Ｐチャネル型のＭＯＳトランジスタ用とＮチャネル型のＭＯＳトランジスタ用とで互いに独立しており、Ｐチャネル型のＭＯＳトランジスタとＮチャネル型のＭＯＳトランジスタとに共通する制御信号を持たない。従って、ＭＯＳトランジスタＭＰ１・ＭＮ１のように、Ｐチャネル型のＭＯＳトランジスタがＯＮとなっている場合は、対応するＮチャネル型のＭＯＳトランジスタがＯＦＦとなっており、逆に、Ｎチャネル型のＭＯＳトランジスタがＯＮとなっている場合は、対応するＰチャネル型のＭＯＳトランジスタがＯＦＦとなっている。このように、本実施の形態に係るレベルシフタ回路は、制御信号の変化時に第１の電位の電源とＧＮＤとの間で同時に各ＭＯＳトランジスタがＯＮとなって貫通電流を生じる回路を持たない。
Ｐチャネル型のＭＯＳトランジスタとＮチャネル型のＭＯＳトランジスタとが同時にＯＮとなる過渡状態が無いため、各々のＭＯＳトランジスタのサイズを独立して設計することができ、従来のレベルシフタ回路に必要となる大きなゲート長や大きなゲート幅の素子を使用する必要が無い。また、本実施の形態に係るレベルシフタ回路は、高い耐圧を必要とするが故に１素子あたりの面積が大きくなっているＭＯＳトランジスタとして、Ｐチャネル型のＭＯＳトランジスタ１つとＮチャネル型のＭＯＳトランジスタ１つとの計２つの素子だけでレベルシフト動作とサンプリング動作とを行うことができる。従って、レベルシフタ回路に対して、回路の面積を削減し、ＬＳＩ化したときのチップサイズを小さくすることができる。
以上により、回路規模の小さいレベルシフタ回路を実現することができる。
また、本実施の形態に係るレベルシフタ回路では、上述のように制御信号がＰチャネル型のＭＯＳトランジスタ用とＮチャネル型のＭＯＳトランジスタ用とで互いに独立しているので、全ての制御信号は、各々のＭＯＳトランジスタがＯＮ及びＯＦＦとなるだけの振幅を持てば良い。従って、第１の電位とＧＮＤ電位との間といったように電源電圧の範囲を全振幅する必要が無いため、第２の電位及び第３の電位を、いずれも第１の電位とＧＮＤ電位との間の電位とすることができる。このように制御信号の振幅を小さくすることにより、ＭＯＳトランジスタのゲートとドレインとの間の寄生容量が原因となって生じるフィードスルーの影響が少ない、安定したサンプリングを実現することができる。以下に、このことについて説明する。
本実施の形態や第２の従来例（図７）のような回路はデジタル信号を扱うため、アナログ信号のサンプリング回路のようなサンプリング精度は必要ないが、微小な負荷容量でサンプリング電圧の保持を行うためには、フィールドスルーの影響は無視できない。第２の従来例が使用されるメモリ回路では、多数のメモリーセルが接続されるビット線の充放電を行うため、配線が長く、フィールドスルーの影響が無視できる寄生容量が発生する。しかしながら、本実施の形態が対象とするＬＣＤドライバ回路では、図９や図１０から分かるように、サンプリング回路は１表示データにつき１回路必要である。このため、第２の従来例の構成をそのままＬＣＤドライバ回路に応用した場合、寄生容量のみではフィールドスルーの影響を大きく受けて保持電圧が変動してしまうため、これに対するデータの保証を行うために、負荷容量を付加する必要がある。この付加する負荷容量も各表示データに必要になるため、チップサイズへの影響は無視できなくなる。
前述のように、本実施の形態ではフィードスルーが小さいので、サンプリングに必要な負荷容量は小さなもので十分となり、例えば、配線の寄生容量や次段のゲート容量だけで十分実用的な動作を得ることが可能である。この場合、容量を別途付加しないので、回路規模をさらに小さくすることができる。特に、ゲート容量のみを負荷容量とすることにより、容量を別途付加しないので、回路規模を非常に小さくすることができる。ただし、負荷容量を別途容量を付加して構成したとしても、前述したように、大きなゲート長や大きなゲート幅の素子を使用する必要が無く、２つの高耐圧ＭＯＳトランジスタだけでレベルシフト動作とサンプリング動作とを行うことができるので、レベルシフタの回路規模を小さくする効果は得られる。
また、第２の制御信号及び信号Ｂは、２値のデータ信号と２値の第３の制御信号あるいはディスチャージ信号／ＤＩＳとを入力とするＮＯＲ回路２によって生成されるので、第２の制御信号及び信号Ｂを、組み合わせ論理回路の電源電位を用いた小振幅の信号とすることができる。さらに、データ信号ＤＡＴＡ、信号Ａ、第３の制御信号、及び、ディスチャージ信号／ＤＩＳを、第３の電位とＧＮＤ電位との２値の信号としているので、これらの信号を、ＮＯＲ回路２という組み合わせ論理回路と同じ電源系の回路で生成することができる。
また、図４に示した従来のレベルシフタ回路では、その入力信号が反転する際に、１０Ｖ電源とＧＮＤとの間で一時的に大きな電流が発生する。例えば、図４において、入力信号が反転してＭＯＳトランジスタＭＮ１１１がオンした直後は、ＭＯＳトランジスタＭＰ１１１・ＭＰ１１３がまだＯＮのままであり、ＭＯＳトランジスタＭＰ１１１・ＭＰ１１３・ＭＮ１１１を通して、１０Ｖ電源とＧＮＤとの間に貫通電流が流れる。これは、回路の動作時の消費電流を増大させることになる。これに対して本実施の形態に係るレベルシフタ回路では、従来技術によるレベルシフタ回路のような貫通電流が発生することが無く、低消費電力の回路を構成することができる。
また、以上のようなレベルシフタ回路を、表示素子に供給する表示データのレベルシフトに用いるＴＦＴ−ＬＣＤなどの表示素子駆動回路は、回路規模が小さく、低消費電力のものとなる。
以上、本発明の実施の形態を、ＴＦＴ−ＬＣＤソースドライバ回路に適用した場合について説明したが、本発明は、レベルシフタ回路として独立して使用することができるため、レベルシフタ回路が必要な全ての論理回路に対しても、全く同様に適用できる。
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
本発明は、液晶表示素子などの表示素子を駆動する回路に好適に使用することができる。
本発明の実施形態を示すものであり、レベルシフタ回路の構成を示す回路図である。 図１のレベルシフタ回路を適用したＴＦＴ−ＬＣＤソースドライバ回路の構成の一部を示す回路図である。 図２のＴＦＴ−ＬＣＤソースドライバ回路の各信号を示すタイミングチャートである。 従来技術を示すものであり、レベルシフタ回路の第１の例の構成を示す回路図である。 図４のレベルシフタ回路を適用したＴＦＴ−ＬＣＤソースドライバ回路の構成の一部を示す回路図である。 ダイナミックデコード回路の構成を示す回路図である。 従来技術を示すものであり、図６のダイナミックデコード回路を応用した、レベルシフタ回路の第２の例の構成を示す回路図である。 ＴＦＴ−ＬＣＤモジュールの構成を示すブロック図である。 図８のＴＦＴ−ＬＣＤモジュールに備えられるソースドライバ回路の構成を示すブロック図である。 図９のソースドライバ回路の各ソース信号線に対応するブロックの構成を示すブロック図である。
符号の説明
１ ダイナミックサンプリング型レベルシフタ回路（レベルシフタ回路）
２ ＮＯＲ回路（組み合わせ論理回路）
４ ダイナミックサンプリング型レベルシフタ回路（レベルシフタ回路）
Ａ 信号（データ信号）
Ｂ 信号（第２の制御信号）
ＣＴＬ１ 制御信号（第１の制御信号）
ＣＴＬ２ 制御信号（第２の制御信号）
ＣＴＬ３ 制御信号（第３の制御信号）
ＤＡＴＡ データ信号
ＭＰ１ ＭＯＳトランジスタ（第１のＭＯＳトランジスタ）
ＭＮ１ ＭＯＳトランジスタ（第２のＭＯＳトランジスタ）
Ｃ１ 負荷容量（寄生容量）
Ｋ 接続点
／ＰＲＥ プリチャージ信号（第１の制御信号）
／ＤＩＳ ディスチャージ信号（第３の制御信号）

Claims (7)

  1. ソースがＧＮＤ電位よりも高い第１の電位の電源に接続されたＰチャネル型の第１のＭＯＳトランジスタと、ソースがＧＮＤに接続されたＮチャネル型の第２のＭＯＳトランジスタとを備え、前記第１のＭＯＳトランジスタのドレインと前記第２のＭＯＳトランジスタのドレインとは互いに接続され、前記第２のＭＯＳトランジスタのゲートにレベルシフトされる入力信号に応じたゲート信号が入力され、前記ドレインどうしの接続点に接続された負荷容量に対して、前記第１の電位とＧＮＤ電位とにより充放電を行うことにより、前記入力信号のレベルシフトを行うレベルシフタ回路であって、
    前記第１のＭＯＳトランジスタのゲートにゲート信号となる第１の制御信号が入力され、前記第２のＭＯＳトランジスタのゲートにゲート信号となる第２の制御信号が入力され、
    前記第１の制御信号は、前記第１の電位と前記第１の電位よりも低い第２の電位とからなる２値の信号であり、
    前記第２の制御信号はＧＮＤ電位と前記ＧＮＤ電位よりも高い第３の電位とからなる２値の信号であり、
    前記第１の制御信号に前記第２の電位が与えられ、前記第２の制御信号に前記ＧＮＤ電位が与えられたときに、前記負荷容量は前記第１の電位まで充電され、
    前記第２の制御信号に前記第３の電位が与えられ、前記第１の制御信号に前記第１の電位が与えられたときに、前記負荷容量はＧＮＤ電位まで放電され、
    前記第１の制御信号と前記第２の制御信号とは、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとが同時にＯＮとならないように制御されることを特徴とするレベルシフタ回路。
  2. 前記第２の電位及び前記第３の電位は、いずれも前記第１の電位とＧＮＤ電位との間の電位であることを特徴とする請求項１に記載のレベルシフタ回路。
  3. 前記負荷容量は回路の寄生容量からなることを特徴とする請求項２に記載のレベルシフタ回路。
  4. 前記負荷容量は、前記第１及び第２のＭＯＳトランジスタの次段のＭＯＳトランジスタのゲート容量であることを特徴とする請求項３に記載のレベルシフタ回路。
  5. 前記第２の制御信号は、２値のデータ信号と２値の第３の制御信号とを入力とする組み合わせ論理回路によって生成されることを特徴とする請求項１に記載のレベルシフタ回路。
  6. 前記データ信号及び前記第３の制御信号は、前記第３の電位とＧＮＤ電位との２値からなることを特徴とする請求項５に記載のレベルシフタ回路。
  7. 請求項１ないし６いずれかに記載のレベルシフタ回路を、表示素子に供給する表示データのレベルシフトに用いたことを特徴とする表示素子駆動回路。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9026243B2 (en) 2011-09-05 2015-05-05 Tgw Mechanics Gmbh Order-picking station, and method for the order-picking of articles from loading aids
KR101829271B1 (ko) * 2016-08-05 2018-02-19 에이알엠 리미티드 범용 고범위 레벨 시프트를 위한 장치 및 방법
JP7242184B2 (ja) 2015-06-08 2023-03-20 オカド・イノベーション・リミテッド 物品の保管、取り扱い、及び回収システム及び方法
JP7459754B2 (ja) 2020-10-14 2024-04-02 村田機械株式会社 ピッキングシステム

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100927790B1 (ko) 2008-10-28 2009-11-20 매그나칩 반도체 유한회사 멀티 기능 집적회로 및 이를 갖는 소스 드라이버 장치
JP4565043B1 (ja) * 2009-06-01 2010-10-20 シャープ株式会社 レベルシフタ回路、走査線駆動装置、および表示装置
TWI416536B (zh) * 2009-07-21 2013-11-21 Novatek Microelectronics Corp 多晶片設定位址的方法與結構以及應用的顯示系統
TWI392231B (zh) * 2009-08-04 2013-04-01 Raydium Semiconductor Corp 電路結構
KR101599453B1 (ko) * 2009-08-10 2016-03-03 삼성전자주식회사 레벨 쉬프터를 포함하는 반도체 장치, 디스플레이 장치 및 그 동작 방법
US8004339B2 (en) * 2009-11-19 2011-08-23 Integrated Device Technology, Inc. Apparatuses and methods for a level shifter with reduced shoot-through current
JP5416008B2 (ja) * 2010-03-24 2014-02-12 ルネサスエレクトロニクス株式会社 レベルシフト回路及びデータドライバ及び表示装置
US8319540B2 (en) 2010-07-01 2012-11-27 Integrated Device Technology, Inc. Apparatuses and methods for a voltage level shifting
US8384431B2 (en) 2010-12-09 2013-02-26 Integrated Device Technology, Inc. Voltage level shifting apparatuses and methods
JP5655043B2 (ja) * 2012-09-04 2015-01-14 旭化成エレクトロニクス株式会社 レベルシフト回路及びそれを用いたデジタル−アナログ変換器
CN106067805B (zh) * 2016-08-04 2023-04-11 成都博思微科技有限公司 一种时钟信号电平位移电路
KR102469091B1 (ko) * 2016-08-09 2022-11-24 에스케이하이닉스 주식회사 레벨 쉬프터 및 그 동작 방법
KR102352607B1 (ko) * 2016-09-02 2022-01-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 모듈, 및 전자 기기
US10020809B2 (en) * 2016-09-19 2018-07-10 Globalfoundries Inc. Integrated level translator and latch for fence architecture
CN110610685B (zh) * 2018-06-15 2021-02-26 元太科技工业股份有限公司 像素电路
CN108597473B (zh) * 2018-07-27 2023-08-18 上海芯北电子科技有限公司 一种用于点阵液晶驱动芯片的电压切换电路及方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2272536B1 (ja) * 1974-05-20 1978-02-03 Tokyo Shibaura Electric Co
JP2564787B2 (ja) * 1983-12-23 1996-12-18 富士通株式会社 ゲートアレー大規模集積回路装置及びその製造方法
JPS63116519A (ja) 1986-11-04 1988-05-20 Seiko Epson Corp Ｍｏｓ型半導体集積回路
JPH04284021A (ja) 1991-03-13 1992-10-08 Sharp Corp 出力回路
JP3242325B2 (ja) 1996-07-24 2001-12-25 株式会社日立製作所 液晶表示装置
JPH11355127A (ja) 1998-06-09 1999-12-24 Hitachi Ltd プリチャージ回路
JP3609977B2 (ja) 1999-07-15 2005-01-12 シャープ株式会社 レベルシフト回路および画像表示装置
JP2000349617A (ja) 1999-06-04 2000-12-15 Hitachi Ltd 半導体集積回路装置
JP2001057518A (ja) 1999-08-18 2001-02-27 Fujitsu Ltd レベルシフト回路
JP3666317B2 (ja) * 1999-09-07 2005-06-29 セイコーエプソン株式会社 送信回路、受信回路、送受信回路および電気光学装置
JP2003108089A (ja) 2001-09-28 2003-04-11 Toshiba Corp 表示装置
JP3758545B2 (ja) * 2001-10-03 2006-03-22 日本電気株式会社 サンプリングレベル変換回路と２相及び多相展開回路並びに表示装置
TWI221059B (en) * 2003-10-21 2004-09-11 Novatek Microelectronics Corp Voltage level shifter
TWI257108B (en) * 2004-03-03 2006-06-21 Novatek Microelectronics Corp Source drive circuit, latch-able voltage level shifter and high-voltage flip-flop

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9026243B2 (en) 2011-09-05 2015-05-05 Tgw Mechanics Gmbh Order-picking station, and method for the order-picking of articles from loading aids
JP7242184B2 (ja) 2015-06-08 2023-03-20 オカド・イノベーション・リミテッド 物品の保管、取り扱い、及び回収システム及び方法
KR101829271B1 (ko) * 2016-08-05 2018-02-19 에이알엠 리미티드 범용 고범위 레벨 시프트를 위한 장치 및 방법
JP7459754B2 (ja) 2020-10-14 2024-04-02 村田機械株式会社 ピッキングシステム

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