KR100815002B1

KR100815002B1 - 레벨 시프터 회로 및 그것을 이용한 표시 소자 구동 회로

Info

Publication number: KR100815002B1
Application number: KR1020070126144A
Authority: KR
Inventors: 도모아끼 나까오
Original assignee: 샤프 가부시키가이샤
Priority date: 2005-01-31
Filing date: 2007-12-06
Publication date: 2008-03-18
Also published as: JP2006211549A; KR20060088049A; US20060214686A1; CN1815890A; JP4116001B2; CN100544208C; US7397278B2; TWI301359B; TW200637145A; KR20070121625A

Abstract

P 채널형의 MOS 트랜지스터를 제1 제어 신호로, N 채널형의 MOS 트랜지스터를 제2 제어 신호로 각각 제어한다. 제1 제어 신호와 제2 제어 신호는 상호 독립되어 있다. 제2 제어 신호를 데이터 신호 및 제3 제어 신호를 입력으로 하는 NOR 회로에 의해 생성한다. 제1 전위 및 GND 전위를 샘플링하는 부하 용량을 다른 MOS 트랜지스터의 게이트 용량으로 구성한다.

레벨 시프터, 표시 소자, 관통 전류, 부하 용량

Description

레벨 시프터 회로 및 그것을 이용한 표시 소자 구동 회로{LEVEL SHIFTING CIRCUIT AND DISPLAY ELEMENT DRIVING CIRCUIT USING SAME}

본 발명은 레벨 시프터 회로에 관한 것으로, 특히 TFT-LCD 소스 드라이버 회로에서, 상이한 전원 전압의 회로 사이에서 디지털 신호를 전송할 때에 필요하게 되는, C-MOS 구성의 샘플링 회로를 구비한 레벨 시프터 회로에 관한 것이다.

(종래기술의 문헌 정보)

[특허 문헌1] 일본 특개평4-284021호 공보(1992년 10월 8일 공개)

[특허 문헌2] 일본 특개2003-115758호 공보(2003년 4월 18일 공개)

TFT-LCD 소스 드라이버 회로에서는, 3 V 정도의 전원 전압에서 동작하는 논리 회로에서 표시용의 신호를 디지털 처리하고, 그 신호를, 액정 패널을 구동하기 위해 필요한 10 V 정도의 전압으로 변환하여 액정 패널을 구동하는 방법이 일반적이다.

도 8에 TFT-LCD 모듈의 구성예를 도시한다. 상기 TFT-LCD 모듈은, 액정 패널(101)을 컨트롤 회로(102)에 의한 제어로 복수의 게이트 드라이버 회로(103…) 및 복수의 소스 드라이버 회로(104…)에 의해 구동하는 구성이다.

도 9에 상기 소스 드라이버 회로(104)의 구성을 도시한다. 각 소스 드라이버 회로(104)는, 컨트롤 회로(102)측으로부터 액정 패널(101)측을 향하여 순서대로, 시프트 레지스터(104a…), 샘플링 래치 회로(104b…), 홀드 래치 회로(104c…), 레벨 시프터 회로(104d…), DA 컨버터 회로(104e…) 및 출력 앰프(104f…)를 구비하고 있다.

또한, 도 10에 TFT-LCD 소스 드라이버 회로(104)의 1 출력 단자당 구성예를 도시한다. 도 10에서는, 표시 데이터가 6 비트인 경우를 예로 설명하고 있다. 샘플링 래치 회로(104b), 홀드 래치 회로(104c), 및 레벨 시프터 회로(104d)는 각각 1 비트당 하나의 샘플링 래치 회로, 홀드 래치 회로, 및 레벨 시프터 회로를 구비하고 있다.

도시되어 있지 않지만, 시프트 레지스터(104a) 내로 전송되는 스타트 펄스 신호에 의해 표시 데이터의 각 비트가 샘플링 래치 회로(104b)에 의해 샘플링되고, 홀드 래치 회로(104c)에서 도시되어 있지 않지만 래치 신호(수평 동기 신호)에 의해 각 6 비트가 래치된다. 그리고, 레벨 시프터 회로(104d)에 의해 신호 레벨이 변환된 후, DA 컨버터 회로(104e)에서 표시 데이터(여기서는 6 비트)에 따른 계조 표시용 전압이 선택되고, 출력 앰프(104f)(도 10에서는 전압 팔로워 회로)에 의해 저 임피던스화되어, 액정 패널(101)에 출력되는 것이다.

도 10에서, 통상은 시프트 레지스터(104a), 샘플링 래치 회로(104b), 및 홀드 래치 회로(104c)가 3 V 정도의 전원 전압에서 동작하는 논리 회로이며, DA 컨버 터 회로(104e) 및 출력 앰프(104f)가 10 V 정도의 전원 전압에서 동작하는 아날로그 회로이다. 논리 회로와 아날로그 회로 사이에는, 3 V의 논리 신호를 10 V의 논리 신호로 변환하는 레벨 시프터 회로(104d)가 필요하게 된다.

다음으로, 레벨 시프터 회로의 제1 종래예를 도 4에 도시한다(예를 들면, 특허 문헌 1 참조). 도 4의 레벨 시프터 회로(111)는, P 채널형의 MOS 트랜지스터 MP111·MP112·MP113·MP114, N 채널형의 MOS 트랜지스터 MN111·MN112, 및 인버터(112)를 구비하고 있다. MOS 트랜지스터 MP111의 소스는 10 V 전원에 접속되고, 드레인은 MOS 트랜지스터 MP113의 소스에 접속되어 있다. MOS 트랜지스터 MP111의 게이트는 MOS 트랜지스터 MP114와 MOS 트랜지스터 MN112의 접속점 b에 접속되어 있다.

MOS 트랜지스터 MP113의 드레인은 MOS 트랜지스터 MN111의 드레인에 접속되고, MOS 트랜지스터 MN111의 소스는 GND에 접속되어 있다. MOS 트랜지스터 MP113·MN111의 양방의 게이트는 레벨 시프터 회로(111)의 입력 단자 IN에 접속되어 있다.

MOS 트랜지스터 MP112의 소스는 10 V 전원에 접속되고, 드레인은 MOS 트랜지스터 MP114의 소스에 접속되어 있다. MOS 트랜지스터 MP112의 게이트는 MOS 트랜지스터(113)와 MOS 트랜지스터 MN111의 접속점 a에 접속되어 있다.

MOS 트랜지스터 MP114의 드레인은 MOS 트랜지스터 MN112의 드레인에 접속되고, MOS 트랜지스터 MN112의 소스는 GND에 접속되어 있다. MOS 트랜지스터 MP114·MN112의 양방의 게이트는, 인버터(112)를 통하여 레벨 시프터 회로(111)의 입력 단자 IN에 접속되어 있다.

그리고, MOS 트랜지스터 MP112의 게이트, 및 MOS 트랜지스터 MP113과 MOS 트랜지스터 MN111의 접속점이 레벨 시프터 회로(111)의 출력 단자 OUT으로 되어 있다.

상기 레벨 시프터 회로(111)에서는, 입력 단자 IN에 예를 들면 3 V ∼ 5 V라고 한 작은 진폭의 전압이 입력되면, 출력 단자 OUT으로부터 진폭이 10 V의 전압이 출력된다. 입력 단자 IN에 로우 레벨이 입력될 때, MOS 트랜지스터 MP111·MP113·MN112는 ON, MOS 트랜지스터 MP112·MP114·MN111은 OFF로 되어, 출력 단자 OUT으로부터는 10 V의 전압이 출력된다.

또한, 도 4의 회로 구성을 TFT-LCD 소스 드라이버 회로에 적용한 예를 도 5에 도시한다. 상기 TFT-LCD 소스 드라이버 회로(121)는, 샘플링 래치 회로(122), 홀드 래치 회로(123), 레벨 시프터 회로(111), 및 출력 버퍼 회로(125)를 구비하고 있다.

샘플링 래치 회로(122)는, 트라이 스테이트 인버터(122a·122b) 및 인버터(122c)로 이루어진다. 트라이 스테이트 인버터(122a)의 클럭 신호·클럭 반전 신호에는 샘플링 신호 SMP·샘플링 신호 SMP의 반전 신호가 이용되고, 트라이 스테이트 인버터(122b)의 클럭 신호·클럭 반전 신호에는 샘플링 신호 SMP의 반전 신호·샘플링 신호 SMP가 이용된다. 트라이 스테이트 버퍼(122a)의 출력은 인버터(122c)에 입력되고, 인버터(122c)의 출력은, 홀드 래치 회로(123)에 입력됨과 함께, 트라이 스테이트 인버터(122b)에 입력되고, 트라이 스테이트 인버터(122b)의 출력은 인버터(122c)에 입력된다.

홀드 래치 회로(123)는 트라이 스테이트 인버터(123a·123b) 및 인버터(123c)로 이루어진다. 트라이 스테이트 인버터(123a)의 클럭 신호·클럭 반전 신호에는 스트로브 신호 SRT·스트로브 신호 SRT의 반전 신호가 이용되고, 트라이 스테이트 인버터(123b)의 클럭 신호·클럭 반전 신호에는 스트로브 신호 STR의 반전 신호·스트로브 신호 STR이 이용된다. 트라이 스테이트 버퍼(123a)의 출력은 인버터(123c)에 입력되고, 인버터(123c)의 출력은 인버터(124)를 통하여 레벨 시프터 회로(111)에 입력됨과 함께, 트라이 스테이트 인버터(123b)에 입력되고, 트라이 스테이트 인버터(123b)의 출력은 인버터(123c)에 입력된다.

레벨 시프터 회로(111)는 전술한 동작을 행하고, 그 출력은 출력 버퍼 회로(125)에 입력된다. 출력 버퍼 회로(125)는 인버터(126)와 인버터(127)의 종속 접속단으로 이루어진다. 인버터(126)는 P 채널형의 MOS 트랜지스터 MP126 및 N 채널형의 MOS 트랜지스터 MN126로 이루어지는 CMOS 인버터이다. MOS 트랜지스터 MP126·MN126의 게이트에는 레벨 시프터 회로(111)의 출력이 입력된다. 인버터(126)의 출력은 출력 신호/OUT(/는 바를 나타냄. 이하, 마찬가지임)으로서 출력됨과 함께, 인버터(127)에 입력된다. 인버터(127)는 P 채널형의 MOS 트랜지스터 MP127 및 N 채널형의 MOS 트랜지스터 MN127로 이루어지는 CMOS 인버터이다. MOS 트랜지스터 MP127·MN127의 게이트에는 인버터(127)의 출력이 입력된다. 인버터(127)의 출력은 출력 신호 OUT로서 다음 회로를 향하여 출력된다.

상기 TFT-LCD 소스 드라이버 회로(121)에서는, 샘플링 래치 회로(122), 홀드 래치 회로(123), 및 인버터(124·112)가 3 V계의 로직 회로를 구성하고 있으며, 레벨 시프터 회로(111)의 인버터(112) 이외에, 및 출력 버퍼 회로(125)가 10 V계의 중내압 회로를 구성하고 있다.

다음으로, 레벨 시프터 회로의 제2 종래예로서, 프리챠지 방식을 채용한, 다이내믹 샘플링 회로를 사용하는 구성의 것이 있다. 도 6에 메모리의 어드레스 디코더로 다용되는 다이내믹 디코드 회로(131)를 도시한다. 이 회로를 레벨 시프터 회로로서 응용할 수 있다. 다이내믹 디코드 회로(131)는 P 채널형의 MOS 트랜지스터 MP131, N 채널형의 MOS 트랜지스터 MN131, N 채널형의 MOS 트랜지스터 MN132(0) ∼ MN132(n-1), 및 부하 용량 C131을 구비하고 있다.

MOS 트랜지스터 MP131의 소스는 고전위측 전원에 접속되고, 드레인은 MOS 트랜지스터 MN131의 드레인에 접속되어 있다. MOS 트랜지스터 MN131의 소스는, MOS 트랜지스터 MN132(n-1)의 드레인에 접속되어 있다. MOS 트랜지스터 MN132(0) ∼ MN132(n-1)는 GND로부터 MOS 트랜지스터 MN131의 소스를 향하여 순서대로 직렬로 접속되어 있다. MOS 트랜지스터 MP131·MN131의 게이트에는 프리챠지 신호/PRE가 입력되고, MOS 트랜지스터 MN132(0) ∼ MN132(n-1)의 게이트에는 순서대로 데이터 D(0) ∼ D(n-1)가 입력된다. 부하 용량 C131은 MOS 트랜지스터 MP131과 MOS 트랜지스터 MN131의 접속점으로부터 출력 단자 OUT로 연장되는 배선에 연결되는 용량 이며, 상기 배선의 기생 용량이나, 상기 배선에 접속되는 소자의 기생 용량 등의 회로의 기생 용량도 포함한다.

상기 다이내믹 디코드 회로(131)를 레벨 시프터 회로로서 응용한 기술을, 예 를 들면 특허 문헌 2에서 볼 수 있다. 도 7에 그 회로도를 도시한다. 도 7의 레벨 시프터 회로(141)는 P 채널형의 MOS 트랜지스터 MP141·MP142, N 채널형의 MOS 트랜지스터 MN141·MN142·MN143·MN144, 및 부하 용량 C1·C2를 구비하고 있다.

MOS 트랜지스터 MP141의 소스는 10 V 전원에 접속되고, 드레인은 MOS 트랜지스터 MN143의 드레인에 접속되어 있다. MOS 트랜지스터 MN143의 소스는 MOS 트랜지스터(142)의 드레인에 접속되고, MOS 트랜지스터(142)의 소스는 GND에 접속되어 있다. MOS 트랜지스터 MN141은, 입력 단자 IN과 MOS 트랜지스터 MN142의 게이트 사이에 접속되어 있다. MOS 트랜지스터 MN142의 게이트와 MOS 트랜지스터 MN141 사이의 배선에는 부하 용량 C141이 접속되어 있다. 부하 용량 C141은 상기 배선의 기생 용량도 포함한다.

MOS 트랜지스터 MP141의 소스는 10 V 전원에 접속되고, 드레인은 MOS 트랜지스터 MN144의 드레인에 접속되어 있다. MOS 트랜지스터 MN144의 소스는 GND에 접속되어 있다. MOS 트랜지스터 MP141과 MOS 트랜지스터 MN143의 접속점과, MOS 트랜지스터 MP142·MN144의 게이트는 상호 접속되고, 부하 용량 C142는 이들을 연결하는 배선에 연결되는 용량이다. 부하 용량 C142는 상기 배선의 기생 용량이나, 상기 배선에 접속되는 소자의 기생 용량 등의, 회로의 기생 용량도 포함한다.

MOS 트랜지스터 MP142와 MOS 트랜지스터(144)의 접속점은, 출력 단자 OUT로 되어 있다. 입력 단자 IN에는, 예를 들면 3 V 진폭의 전압이 입력된다. MOS 트랜지스터 MP141 및 MOS 트랜지스터 MN143의 게이트에는 샘플링 펄스 신호 SMP가 입력된다. MOS 트랜지스터 MN141의 게이트에는 샘플링 펄스 신호 SMP의 반전 신호 XSMP가 입력된다.

다음으로, 도 7에 도시한 레벨 시프터 회로(141)의 기본 동작에 대하여 설명한다. 샘플링 펄스 신호 SMP가 Low 레벨일 때, 프리챠지용의 MOS 트랜지스터 MP141이 온하고, 반전 신호 XSMP는 High 레벨(10 V)로 되기 때문에, MOS 트랜지스터 MN141도 ON으로 된다. 한편, MOS 트랜지스터 MN143는 OFF로 된다. 이 때문에, 10 V 전원으로부터 MOS 트랜지스터 MP141을 통하여 부하 용량 C142가 충전되어, 전원 전압 10 V로 프리챠지된다. 또한 MOS 트랜지스터 MN141이 ON으로 되기 때문에, 부하 용량 C141에는 입력 신호 IN(0V - 3V)의 전위가, 그 단자 전압으로서 인가되어, 상기 부하 용량 C141이 챠지된다.

다음으로, 샘플링 펄스 신호 SMP가 High 레벨로 되면(이 때, 반전 신호 XSMP는 Low 레벨), MOS 트랜지스터 MN141은 OFF로 되어, 부하 용량 C141은 입력 단자 IN과 전기적으로 분리된다. 또한, 평가용의 MOS 트랜지스터 MN143이 ON으로 되고, 프리챠지용의 MOS 트랜지스터 MP141이 OFF로 되고, 부하 용량 C142는 MOS 트랜지스터 MN143·MN142를 통하여 GND에 접속된다.

이 때, 부하 용량 C141에 유지되어 있는, 입력 신호의 전위(0 V 또는 3 V)에 따라, 10 V로 프리챠지되어 있는 부하 용량 C142의 단자 전압이 그대로 유지되거나, 또는 0 V로 방전된다. 즉, 부하 용량 C141의 단자 전압이 3 V인 경우에는, 부하 용량 C141의 단자 전압을 게이트에 받는 MOS 트랜지스터 MN142가 ON으로 되어, 부하 용량 C142의 축적 전하는 방전되어, 부하 용량 C142의 단자 전압은 GND 전위로 된다. 따라서, 0 V의 게이트 전위를 받는 MOS 트랜지스터 MP142가 ON으로 되 고, MOS 트랜지스터 MN144는 OFF로 되고, 출력 단자 OUT는 High 레벨(10 V)로 된다. 또한, 부하 용량 C142의 축적 전하가 방전되는 과정에서, 그 단자 전압이 10 V로부터 MOS 트랜지스터 MP142의 임계값 전압분 내려간 시점에서, MOS 트랜지스터 MP142가 ON으로 되어, 출력 단자 OUT의 신호 전압은 상승을 개시한다.

한편, 부하 용량 C141의 단자 전압이 0 V인 경우, MOS 트랜지스터 MN142는 OFF로 되어, 부하 용량 C142의 축적 전하는 유지되고, 부하 용량 C142의 단자 전압은 10 V로 되고, 10 V의 게이트 전위를 받는 MOS 트랜지스터 MP142는 0FF로 되고, MOS 트랜지스터 MN144가 온하여, 출력 단자 OUT의 신호 전압은 0 V로 된다. 이에 의해, 입력 단자 IN의 입력 신호 전위에 따라, 출력 단자 OUT으로부터 10 V 또는 0 V의 신호가 얻어진다. 또한, 부하 용량 C142의 축적 전하가 프리챠지되는 과정에서 그 단자 전압이 MOS 트랜지스터 MN144의 임계값 전압을 상회한 시점에서 MOS 트랜지스터 MN144가 ON으로 되고, 출력 단자 OUT의 신호 전압은 하강한다.

상기 제1 종래예의 레벨 시프터 회로(111)에서는, 입력 단자 IN의 전압이 로우 레벨로부터 하이 레벨로 변화하면, 상기 MOS 트랜지스터의 ON·OFF 상태가 교체하고자 한다. 여기서, 채널이 저항으로서 기능하는 MOS 트랜지스터 MP113을 삽입함으로써, MOS 트랜지스터 MP113과 MOS 트랜지스터 MN111의 접속점 a의 전위가 높게 되는 것이 억제되어, ON으로 될 필요가 있는 MOS 트랜지스터 MP112가 OFF로 되거나, OFF로부터 ON으로 변화하는 것이 지연되는 것을 피하도록 하고 있다. 마찬가지로, MOS 트랜지스터 MP114도 채널이 저항으로서 기능하도록 설치된 것이다.

이 제1 종래예에서는, 도 4에 도시한 레벨 시프터 회로를 사용하고 있지만, 이 회로는, 전기적으로 정상적인 동작 특성을 얻기 위하여, 저항으로서 삽입되어 있는 MOS 트랜지스터 MP113과 MP114에 게이트 길이가 큰 MOS 트랜지스터를 사용할 필요가 있으며, 또한 게이트 신호의 진폭이 작은(3 V ∼ 5 V의 전압 레벨) MOS 트랜지스터 MN111과 MN112에는 충분히 낮은 온 저항을 실현하기 위해 게이트 폭이 큰 MOS 트랜지스터를 사용할 필요가 있다. 이들 MOS 트랜지스터는, 어느 것이든 높은 동작 전압에 견딜 수 있도록 설계된 소자 사이즈가 큰 트랜지스터이며, 그 게이트 길이나 게이트 폭을 크게 설계하는 것은 회로의 면적을 현저히 증대시키는 것으로 되어, LSI화한 경우의 칩 사이즈를 증대시킨다.

또한, 도 7에 도시한 제2 종래예에서는, 다이내믹한 샘플링 회로가 사용되고 있으며, 소위 다이내믹 샘플링형 레벨 시프터 회로가 구성되어 있다. 이 회로에서, 샘플링 펄스 신호 SMP는 프리챠지 기간에서는 MOS 트랜지스터 MN143을 OFF로 하는 전위인 GND 전위까지 저하시킬 필요가 있으며, 또한 데이터 샘플링 기간에서는 MOS 트랜지스터 MP141을 OFF로 하는 전위인 전원 전위까지 올릴 필요가 있다. 따라서, 샘플링 펄스 신호 SMP는 전원 전위와 GND 전위 사이에서 전진폭할 필요가 있다. 이 샘플링 펄스 신호의 전위 변화는, 게이트 피드스루라고 불리는 현상에 의해, MOS 트랜지스터 MP141·MN143의 게이트와 드레인 사이에 존재하는 기생 용량을 통하여 출력 신호의 전위를 변동시킨다. 부하 용량 C142를 작게 하면, 피드스 루에 의한 출력 전위의 변동은 커져, 신호의 유지가 곤란하게 되기 때문에, 부하 용량 C142를 작게 하기 위해서는 한계가 있다.

또한, 제2 종래예에서는 데이터 신호(입력 신호)와 제어 신호(샘플링 펄스 신호)의 조합 논리 회로를, MOS 트랜지스터 MN142와 MN143의 2개의 MOS 트랜지스터의 세로 적층 회로에서 실현하고 있다. 이들 MOS 트랜지스터에는, 어느 것이든 높은 동작 전압에 견딜 수 있도록 설계된, 소자 사이즈가 큰 트랜지스터가 필요하게 된다. 따라서, 제2 종래예에서는 신호 유지에 필요한 부하 용량의 확보와, 내압이 높은 소자의 수가 많아지는 점으로부터, 회로 면적의 증대, LSI화한 경우의 칩 사이즈의 증대가 발생한다.

예를 들면, 표시 소자 구동 회로의 1개인 액정 구동 회로로서의 소스 드라이버 회로에 이들 레벨 시프터 회로를 사용하면, 1 출력마다 표시 데이터의 비트 수에 상당하는 수의 레벨 시프터 회로를 배치하게 되기 때문에 LSI 칩 면적의 증대에 연결되어 버린다.

즉, 상기 종래의 레벨 시프터 회로에서는, 대개 회로 규모를 작게 하는 것이 곤란하다고 하는 문제가 있었다.

본 발명의 목적은, 회로 규모가 작은 레벨 시프터 회로 및 그것을 이용한 표시 소자 구동 회로를 실현하는 것에 있다.

상기한 목적을 달성하기 위해, 본 발명의 레벨 시프터 회로는 소스가 GND 전위보다도 높은 제1 전위의 전원에 접속된 P 채널형의 제1 MOS 트랜지스터와, 소스 가 GND에 접속된 N 채널형의 제2 MOS 트랜지스터를 구비하고, 상기 제1 MOS 트랜지스터의 드레인과 상기 제2 MOS 트랜지스터의 드레인은 상호 접속되고, 상기 제2 MOS 트랜지스터의 게이트에 레벨 시프트되는 입력 신호에 따른 게이트 신호가 입력되며, 상기 드레인끼리의 접속점에 접속된 부하 용량에 대하여, 상기 제1 전위와 GND 전위에 의해 충방전을 행함으로써, 상기 입력 신호의 레벨 시프트를 행하는 레벨 시프터 회로로서, 상기 제1 MOS 트랜지스터의 게이트에 게이트 신호로 되는 제1 제어 신호가 입력되며, 상기 제2 MOS 트랜지스터의 게이트에 게이트 신호로 되는 제2 제어 신호가 입력되며, 상기 제1 제어 신호와 상기 제2 제어 신호는 상호 독립되어 있으며, 상기 제1 제어 신호는, 상기 제1 전위와 상기 제1 전위보다도 낮은 제2 전위로 이루어지는 2치의 신호이며, 상기 제1 MOS 트랜지스터는, 상기 제1 제어 신호로서 상기 제2 전위가 주어졌을 때에 상기 부하 용량을 상기 제1 전위까지 충전하고, 상기 제2 제어 신호는 GND 전위와 상기 GND 전위보다도 높은 제3 전위로 이루어지는 2치의 신호이며, 상기 제2 MOS 트랜지스터는, 상기 제2 제어 신호로서 상기 제3 전위가 공급되었을 때 상기 부하 용량을 GND 전위까지 방전한다.

상기한 발명에 따르면, 제1 제어 신호와 제2 제어 신호가 상호 독립되어 있어, 제1 MOS 트랜지스터와 제2 MOS 트랜지스터에 공통되는 제어 신호를 갖지 않는다. 따라서, 제어 신호의 변화 시에 제1 전위의 전원과 GND 사이에서 동시에 각 MOS 트랜지스터가 ON으로 되어 관통 전류를 발생하는 회로를 갖지 않는다.

제1 MOS 트랜지스터와 제2 MOS 트랜지스터가 동시에 ON으로 되는 과도 상태가 없기 때문에, 각각의 MOS 트랜지스터의 사이즈를 독립하여 설계할 수 있으며, 종래의 레벨 시프터 회로에 필요하게 되는 큰 게이트 길이나 큰 게이트 폭의 소자를 사용할 필요가 없다. 또한, 상기 레벨 시프터 회로는, 높은 내압을 필요로 하기 때문에 1 소자당 면적이 커지고 있는 MOS 트랜지스터로서, P 채널형의 MOS 트랜지스터 1개와 N 채널형의 MOS 트랜지스터 1개의 계 2개의 소자만으로 레벨 시프트 동작과 샘플링 동작을 행할 수 있다. 따라서, 레벨 시프터 회로에 대하여, 회로의 면적을 삭감하여, LSI화했을 때의 칩 사이즈를 작게 할 수 있다.

이상에 의해, 회로 규모가 작은 레벨 시프터 회로를 실현할 수 있다고 하는 효과를 발휘한다.

또한, 상기 레벨 시프터 회로는 관통 전류가 발생하지 않아, 저소비 전력의 회로를 구성할 수 있다고 하는 효과를 발휘한다.

본 발명의 다른 목적, 특징, 및 우수한 점은, 이하의 기재에 의해 충분히 알 수 있을 것이다. 또한, 본 발명의 이점은, 첨부 도면을 참조한 다음 설명에서 명백하게 될 것이다.

본 발명은, 액정 표시 소자 등의 표시 소자를 구동하는 회로에 적합하게 사용할 수 있다.

본 발명의 레벨 시프터 회로는, 상기 과제를 해결하기 위해, 상기 제2 전위 및 상기 제3 전위는 어느 것이든 상기 제1 전위와 GND 전위 사이의 전위인 것을 특징으로 하고 있다.

상기한 발명에 따르면, 제2 전위 및 제3 전위를 어느 것이든 제1 전위와 GND 전위 사이의 전위라고 하면, 제1 제어 신호 및 제2 제어 신호의 진폭은 작아진다. 따라서, MOS 트랜지스터의 게이트와 드레인 사이의 기생 용량이 원인으로 되어 발생하는 피드스루의 영향이 적은, 안정된 샘플링을 실현할 수 있다고 하는 효과를 발휘한다.

또한, 피드스루가 작으므로, 샘플링에 필요한 용량은 작은 것으로 충분하게 되어, 회로 규모를 더욱 작게 할 수 있다고 하는 효과를 발휘한다.

본 발명의 레벨 시프터 회로는, 상기 과제를 해결하기 위해, 상기 부하 용량은 회로의 기생 용량으로 이루어지는 것을 특징으로 하고 있다.

상기한 발명에 따르면, 부하 용량이 배선의 기생 용량이나 MOS 트랜지스터의 게이트 용량 등의 회로의 기생 용량으로 이루어지고, 용량을 별도로 부가하지 않으므로, 회로 규모를 더욱 작게 할 수 있다.

본 발명의 레벨 시프트 회로는, 상기 과제를 해결하기 위해, 상기 부하 용량은 상기 제1 및 제2 MOS 트랜지스터의 다음 단의 MOS 트랜지스터의 게이트 용량인 것을 특징으로 하고 있다.

상기한 발명에 따르면, 다음 단의 MOS 트랜지스터의 게이트 용량만을 샘플링용의 용량으로 함으로써, 배선을 길게 할 필요가 없어져, 회로 규모를 매우 작게 할 수 있다고 하는 효과를 발휘한다.

본 발명의 레벨 시프터 회로는, 상기 과제를 해결하기 위해, 상기 제2 제어 신호는 2치의 데이터 신호와 2치의 제3 제어 신호를 입력으로 하는 조합 논리 회로에 의해 생성되는 것을 특징으로 하고 있다.

상기한 발명에 따르면, 제2 제어 신호를 조합 논리 회로의 전원 전위를 이용한 소진폭의 신호로 할 수 있다고 하는 효과를 발휘한다.

본 발명의 레벨 시프터 회로는, 상기 과제를 해결하기 위해, 상기 데이터 신호 및 상기 제3 제어 신호는, 상기 제3 전위와 GND 전위의 2치로 이루어지는 것을 특징으로 하고 있다.

상기한 발명에 따르면, 데이터 신호 및 제3 제어 신호를, 조합 논리 회로와 동일한 전원계의 회로에서 생성할 수 있다고 하는 효과를 발휘한다.

본 발명의 표시 소자 구동 회로는, 상기 과제를 해결하기 위해, 상기 레벨 시프터 회로를 표시 소자에 공급하는 표시 데이터의 레벨 시프트에 이용한 것을 특징으로 하고 있다.

상기한 발명에 따르면, 회로 규모가 작고 저소비 전력의 표시 소자 구동 회로를 실현할 수 있다고 하는 효과를 발휘한다.

본 발명의 표시 패널은, 상기 과제를 해결하기 위해 상기 표시 소자 구동 회로를 구비한 것을 특징으로 하고 있다.

상기한 발명에 따르면, 소형이고, 저소비 전력의 표시 패널을 실현할 수 있다고 하는 효과를 발휘한다.

본 발명의 레벨 시프터 회로는, 이상과 같이 제1 MOS 트랜지스터와 제2 MOS 트랜지스터를 구비하고, 상기 제1 MOS 트랜지스터의 드레인과 상기 제2 MOS 트랜지스터의 드레인은 상호 접속되고, 상기 제2 MOS 트랜지스터의 게이트에 레벨 시프트되는 입력 신호에 따른 게이트 신호가 입력되며, 상기 드레인끼리의 접속점에 접속 된, 회로의 기생 용량으로 이루어지는 부하 용량에 대하여, 상기 제1 전위와 GND 전위에 의해 충방전을 행함으로써, 상기 입력 신호의 레벨 시프트를 행하는 레벨 시프터 회로로서, 상기 제1 MOS 트랜지스터의 게이트에 게이트 신호로 되는 제1 제어 신호가 입력되며, 상기 제2 MOS 트랜지스터의 게이트에 게이트 신호로 되는 제2 제어 신호가 입력되며, 상기 제1 제어 신호와 상기 제2 제어 신호와는 상호 독립되어 있으며, 상기 제1 제어 신호는, 상기 제1 전위와 상기 제1 전위보다 낮은 제2 전위로 이루어지는 2치의 신호이고, 상기 제1 MOS 트랜지스터는, 상기 제1 제어 신호로서 상기 제2 전위가 공급되었을 때에 상기 부하 용량을 상기 제1 전위까지 충전하고, 상기 제2 제어 신호는 GND 전위와 상기 GND 전위보다도 높은 제3 전위로 이루어지는 2치의 신호이고, 상기 제2 MOS 트랜지스터는, 상기 제2 제어 신호로서 상기 제3 전위가 공급되었을 때에 상기 부하 용량을 GND 전위까지 방전한다.

발명의 상세한 설명의 항에서 이루어진 구체적인 실시예는, 어디까지나 본 발명의 기술 내용을 분명히 하는 것으로, 그와 같은 구체예에만 한정하여 협의로 해석되는 것이 아니라, 본 발명의 정신과 다음에 기재하는 특허 청구 사항의 범위 내에서, 다양하게 변경하여 실시할 수 있는 것이다.

본 발명의 실시예에 대하여 도 1 내지 도 3에 기초하여 설명하면, 이하와 같다.

도 1에 본 실시예에 따른 다이내믹 샘플링형 레벨 시프터 회로(이하, 레벨 시프터 회로라고 칭함)(1)의 구성을 도시한다.

레벨 시프터 회로(1)는 P 채널형의 MOS 트랜지스터 MP1·MP2, N 채널형의 MOS 트랜지스터 MN1·MN2, 및 NOR 회로(2)를 구비하고 있다.

MOS 트랜지스터(제1 MOS 트랜지스터) MP1의 소스는 GND 전위보다도 높은 제1 전위의 전원에 접속되고, MOS 트랜지스터(제2 MOS 트랜지스터) MN1의 소스는 GND에 접속되어 있다. MOS 트랜지스터 MP1의 드레인과 MOS 트랜지스터 MN1의 드레인은 상호 접속되고, 접속점 K이 형성되어 있다. MOS 트랜지스터 MP1의 게이트에는 게이트 신호로서 제어 신호(제1 제어 신호) CTL1이 입력되고, MOS 트랜지스터 MN1의 게이트에는 게이트 신호로서 제어 신호(제2 제어 신호) CTL2가 입력된다.

MOS 트랜지스터 MP2의 소스는 제1 전위의 전원에 접속되고, MOS 트랜지스터 MN2의 소스는 GND에 접속되어 있다. MOS 트랜지스터 MP2의 드레인과 MOS 트랜지스터 MN2의 드레인은 상호 접속되고, 상기 접속점으로부터 출력 단자 OUT이 인출되어 있다. MOS 트랜지스터 MP2·MN2의 게이트는 상기 접속점 K에 접속되어 있다.

NOR 회로(2)는 2 입력의 조합 논리 회로로서, 데이터 신호 DATA 및 제어 신호(제3 제어 신호) CTL3이 입력된다. 그리고 NOR 회로(2)의 출력 신호는 상기 제어 신호 CTL2로 된다.

또한, 상기 접속점 K와 MOS 트랜지스터 MP2·MN2의 게이트를 연결하는 배선에는 부하 용량 C1이 접속되어 있다. 부하 용량 C1은 상기 배선의 기생 용량이나, MOS 트랜지스터 MP1·MN1의 다음 단의 MOS 트랜지스터 MP2·MN2의 게이트 용량 등 으로 구성되는 회로의 기생 용량이다. 여기서는, 부하 용량 C1이 MOS 트랜지스터 MP2·MN2의 게이트 용량으로 이루어지는 것으로 한다. 이와 같이, 레벨 시프터 회로(1)는, MOS 트랜지스터 MP1·MN1을 이용하여 부하 용량 C1로 제1 전위 및 GND 전위의 샘플링을 행하는 C-MOS 구성의 샘플링 회로를 구비하고 있다.

상기 레벨 시프터 회로(1)에서는 NOR 회로(2)로부터 전단측은 전원 전압이 낮은 로직 회로이고, NOR 회로(2)보다도 후단측은 전원 전압이 높은 중내압 회로이다.

제어 신호 CTL1은 제1 전위와 GND 전위보다도 높고, 제1 전위보다도 낮은 제2 전위로 이루어지는 2치의 신호이다. 또한, 제어 신호 CTL2·CTL3 및 데이터 신호 DATA는 GND 전위보다도 높고 제1 전위보다도 낮은 제3 전위와 GND 전위로 이루어지는 2치의 신호이다.

상기한 구성의 레벨 시프터 회로(1)에서, 제어 신호 CTL3이 "H"(즉 제3 전위)일 때, 데이터 신호 DATA의 값에 상관없이, NOR 회로(2)는 "L"(즉 GND 전위)의 제어 신호 CTL2를 출력한다. 따라서 이 때 MOS 트랜지스터 MN1은 OFF이며, 이 때에 제어 신호 CTL1이 "L"(즉 제2 전위)로 되면 MOS 트랜지스터 MP1이 ON으로 되고, 부하 용량 C1이 "H"(즉 제1 전위)로 되도록 충전된다. 부하 용량 C1이 "H"로 되면, MOS 트랜지스터 MP2는 OFF로 됨과 함께 MOS 트랜지스터 MN2는 ON으로 되고, 출력 단자 OUT에서는 "L"(즉 GND 전위)이 출력된다.

다음으로, 제어 신호 CTL1을 "H"(즉 제1 전위)로 하면 MOS 트랜지스터 MP1은 OFF로 되므로, 이 때 제어 신호 CTL3을 "L"(즉 GND 전위)로 하면, NOR 회로(2)는 데이터 신호 DATA의 반전 신호를 제어 신호 CTL2로서 출력한다. 데이터 신호 DATA가 "H"(즉 제3 전위)일 때는 제어 신호 CTL2가 "L"로 되므로, MOS 트랜지스터 MN1은 OFF로 된다. 따라서 이 때에는 부하 용량 C1은 "H"를 유지하며, 출력 단자 OUT로부터는 "L"(즉 GND 전위)이 출력된다. 한편, 데이터 신호 DATA가 "L"(즉 GND 전위)일 때는 제어 신호 CTL2가 "H"로 되므로, MOS 트랜지스터 MN1은 ON으로 된다. 따라서 이 때에는 부하 용량 C1은 "L"(즉 GND 전위)로 되도록 방전을 행한다. 그렇게 하면 MOS 트랜지스터 MP2는 OFF로 됨과 함께 MOS 트랜지스터 MN2는 ON으로 되며, 출력 단자 OUT으로부터는 "H"(즉 제1 전위)가 출력된다.

즉, MOS 트랜지스터 MP1은 제어 신호 CTL1로서 "L"(제2 전위)이 공급되었을 때에 부하 용량 C1을 제1 전위 "H"까지 충전하고, MOS 트랜지스터 MN1은 제어 신호 CTL2로서 "H"(제3 전위)가 공급되었을 때에 부하 용량 C1을 GND 전위까지 방전한다.

상기 레벨 시프터 회로(1)에서는 MOS 트랜지스터 MP2·MN2의 게이트 용량으로 이루어지는 부하 용량 C1로 제1 전위 혹은 GND 전위를 샘플링함으로써 레벨 시프트을 행하고 있다.

다음으로, 도 2에 도 1의 레벨 시프터 회로(1)를 TFT-LCD 소스 드라이버 회로(표시 소자 구동 회로)에 응용한 경우의 구성을 도시한다. 또한, 도 2는 도 10의 레벨 시프터 회로(104d)의 주변에 대응하는 부분만을 기재한 것으로, 시프트 레지스터 회로나 DA 컨버터 회로, 출력 앰프 등은 생략하고 있다.

도 2에서 TFT-LCD 소스 드라이버 회로는 샘플링 래치 회로(3) 및 레벨 시프 터 회로(4)를 구비하고 있다.

샘플링 래치 회로(3)는 트라이 스테이트 인버터(3a·3b) 및 인버터(3c)를 구비하고 있다. 트라이 스테이트 인버터(3a)에는 도 10에 도시하는 표시 데이터가 입력되고, 그 출력은 인버터(3c)에 입력된다. 인버터(3c)의 출력은 신호 A로서 레벨 시프터 회로(4)에 입력됨과 함께, 트라이 스테이트 인버터(3b)에 입력된다. 트라이 스테이트 인버터(3b)의 출력은 인버터(3c)에 입력된다.

트라이 스테이트 인버터(3a)의 클럭 신호·클럭 반전 신호에는 샘플링 신호 SMP·샘플링 신호 SMP의 반전 신호가 이용된다. 트라이 스테이트 인버터(3b)의 클럭 신호·클럭 반전 신호에는 디스챠지 신호/DIS·디스챠지 신호/DIS의 반전 신호가 이용된다.

레벨 시프터 회로(4)는 상기 레벨 시프터 회로(1)를 변형시킨 것으로, P 채널형의 MOS 트랜지스터 MP1·MP3·MP4·MP5·MP6, N 채널형의 MOS 트랜지스터 MN1·MN3·MN4·MN5·MN6, 및 NOR 회로(2)를 구비하고 있다. 레벨 시프터 회로(4)에는, 부하 용량 C1로 샘플링하여 얻은 출력 신호를 재차 부하 용량 C2로 샘플링하고, 다음 회로에 출력하기 위한 샘플링 회로도 구비하고 있다.

MOS 트랜지스터 MP1·MN1 및 NOR 회로(2)의 접속 관계는 도 1과 같지만, 제1 전위의 전원을 10 V 전원으로 하고, 제1 제어 신호를 프리챠지 신호/PRE, 제2 제어 신호를 신호 B, 제3 제어 신호를 디스챠지 신호/DIS, 데이터 신호 DATA를 신호 A로 한다. 또한, 부하 용량 C1을, 후술하는 MOS 트랜지스터 MP3·MN3의 게이트 용량으로 한다.

MOS 트랜지스터 MP3의 소스는 10 V 전원에 접속되고, 드레인은 MOS 트랜지스터 MP4의 소스에 접속되어 있다. MOS 트랜지스터 MP4의 드레인은 MOS 트랜지스터 MN4의 드레인에 접속되어 있다. MOS 트랜지스터 MN4의 소스는 MOS 트랜지스터 MN3의 드레인에 접속되어 있다. MOS 트랜지스터 MN3의 소스는 GND에 접속되어 있다. MOS 트랜지스터 MP3 및 MOS 트랜지스터 MN3의 게이트는 MOS 트랜지스터 MP1과 MOS 트랜지스터 MN1의 접속점 K에 접속되어 있다. MOS 트랜지스터 MP4의 게이트에는 게이트 신호로서 홀드 신호 HLD가 입력되고, MOS 트랜지스터 MN4의 게이트에는 게이트 신호로서 홀드 반전 신호/HLD가 입력된다. 또한, MOS 트랜지스터 MP4와 MOS 트랜지스터 MN4의 접속점과, 다음 단의 MOS 트랜지스터 MP5·MN5의 게이트를 연결하는 배선에는 부하 용량 C2가 접속되어 있다. 부하 용량 C2는 부하 용량 C1과 마찬가지의 기생 용량이고, 여기서는 MOS 트랜지스터 MP5·MN5의 게이트 용량으로 이루어지는 것으로 한다. 또한, 부하 용량 C2의 전압으로 이루어지는 신호를 신호 D로 한다.

MOS 트랜지스터 MP5의 소스는 10 V 전원에 접속되고, 드레인은 MOS 트랜지스터 MN5의 드레인에 접속되어 있다. MOS 트랜지스터 MN5의 소스는 GND에 접속되어 있다. MOS 트랜지스터 MP5와 MOS 트랜지스터 MN5의 접속점은 출력 단자 OUT에 접속되어 있음과 함께, 다음 단의 MOS 트랜지스터 MP6·MN6의 게이트에 접속되어 있다.

MOS 트랜지스터 MP6의 소스는 10 V 전원에 접속되고, 드레인은 MOS 트랜지스터 MN6의 드레인에 접속되어 있다. MOS 트랜지스터 MN6의 소스는 GND에 접속되어 있다. MOS 트랜지스터 MP6과 MOS 트랜지스터 MN6의 접속점은 반전 출력 단자/OUT에 접속되어 있다.

출력 단자 OUT 및 반전 출력 단자/OUT는 다음 회로에 접속된다.

도 2에서는, NOR 회로(2)로부터 전단측이 로직 회로이고, NOR 회로(2)보다도 후단측이 중내압 회로이다.

다음으로, 도 3에, 도 2의 회로의 타이밍차트를 도시한다. 이후, 도 2 및 도 3을 이용하여, 레벨 시프터 회로(4)의 동작을 상세히 설명한다.

도 2에서 프리챠지 신호/PRE는, P 채널형의 MOS 트랜지스터가 OFF로 되는 전위인 10 V(여기서는 액정 패널에의 최대 구동 전압을 10 V로 하는 예로 설명함)를"H" 레벨로 하고, P 채널형의 MOS 트랜지스터가 ON으로 되는 전위(ON으로 되는 전압 이하이면 된다. 여기서는 예를 들면, 7 V로 한다)를 "L" 레벨로 하는 2치의 제어 신호이며, 디스챠지 신호/DIS는 로직 전원 전위(예를 들면 3 V)를 "H" 레벨로 하고, GND 전위를 "L" 레벨로 하는 2치의 제어 신호이다.

마찬가지로 하여, 홀드 신호 HLD는 P 채널형의 MOS 트랜지스터가 OFF로 되는 전위인 10 V를 "H" 레벨로 하고, P 채널형의 MOS 트랜지스터가 ON으로 되는 전위(예를 들면, 7 V)를 "L" 레벨로 하는 2치의 제어 신호이며, 홀드 반전 신호/HLD는 N 채널형의 MOS 트랜지스터가 ON으로 되는 전위(예를 들면, 3 V)를 "H" 레벨로 하고, GND 전위를 "L" 레벨로 하는 2치의 제어 신호이다. 또한, 신호 A 및 B는 로직 전원으로 동작하는 논리 회로의 출력 신호로서, 로직 전원 전위(예를 들면 3 V)를 "H″ 레벨로 하고, GND 전위를 "L" 레벨로 하는 2치의 논리 신호이다.

도 2의 회로의 동작을, 도 3의 타이밍차트를 이용하여 상세히 설명한다. 최초로, 홀드 신호 HLD가 "H", 홀드 반전 신호/HLD가 "L"로 됨으로써 신호 D의 레벨은 어디에서도 구동되지 않는 플로팅 상태로 되고, 부하 용량 C2에 축적된 전하에 의해 그 때까지의 신호 전위를 유지한다. 다음으로, 프리챠지 신호/PRE가 "L" 레벨로 됨으로써 MOS 트랜지스터 MP1이 ON으로 되어 부하 용량 C1을 충전하고, 신호 C는 전원 전위의 10 V까지 오른다. 계속해서, 프리챠지 신호/PRE가 "H" 레벨로 되돌아가면, MOS 트랜지스터 MP1이 OFF로 되어 신호 C의 레벨은 어디에서도 구동되지 않는 플로팅 상태로 되고, 부하 용량 C1에 축적된 전하에 의해, 신호 C는 10 V의 전위를 그대로 유지한다.

다음으로, 디스챠지 신호/DlS가 "L"로 된다. 이 때, 신호 A가 "L"이면, 신호 B는 "H" 레벨로 되고, MOS 트랜지스터 MN1이 ON으로 되어, 부하 용량 C1에 축적된 전하는 방전되고, 신호 C는 "L" 레벨로 내려간다. 반대로, 신호 A가 "H"이면, 신호 B는 "L"의 상태이므로, MOS 트랜지스터 MN1은 OFF 상태이고, 신호 C는 그 때까지의 전위인 10 V를 유지한다.

그 후, 홀드 신호 HLD가 "L", 홀드 반전 신호/HLD가 "H"로 됨으로써 신호 D에는 신호 C의 반전 신호가 출력된다. 마지막으로, 디스챠지 신호/DIS가 "H" 레벨로 되면, 신호 B는 신호 A의 상태와 관계없이 "L" 레벨로 되고, 신호 C는 어디에서도 구동되지 않는 플로팅 상태로 되어, 부하 용량 C1에 축적된 전하에 의해 그 때까지의 신호 전위를 유지한다.

이상과 같이 하여, 신호 A가 "H" 레벨인 경우에는 신호 C에 10 V가 샘플링되 고, 신호 A가 "L" 레벨인 경우에는 신호 C에 GND 전위가 샘플링된다. 따라서, 출력 신호에는 3 V의 논리 회로의 출력 신호인 신호 A를 레벨 시프트한 결과로서 10 V를 "H" 레벨로 하고 GND 전위를 "L" 레벨로 하는 2치의 신호가 얻어진다.

본 실시예에 따른 레벨 시프터 회로에서는, 샘플링 동작을 제어하는 신호 CTL1, CTL2, /PRE, HLD, /HLD, 및 로직 전원으로 동작하는 신호 B의 전부가, P 채널형의 MOS 트랜지스터용과 N 채널형의 MOS 트랜지스터용으로 상호 독립되어 있으며, P 채널형의 MOS 트랜지스터와 N 채널형의 MOS 트랜지스터로 공통되는 제어 신호를 갖지 않는다. 따라서, MOS 트랜지스터 MP1·MN1과 같이, P 채널형의 MOS 트랜지스터가 ON으로 되어 있는 경우에는 대응하는 N 채널형의 MOS 트랜지스터가 OFF로 되어 있고, 반대로 N 채널형의 MOS 트랜지스터가 ON으로 되어 있는 경우에는 대응하는 P 채널형의 MOS 트랜지스터가 OFF로 되어 있다. 이와 같이, 본 실시예에 따른 레벨 시프터 회로는, 제어 신호의 변화 시에 제1 전위의 전원과 GND 사이에서 동시에 각 MOS 트랜지스터가 ON으로 되어 관통 전류를 발생하는 회로를 갖지 않는다.

P 채널형의 MOS 트랜지스터와 N 채널형의 MOS 트랜지스터가 동시에 ON으로 되는 과도 상태가 없기 때문에, 각각의 MOS 트랜지스터의 사이즈를 독립하여 설계할 수 있으며, 종래의 레벨 시프터 회로에 필요하게 되는 큰 게이트 길이나 큰 게이트 폭의 소자를 사용할 필요가 없다. 또한, 본 실시예에 따른 레벨 시프터 회로는, 높은 내압을 필요로 하기 때문에 1 소자당 면적이 크게 되어 있는 MOS 트랜지스터로서, P 채널형의 MOS 트랜지스터 1개와 N 채널형의 MOS 트랜지스터 1개의, 합 계 2개의 소자만으로 레벨 시프트 동작과 샘플링 동작을 행할 수 있다. 따라서, 레벨 시프터 회로에 대하여 회로의 면적을 삭감하여, LSI화했을 때의 칩 사이즈를 작게 할 수 있다.

이상에 의해, 회로 규모가 작은 레벨 시프터 회로를 실현할 수 있다.

또한, 본 실시예에 따른 레벨 시프터 회로에서는, 전술된 바와 같이 제어 신호가 P 채널형의 MOS 트랜지스터용과 N 채널형의 MOS 트랜지스터용으로 상호 독립되어 있으므로, 모든 제어 신호는, 각각의 MOS 트랜지스터가 ON 및 OFF로 되는 만큼의 진폭을 가지면 된다. 따라서, 제1 전위와 GND 전위 사이로 한 바와 같이 전원 전압의 범위를 전진폭할 필요가 없기 때문에, 제2 전위 및 제3 전위를 어느 것이든 제1 전위와 GND 전위 사이의 전위로 할 수 있다. 이와 같이 제어 신호의 진폭을 작게 함으로써, MOS 트랜지스터의 게이트와 드레인 사이의 기생 용량이 원인으로 되어 발생하는 피드스루의 영향이 적은, 안정된 샘플링을 실현할 수 있다. 이하에, 이것에 대하여 설명한다.

본 실시예나 제2 종래예(도 7)와 같은 회로는 디지털 신호를 취급하기 때문에, 아날로그 신호의 샘플링 회로와 같은 샘플링 정밀도는 필요없지만, 미소한 부하 용량으로 샘플링 전압의 유지를 행하기 위해서는, 필드스루의 영향은 무시할 수 없다. 제2 종래예가 사용되는 메모리 회로에서는, 다수의 메모리 셀이 접속되는 비트선의 충방전을 행하기 때문에, 배선이 길어, 필드스루의 영향을 무시할 수 있는 기생 용량이 발생한다. 그러나, 본 실시예가 대상으로 하는 LCD 드라이버 회로에서는 도 9나 도 10으로부터 알 수 있듯이, 샘플링 회로는 1 표시 데이터당 1회로 필요하다. 이 때문에, 제2 종래예의 구성을 그대로 LCD 드라이버 회로에 응용한 경우, 기생 용량만으로는 필드스루의 영향을 크게 받아 유지 전압이 변동하기 때문에, 이것에 대한 데이터의 보증을 행하기 위해, 부하 용량을 부가할 필요가 있다. 이 부가하는 부하 용량도 각 표시 데이터에 필요하게 되기 때문에, 칩 사이즈에의 영향은 무시할 수 없게 된다.

상술한 바와 같이, 본 실시예에서는 피드스루가 작으므로, 샘플링에 필요한 부하 용량은 작은 것으로 충분하게 되는데, 예를 들면 배선의 기생 용량이나 다음 단의 게이트 용량만으로 충분히 실용적인 동작을 얻는 것이 가능하다. 이 경우, 용량을 별도로 부가하지 않으므로, 회로 규모를 더욱 작게 할 수 있다. 특히, 게이트 용량만을 부하 용량으로 함으로써, 용량을 별도로 부가하지 않으므로, 회로 규모를 매우 작게 할 수 있다. 단, 부하 용량을 별도 용량을 부가하여 구성했다고 해도, 전술한 바와 같이 큰 게이트 길이나 큰 게이트 폭의 소자를 사용할 필요가 없고, 2개의 고내압 MOS 트랜지스터만으로 레벨 시프트 동작과 샘플링 동작을 행할 수 있으므로, 레벨 시프터의 회로 규모를 작게 하는 효과는 얻어진다.

또한, 제2 제어 신호 및 신호 B는, 2치의 데이터 신호와 2치의 제3 제어 신호 혹은 디스챠지 신호/DIS를 입력으로 하는 NOR 회로(2)에 의해 생성되므로, 제2 제어 신호 및 신호 B를 조합 논리 회로의 전원 전위를 이용한 소진폭의 신호로 할 수 있다. 또한, 데이터 신호 DATA, 신호 A, 제3 제어 신호, 및 디스챠지 신호/DIS를 제3 전위와 GND 전위의 2치의 신호로 하고 있으므로, 이들 신호를 NOR 회로(2)라고 하는 조합 논리 회로와 동일한 전원계의 회로에서 생성할 수 있다.

또한, 도 4에 도시한 종래의 레벨 시프터 회로에서는, 그 입력 신호가 반전할 때에 10 V 전원과 GND 사이에서 일시적으로 큰 전류가 발생한다. 예를 들면, 도 4에서 입력 신호가 반전하여 MOS 트랜지스터 MN111이 온한 직후에는, MOS 트랜지스터 MP111·MP113이 아직 ON 상태이며, MOS 트랜지스터 MP111·MP113·MN111를 통하여, 10 V 전원과 GND 사이에 관통 전류가 흐른다. 이것은, 회로의 동작 시의 소비 전류를 증대시키는 것으로 된다. 이것에 대하여 본 실시예에 따른 레벨 시프터 회로에서는, 종래 기술에 의한 레벨 시프터 회로와 같은 관통 전류가 발생하지 않아, 저소비 전력의 회로를 구성할 수 있다.

또한, 이상과 같은 레벨 시프터 회로를, 표시 소자에 공급하는 표시 데이터의 레벨 시프트에 이용하는 TFT-LCD 등의 표시 소자 구동 회로는 회로 규모가 작아, 저소비 전력의 것으로 된다.

또한, 도 8에 도시한 TFT-LCD 모듈에서, 소스 드라이버 회로(104)로서, 이상과 같은 레벨 시프터 회로를 이용한 표시 소자 구동 회로를 채용하면, 소형이고, 저소비 전력의 TFT-LCD 모듈이 실현된다. 즉, 이상과 같은 레벨 시프터 회로를 이용한 표시 소자 구동 회로를 구비한 표시 패널은, 소형이고, 저소비 전력인 것으로 할 수 있다.

이상, 본 발명의 실시예를 TFT-LCD 소스 드라이버 회로에 적용한 경우에 대해 설명했지만, 본 발명은 레벨 시프터 회로로서 독립하여 사용할 수 있기 때문에, 레벨 시프터 회로가 필요한 모든 논리 회로에 대해서도, 완전히 마찬가지로 적용할 수 있다.

본 발명은 전술한 실시예에 한정되는 것이 아니라, 청구항에 도시한 범위에서 다양한 변경이 가능하다. 즉, 청구항에 기재한 범위에서 적절하게 변경한 기술적 수단을 조합시킬 수 있는 실시예에 대해서도 본 발명의 기술적 범위에 포함된다.

도 1은 본 발명의 실시예를 도시한 것으로, 레벨 시프터 회로의 구성을 도시하는 회로도.

도 2는 도 1의 레벨 시프터 회로를 적용한 TFT-LCD 소스 드라이버 회로의 구성의 일부를 도시하는 회로도.

도 3은 도 2의 TFT-LCD 소스 드라이버 회로의 각 신호를 나타내는 타이밍차트.

도 4는 종래 기술을 나타내는 것으로, 레벨 시프터 회로의 제1 예의 구성을 도시하는 회로도.

도 5는 도 4의 레벨 시프터 회로를 적용한 TFT-LCD 소스 드라이버 회로의 구성의 일부를 도시하는 회로도.

도 6은 다이내믹 디코드 회로의 구성을 도시하는 회로도.

도 7은 종래 기술을 나타내는 것으로, 도 6의 다이내믹 디코드 회로를 응용한, 레벨 시프터 회로의 제2 예의 구성을 도시하는 회로도.

도 8은 TFT-LCD 모듈의 구성을 도시하는 블록도.

도 9는 도 8의 TFT-LCD 모듈에 구비되는 소스 드라이버 회로의 구성을 도시하는 블록도.

도 10은 도 9의 소스 드라이버 회로의 각 소스 신호선에 대응하는 블록의 구성을 도시하는 블록도.

<도면의 주요 부분에 대한 부호의 설명>

111 : 레벨 시프터 회로

122 : 샘플링 래치 회로

123 : 홀드 래치 회로

125 : 출력 버퍼 회로

122a·122b : 트라이 스테이트 인버터

Claims

소스가 GND 전위보다도 높은 제1 전위의 전원에 접속된 P 채널형의 제1 MOS 트랜지스터와, 소스가 GND에 접속된 N 채널형의 제2 MOS 트랜지스터를 구비하고, 상기 제1 MOS 트랜지스터의 드레인과 상기 제2 MOS 트랜지스터의 드레인은 상호 접속되고, 상기 제1 MOS 트랜지스터의 게이트에, 게이트 신호로 되는 제1 제어 신호가 입력되고, 상기 제2 MOS 트랜지스터의 게이트에, 레벨 시프트되는 입력 신호에 따른 게이트 신호로 되는 제2 제어 신호가 입력되며, 상기 드레인끼리의 접속점에 접속된 제1 부하 용량에 대하여, 상기 제1 전위와 GND 전위에 의해 충방전을 행함으로써, 상기 입력 신호의 레벨 시프트를 행하는 레벨 시프터 회로로서,

상기 제1 제어 신호와 상기 제2 제어 신호는 상호 독립되어 있으며,

상기 제1 제어 신호는, 상기 제1 전위와 상기 제1 전위보다도 낮은 제2 전위로 이루어지는 2치의 신호이고, 상기 제1 MOS 트랜지스터는, 상기 제1 제어 신호로서 상기 제2 전위가 공급되었을 때에 상기 제1 부하 용량을 상기 제1 전위까지 충전하고,

상기 제2 제어 신호는 GND 전위와 상기 GND 전위보다도 높은 제3 전위로 이루어지는 2치의 신호이며, 상기 제2 MOS 트랜지스터는 상기 제2 제어 신호로서 상기 제3 전위가 공급되었을 때에 상기 제1 부하 용량을 GND 전위까지 방전하고,

P 채널형의 제3, 제4 및 제7 MOS 트랜지스터, 및 N 채널형의 제5, 제6 및 제8 MOS 트랜지스터를 포함하고,

상기 제3 MOS 트랜지스터의 소스는 상기 제1 전위에 접속되고, 상기 제3 MOS 트랜지스터의 드레인은 상기 제4 MOS 트랜지스터의 소스에 접속되고,

상기 제4 MOS 트랜지스터의 드레인은 상기 제5 MOS 트랜지스터의 드레인에 접속되고, 상기 제5 MOS 트랜지스터의 소스는 상기 제6 MOS 트랜지스터의 드레인에 접속되고,

상기 제6 MOS 트랜지스터의 소스는 GND에 접속되고,

상기 제3 MOS 트랜지스터의 게이트 및 상기 제6 MOS 트랜지스터의 게이트는, 상기 제1 MOS 트랜지스터의 드레인과 상기 제2 MOS 트랜지스터의 드레인과의 접속점에 접속되고,

상기 제4 MOS 트랜지스터의 게이트에는 게이트 신호로 되는 제4 제어신호가 입력되고, 상기 제5 MOS 트랜지스터의 게이트에는 게이트 신호로 되는 제5 제어신호가 입력되고,

상기 제4 MOS 트랜지스터의 드레인과 상기 제5 MOS 트랜지스터의 드레인과의 접속점은, 제2 부하용량, 상기 제7 MOS 트랜지스터의 게이트 및 상기 제8 MOS 트랜지스터의 게이트에 접속되고,

상기 제7 MOS 트랜지스터의 소스는 상기 제1 전위에 접속되고, 상기 제7 MOS 트랜지스터의 드레인은 상기 제8 MOS 트랜지스터의 드레인에 접속되고,

상기 제8 MOS 트랜지스터의 소스는 GND에 접속되고,

상기 제7 MOS 트랜지스터의 드레인과 상기 제8 MOS 트랜지스터의 드레인과의 접속점은 출력단자에 접속되고,

상기 제4 제어신호는 상기 제1 전위와 상기 제1 전위보다 낮은 제4 전위로 이루어지는 2치의 신호이고, 상기 제4 MOS 트랜지스터는 상기 제4 제어신호로서 상기 제4 전위가 공급되었을 때에 상기 제2 부하용량을 상기 제1 전위까지 충전하고,

상기 제5 제어신호는 GND 전위와 상기 GND 전위보다도 높은 제5 전위로 이루어지는 2치의 신호이고, 상기 제5 MOS 트랜지스터는 상기 제5 제어신호로서 상기 제5 전위가 공급되었을 때에 상기 제2 부하용량을 GND 전위까지 방전하는 레벨 시프터 회로.
제1항에 있어서,

상기 제2 전위 및 상기 제3 전위는, 어느 것이든 상기 제1 전위와 GND 전위 사이의 전위인 레벨 시프터 회로.
제2항에 있어서,

상기 제1 부하용량은, 회로의 기생용량으로 이루어지는 레벨 시프터 회로.
제3항에 있어서,

상기 제1 부하용량은, 상기 제1 및 제2 MOS 트랜지스터의 다음 단의 MOS 트랜지스터의 게이트 용량인 레벨 시프터 회로.
제1항에 있어서,

상기 제4 전위 및 상기 제5 전위는, 어느 것이든 상기 제1 전위와 GND 전위 사이의 전위인 레벨 시프터 회로.
제5항에 있어서,

상기 제2 부하용량은, 회로의 기생용량으로 이루어지는 레벨 시프터 회로.
제6항에 있어서,

상기 제2 부하용량은, 상기 제7 및 제8 MOS 트랜지스터의 게이트 용량인 레벨 시프터 회로.
제1항에 있어서,

상기 제2 제어 신호는, 2치의 데이터 신호와 2치의 제3 제어 신호를 입력으로 하는 조합 논리 회로에 의해 생성되는 레벨 시프터 회로.
제8항에 있어서,

상기 데이터 신호 및 상기 제3 제어 신호는, 상기 제3 전위와 GND 전위의 2치로 이루어지는 레벨 시프터 회로.
제1항의 레벨 시프터 회로를, 표시 소자에 공급하는 표시 데이터의 레벨 시프트에 이용한 표시 소자 구동 회로.
제10항의 표시 소자 구동 회로를 구비한 표시 패널.