KR20050088907A - 소스 드라이브 회로, 래치가능한 전압 레벨 시프터 및고전압 플립플롭 - Google Patents

소스 드라이브 회로, 래치가능한 전압 레벨 시프터 및고전압 플립플롭 Download PDF

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Abstract

본 발명은 래치가능한 전압 레벨 시프터에 관한 것이다. 래치가능한 전압 레벨 시프터는 전압 레벨 시프터와 고전압 플립플롭을 포함한다. 전압 레벨 시프터는 입력 신호를 받아들이고, 제 1 위상 제어 신호의 타이밍 시퀀스에 따라서 고전압 신호를 생성한다. 그리고, 고전압 플립플롭은 상기 전압 레벨 시프터에 연결되며, 고전압 신호와 제 2 위상 제어 신호를 받아들이고, 제 2 위상 제어 신호의 타이밍 시퀀스에 따라서 고전압 시그널을 래치하며, 고전압 출력 신호를 출력한다.
본 발명의 래치가능한 전압 레벨 시프터는 소스 드라이브 회로 내에서 레이아웃 면적 및 생산 비용을 감소시킬 수 있다.

Description

소스 드라이브 회로, 래치가능한 전압 레벨 시프터 및 고전압 플립플롭{SOURCE DRIVE CIRCUIT, LATCHABLE VOLTAGE LEVEL SHIFTER AND HIGH VOLTAGE FLIP-FLOP}
본 발명은 전압 레벨 시프터(voltage level shifter)에 관련된 것으로, 더욱 상세하게는 고전압 플립플롭(high voltage flip-flop)을 포함하는 래치가능한 전압 레벨 시프터(latchable voltage level shifter)에 관한 것이다.
전자 회로들은 보통 미리 정해진 타이밍 시퀀스(timing sequence)에 따라서 플립플롭에 데이터를 래치하고, 그 후 이어지는 처리를 위해 래치된 데이터의 전압 레벨을 시프트해야 한다. 액정표시장치(LCD)의 소스 드라이브 회로가 그런 경우 중 하나이다.
도 1은 종래의 LCD 소스 드라이브 회로(source drive circuit)의 블록도이다.
도 1에 도시된 드라이버 회로는 LCD 내 소스 드라이브 회로들 중의 하나이다. 소스 드라이브 회로(100)에 의해 표시 데이터(DATA)가 처리된 후에, 소스 드라이브 신호(151)가 얻어진다. 소스 드라이브 신호(151)는 LCD 패널(미도시)의 소스 채널 중 하나로 보내진다. LCD 패널은 각 소스 채널로부터 소스 드라이브 신호들을 받아서 영상을 표시한다. 일반적으로, 정확하게 소스 채널들의 표시 데이터를 래치 하기 위하여, 라인 래치(line latch)(100)는 제1 타이밍 시퀀스(DIO)에 따라서, 표시 데이터(DATA)를 래치하여 표시 데이터(111)를 얻는다. 동시에 각각의 소스 채널의 소스 드라이브 회로가 소스 드라이브 신호(151)를 출력할 수 있도록 하기 위해 , 종래 기술은 타이밍 시퀀스(LD)에 따라서 표시 데이터(111)를 래치하는 라인 래치(120)를 사용하며 이로써 표시 데이터(121)를 얻는다. 이어, 전압 레벨 시프터(voltage level shifter)(130)는 저전압 레벨(lower voltage level)의 표시 데이터(121)를 고전압 레벨(higher voltage level)의 표시 데이터(131)가 되도록 시프트한다. D/A 컨버터(140)는 디지털 표시 데이터(121)를 아날로그 소스 드라이브 신호(141)로 변환한다. 소스 드라이브 신호(141)의 구동 능력(driving ability)을 향상시키기 위하여, 연산증폭기(operational amplifier)(150)는 소스 드라이브 신호(141)을 증폭하여 소스 드라이브 신호(151)를 출력한다.
그러나, 종래의 전압 레벨 시프터를 설계할 때, 설계자는 금속 산화물 반도체 전계효과 트랜지스터(MOSFET)의 채널 길이/폭 비율(channel length/width ratio)을 고려해야만 한다. 왜냐하면 반도체 제조 공정에서 드레프팅 효과(drafting effet)는 거의 피할 수 없고, 채널 길이/폭 비율을 제어하는 것은 어렵기 때문이다. 게다가, 종래의 설계과정에서, 설계자는 라인 래치와 전압 레벨 시프터도 고려해야만 하는데, 이것은 멀티 채널을 가진 LCD의 소스 드라이브 회로가 더 많은 레이아웃(layout) 부분의 점유를 필요로 하고, 그에 따라 전력 소비와 생산 비용이 증가하기 때문이다.
본 발명의 목적은 간단한 회로 구성의 래치가능한 전압 레벨 시프터를 제공하는 것이다.
본 발명의 다른 목적은 레이아웃을 감소시키고,기존의 생산 비용과 전력 소비 문제를 개선시킬 수 있는 래치가능한 전압 레벨 시프터를 제공하는 것이다.
본 발명은 데이터 래치와 전압 레벨 시프터를 통합한 간단한 회로 구조를 사용함으로써 생산 비용과 전력 소비를 줄일 수 있는 래치가능한 전압 레벨 시프터에 관한 것이다. 래치가능한 전압 레벨 시프터는 어떤 종류의 채널 길이/폭 비율의 트렌지스터든지 사용할 수 있고 드래프팅 효과에 의해 영향을 받지 않는다. 본 발명은 표시 패널(display panel)을 구동하기 위하여 래치가능한 전압 레벨 시프터를 이용한 소스 드라이브 회로에 관한 것이다. 게다가, 소스 드라이브 회로의 고 반복(high repetition) 때문에, 본 발명은 레이아웃 부분을 감소시킬 수 있으며 전압 레벨 시프터 속으로 데이터 래치를 통합시킬 수 있다. 따라서, 생산 비용을 감소시킬 수 있고, 이익을 증가시킬 수 있다.
본 발명은 또한 고전압 플립플롭에 관한 것으로, 예컨대 래치가능한 전압 레벨 시프터 내에 포함된 고전압 플립플롭에 관한 것이다.
본 발명의 실시예에 따른 래치가능한 전압 레벨 시프터는 전압 레벨 시프터와 고전압 플립플롭을 포함한다. 전압 레벨 시프터는 입력 신호를 받고 제 1 위상 제어 신호(a first phase control signal)의 타이밍 시퀀스에 따라서 고전압 신호를 생성한다. 고전압 플립플롭은 전압 레벨 시프터에 연결되고, 고전압 신호와 제 2 위상 제어 신호를 받기 위하여 적용된다. 고전압 플립플롭은 제 2 위상 제어 신호의 타이밍 시퀀스에 따라서 고전압 신호를 래치하고 고전압 출력 신호를 출력한다.
본 발명의 실시예에서, 제 1 위상 제어 신호는 제 1 클럭 신호(a first clock signal)와 제 2 클럭 신호를 포함하고, 전압 레벨 시프터는 저전압 앤드 게이트(low voltage AND gate), N-타입 트렌지스터, 그리고 P-타입 트렌지스터를 포함한다. 저전압 앤드 게이트는 입력 신호와 제 1 클럭 시스널을 받아들여 앤드 연산(AND operation)을 행하여 동기된(synchronized) 저전압 신호를 출력한다. N-타입 트랜지스터는 게이트(gate), 소스(source) 그리고 드레인(drain)으로 구성된다. N-타입 트랜지스터는 저전압 앤드 게이트와 전압 시프터 출력단과 연결된다. N-타입 트랜지스터의 게이트는 동기된 저전압 신호를 받아들인다. 소스는 그라운드(ground)와 연결되고, 드레인은 전압 시프터 출력단(output terminal)과 연결되는데, 전압 시프터 출력단은 고전압 출력 신호와 같은 전압 레벨을 가진다. P-타입 트랜지스터는 게이트, 소스 그리고 드레인으로 구성된다. P-타입 트랜지스터의 게이트는 제 2 클럭 신호를 받아들인다. 소스는 고전압 레벨과 연결되고, 드레인은 전압 시프터 출력단과 연결된다. 제 1 클럭 신호와 제 2 클럭 신호는 같은 주기를 가진다.
본 발명의 실시예에서, 제 2 위상 제어 신호는 제 3 클럭 신호와 제 4 클럭 신호를 포함한다.; 그리고 고전압 플립플롭은 제 1 연결단(a first connecting terminal), 제 2 연결단 그리고 제어단(control terminal)을 가지는 제 1스위치; 제 1 연결단, 제 2 연결단, 그리고 제어단을 가지고, 제어단은 제 4 클럭 신호와 연결된 제 2 스위치; 제 1 스위치의 제 2 연결단에 연결된 입력단(input terminal)과, 제 1출력 신호를 출력하는 출력단을 가지는 제 1 고전압 인버터(a first high voltage inverter); 그리고 제 1고전압 인버터의 출력단과 연결된 입력단과, 제 2 스위치의 제 2 연결단과 연결된 출력단을 가지고, 제 2 출력 신호를 출력하며, 여기서 제 3 클럭 신호와 제 4 클럭 신호는 같은 주기를 가지고, 제 1출력 신호와 제 2 출력 신호 중 하나는 고전압 출력 신호를 가지는 제 2 고전압 인버터를 포함한다. 제 1스위치의 제어단은 제 3 클럭 신호와 연결되고, 제 1스위치의 제 1연결단은 전압 시프터 출력단과 연결된다. 제 1스위치는 제 3 클럭 신호에 따라서 제 1스위치의 제 1연결단과 제 1 스위치의 제 2 연결단과 사이의 연결 상태를 결정한다. 제 2 스위치는 제 4 클럭 신호에 따라서 제 2 스위치의 제 1 연결단과 제 2 스위치의 제 2 연결단 사이의 연결 상태를 결정한다.
본 발명의 실시예에서, 래치가능한 전압 레벨 시프터는 커패시터(capacitor)를 더 포함하는데, 커패시터의 한쪽 단은 전압 시프터 출력단에 연결되고, 커패시터의 다른쪽 단은 그라운드에 연결된다.
본 발명의 실시예에 따르면, 소스 드라이브 회로는 표시 패널을 구동하기 위하여 제공된다. 표시 패널은 라인 래치, 래치가능한 전압 레벨 시프터, 디지털-아날로그 컨버터(digital-to-analog converter), 그리고 증폭기(amplifier)로 구성된다. 라인 래치는 표시 데이터와 제 1 타이밍 시퀀스 신호를 받아들이고, 제 1 타이밍 시퀀스 신호에 따라서 표시 데이터를 래치하고, 입력 신호를 출력한다. 래치가능한 전압 레벨 시프터는 라인 래치에 연결되고, 입력 신호와 제 2 타이밍 시퀀스 신호를 받아, 제 2 타이밍 시퀀스 신호에 따라서 입력 신호의 전압 레벨을 시프트하고, 고전압 출력 신호를 출력한다. 디지털-아날로그 컨버터는 래치가능한 전압 레벨 시프터에 연결되어 있고, 고전압 출력 신호를 받아 고전압 출력 신호에 따라서 제 1 드라이브 신호를 출력하도록 고전압 출력 신호를 변환한다. 증폭기는 디지털-아날로그 컨버터와 표시 패널에 연결되고, 제 1드라이브 신호를 받아들이며, 제 1드라이브 신호의 구동 능력을 향상시켜 표시 패널을 구동하기 위한 제 2 드라이브 신호를 출력한다.
본 발명의 실시예에 따르면, 고전압 플립플롭은 고전압 신호, 제 1클럭 신호, 그리고 제 2 클럭 신호를 받아들여, 제 1클럭 신호와 제 2 클럭 신호의 타이밍 시퀀스에 따라 고전압 신호를 래치하고, 제 1출력 신호와 제 2 출력 신호를 출력한다. 제 1출력 신호와 제 2 출력 신호는 반대의 위상을 가진다. 본 발명의 실시예에 따르면, 고전압 플립플롭은 제 1스위치, 제 2 스위치, 제 1 고전압 인버터, 그리고 제 2 고전압 인버터로 구성된다. 제 1스위치는 제 1연결단, 제 2 연결단, 그리고 제어단으로 구성되는데, 여기서 제 1 스위치의 제어단은 제 1 클럭 신호와 연결되고, 제 1스위치의 제 1 연결단은 고전압 신호와 연결된다. 제 1 스위치는 제 1 클럭 신호에 따라서 제 1 스위치의 제 1연결단과 제 1 스위치의 제 2 연결단 사이의 연결 상태를 결정한다. 제 2 스위치는 제 1 연결단, 제 2 연결단 그리고 제어단으로 구성되고, 여기서 제 2 스위치의 제어단은 제 2 클럭 신호와 연결되고, 제 2 스위치의 제 1연결단은 제 1스위치의 제 2 연결단과 연결된다. 제 2 스위치는 제 2 스위치의 제 1연결단과 제 2 클럭 신호에 따른 제 2 스위치의 제 2 연결단 사이에 연결 상태를 결정한다. 제 1고전압 인버터는 제 1스위치의 제 2 연결 단과 연결된 입력 단과 제 1 출력 신호를 출력하기 위한 출력단으로 구성된다. 제 2 고전압 인버터는 제 1 고전압 인버터의 출력단과 연결된 입력단과, 제 2 스위치의 제 2 연결단과 연결된 출력단으로 구성되고, 제 2 출력 신호를 출력한다. 제 1클럭 신호와 제 2 클럭 신호는 같은 주기를 가진다.
본 발명의 실시에에 따르면, 데이터 래치는 전압 레벨 시프터와 통합된다. 그러므로, 이런 간단한 회로 구조는 생산비와 전력 소비를 감소하기 위해 사용될 수 있다. 래치가능한 전압 레벨 시프터는 채널 길이/폭 비율과 상관없이 트랜지스터로 조립될 수 있고, 따라서 래치가능한 전압 레벨 시프터는 드래프팅 효과에 의해 영향을 받지 않는다. 본 발명의 실시예에 따르면, 래치가능한 전압 레벨 시프터는 표시 패널을 구동하기 위해 소스 드라이브 회로에 적용될 수 있다. 소스 드라이브 회로의 구성 요소의 수가 감소되고, 그리고 그에따라 레이아웃 부분은 감소되고 데이터 래치는 전압 레벨 시프터로 통합될 수 있다. 따라서, 생산비가 감소될 수 있다.
상기에 종래 기술의 몇몇의 단점과 본 발명의 장점을 요약 기술하였다. 다른 특징, 장점 그리고 본발명의 실시예는 이하의 설명, 수반되는 도면 그리고 첨부된 청구항에 의해 본 분야의 통상의 지식을 가진자에게 자명하다.
종래의 전압 레벨 시프터를 설계할 때, 설계자는 금속 산화물 반도체 전계효과 트렌지스터의 채널 길이/폭 비율을 고려해야 한다. 반도체 제조 공정에서 드래프팅 효과는 거의 피할 수 없기 때문에, 채널 길이/폭 비율을 제어하는 것은 어렵다. 따라서, 본 발명은 상기 문제를 해결/감소시키기 위하여 래치가능한 전압 레벨 시프터(예를 들면 다이나믹 전압 레벨 시프터)의 실시예를 구현한다.
도 2a는 본 발명의 실시예에 따른 래치가능한 전압 레벨 시프터의 블록도이다. 도 2b는 도 2a에 있는 신호들의 타이밍 시퀀스를 보인다. 도 2a와 2b에 따라, 래치가능한 전압 레벨 시프터(200)는, 예를 들면 전압 레벨 시프터(210)와 고전압 플립플롭(220)을 포함한다. 이 실시예에서, 전압 레벨 시프터(210)는 종래의 전압 레벨 시프터(여기에 미도시된)의 사용에 의한 또는 도 2a에 도시된 전압 레벨 시프터(210)의 사용에 의해 구성될 수 있다. 전압 레벨 시프터(210)는 저전압 앤드 게이트, N-타입 트랜지스터(N1)와 P-타입 트랜지스터 (P1)로 구성되어진다. 저전압 앤드 게이트는 입력 신호(D)와 제 1 클럭 신호(V1)를 받아, 제 1 클럭 신호(V1)의 타이밍 시퀀스에 따라서 출력단으로 플립플롭의 입력 신호(D)를 출력할지 아닌지를 결정한다. N-타입 트랜지스터(N1)의 소스와 P-타입 트랜지스터(P1)의 소스는 그라운드 레벨(GNDA)과 고전압 레벨(VDDA)로 각각 연결되어 있다. N-타입 트랜지스터(N1)와 P-타입 트랜지스터(P1)의 드레인은 서로 인버터 구조를 형성하도록 연결되어 있다. 트랜지스터(N1)의 게이트는 저전압 앤드 게이트의 출력단에 연결되어 있다. P-타입 트랜지스터(P1)의 게이트는 제 2 클럭 신호(V2)에 연결되어 있다. 제 1 클럭 신호(V1)와 제 2 클럭 신호(V2)는 같은 주기를 가진다. 트랜지스터(N1과 P1)를 제어 하기 위해서 클럭 신호(V1과 V2)을 사용하는 것에 의해, 트랜지스터(N1과 P1)는 다른 주기로 변화될 것이다. 트랜지스터 (P1)가 먼저 턴 온 됨에 따라 고전압 레벨(VDDA)이 표유 커패시터(stray capacitor)(C1)에 충전된다.(이때 클럭 신호(V1)는 트랜지스터(N1)를 턴 오프할 것이다.) 이후 클럭 신호(V1)는 입력 신호(D)와 반대 위상을 가지는 고전압 신호(P)을 얻기위해 입력 신호(D)(이때 트랜지스터 P1은 턴오프된다.)를 받아들여 트랜지스터(N1)의 게이트를 제어한다. 표유 커패시터(C1)는 실제의 커패시터에 의해 구현될 수 있다. 고전압 신호(P)는 고전압 플립플롭(220)의 입력단에 연결된다. 고전압 플립플롭(220)은 종래의 고전압 플립플롭(HDFF)으로 가능하다. 고전압 플립플롭(HDFF)은 제 3 클럭 신호(V3)와 제 4 클럭 신호(V4)에 따라서 입력 신호를 래치하고 제 1출력 신호(O)와 제 2 출력 신호(OB)를 출력한다. 출력 신호(O와 OB)는 반대 위상을 가진다. 고전압 플립플롭(HDFF)의 제 2 클럭 신호 입력단(CK2)은 저전압 레벨(GNDA)과 연결되어 있을 때, D-타입 플립플롭처럼 동작한다. 클럭 신호(V3)는 고전압 플립플롭(HDFF)의 제 1클럭 신호 입력단(CK1)과 연결되어 있다. 도 2b에 도시된것과 같이, 고 전압(P)의 전압 레벨은 시간 t1에서 VDDA에 있고; 클럭 신호(V3)는 저전압 레벨(GNDA)에서 고전압 레벨(VDDA)로 변한다; 고전압 플립플롭(HDFF)의 출력 신호(OB와 O)는 고전압 레벨(VDDA)와 저전압 레벨(GNDA)로 각각 변화하도록 상승 에지(rising edge)를 일으킨다. 시간 t2에서, 고전압 플립플롭(HDFF) 상승 에지는 유발되고 출력 신호 OB와 O는 변화하지 않는다. 시간 t3에서, 고전압신호(P)의 전압 레벨은 GNDA이다; 고전압 플립플롭(HDFF) 상승 에지는 출력 신호(OB와 O)가 저전압 레벨(GNDA)과 고전압 레벨(VDDA)로 각각 변화하도록 유발된다. 시간 t4에서, 고전압 플립플롭(HDFF) 상승 에지가 유발되고 출력 신호(O와 OB)는 변화하지 않는다. 상기 고전압 플립플롭(220)은 다른 방법에 의해서도 실행될 수 있다. 이하, 다른 실시예는 고전압 플립플롭을 보충하여 설명하기 위하여 도시되었다.
도 3a는 본 발명의 다른 실시예에 따른 래치가능한 전압 레벨 시프터의 블록도이다. 도 3b는 도 3a에 있는 신호들의 타이밍 시퀀스를 보인다. 도 3a와 도 3b에 따르면, 래치가능한 전압 레벨 시프터(300)는 예컨데 전압 레벨 시프터(310)와 고전압 플립플롭(320)을 포함한다. 본 실시예의 전압 레벨 시프터(310)는 상기 실시예와 같고 따라서 여기에 도시하지 않았다. 본 실시예에 따른 고전압 플립플롭(320)은 제 1스위치(SW1), 제 2 스위치(SW2), 제 1 고전압 인버터(INV1) 그리고 제 2 고전압 인버터(INV2)를 포함한다. 제 1 스위치(SW1)와 제 2 스위치(SW2)는 각각 그들의 연결 상태를 결정하기 위하여 제 3 클럭 신호(V3)과 제 4 클럭 신호(V4)에 의존한다. 본 실시예에서, 두개의 N-타입 트랜지스터는 제 1스위치(SW1)와 제 2 스위치(SW2)의 기능을 제공할 수 있다. 래치가능한 전압 레벨 시프터(300)를 위한 타이밍 시퀀스는 도 3B에 도시된다. 시간 t1에서 입력 신호(D)는 하이 레벨(high level)로 변한다; 주기 신호 형태의 제 2 클럭 신호(V2)는 폭 Tw1의 음성 펄스(negative pulse)를 입력한다; 트랜지스터(P1)가 온이기 때문에 그때 고전압 신호(P)의 전압 레벨은 고전압 레벨(VDDA)이 된다; 시간 t2일 때, 제 1클럭 신호(V1)는 폭 Tw2의 양성 펄스를 입력한다; 클럭 신호(V4)의 전압 레벨은 제 2 스위치(SW2)가 턴 오프 되는 때 저전압 레벨(GNDA)으로 변한다; 트랜지스터(N1)는 입력 신호(D) 때문에 턴 온될 것이다; 따라서 고전압 신호(P)의 전압 레벨은 저전압 레벨(GNDA)로 변한다. 시간 t3일 때, 제 3 클럭 신호(V3)는 폭 Tw3의 양성 펄스(positive pulse)를 입력한다; 트랜지스터(N1)와 제 1스위치(SW1)는 그대로 유지된다; 따라서 고전압 신호(P)는 제 1 고전압 인버터(INV1)를 통과하여 고전압 출력 신호(O)(전압 레벨은 고전압 레벨(VDDA)로 변한다.)를 얻어낸다. 시간 t4일 때, 스위치 SW1은 턴 오프 된다; 입력 신호(D)는 로우 레벨(low level)로 변화함에도 불구하고, 고전압 출력 신호(O)에 영향을 미치지 않는다. 클럭 신호 (V4)가 고전압 레벨(VDDA)로 변화할 때, 스위치(SW2)는 턴 온된다; 고전압 출력 신호(OB)는 플립플롭이 데이터를 래치하도록 만든다. 마찬가지로, 시간 t5일 때, 주기 신호 형태의 제 2 클럭 신호(V2)는 음성 펄스를 입력한다; 고전압 신호(P)의 전압 레벨은 트랜지스터 P1이 온 상태이기 때문에 고전압 레벨(VDDA)로 변한다. 시간 t6일 때, 클럭 신호(V3)는 양성 펄스를 입력한다; 이때 트랜지스터(N1)와 스위치(SW1)는 그대로 유지된다; 따라서 고전압 신호(P)는 제 1 고전압 인버터(INV1)를 통과하여 고전압 출력 신호(O)(전압 레벨은 저전압 레벨(GNDA)로 변한다.)를 얻어낸다. 시간 t7일 때, 입력 신호(D)는 하이(high)로 전환된다; 주기 신호 형태인 제 2 클럭 신호(V2)는 음성 펄스를 입력한다; 고전압 신호(P)의 전압 레벨은 이때에도 고전압 레벨(VDDA)로 유지된다. 시간 t8일 때, 제 1 클럭 신호(V1)는 양성 펄스를 입력한다; 트랜지스터(N1)는 입력 신호(D) 때문에 턴 온된다; 따라서 고전압신호(P)의 전압 레벨은 저전압 레벨(GNDA)로 바뀐다. 시간 t9일 때, 클럭 신호(V3)는 양성 펄스를 입력한다; 이때 트랜지스터(N1)와 스위치(SW1)는 그 상태를 유지한다; 따라서 고전압 신호(P)는 제 1고전압 인버터(INV1)를 통과하여 고전압 출력 신호 (O)(전압 레벨은 고전압 레벨(VDDA)이 된다.)를 얻어낸다. 이러한 실시예에서, 클럭 신호들(V1,V2,V3 그리고 V4)은 동기된 주기 신호들이다. 게다가, 종래의 표시 패널의 소스 드라이브 회로를 설계할 때, 설계자는 금속 산화물 반도체 전계효과 트렌지스터의 채널 길이/폭 비율을 고려하여야 하는데, 이것은 소스 드라이브 회로의 전압 레벨 시프터가 상당하게 넓은 지역을 점유하기 때문이다. 이 문제를 해결하기 위하여, 본 발명은 일예로써 LCD 패널을 가지는 것에 의해 다른 실시예를 더 구현한다. LCD 패널의 소스 드라이브 회로에 래치가능한 전압 레벨 시프터를 이용하는것에 의해, 본 발명은 레이아웃 부분과 생산 비용을 감소시킬 수 있다.
도 4는 본 발명의 실시예에 따른 LCD 소스 드라이브 회로의 블록도이다. 도 4에 따르면, 도 4의 소스 드라이브 회로(400)는 LCD내의 소스 드라이브 회로중 하나이다. 소스 드라이브 회로(400)가 표시 데이터(DATA)를 처리한 후에, 소스 드라이브 신호(441)가 얻어진다. 소스 드라이브 신호(441)는 LCD 패널(미도시)의 소스 채널중 하나로 보내진다. LCD 패널은 영상를 표시 하기위해 각각의 소스 채널로부터 소스 드라이브 신호들을 받는다. 소스 채널의 표시 데이터를 올바르게 래치하기 위해서, 라인 래치(410)는 제 1타이밍 시퀀스(DIO)에 따라서 표시 데이터(DATA)를 래치하여 입력 신호(D)를 얻는다. 각각의 소스 채널의 소스 드라이브 회로가 동시에 소스 드라이브 신호(441)를 출력할 수 있도록, 래치가능한 전압 레벨 시프터(420)는 타이밍 시퀀스(LD)에 따라 입력 신호(D)를 래치하고, 입력 신호(D)의 전압 레벨을 시프트하여 고전압 신호(O)를 얻기위하여 사용될 수 있다. D/A 컨버터(430)는 디지털 고전압 신호(O)를 아날로그 소스 드라이브 신호(431)로 바꾼다. 소스 드라이브 신호(431)의 구동 능력을 향상시키기 위해, 연산 증폭기(440)는 소스 드라이브 신호(431)를 증폭하여 소스 드라이브 신호(441)를 출력한다. 이 실시예에서, 래치가능한 전압 레벨 시프터(420)는 도 2a에(200) 또는 도 3a에 도시(300)된 래치가능한 전압 레벨 시프터를 사용하여 구현할 수 있고, 상기에 서술된 묘사는 다시 반복하지 않는다. 제 2 타이밍 시퀀스(LD)는 클럭 신호들(V1, V2, V3 그리고 V4)을 포함한다.
상기의 기술은 충분히 제공되었고 본 발명의 바람직한 실시예의 기술을 보충한다. 다양한 적용, 치환 구성, 그리고 등가는 발명의 범위나 의도를 변화시키지 않는 범위내에서 당업자에 의해 가능하다. 따라서, 상기의 기술과 도시는 따라오는 청구항에 의해 한정된 발명의 범위의 제한에 의해 방해되지 않는다.
상술한 바와 같이 본 발명에 의하면, 전압 레벨 시프터 속으로 데이터 래치를 통합함에 따라 레이아웃 부분을 감소시킬 수 있으며, 이로 인하여 생산 비용을 감소시킬 수 있고, 이익을 증가시킬 수 있다.
도 1은 종래의 액정표시장치(LCD) 소스 드라이브 회로의 블록도이다.
도 2a는 본 발명의 실시예에 따른 래치가능한 전압 레벨 시프터의 블록도이다.
도 2b는 도 2a에 있는 신호들의 타이밍 시퀀스를 보인 것이다.
도 3a는 본 발명의 다른 실시예에 따른 래치가능한 전압 레벨 시프터의 블록도이다.
도 3b는 도 3a에 있는 신호들의 타이밍 시퀀스를 보인 것이다.
도 4는 본 발명의 실시예에 따른 LCD 소스 드라이브 회로의 블록도이다.
*도면의 주요부분에 대한 부호의 설명*
110, 120, 410 : 라인 래치 130, 210,310 : 전압 레벨 시프터
140, 430 : 디지털-아날로그 컨버터 150, 440 : 연산 증폭기
220, 320 : 고전압 플립플롭
200, 300, 420 : 래치가능한 전압 레벨 시프터

Claims (19)

  1. 입력 신호를 받아들이고, 제 1 위상 제어 신호의 타이밍 시퀀스에 따라서 고전압 신호를 발생하는 전압 레벨 시프터와;
    상기 전압 레벨 시프터에 연결되며, 상기 고전압 신호 및 제 2 위상 제어 신호를 받아들이는, 상기 제 2 위상 제어 신호의 타이밍 시퀀스에 따라서 상기 고전압 신호를 래치하는, 그리고 고전압 출력 신호를 출력하는 고전압 플립플롭을 포함하는 래치가능한 전압 레벨 시프터.
  2. 제 1항에 있어서,
    상기 제 1 위상 제어 신호는 제 1 클럭 신호와 제 2 클럭 신호를 포함하고;
    상기 전압 레벨 시프터는
    상기 입력 신호와 상기 제 1 클럭 신호를 받아들여서 앤드 연산을 수행하여 동기된 저전압 신호를 출력하는 저전압 앤드 게이트와;
    게이트, 소스 그리고 드레인을 가지고, 상기 저전압 앤드 게이트와 전압 시프터 출력단에 연결되고, 상기 게이트는 상기 동기된 저전압 신호를 받아들이고, 상기 소스는 그라운드에 연결되고, 상기 드레인은 상기 전압 시프터 출력단에 연결되며, 상기 전압 시프터 출력단은 상기 고전압 출력 신호와 같은 전압 레벨로 구성되는 N-타입 트랜지스터와; 그리고
    상기 제 2 클럭 신호를 받기 위한 게이트와, 고전압 레벨에 연결된 소스와, 그리고 상기 전압 시프터 출력단에 연결된 드레인을 가지는 P-타입 트랜지스터를 포함하고;
    상기 제 1 클럭 신호와 상기 제 2 클럭 신호는 같은 주기를 가지는 래치가능한 전압 레벨 시프터.
  3. 제 1항에 있어서,
    상기 제 2 위상 제어신호는 제 3 클럭 신호와 제 4 클럭 신호를 포함하며;
    상기 고전압 플립플롭은
    제 1 연결단, 제 2 연결단, 그리고 제어단을 가지며, 상기 제 1 스위치의 상기 제어단은 상기 제 3 클럭 신호를 받아들이고, 상기 제 1 스위치의 상기 제 1 연결단은 상기 전압 시프터 출력단과 연결되고, 상기 제 3 클럭 신호에 따라서 상기 제 1 스위치의 상기 제 1 연결단과 상기 제 1 스위치의 상기 제 2 연결단 사이의 연결 상태를 결정하는 제 1 스위치;
    제 1 연결단, 제 2 연결단, 그리고 제어단을 가지며, 상기 제 2 스위치의 상기 제어단은 상기 제 4 클럭 신호를 받아들이고, 상기 제 2스위치의 상기 제 1 연결단은 상기 제 1 스위치의 상기 제 2 연결단에 연결되고, 상기 제 4 클럭 신호에 따라서 상기 제 2 스위치의 상기 제 1 연결단과 상기 제 2 스위치의 상기 제 2 연결단 사이의 연결 상태를 결정하는 제 2스위치;
    상기 제 1 스위치의 상기 제 2 연결단과 연결된 입력단과 제 1 출력 신호를 출력하는 출력단을 가지는 제 1 고전압 인버터; 그리고
    상기 제 1 고전압 인버터의 상기 출력단에 연결된 입력 단과 상기 제 2 스위치의 상기 제 2 연결단에 연결된 출력단을 가지며, 제 2 출력 신호를 출력하는 제 2 고전압 인버터를 포함하며;
    상기 제 3 클럭 신호와 상기 제 4 클럭 신호는 같은 주기를 가지고, 상기 제 1 출력 신호와 상기 제 2 출력 신호 중 하나는 상기 고전압 출력 신호인 것을 특징으로 하는 래치가능한 전압 레벨 시프터.
  4. 제 3항에 있어서, 상기 제 1 스위치는
    N-타입 트랜지스터인 것을 특징으로 하는 래치가능한 전압 레벨 시프터.
  5. 제 3항에 있어서, 상기 제 2 스위치는
    N-타입 트랜지스터인 것을 특징으로 하는 래치가능한 전압 레벨 시프터.
  6. 제 1항에 있어서, 커패시터를 더 포함하는데,
    상기 커패시터의 한쪽 단은 상기 전압 시프터 출력단에 연결되고, 상기 커패시터의 다른쪽 단은 상기 그라운드에 연결된 것을 특징으로 하는 래치가능한 전압 레벨 시프터.
  7. 제 1항에 있어서, 상기 제 1 위상 제어 신호와 상기 제 2 위상 제어 신호는 같은 주기를 가지는 것을 특징으로 하는 래치가능한 전압 레벨 시프터.
  8. 표시 데이터와 제 1 타이밍 시퀀스 신호를 받아들이는, 상기 제 1 타이밍 시퀀스에 따라서 상기 표시 데이타를 래치하는, 그리고 입력 신호를 출력하는 라인 래치;
    상기 라인 래치와 연결되고, 상기 입력 신호와 제 2 타이밍 시퀀스 신호를 받아들이는, 상기 제 2 타이밍 시퀀스 신호에 따라서 상기 입력 신호의 전압 레벨을 이동시키는, 그리고 고전압 출력 신호를 출력하는 래치가능한 전압 레벨 시프터;
    상기 래치가능한 전압 레벨 시프터와 연결되고, 상기 고전압 출력 신호를 받는, 상기 고전압 출력 신호에 응답하여 제 1 드라이브 신호를 출력하도록 상기 고전압 출력 신호를 변환하는 디지털-아날로그 컨버터;
    상기 디지털-아날로그 컨버터와 표시 패널에 연결되고, 상기 제 1 드라이브 신호를 받아들이는, 상기 표시 패널을 구동하도록 하는 제 2 드라이브 신호를 출력하기 위한 상기 제 1 드라이브 신호의 구동 능력을 향상시키는 증폭기를 포함하는 소스 드라이브 회로.
  9. 제 8항에 있어서, 상기 제 2 타이밍 시퀀스 신호는 제 1 위상 제어 신호와 제 2위상 제어 신호를 포함하고;
    상기 래치가능한 전압 레벨 시프터는
    입력 신호를 받아들이는, 상기 제 1 위상 제어 신호의 타이밍 시퀀스에 따라서 고전압 신호를 생성하는 전압 레벨 시프터; 그리고
    상기 전압 레벨 시프터와 연결되고, 상기 고전압 신호와 상기 제 2 위상 제어 신호를 받는, 상기 제 2 위상 제어 신호의 타이밍 시퀀스에 따라서 상기 고전압 신호를 래치하고 상기 고전압 출력 신호를 출력하는 고전압 플립플롭을 포함하는 소스 드라이브 회로.
  10. 제 9 항에 있어서, 상기 제 1 위상 제어 신호는 제 1 클럭 신호와 제 2 클럭 신호를 포함하며;
    상기 전압 레벨 시프터는
    상기 입력 신호와 상기 제 1 클럭 신호를 받아들여서 앤드 연산을 수행하고 동기된 저전압 신호를 출력하는 저전압 앤드 게이트;
    상기 저전압 앤드 게이트와 전압 시프터 출력단에 연결되고, 동기된 저전압 신호를 받기 위한 게이트와, 그라운드에 연결된 소스, 상기 전압 시프터 출력단에 연결된 드레인으로 구성되며, 상기 고전압 출력 신호와 같은 전압 레벨을 가지는 상기 전압 시프터 출력단을 가지는 N-타입 트랜지스터; 그리고
    상기 제 2 클럭 신호를 받는 게이트와, 고전압 레벨에 연결된 소스와 상기 전압 시프터 출력단에 연결된 드레인을 가지는 P-타입 트랜지스터를 포함하고;
    상기 제 1 클럭 신호와 상기 제 2 클럭 신호는 같은 주기를 가지는 것을 특징으로 하는 소스 드라이브 회로.
  11. 제 9항에 있어서, 상기 제 2 위상 제어 신호는 제3 클럭 신호와 제 4 클럭 신호를 포함하며;
    상기 고전압 플립플롭은
    제 1 연결단, 제 2 연결단, 그리고 제어단을 가지며, 상기 제 1 스위치의 상기 제어단은 상기 제 3 클럭 신호를 받아들이고, 상기 제 1 스위치의 상기 제 1 연결단은 상기 전압 시프터 출력단과 연결되고, 상기 제 3 클럭 신호에 따라서 상기 제 1 스위치의 상기 제 1 연결단과 상기 제 1 스위치의 상기 제 2 연결단 사이의 연결 상태를 결정하는 제 1 스위치;
    제 1 연결단, 제 2 연결단, 그리고 제어단을 가지며, 상기 제 2 스위치의 상기 제어단은 상기 제 4 클럭 신호를 받아들이고, 상기 제 2 스위치의 상기 제 1 연결단은 상기 제 1 스위치의 상기 제 2 연결단에 연결되고, 상기 제 4 클럭 신호에 따라서 상기 제 2 스위치의 상기 제 1 연결단과 상기 제 2 스위치의 상기 제 2 연결단 사이의 연결 상태를 결정하는 제 2 스위치;
    상기 제 1 스위치의 상기 제 2 연결단과 연결된 입력단과, 제 1 출력 신호를 출력하는 출력단을 가지는 제 1 고전압 인버터; 그리고
    상기 제 1 고전압 인버터의 상기 출력단에 연결된 입력단과, 상기 제 2 스위치의 상기 제 2 연결단에 연결된 출력단을 가지고, 그리고 제 2 출력 신호를 출력하는 제 2 고전압 인버터를 포함하며;
    상기 제 3 클럭 신호와 상기 제 4 클럭 신호는 같은 주기를 가지고, 상기 제 1 출력 신호와 상기 제 2 출력 신호 중 하나는 상기 고전압 출력 신호인 것을 특징으로 하는 소스 드라이브 회로.
  12. 제 11항에 있어서, 상기 제 1 스위치는 N-타입 트랜지스터인 것을 특징으로 하는 소스 드라이브 회로.
  13. 제 11항에 있어서, 상기 제 2 스위치는 N-타입 트랜지스터인 것을 특징으로 하는 소스 드라이브 회로.
  14. 제 9항에 있어서, 커패시터를 더 포함하는데,
    상기 커패시터의 한쪽 단은 상기 전압 시프터 출력단에 연결되고, 상기 커패시터의 다른쪽 단은 상기 그라운드에 연결된 것을 특징으로 하는 소스 드라이브 회로.
  15. 제 9항에 있어서, 상기 제 1 위상 제어 신호와 상기 제 2위상 제어 신호는 같은 주기를 가지는 것을 특징으로 하는 소스 드라이브 회로.
  16. 제 8항에 있어서, 상기 표시 패널은 액정표시장치 패널인 것을 특징으로 하는 소스 드라이브 회로.
  17. 고전압 신호, 제 1 클럭 신호, 그리고 제 2클럭 신호를 받기 위한 고전압 플립플롭에서 상기 고전압 플립플롭은 상기 제 1 클럭 신호와 상기 제 2 클럭 신호의 타이밍 시퀀스에 따라서 상기 고전압 신호를 래치하고, 제 1 출력 신호와 제 2 출력 신호를 출력하고, 그리고 상기 제 1 출력 신호와 상기 제 2 출력 신호는 반대의 위상을 가지는 상기 고전압 플립플롭은
    제 1 연결단, 제 2 연결단, 그리고 제어단을 가지며, 상기 제 1 스위치의 상기 제어단은 상기 제 1 클럭 신호와 연결되고, 상기 제 1 스위치의 제 1 연결단은 상기 고전압 신호와 연결되고, 상기 제 1 클럭 신호에 따라서 상기 제 1 스위치의 상기 제 1 연결단과 상기 제 1 스위치의 제 2 연결단 사이의 연결 상태를 결정하는 제 1 스위치;
    제 1 연결단, 제 2연결단, 그리고 제어단을 가지며, 상기 제 2 스위치의 상기 제어단은 상기 제 2 클럭 신호와 연결되고, 상기 제 2 스위치의 제 1 연결단은 상기 제 1 스위치의 상기 제 2 연결단에 연결되고, 상기 제 2 클럭 신호에 따라서 상기 제 2 스위치의 상기 제 1 연결단과 상기 제 2 스위치의 상기 제 2 연결단 사이에 연결 상태를 결정하는 제 2스위치;
    상기 제 1 스위치의 상기 제 2 연결단에 연결된 입력단을 가지고, 제 1 출력 신호를 출력하는 출력단을 가진 제 1 고전압 인버터; 그리고
    상기 제 1 고전압 인버터의 상기 출력단에 연결된 입력단을 가지고 상기 제 2 스위치의 상기 제 2 연결단과 연결된 출력단을 가지며 제 2 출력 신호를 출력하는 제 2 고전압 인버터를 포함하며;
    상기 제 1 클럭 신호와 상기 제 2 클럭 신호는 같은 주기를 가지는 것을 특징으로 하는 고전압 플립플롭.
  18. 제 17항에 있어서, 상기 제 1 스위치는 N-타입 트랜지스터인 것을 특징으로 하는 고전압 플립플롭.
  19. 제 17항에 있어서, 상기 제 2스위치는 N-타입 트랜지스터인 것을 특징으로 하는 고전압 플립플롭.
KR1020040038827A 2004-03-03 2004-05-31 소스 드라이브 회로, 래치가능한 전압 레벨 시프터 및고전압 플립플롭 KR100712208B1 (ko)

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