KR100542689B1 - 박막 트랜지스터 액정표시소자의 게이트 드라이버 - Google Patents

Abstract

본 발명은 입력되는 STV 신호의 홀드 시간이 길어지더라도 게이트 드라이버 출력단의 홀드 시간을 동일하게 증가시켜 LCD 패널의 오동작을 방지할 수 있는 액정표시소자의 게이트 구동 회로를 제공하기 위한 것으로, 이를 위해 본 발명은, 액정표시소자용 게이트 드라이버에 있어서, 클럭 신호의 제1에지에 동기되어 입력되는 스타트 신호(STV)를 순차적으로 다음단의 출력 채널로 쉬프트하는 제1 내지 제N(N은 자연수)의 쉬프트 레지스터를 포함하며, 상기 제1쉬프트 레지스터는, 상기 스타트 신호가 상기 클럭 신호의 제1에지에서 1회 래치된 제1신호와, 상기 스타트 신호가 상기 클럭 신호의 제1에지에서 2회 래치된 제2신호의 반전 신호를 논리곱 연산하여 생성된 내부 신호를 제2쉬프트 레지스터의 출력 채널로 쉬프트하는 것을 특징으로 하는 액정표시소자용 게이트 드라이버를 제공한다.

TFT LCD, 게이트 드라이버, 쉬프트 레지스터, 레벨 쉬프터.

Description

박막 트랜지스터 액정표시소자의 게이트 드라이버{GATE DRIVER FOR THIN FILM TRANSISTOR LIQUID CRYSTAL DISPLAY}

도 1은 통상적인 TFT LCD의 구성을 도시한 블럭도.

도 2는 종래기술에 따른 액정 표시 장치의 게이트 드라이버를 도시한 블럭도.

도 3의 도 2의 쉬프트 레지스터의 일예로 플립플롭을 포함하도록 구현한 게이트 드라이버를 도시한 개략도.

도 4는 정상 동작시의 도 3의 쉬프트 레지스터를 포함한 종래의 게이트 드라이버의 동작 파형을 도시한 타이밍도.

도 5는 비정상 동작시의 도 3의 쉬프트 레지스터를 포함한 종래의 게이트 드라이버의 동작 파형을 도시한 타이밍도.

도 6은 본 발명의 쉬프트 레지스터의 일예로 플립플롭을 포함하도록 구현한 게이트 드라이버를 도시한 구성도.

도 7은 정상 상태의 스타트 신호 인가시 본 발명의 게이트 드라이버의 동작 파형을 도시한 타이밍도.

도 8은 비정상 상태의 스타트 신호 인가시 본 발명의 게이트 드라이버의 동 작 파형을 도시한 타이밍도.

* 도면의 주요부분에 대한 부호의 설명 *

60-1 : 제1쉬프트 레지스터

60-2 ∼ 60-n : 제2 ∼ 제N쉬프트 레지스터

F1-1, F1-2, F2 ∼ Fn : 플립플롭

AND1 : 앤드 게이트

본 발명은 박막 트랜지스터의 액정표시소자(TFT LCD)의 게이트 드라이버(Gate driver)에 관한 것으로, 보다 구체적으로 TFT LCD 게이트 드라이버의 쉬프트 레지스터(Shift register) 회로에 관한 것이다.

일반적으로, 액정표시소자(LCD; Liquid Crystal Display)는 액정을 구동하기 위한 스위칭 소자로 박막 트랜지스터(TFT; Thin Film Transistor)가 사용되고 있으며, 이 TFT 스위칭 소자를 이용하여 액정을 구동하는 경우, 스위칭 소자를 온/오프하기 위한 전압 즉, 게이트 온/오프 전압으로 직류(DC) 전압을 사용하고 있고, 이 직류 전압을 스위칭 신호(STV; Vertical Synchronous Signal)로 이용하여 게이트 드라이브 IC(Intergated Circuit)에서 스위칭 파형이 출력되게 된다.

도 1은 통상적인 TFT LCD의 구성을 도시한 블럭도이다.

도 1을 참조하면, TFT LCD는 타이밍 제어부(100)에 의해 구동되어 열기준으로 액정 패널(400)의 게이트 라인을 순차적으로 구동하기 위한 복수의 게이트 드라이버와, 타이밍 제어부(100)에 의해 구동되어 액정 패널(400)의 소오스 라인을 구동시켜 액정 패널(400)이 데이터를 디스플레이하도록 하는 복수의 소오스 드라이버(300)와, 시스템에서 요구하는 다양한 전압을 생성하는 전압발생부(500)를 구비한다.

액정 패널(400)은 액정 캐패시터(C1)와 스위칭 박막 트랜지스터(T1)로 구성된 단위화소가 매트릭스 형태로 배열되며, 스위칭 박막 트랜지스터(T1)의 소오스는 소오스 드라이버(300)에 의해 구동되는 소오스 라인에 연결되고, 각 스위칭 박막 트랜지스터(T1)의 게이트는 게이트 드라이버(200)에 의해 구동되는 게이트 라인에 연결된다.

전술한 구성의 갖는 TFT LCD는 타이밍 제어부(100)에 의해 게이트 드라이버(200)가 해당하는 하나의 게이트 라인을 순차적으로 구동시키고, 소오스 드라이버(300)는 타이밍 제어부(100)로부터 제공되는 데이타를 입력하여 아날로그 신호를 소오스 라인으로 인가하여 데이타를 표시하게 된다.

도 2는 종래기술에 따른 액정 표시 장치의 게이트 드라이버를 도시한 블럭도이다.

게이트 드라이버 칩(10)은 도 2에 도시된 바와 같이 n개의 채널(11 ∼ 14)로 구성된다.

각각의 채널(11 ∼ 14)들은 각각 쉬프트 레지스터(15a ∼ 15d), 레벨 쉬프터(16a ∼ 16d), 출력버퍼(17a ∼ 17d)로 구성된다.

외부로부터 입력되는 STV 신호는 바로 전단 채널(11)의 쉬프트 레지스터(15a)로만 입력되며, 나머지 채널의 쉬프트 레지스터의 입력 신호는 바로 전단 채널의 쉬프트 레지스터의 출력을 받도록 구성되어 있다. 클럭 신호(CLK)가 이와 같은 신호 전달을 제어한다.

그리고 마지막 채널(14)의 쉬프트 레지스터(15d)의 STV 출력 신호는 다음 칩의 첫번째 채널의 쉬프트 레지스터의 입력으로 사용하기 위하여 외부의 STV 신호로 출력되도록 구성된다.

각 채널(11 ∼ 14)들의 레벨 쉬프터(16a ∼ 16d)는 해당 채널의 각각의 쉬프트 레지스터(15a ∼ 15d)의 출력 신호를 입력으로 받으며, 각 채널(11 ∼ 14)의 출력 버퍼(17a ∼ 17d)의 입력은 해당 채널의 레벨 쉬프터(16a ∼ 16d)의 출력 신호를 입력으로 받도록 구성된다.

이와 같은 구성을 갖는 종래 기술의 게이트 드라이버의 드라이빙 동작에 관하여 설명하면 다음과 같다.

먼저, 외부에서 게이트 드라이버 칩(10)에 STV 신호가 입력되면, STV 신호는 첫번째 채널(11)의 쉬프트 레지스터(15a)에 입력된다.

쉬프트 레지스터(15a)에 입력된 신호는 레벨 쉬프터(16a)에 의해 출력되는 전압 레벨만큼 변환된후 출력 버퍼(17a)를 통하여 'OUT1'로 출력된다.

그리고 첫번째 채널(11)의 쉬프트 레지스터(15a)에 입력된 STV 신호는 클럭 신호(CLK)에 의해 두번째 채널(12)의 쉬프트 레지스터(15b)에 입력되어 상기한 방식과 동일한 방식으로 레벨 쉬프터(16b)를 통하여 출력되는 전압 레벨만큼 변환된후 출력버퍼(17b)를 통해 'OUT2'로 출력된다.

이와 같은 방식으로 n개의 출력을 갖는 게이트 드라이버(10)는 클럭 신호(CLK)에 따라 변환된 전압 레벨을 갖는 펄스를 순차적으로 출력한다.

여기서, 마지막 채널(14)의 쉬프트 레지스터(15d)에 입력되는 STV 신호는 동일한 방식으로 변환되어 출력 버퍼(17d)를 통하여 'OUTn'으로 출력되는 동시에 직렬로 연결되는 다른 드라이버 칩의 첫번째 채널의 쉬프트 레지스터의 입력으로 사용하기 위하여 칩 외부로 출력된다.

전술한 쉬프트 레지스터(15a ∼ 15d)는 플립플롭(Flipflop)으로 구성될 수 있는 바, 도 3의 도 2의 쉬프트 레지스터의 일예로 플립플롭을 포함하도록 구현한 게이트 드라이버를 도시한 개략도이다.

도 3을 참조하면, 종래의 게이트 드라이버의 쉬프트 레지스터는 클럭 신호(CLK)에 의해 공통으로 제어되며, STV 신호를 순차적으로 인가받아 동작하는 직렬 연결된 n개의 플립플롭(F1 ∼ Fn)을 구비한다.

전술한 바와 같이, 게이트 드라이버는 STV 신호가 외부에서 인가되면 내부 플립플롭을 통하여 클럭 신호(CLK)의 라이징 에지(Rising edge)에서 신호를 트리거(Trigger)하여 순차적으로 이를 다음 플립플롭으로 쉬프트시킨다. 쉬프트 레지스터의 출력은 레벨 쉬프터와 출력 버퍼를 통해 출력되어 TFT LCD 패널에 인가된다.

도 4는 정상 동작시의 도 3의 쉬프트 레지스터를 포함한 종래의 게이트 드라이버의 동작 파형을 도시한 타이밍도이며, 도 5는 비정상 동작시의 도 3의 쉬프트 레지스터를 포함한 종래의 게이트 드라이버의 동작 파형을 도시한 타이밍도이다.

즉, 도 4에 도시된 바와 같이 클럭 신호(CLK)의 라이징 에지에서 도시된 'a' ∼ 'e'와 같이 쉬프트 동작에 의해 각 채널의 출력 신호 'OUT1' ∼ 'OUTn'이 출력됨을 알 수 있다.

한편, 외부에서 인가되는 STV 신호가 도 5에 도시된 'X'와 같이 홀드 시간(Hold time)이 길어질 경우 쉬프트 레지스터의 플립플롭을 통한 출력 역시 홀드 시간이 길어지게 되며, 결국 LCD 패널에 인가되는 최종 출력의 홀드 시간이 길어지게 된다. 따라서, TFT 구동 셀이 정상 동작에서는 열 기준으로 순차적으로 턴-온되지만 홀드 시간이 길어진 비정상적인 출력(STV 신호)이 인가되면 턴-오프 되어야 할 TFT 구동 셀이 온되어 있게 되며, 이러한 현상은 결국 TFT LCD 패널의 오동작을 야기시킨다.

본 발명의 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로서, 입력되는 STV 신호의 홀드 시간이 길어지더라도 게이트 드라이버 출력단의 홀드 시간을 동일하게 증가시켜 LCD 패널의 오동작을 방지할 수 있는 액정표시소자의 게이트 구동 회로를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 클럭 신호의 제1에지에 동기되어 입력되는 스타트 신호(STV)를 순차적으로 다음단의 출력 채널로 쉬프트하는 제1 내지 제N(N은 자연수)의 쉬프트 레지스터를 포함하며, 상기 제1쉬프트 레지스터는, 상기 스타트 신호를 데이타 입력으로 입력받아 상기 클럭 신호의 에지에 응답하여 래치된 상기 제1신호를 출력하는 제1플립플롭과, 상기 제1신호를 데이타 입력으로 입력받아 상기 클럭 신호의 에지에 응답하여 래치된 상기 제2신호를 출력하는 제2플립플롭과, 상기 클럭신호의 에지에 응답하여 상기 제1플립플롭의 상기 제1신호와 상기 제2플립플롭의 상기 제2신호의 반전 신호를 논리곱 연산하여 생성된 내부 신호를 상기 제2쉬프트 레지스터의 출력 채널로 쉬프트하는 앤드 게이트를 포함하는 액정표시소자용 게이트 드라이버를 제공한다.

본 발명은 게이트 드라이버의 외부에서 인가되는 스타트 신호(예컨대, STV 신호)의 홀드 시간이 길어지더라도 영향을 받지 않고 정상 출력을 구현하는 쉬프트 레지스터의 구조에 관한 것으로, 외부에서 인가되는 스타트 신호를 받아서 예컨대, 2개의 플립플롭과 앤드 게이트로 구성된 논리 회로부를 이용하여 홀드 시간이 일정한 내부 신호를 생성하고 이를 정상적인 동작에서의 STV 신호로 사용한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.

도 6은 본 발명의 쉬프트 레지스터의 일예로 플립플롭을 포함하도록 구현한 게이트 드라이버를 도시한 구성도이다.

도 6을 참조하면, 본 발명의 게이트 드라이버는, 클럭 신호(CLK)의 제1에지(이하 '라이징 에지'라 함)에 동기되어 입력되는 스타트 신호(STV)를 순차적으로 다음단의 출력 채널로 쉬프트하는 제1 내지 제N(N은 자연수)의 쉬프트 레지스터(60-1 ∼ 60-n)를 구비한다. 여기서, 제1쉬프트 레지스터(60-1)는 스타트 신호(STV)가 클럭 신호(CLK)의 라이징 에지에서 1회 래치된 제1신호(A)와, 스타트 신호(STV)가 클럭 신호(CLK)의 라이징 에지에서 2회 래치된 제2신호(B)의 반전 신호(C)를 논리곱 연산하여 생성된 내부 신호(D)를 제2쉬프트 레지스터(60-2)의 출력 채널로 쉬프트한다.

구체적으로, 제1쉬프트 레지스터(60-1)는, 스타트 신호(STV)를 데이타 입력으로 하고 클럭 신호(CLK)의 라이징 에지에 응답하여 래치된 제1신호(A)를 출력하는 제1플립플롭(F1-1)과, 제1신호(A)를 데이타 입력으로 하고 클럭 신호(CLK)의 라이징 에지에 응답하여 래치된 제2신호(B)를 출력하는 제2플립플롭(F1-2)과, 제1신호(A)와 제2신호의 반전 신호(C)를 논리곱 연산하여 내부 신호(D)를 채널1의 출력 즉, 제1출력(OUT1)으로 출력하고 제2쉬프트 레지스터(60-2)의 데이타 입력으로 인가되도록 하는 앤드 게이트(AVD1)를 구비한다.

제2 ∼ 제N쉬프트 레지스터(60-2 ∼ 60-n)는, 전단의 출력을 데이타 입력으로 하고 클럭 신호(CLK)의 라이징 에지에 응답하여 래치된 신호를 출력하는 플립플롭(F2 ∼ Fn)을 각각 구비한다.

한편, 도면에서는 생략되었지만, 게이트 드라이버는 제1 ∼ 제N쉬프트 레지 스터(60-1 ∼ 60-n)에 각각 대응하며, 각 쉬프트 레지스터의 출력을 소정의 전압 레벨 만큼 쉬프트시키는 N개의 레벨 쉬프터와, N개의 레벨 쉬프터에 각각 대응하며, 각 레벨 쉬프터의 출력을 버퍼링하여 출력하기 위한 N개의 출력 버퍼를 더 구비한다.

아울러, 각 플립플립들이 클럭 신호(CLK)의 라이징 에지에 동기되어 동작하는 것을 일예로 하였으나, 클럭 신호(CLK)의 폴링(Falling) 에지에 동기되어 동작할 수도 있다.

도 7은 정상 상태의 스타트 신호(STV) 인가시 본 발명의 게이트 드라이버의 동작 파형을 도시한 타이밍도이며, 도 8은 비정상 상태의 스타트 신호(STV) 인가시 본 발명의 게이트 드라이버의 동작 파형을 도시한 타이밍도인 바, 이를 참조하여 본 6에 도시된 게이트 드라이버의 동작을 살펴 본다.

스타트 신호(STV)가 제1쉬프트 레지스터(60-1)로 인가되면, 플립플롭(F1-1)은 클럭 신호(CLK)의 라이징 에지에 응답하여 스타트 신호(STV)를 래치하여 제1신호(A)를 출력한다. 플립플롭(F1-2)은 클럭 신호(CLK)의 라이징 에지에 응답하여 제1신호(A)를 래치하여 제2신호(B)를 출력한다.

제3신호(C)는 플립플롭(F1-2)의 QB의 출력으로서 제2신호(B)의 반전 신호이다. 제3신호(C)와 제1신호(A)를 앤드 게이트(AND1)을 통해 'f'와 같이 논리곱 연산하게 되면, 스타트 신호(STV)가 정상 상태인 경우에는 플립플롭(F1-1)의 출력인 제1신호(A)와 동일한 파형을 갖는 내부 신호(D)가 출력된다. 따라서, 제1채널에 해당하는 출력 'OUT1'은 내부 신호(D)와 동일한 파형으로 출력된다. 내부 신호(D)를 데이타 입력으로 하는 플립플롭(F2)은 'g'와 같이 클럭 신호(CLK)의 라이징 에지에서 동기되어 래치되고 레벨 쉬프터를 통해 쉬프트된 신호 'OUT2'를 채널2를 통해 출력하고, 'OUT2'를 데이타 입력으로 하는 플립플롭(F3)은 'h'와 같이 클럭 신호(CLK)의 라이징 에지에서 동기되어 래치되고 레벨 쉬프터를 통해 쉬프트된 신호 'OUT3'을 채널3을 통해 출력한다. 동일한 방식으로 'OUT(n-1)'를 데이타 입력으로 하는 플립플롭(Fn)은 'i'와 같이 클럭 신호(CLK)의 라이징 에지에서 동기되어 래치되고 레벨 쉬프터를 통해 쉬프트된 신호 'OUTn'을 채널n을 통해 출력한다.

전술한 바와 같이, 본 발명의 쉬프트 레지스터는 스타트 신호(STV)가 정상 상태인 경우에는 종래와 동일한 동작을 함을 알 수 있다.

이하, 도 8을 참조하여 비정상적인 스타트 신호(STV)가 인가되는 경우의 쉬프트 레지스터의 동작을 살펴 본다.

홀드 시간을 갖는 비정상적인 스타트 신호(STV)가 제1쉬프트 레지스터(60-1)로 인가되면, 플립플롭(F1-1)은 'j'와 같이 클럭 신호(CLK)의 라이징 에지에 응답하여 스타트 신호(STV)를 래치하여 제1신호(A)를 출력하며, 플립플롭(F1-2)은 클럭 신호(CLK)의 라이징 에지에 응답하여 제1신호(A)를 래치하여 제2신호(B)를 출력한다. 제3신호(C)는 플립플롭(F1-2)의 QB의 출력으로서 제2신호(B)의 반전 신호이다.

여기서, 제1신호(A)와 제2신호(B) 및 제3신호(C)는 스타트 신호(STV)와 같이 홀드 시간을 갖는다.

제3신호(C)와 제1신호(A)를 앤드 게이트(AND1)을 통해 'k'와 같이 논리곱 연산하게 되면, 스타트 신호(STV)가 비정상 상태인 경우에도 도 8에 도시된 정상적인 내부 신호(D)와 동일한 내부 신호(D)가 출력된다. 따라서, 제1채널에 해당하는 출력 'OUT1'은 내부 신호(D)와 동일한 파형으로 출력된다.

한편, 여기서는 내부 신호(D)가 플립플롭(F1-1)의 출력인 제1신호(A)와 다른 파형이다.

내부 신호(D)를 데이타 입력으로 하는 플립플롭(F2)은 'l'과 같이 클럭 신호(CLK)의 라이징 에지에서 동기되어 래치되고 레벨 쉬프터를 통해 쉬프트된 신호 'OUT2'를 채널2를 통해 출력하고, 'OUT2'를 데이타 입력으로 하는 플립플롭(F3)은 'm'과 같이 클럭 신호(CLK)의 라이징 에지에서 동기되어 래치되고 레벨 쉬프터를 통해 쉬프트된 신호 'OUT3'을 채널3을 통해 출력한다. 동일한 방식으로 'OUT(n-1)'를 데이타 입력으로 하는 플립플롭(Fn)은 'o'와 같이 클럭 신호(CLK)의 라이징 에지에서 동기되어 래치되고 레벨 쉬프터를 통해 쉬프트된 신호 'OUTn'을 채널n을 통해 출력한다.

전술한 바와 같이, 본 발명의 쉬프트 레지스터는 스타트 신호(STV)가 비정상 상태인 경우에도 스타트 신호(STV)가 정상 상태인 경우와 동일한 동작을 함을 알 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

종래기술의 경우 외부 입력 신호의 홀드 시간이 길어질 경우에 게이트 드라이버 출력의 홀드 시간이 동일하게 증가하여 TFT LCD 패널의 구동 셀을 열 기준으로 순차적으로 온 시키지 못하고 동시에 온되는 경우가 발생하여 패널의 동작에 불량을 야기하였으나, 상기와 같이 본 발명은 불량이 발생할 수 있는 원인을 제거함으로써 게이트 드라이버으 특성을 개선할 수 있으며 제품의 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (5)

1. 삭제
2. 클럭 신호의 에지에 동기되어 입력되는 스타트 신호(STV)를 순차적으로 다음단의 출력 채널로 쉬프트하는 제1 내지 제N(N은 자연수)의 쉬프트 레지스터를 포함하며,

   상기 제1쉬프트 레지스터는,

   상기 스타트 신호를 데이타 입력으로 입력받아 상기 클럭 신호의 에지에 응답하여 래치된 상기 제1신호를 출력하는 제1플립플롭;

   상기 제1신호를 데이타 입력으로 입력받아 상기 클럭 신호의 에지에 응답하여 래치된 상기 제2신호를 출력하는 제2플립플롭; 및

   상기 클럭신호의 에지에 응답하여 상기 제1플립플롭의 상기 제1신호와 상기 제2플립플롭의 상기 제2신호의 반전 신호를 논리곱 연산하여 생성된 내부 신호를 상기 제2쉬프트 레지스터의 출력 채널로 쉬프트하는 앤드 게이트를 포함하는 액정표시소자용 게이트 드라이버.
3. 제 2 항에 있어서,

   상기 제2 내지 제N쉬프트 레지스터는,

   전단의 출력을 데이타 입력으로 하고 상기 클럭 신호의 에지에 응답하여 래치된 신호를 출력하는 플립플롭을 각각 포함하는 것을 특징으로 하는 액정표시소자용 게이트 드라이버.
4. 제 3 항에 있어서,

   상기 클럭 신호의 에지는 라이징 에지인 것을 특징으로 하는 액정표시소자용 게이트 드라이버.
5. 제 2 항에 있어서,

   상기 제1 내지 제N쉬프트 레지스터에 각각 대응하며, 각 쉬프트 레지스터의 출력을 소정의 전압 레벨 만큼 쉬프트시키는 제1 내지 제N의 레벨 쉬프터와,

   상기 제1 내지 제N의 레벨 쉬프터에 각각 대응하며, 상기 제1 내지 제N의 레벨 쉬프터의 출력을 버퍼링하여 출력하기 위한 제1내지 제N의 출력버퍼를 더 포함하는 것을 특징으로 하는 액정표시소자용 게이트 드라이버.

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