JP4762251B2 - 液晶表示装置およびその駆動方法 - Google Patents

Description

本発明は、液晶表示装置およびその駆動方法に関し、特に、パーシャル表示機能を有する液晶表示装置およびその駆動方法に関する。

液晶表示装置の中には、画面の一部に表示を行う（以下、パーシャル表示という）機能を有するものがある。パーシャル表示は、例えば携帯電話において、待ち受け中に電波の受信状態や時刻などを画面の一部に表示するときに使用される（図１０を参照）。パーシャル表示を行うときには、設定された表示領域内の表示素子には映像信号が書き込まれるが、非表示領域内の表示素子には映像信号が書き込まれない。このようなパーシャル表示を行うことにより、表示素子の駆動頻度を減らし、液晶表示装置の消費電力を低減することができる。パーシャル表示については、例えば特許文献１および２に開示されている。

図１１は、パーシャル表示機能を有する従来の液晶表示装置の構成を示す図である。図１１において、画素アレイ８４は、（ｍ×ｎ）個の表示素子Ｐ、ｎ本の走査信号線Ｇ１〜Ｇｎ、および、ｍ本のデータ信号線Ｓ１〜Ｓｍを含んでいる。走査信号線駆動回路８２は、表示制御部８１から出力された制御信号（ＧＳＰ、ＧＥＮ、ＧＣＫ１、ＧＣＫ２）に基づき、走査信号線Ｇ１〜Ｇｎを順に選択的に活性化する。データ信号線駆動回路８３は、表示制御部８１から出力された制御信号（ＳＳＰ、ＳＣＫ、ＳＣＫＢ）および映像信号ＶＤに基づき、データ信号線Ｓ１〜Ｓｍを駆動する。

パーシャル表示を行うときには、表示制御部８１は、非表示期間（非表示領域に対応した期間）では、ゲートイネーブル信号ＧＥＮをローレベルに制御する。走査信号線駆動回路８２は、ゲートイネーブル信号ＧＥＮがローレベルのときには、いずれの走査信号線も活性化しない。したがって、ゲートイネーブル信号ＧＥＮがローレベルである間、映像信号ＶＤはいずれの表示素子Ｐにも書き込まれない。

図１２は、データ信号線駆動回路８３の詳細な構成を示す図である。データ信号線駆動回路８３は、データ信号線Ｓ１〜Ｓｍのそれぞれに対応して、フリップフロップ９１およびサンプリング部９２を含んでいる。フリップフロップ９１は、直列に接続され、シフトレジスタを形成する。シフトレジスタの出力信号が、データ信号線Ｓ１〜Ｓｍについてのサンプリング信号ＳＭＰ１〜ＳＭＰｍとなる。

サンプリング部９２は、複数のインバータ９３およびサンプリングスイッチ９４を含んでいる。インバータ９３は、駆動能力が小さいものから順に直列に接続される。サンプリングスイッチ９４の制御端子には、インバータ９３を通過したサンプリング信号ＳＭＰ１〜ＳＭＰｍが与えられる。サンプリングスイッチ９４は、制御端子に与えられたサンプリング信号に基づき、映像信号ＶＤをデータ信号線Ｓ１〜Ｓｍに印加するか否かを切り換える。なお、サンプリング部９２にインバータ９３を設ける理由は、フリップフロップ９１の駆動能力ではサンプリングスイッチ９４を所望の速度でスイッチングさせることができないからである。
日本国特開平１１−１８４４３４号公報 日本国特開２００２−９９２６２号公報

上述したパーシャル表示は、主に、消費電力に対する要求が厳しい電子機器（例えば、携帯電話）で行われる。このため、液晶表示装置の消費電力も、可能な限り低減する必要がある。ところが一方では、液晶表示装置に含まれる表示素子の個数は増加し続けている。表示素子の個数が増加すると、（１）サンプリング部の個数が増加する、（２）サンプリング部がより高速に動作する、などの理由により液晶表示装置の消費電力は増加する。

ところで、パーシャル表示機能を有する液晶表示装置を使用する場合、一般に、画面全体に表示を行う時間よりも、パーシャル表示を行う時間のほうがはるかに長い。したがって、液晶表示装置の消費電力を低減するためには、パーシャル表示を行うときの消費電力を低減することが効果的である。また、液晶表示装置のデータ信号線駆動回路では、シフトレジスタとサンプリングスイッチとの間に設けられるバッファ回路（図１２では、インバータ９３）が多くの電力を消費することが知られている。

それ故に、本発明は、パーシャル表示を行うときの液晶表示装置の消費電力を低減することを目的とする。

本発明の第１の局面は、パーシャル表示機能を有する液晶表示装置であって、
行方向および列方向に配置された複数の表示素子と、同じ行に配置された表示素子に共通して接続される複数の走査信号線と、同じ列に配置された表示素子に共通して接続される複数のデータ信号線とを含む画素アレイと、
前記走査信号線を選択的に活性化する走査信号線駆動回路と、
与えられた映像信号に基づき、前記データ信号線を駆動するデータ信号線駆動回路とを備え、
前記データ信号線駆動回路は、
各前記データ信号線についてサンプリング信号を出力するシフトレジスタと、
各前記データ信号線に対応して設けられ、第１および第２の出力端子を有し、前記シフトレジスタから出力されたサンプリング信号を、通常表示モードでは少なくとも前記第１の出力端子から出力し、パーシャル表示モードでは前記第２の出力端子から出力する選択回路と、
各前記データ信号線に対応して設けられ、前記第１の出力端子から出力されたサンプリング信号に基づき前記映像信号をサンプリングし、前記データ信号線に印加する第１のサンプリング部と、
各前記データ信号線に対応して設けられ、前記第２の出力端子から出力されたサンプリング信号に基づき前記映像信号をサンプリングし、前記データ信号線に印加する第２のサンプリング部とを含み、
前記第２のサンプリング部は、前記第１のサンプリング部よりも低速で動作する回路構成を有することを特徴とする。

本発明の第２の局面は、本発明の第１の局面において、
前記第１のサンプリング部は、
前記第１の出力端子から出力されたサンプリング信号が入力される第１のバッファ部と、
前記第１のバッファ部から出力されたサンプリング信号に基づき、前記映像信号を前記データ信号線に印加するか否かを切り換える第１のサンプリングスイッチとを含み、
前記第２のサンプリング部は、
前記第２の出力端子から出力されたサンプリング信号が入力される第２のバッファ部と、
前記第２のバッファ部から出力されたサンプリング信号に基づき、前記映像信号を前記データ信号線に印加するか否かを切り換える第２のサンプリングスイッチとを含み、
前記第２のバッファ部の駆動能力は、前記第１のバッファ部よりも低く、
前記第２のサンプリングスイッチのオン抵抗は、前記第１のサンプリングスイッチよりも大きいことを特徴とする。

本発明の第３の局面は、本発明の第２の局面において、
前記第２のバッファ部は、前記第１のバッファ部よりもチャネル幅が狭いトランジスタで構成されており、
前記第２のサンプリングスイッチは、前記第１のサンプリングスイッチよりもチャネル幅が狭いトランジスタで構成されていることを特徴とする。

本発明の第４の局面は、本発明の第１の局面において、
前記選択回路は、通常表示モードでは、前記シフトレジスタから出力されたサンプリング信号を前記第２の出力端子から出力せず、前記第１の出力端子から出力することを特徴とする。

本発明の第５の局面は、本発明の第１の局面において、
前記選択回路は、通常表示モードでは、前記シフトレジスタから出力されたサンプリング信号を前記第１および第２の出力端子から出力することを特徴とする。

本発明の第６の局面は、本発明の第１の局面において、
前記走査信号線駆動回路は、通常表示モードでは、活性化する走査信号線を第１のライン時間ごとに切り換え、パーシャル表示モードにおける表示期間では、活性化する走査信号線を前記第１のライン時間よりも長い第２のライン時間ごとに切り換え、
前記シフトレジスタは、通常表示モードでは第１のサンプリング周期で動作し、パーシャル表示モードにおける表示期間では、前記第１のサンプリング周期よりも長い第２のサンプリング周期で動作することを特徴とする。

本発明の第７の局面は、行方向および列方向に配置された複数の表示素子と、同じ行に配置された表示素子に共通して接続される複数の走査信号線と、同じ列に配置された表示素子に共通して接続される複数のデータ信号線とを含む画素アレイを有する液晶表示装置の駆動方法であって、
前記走査信号線を選択的に活性化するステップと、
与えられた映像信号に基づき、前記データ信号線を駆動するステップとを備え、
前記データ信号線を駆動するステップは、
各前記データ信号線についてサンプリング信号を生成するステップと、
各前記データ信号線について、生成したサンプリング信号を、通常表示モードでは少なくとも第１のサンプリング信号として出力し、パーシャル表示モードでは第２のサンプリング信号として出力するステップと、
各前記データ信号線に対応して設けられた第１のサンプリング部を用いて、前記第１のサンプリング信号に基づき前記映像信号をサンプリングし、前記データ信号線に印加するステップと、
各前記データ信号線に対応して設けられた第２のサンプリング部を用いて、前記第２のサンプリング信号に基づき前記映像信号をサンプリングし、前記データ信号線に印加するステップとを含み、
前記第２のサンプリング部は、前記第１のサンプリング部よりも低速で動作する回路構成を有することを特徴とする。

本発明の第１または第７の局面によれば、通常表示モードでは、第１のサンプリング部（あるいは、第１および第２のサンプリング部）を用いたサンプリングが行われ、パーシャル表示モードでは、第１のサンプリング部よりも低速で動作する第２のサンプリング部を用いたサンプリングが行われる。これにより、従来の液晶表示装置と比べて、パーシャル表示を行うときの消費電力を低減することができる。

本発明の第２の局面によれば、第１のサンプリング部と第２のサンプリング部との間で、バッファ部およびサンプリングスイッチの特性に差を持たせることにより、第１のサンプリング部よりも低速で動作する第２のサンプリング部を備えた液晶表示装置を得ることができる。

本発明の第３の局面によれば、第１のサンプリング部と第２のサンプリング部との間で、バッファ部およびサンプリングスイッチを構成するトランジスタのチャネル幅に違いを持たせることにより、第１のサンプリング部よりも低速で動作する第２のサンプリング部を備えた液晶表示装置を得ることができる。

本発明の第４の局面によれば、第１のサンプリング部と第２のサンプリング部とは常に排他的に動作するので、液晶表示装置の設計や評価などを容易に行うことができる。

本発明の第５の局面によれば、通常表示モードでは２つのサンプリング部が並列に動作するので、第１のサンプリング部の能力を低く設計することができる。

本発明の第６の局面によれば、パーシャル表示モードにおける表示期間では、１ライン時間およびサンプリング周期が通常表示モードのときよりも長くなり、映像信号は通常表示モードのときよりも遅い速度で変化する。したがって、第２のサンプリング部が動作するパーシャル表示モードでも、正しいサンプリング動作を保証することができる。

本発明の一実施形態に係る液晶表示装置の構成を示すブロック図である。 図１に示す液晶表示装置に含まれるデータ信号線駆動回路の詳細な構成を示す図である。 図２に示すデータ信号線駆動回路に含まれる選択回路の第１構成例の回路図である。 図３Ａに示す選択回路の真理値表を示す図である。 図２に示すデータ信号線駆動回路に含まれる選択回路の第２構成例の回路図である。 図４Ａに示す選択回路の真理値表を示す図である。 図２に示すデータ信号線駆動回路に含まれる選択回路の第３構成例を回路図である。 図５Ａに示す選択回路の真理値表を示す図である。 図３Ａまたは図４Ａに示す選択回路を含むデータ信号線駆動回路のタイミングチャートである。 図５Ａに示す選択回路を含むデータ信号線駆動回路のタイミングチャートである。 図２に示すデータ信号線駆動回路に含まれる第１および第２のサンプリング部の動作状況を示すテーブルである。 図１に示す液晶表示装置に含まれる表示制御部の出力信号のタイミングチャートである。 パーシャル表示による表示画面の例を示す図である。 従来の液晶表示装置の構成を示すブロック図である。 従来の液晶表示装置に含まれるデータ信号線駆動回路の詳細な構成を示す図である。

符号の説明

１０…液晶表示装置
１１…表示制御部
１２…走査信号線駆動回路
１３…データ信号線駆動回路
１４…画素アレイ
２１…フリップフロップ
２２…選択回路
２３…第１のサンプリング部
２４…第２のサンプリング部
３１、４１…インバータ
３２、４２…サンプリングスイッチ

図１は、本発明の一実施形態に係る液晶表示装置の構成を示すブロック図である。図１に示す液晶表示装置１０は、表示制御部１１、走査信号線駆動回路１２、データ信号線駆動回路１３、および、画素アレイ１４を備えている。液晶表示装置１０には、通常表示モードかパーシャル表示モードかを示すモード選択信号ＭＳＥＬが供給される。液晶表示装置１０は、通常表示モードでは画面全体に表示を行い、パーシャル表示モードでは画面の一部に表示を行う。

画素アレイ１４は、（ｍ×ｎ）個の表示素子Ｐ、ｎ本の走査信号線Ｇ１〜Ｇｎ、および、ｍ本のデータ信号線Ｓ１〜Ｓｍを含んでいる。（ｍ×ｎ）個の表示素子Ｐは、行方向にｍ個ずつ、列方向にｎ個ずつ配置される。走査信号線Ｇ１〜Ｇｎは、同じ行に配置された表示素子Ｐに共通して接続される。データ信号線Ｓ１〜Ｓｍは、同じ列に配置された表示素子Ｐに共通して接続される。

画素アレイ１４は、液晶パネル上に形成される。液晶パネルには、走査信号線駆動回路１２およびデータ信号線駆動回路１３の全部または一部が、モノリシックに形成される。また、液晶パネルに表示制御部１１の一部をモノリシックに形成してもよい。

表示制御部１１は、走査信号線駆動回路１２およびデータ信号線駆動回路１３に対して制御信号を出力すると共に、データ信号線駆動回路１３に対して映像信号ＶＤを出力する。より詳細には、表示制御部１１は、走査信号線駆動回路１２に対して、ゲートスタートパルスＧＳＰ、ゲートクロックＧＣＫ１、ＧＣＫ２、および、ゲートイネーブル信号ＧＥＮを出力すると共に、データ信号線駆動回路１３に対して、ソーススタートパルスＳＳＰ、ソースクロックＳＣＫ、ＳＣＫＢ（ＳＣＫの否定信号）、パーシャル表示制御信号ＰＡＴＣＴＬ、および、映像信号ＶＤを出力する。

ゲートスタートパルスＧＳＰは、１フレームの先頭を示す信号であり、１フレーム時間に１回の割合で所定の時間だけ所定のレベル（以下、ハイレベルとする）となる。ゲートクロックＧＣＫ１、ＧＣＫ２は、１ラインの先頭を示す信号であり、それぞれ、２ライン時間に１回の割合で所定の方向（以下、立ち上がり方向とする）に変化する。ゲートイネーブル信号ＧＥＮは、表示を行うか否かを１ラインごとに示す信号であり、通常表示モード、および、パーシャル表示モードにおける表示期間（表示領域に対応した期間）では所定の値（以下、ハイレベルとする）となる。

以下、映像信号ＶＤが変化する周期を「サイクル」という。ソーススタートパルスＳＳＰは、１ラインの先頭を示す信号であり、１ライン時間に１サイクルだけ所定のレベル（以下、ハイレベルとする）となる。ソースクロックＳＣＫは、２サイクルの周期を有するクロック信号である。パーシャル表示制御信号ＰＡＴＣＴＬは、モード選択信号ＭＳＥＬと同じ信号である。映像信号ＶＤは、ソースクロックＳＣＫの立ち上がりと立ち下がりに同期して変化する。

走査信号線駆動回路１２は、表示制御部１１から出力された制御信号に基づき、走査信号線Ｇ１〜Ｇｎを順に選択的に活性化する。より詳細には、走査信号線駆動回路１２は、ゲートスタートパルスＧＳＰが出力された直後の１ライン時間では、走査信号線Ｇ１に所定の電位を印加することにより、走査信号線Ｇ１を活性化する。その後、走査信号線駆動回路１２は、ゲートクロックＧＣＫ１またはＧＣＫ２が立ち上がるたびに、活性化する走査信号線をＧ２、Ｇ３、…、Ｇｎの順に切り換える。ただし、ゲートイネーブル信号ＧＥＮがローレベルのときには、走査信号線駆動回路１２はいずれの走査信号線も活性化しない。

データ信号線駆動回路１３は、表示制御部１１から出力された制御信号および映像信号ＶＤに基づき、データ信号線Ｓ１〜Ｓｍを駆動する。データ信号線駆動回路１３は、以下に示す回路構成を有する。

図２は、データ信号線駆動回路１３の詳細な構成を示す図である。データ信号線駆動回路１３は、データ信号線Ｓ１〜Ｓｍのそれぞれに対応して、フリップフロップ２１、選択回路２２、第１のサンプリング部２３、および、第２のサンプリング部２４を含んでいる。なお、図面を簡略化するために、図２にはデータ信号線Ｓ１〜Ｓ４に対応した回路のみが描かれている。

データ信号線駆動回路１３には、全部でｍ個のフリップフロップ２１が含まれる。ｍ個のフリップフロップ２１は、前段の出力が次段の入力となるように直列に接続され、ｍ段のシフトレジスタを形成する。シフトレジスタには、クロック入力としてソースクロックＳＣＫ、ＳＣＫＢが与えられ、シリアルデータ入力としてソーススタートパルスＳＳＰが与えられる。フリップフロップ２１は、ソースクロックＳＣＫまたはＳＣＫＢが変化したときに、前段のフリップフロップ２１の出力信号（または、ソーススタートパルスＳＳＰ）を記憶する。

以下、ｉ番目（ｉは１以上ｍ以下の整数）のフリップフロップ２１の出力信号をサンプリング信号Ｑｉという。サンプリング信号Ｑ１は、１ライン時間のうちで最初に２サイクルに亘ってハイレベルとなる。サンプリング信号Ｑ２は、サンプリング信号Ｑ１の立ち上がりから１サイクル遅れて、２サイクルに亘ってハイレベルとなる。同様に、サンプリング信号Ｑｉは、サンプリング信号Ｑｉ−１の立ち上がりから１サイクル遅れて、２サイクルに亘ってハイレベルとなる（後述する図６および図７を参照）。

データ信号線Ｓ１〜Ｓｍに対応して設けられた選択回路２２、第１のサンプリング部２３、および、第２のサンプリング部２４は、それぞれ同じ回路構成を有する。以下では、データ信号線Ｓｉに対応して設けられた選択回路２２、第１のサンプリング部２３、および、第２のサンプリング部２４について説明する。

選択回路２２には、サンプリング信号Ｑｉとパーシャル表示制御信号ＰＡＴＣＴＬとが入力される。パーシャル表示制御信号ＰＡＴＣＴＬは、通常表示モードではローレベル、パーシャル表示モードではハイレベルとなる。選択回路２２は、第１のサンプリング部２３に接続された第１の出力端子と、第２のサンプリング部２４に接続された第２の出力端子とを有する。選択回路２２は、通常表示モードではサンプリング信号Ｑｉを第１の出力端子から出力し、パーシャル表示モードではサンプリング信号Ｑｉを第２の出力端子から出力する。あるいは、選択回路２２は、通常表示モードではサンプリング信号Ｑｉを第１および第２の出力端子の両方から出力してもよい。

図３Ａ、図４Ａおよび図５Ａは、それぞれ、選択回路２２の第１〜第３の構成例の回路図であり、図３Ｂ、図４Ｂおよび図５Ｂは、それぞれ、図３Ａ、図４Ａおよび図５Ａに示す選択回路の真理値表を示す図である。以下、選択回路２２の第１の出力端子から出力されるサンプリング信号を第１のサンプリング信号ＳＭＰ＿Ｌｉといい、選択回路２２の第２の出力端子から出力されるサンプリング信号を第２のサンプリング信号ＳＭＰ＿Ｓｉという。

図３Ａに示す選択回路２２ａは、インバータ、２個のアナログスイッチ、および、２個のＮ型ＭＯＳトランジスタを含んでいる。選択回路２２ａは、パーシャル表示制御信号ＰＡＴＣＴＬがローレベルのときはサンプリング信号Ｑｉを第１の出力端子から出力し、パーシャル表示制御信号ＰＡＴＣＴＬがハイレベルのときはサンプリング信号Ｑｉを第２の出力端子から出力する（図３Ｂを参照）。

図４Ａに示す選択回路２２ｂは、インバータおよび２個のＡＮＤゲートを含んでいる。選択回路２２ｂは、選択回路２２ａと同様に、パーシャル表示制御信号ＰＡＴＣＴＬがローレベルのときはサンプリング信号Ｑｉを第１の出力端子から出力し、パーシャル表示制御信号ＰＡＴＣＴＬがハイレベルのときはサンプリング信号Ｑｉを第２の出力端子から出力する（図４Ｂを参照）。

図５Ａに示す選択回路２２ｃは、インバータおよびＡＮＤゲートを含んでいる。選択回路２２ｃは、パーシャル表示制御信号ＰＡＴＣＴＬがローレベルのときはサンプリング信号Ｑｉを第１および第２の出力端子の両方から出力し、パーシャル表示制御信号ＰＡＴＣＴＬがハイレベルのときはサンプリング信号Ｑｉを第２の出力端子から出力する（図５Ｂを参照）。

図６は、選択回路２２ａまたは２２ｂを含むデータ信号線駆動回路１３のタイミングチャートである。図６に示すように、通常表示モード（パーシャル表示制御信号ＰＡＴＣＴＬがローレベルのとき）では、サンプリング信号Ｑｉに基づき、第１のサンプリング信号ＳＭＰ＿Ｌｉが出力される。パーシャル表示モード（パーシャル表示制御信号ＰＡＴＣＴＬがハイレベルのとき）では、サンプリング信号Ｑｉに基づき、第２のサンプリング信号ＳＭＰ＿Ｓｉが出力される。

図７は、選択回路２２ｃを含むデータ信号線駆動回路１３のタイミングチャートである。図７に示すように、通常表示モードでは、サンプリング信号Ｑｉに基づき、第１のサンプリング信号ＳＭＰ＿Ｌｉと第２のサンプリング信号ＳＭＰ＿Ｓｉとが出力される。パーシャル表示モードでは、サンプリング信号Ｑｉに基づき、第２のサンプリング信号ＳＭＰ＿Ｓｉが出力される。

第１のサンプリング部２３は、第１のサンプリング信号ＳＭＰ＿Ｌｉに基づき映像信号ＶＤをサンプリングし、データ信号線Ｓｉに印加する。第２のサンプリング部２４は、第２のサンプリング信号ＳＭＰ＿Ｓｉに基づき映像信号ＶＤをサンプリングし、データ信号線Ｓｉに印加する。

上述したように、選択回路２２は、パーシャル表示制御信号ＰＡＴＣＴＬに応じて、サンプリング信号Ｑｉの出力先を切り換える。したがって、選択回路２２の種類とパーシャル表示制御信号ＰＡＴＣＴＬとに応じて、第１のサンプリング部２３および第２のサンプリング部２４が動作する場合と動作しない場合とがある。

図８は、第１のサンプリング部２３と第２のサンプリング部２４の動作状況を示すテーブルである。図８に示すように、選択回路２２として選択回路２２ａまたは２２ｂを使用する場合には、パーシャル表示制御信号ＰＡＴＣＴＬがローレベルのときは第１のサンプリング部２３が動作し、パーシャル表示制御信号ＰＡＴＣＴＬがハイレベルのときは第２のサンプリング部２４が動作する。また、選択回路２２として選択回路２２ｃを使用する場合には、パーシャル表示制御信号ＰＡＴＣＴＬがローレベルのときは第１のサンプリング部２３と第２のサンプリング部２４とが動作し、パーシャル表示制御信号ＰＡＴＣＴＬがハイレベルのときは第２のサンプリング部２４が動作する。

以下、再び図２を参照して、第１のサンプリング部２３と第２のサンプリング部２４の詳細を説明する。図２に示すように、第１のサンプリング部２３は、複数のインバータ３１およびサンプリングスイッチ３２を含んでいる。サンプリングスイッチ３２は、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとからなるアナログスイッチである。サンプリングスイッチ３２の一方の導通端子には映像信号ＶＤが与えられ、他方の導通端子はデータ信号線Ｓｉに接続される。

インバータ３１は２つのグループに分けられ、各グループに属するインバータ３１は直列に接続される。直列に接続されたインバータ３１は、バッファ部として機能する。より詳細には、インバータ３１は、内蔵するＭＯＳトランジスタのチャネル幅が狭いものから順に（すなわち、駆動能力が小さいものから順に）接続される。最初のインバータ３１には、第１のサンプリング信号ＳＭＰ＿Ｌｉが入力される。サンプリングスイッチ３２の制御端子には、最後のインバータ３１を通過した第１のサンプリング信号ＳＭＰ＿Ｌｉが与えられる。なお、第１のサンプリング部２３は、インバータ３１に代えて、バッファ機能を有する他の回路（例えば、入力信号を非反転出力するバッファ）を含んでいてもよい。

第１のサンプリング信号ＳＭＰ＿Ｌｉがハイレベルのとき、サンプリングスイッチ３２はオン状態となり、映像信号ＶＤはデータ信号線Ｓｉに印加される。これに対して、第１のサンプリング信号ＳＭＰ＿Ｌｉがローレベルのとき、サンプリングスイッチ３２はオフ状態となり、映像信号ＶＤはデータ信号線Ｓｉに印加されない。このようにサンプリングスイッチ３２は、制御端子に与えられたサンプリング信号（複数のバッファ３１を通過した第１のサンプリング信号ＳＭＰ＿Ｌｉ）に基づき、映像信号ＶＤをデータ信号線Ｓｉに印加するか否かを切り換える。

第２のサンプリング部２４は、第１のサンプリング部２３と同様に、複数のインバータ４１およびサンプリングスイッチ４２を含んでいる。インバータ４１およびサンプリングスイッチ４２の接続形態は、第１のサンプリング部２３の場合と同じである。直列に接続されたインバータ４１は、バッファ部として機能する。サンプリングスイッチ４２は、複数のインバータ４１を通過した第２のサンプリング信号ＳＭＰ＿Ｓｉに基づき、映像信号ＶＤをデータ信号線Ｓｉに印加するか否かを切り換える。

第２のサンプリング部２４は、以下の点で、第１のサンプリング部２３と相違する。サンプリングスイッチ４２は、サンプリングスイッチ３２よりもチャネル幅が狭いＭＯＳトランジスタを用いて構成される。このため、サンプリングスイッチ４２のオン抵抗は、サンプリングスイッチ３２よりも大きくなる。また、インバータ４１は、インバータ３１よりもチャネル幅が狭いＭＯＳトランジスタを用いて構成される。このため、インバータ４１の駆動能力はインバータ３１よりも低くなり、インバータ４１で構成されたバッファ回路の駆動能力はインバータ３１で構成されたバッファ回路よりも低くなる。回路構成に以上のような違いがあるために、第２のサンプリング部２４は第１のサンプリング部２３よりも低速で動作する。

上述したように、パーシャル表示モードでは、第１のサンプリング部２３は動作せず、第２のサンプリング部２４のみが動作する（図８を参照）。このようなパーシャル表示モードにおいても正しいサンプリング動作を保証するために、液晶表示装置１０では、以下に示すように、パーシャル表示モードにおける表示期間では通常表示モードのときよりも１ライン時間およびサンプリング周期を長くし、パーシャル表示モードにおける非表示期間では通常表示モードのときよりも１ライン時間を短くする方法が用いられる。

図９は、表示制御部１１の出力信号のタイミングチャートである。通常表示モード（パーシャル表示制御信号ＰＡＴＣＴＬがローレベルのとき）では、１ライン時間（以下、Ｔ１という）ごとにゲートクロックＧＣＫ１またはＧＣＫ２が立ち上がる。このため、走査信号線駆動回路１２は、活性化する走査信号線を１ライン時間Ｔ１ごとに切り換える。

これに対して、パーシャル表示モードにおける表示期間（パーシャル表示制御信号ＰＡＴＣＴＬがハイレベル、かつ、ゲートイネーブル信号ＧＥＮがハイレベルのとき）では、１ライン時間Ｔ１（通常表示モードにおける１ライン時間）よりも長い時間（以下、Ｔ２という）ごとに、ゲートクロックＧＣＫ１またはＧＣＫ２が立ち上がる。このため、走査信号線駆動回路１２は、活性化する走査信号線を１ライン時間Ｔ１よりも長い時間Ｔ２ごとに切り換える。

また、パーシャル表示モードにおける非表示期間（パーシャル表示制御信号ＰＡＴＣＴＬがハイレベル、かつ、ゲートイネーブル信号ＧＥＮがローレベルのとき）では、１ライン時間Ｔ１よりも短い時間（以下、Ｔ３という）ごとに、ゲートクロックＧＣＫ１またはＧＣＫ２が立ち上がる。ただし、ゲートイネーブル信号ＧＥＮがローレベルであるので、走査信号線駆動回路１２はいずれの走査信号線も活性化しない。

このように、液晶表示装置１０における１ライン時間は、通常表示モードではＴ１、パーシャル表示モードにおける表示期間ではＴ２（Ｔ２＞Ｔ１）、パーシャル表示モードにおける非表示期間ではＴ３（Ｔ３＜Ｔ１）となる（以下、この時間をＴ０という）。１ライン時間Ｔ０は、ソーススタートパルスＳＳＰ、ソースクロックＳＣＫ、ＳＣＫＢ、および、映像信号ＶＤが変化するタイミングの基準となる。映像信号ＶＤが変化する周期であり、ソースクロックＳＣＫの半周期に相当する１サイクルの長さは、１ライン時間Ｔ０に基づき決定される。

このため、パーシャル表示モードにおける表示期間では、１サイクルの長さは、通常表示モードのときよりも長くなる。したがって、フリップフロップ２１で構成されたシフトレジスタは、パーシャル表示モードにおける表示期間では、通常表示モードのときよりも遅い速度で（Ｔ１／Ｔ２倍の速度で）動作する。言い換えると、このフリップフロップは、通常表示モードでは第１のサンプリング周期で動作し、パーシャル表示モードでは第１のサンプリング周期よりも長い第２のサンプリング周期で動作する。また、映像信号ＶＤは、パーシャル表示モードにおける表示期間では、通常表示モードのときよりも遅い速度で（Ｔ１／Ｔ２倍の速度で）変化する。

なお、以上のように１ライン時間の長さを変更する場合でも、１フレーム時間の長さは一定に保たれる。したがって、例えば、表示領域にａ行の表示素子が含まれるとき、次式（１）が成立する。
Ｔ１×ｎ＝Ｔ２×ａ＋Ｔ３×（ｎ−ａ） …（１）

また、パーシャル表示モードにおける非表示期間では、ゲートイネーブル信号ＧＥＮがローレベルであるので、映像信号ＶＤはいずれの表示素子Ｐにも書き込まれない。したがって、パーシャル表示モードにおける非表示期間では、１ライン時間Ｔ３が通常表示モードにおける１ライン時間Ｔ１よりも短くても、画面表示に支障は生じない。

以下、本実施形態に係る液晶表示装置１０の効果を説明する。従来の液晶表示装置（図１１および図１２を参照）では、データ信号線駆動回路８３は、通常表示モードでもパーシャル表示モードでも同じ動作を行う。したがって、データ信号線駆動回路８３における消費電力は、通常表示モードでもパーシャル表示モードでも同じである。

これに対して、液晶表示装置１０（図１および図２を参照）では、通常表示モードでは第１のサンプリング部２３（または、第１のサンプリング部２３と第２のサンプリング部２４）が動作するのに対して、パーシャル表示モードでは第２のサンプリング部２４が動作する。第１のサンプリング部２３では、サンプリングスイッチ３２は電力をほとんど消費しないが、インバータ３１はサンプリング信号Ｑｉの変化に伴い電力を消費する。また、第２のサンプリング部２４では、サンプリングスイッチ４２は電力をほとんど消費しないが、インバータ４１はサンプリング信号Ｑｉの変化に伴い電力を消費する。

ところが、インバータ４１はインバータ３１よりもチャネル幅が狭いＭＯＳトランジスタを用いて構成されているので、インバータ４１における消費電力はインバータ３１よりも小さい。したがって、第２のサンプリング部２４における消費電力は、第１のサンプリング部２３よりも小さい。

このように液晶表示装置１０においては、パーシャル表示モードでは、第１のサンプリング部２３よりも消費電力が小さい第２のサンプリング部２４が動作する。したがって、液晶表示装置１０によれば、従来の液晶表示装置と比べて、パーシャル表示を行うときの消費電力を低減することができる。

また、液晶表示装置１０では、パーシャル表示モードにおける表示期間では、１ライン時間およびサンプリング周期が通常表示モードのときよりも長くなり、映像信号ＶＤは通常表示モードのときよりも遅い速度で変化する。したがって、第２のサンプリング部２４のみが動作するパーシャル表示モードでも、正しいサンプリング動作を保証することができる。

特に、選択回路２２ａ、２２ｂのように、通常表示モードではサンプリング信号Ｑｉを第２のサンプリング部２４に出力せず、第１のサンプリング部２３に出力する選択回路２２を使用すれば、第１のサンプリング部２３と第２のサンプリング部２４とは常に排他的に動作するので、液晶表示装置１０の設計や評価などを容易に行うことができる。

また、選択回路２２ｃのように、通常表示モードではサンプリング信号Ｑｉを第１のサンプリング部２３と第２のサンプリング部２４の両方に出力する選択回路２２を使用すれば、通常表示モードでは２つのサンプリング部が並列に動作するので、第１のサンプリング部２３の能力を低く設計することができる。

なお、表示制御部１１を好適に設計することにより、以下のような液晶表示装置を構成することもできる。第１に、液晶表示装置は、パーシャル表示モードでは、通常表示モードよりもフレームレート（単位時間あたりの表示フレーム数）を小さくしてもよい。第２に、液晶表示装置は、パーシャル表示モードでは、表示領域内の表示素子には所定の時間間隔で映像信号を書き込み、非表示領域内の表示素子にはそれよりも長い時間間隔で映像信号を書き込んでもよい。第３に、液晶表示装置は、通常表示モードでは多値の映像信号に基づき画面を表示し、パーシャル表示モードでは２値の映像信号に基づき画面を表示してもよい。この場合、液晶表示装置は、多値の映像信号を生成するときにはオペアンプを使用し、２値の映像信号を生成するときには２種類の電源電圧に接続されたスイッチを使用してもよい。これらの液晶表示装置によれば、パーシャル表示を行うときの消費電力をさらに低減することができる。

以上に示すように、本実施形態に係る液晶表示装置は、通常表示モードでは、第１のサンプリング部（あるいは、第１および第２のサンプリング部）を用いてサンプリングを行い、パーシャル表示モードでは、第１のサンプリング部とは異なる第２のサンプリング部を用いてサンプリングを行う。したがって、本実施形態に係る液晶表示装置によれば、従来の液晶表示装置と比べて、パーシャル表示を行うときの消費電力を低減することができる。

本発明の液晶表示装置は、パーシャル表示を行うときの消費電力を低減できるという効果を有するので、携帯電話、情報処理端末、パーソナルコンピュータなど、各種の装置の表示装置に利用することができる。

Claims (7)

1. パーシャル表示機能を有する液晶表示装置であって、
   行方向および列方向に配置された複数の表示素子と、同じ行に配置された表示素子に共通して接続される複数の走査信号線と、同じ列に配置された表示素子に共通して接続される複数のデータ信号線とを含む画素アレイと、
   前記走査信号線を選択的に活性化する走査信号線駆動回路と、
   与えられた映像信号に基づき、前記データ信号線を駆動するデータ信号線駆動回路とを備え、
   前記データ信号線駆動回路は、
   各前記データ信号線についてサンプリング信号を出力するシフトレジスタと、
   各前記データ信号線に対応して設けられ、第１および第２の出力端子を有し、前記シフトレジスタから出力されたサンプリング信号を、通常表示モードでは少なくとも前記第１の出力端子から出力し、パーシャル表示モードでは前記第２の出力端子から出力する選択回路と、
   各前記データ信号線に対応して設けられ、前記第１の出力端子から出力されたサンプリング信号に基づき前記映像信号をサンプリングし、前記データ信号線に印加する第１のサンプリング部と、
   各前記データ信号線に対応して設けられ、前記第２の出力端子から出力されたサンプリング信号に基づき前記映像信号をサンプリングし、前記データ信号線に印加する第２のサンプリング部とを含み、
   前記第２のサンプリング部は、前記第１のサンプリング部よりも低速で動作する回路構成を有することを特徴とする、液晶表示装置。
2. 前記第１のサンプリング部は、
   前記第１の出力端子から出力されたサンプリング信号が入力される第１のバッファ部と、
   前記第１のバッファ部から出力されたサンプリング信号に基づき、前記映像信号を前記データ信号線に印加するか否かを切り換える第１のサンプリングスイッチとを含み、
   前記第２のサンプリング部は、
   前記第２の出力端子から出力されたサンプリング信号が入力される第２のバッファ部と、
   前記第２のバッファ部から出力されたサンプリング信号に基づき、前記映像信号を前記データ信号線に印加するか否かを切り換える第２のサンプリングスイッチとを含み、
   前記第２のバッファ部の駆動能力は、前記第１のバッファ部よりも低く、
   前記第２のサンプリングスイッチのオン抵抗は、前記第１のサンプリングスイッチよりも大きいことを特徴とする、請求項１に記載の液晶表示装置。
3. 前記第２のバッファ部は、前記第１のバッファ部よりもチャネル幅が狭いトランジスタで構成されており、
   前記第２のサンプリングスイッチは、前記第１のサンプリングスイッチよりもチャネル幅が狭いトランジスタで構成されていることを特徴とする、請求項２に記載の液晶表示装置。
4. 前記選択回路は、通常表示モードでは、前記シフトレジスタから出力されたサンプリング信号を前記第２の出力端子から出力せず、前記第１の出力端子から出力することを特徴とする、請求項１に記載の液晶表示装置。
5. 前記選択回路は、通常表示モードでは、前記シフトレジスタから出力されたサンプリング信号を前記第１および第２の出力端子から出力することを特徴とする、請求項１に記載の液晶表示装置。
6. 前記走査信号線駆動回路は、通常表示モードでは、活性化する走査信号線を第１のライン時間ごとに切り換え、パーシャル表示モードにおける表示期間では、活性化する走査信号線を前記第１のライン時間よりも長い第２のライン時間ごとに切り換え、
   前記シフトレジスタは、通常表示モードでは第１のサンプリング周期で動作し、パーシャル表示モードにおける表示期間では、前記第１のサンプリング周期よりも長い第２のサンプリング周期で動作することを特徴とする、請求項１に記載の液晶表示装置。
7. 行方向および列方向に配置された複数の表示素子と、同じ行に配置された表示素子に共通して接続される複数の走査信号線と、同じ列に配置された表示素子に共通して接続される複数のデータ信号線とを含む画素アレイを有する液晶表示装置の駆動方法であって、
   前記走査信号線を選択的に活性化するステップと、
   与えられた映像信号に基づき、前記データ信号線を駆動するステップとを備え、
   前記データ信号線を駆動するステップは、
   各前記データ信号線についてサンプリング信号を生成するステップと、
   各前記データ信号線について、生成したサンプリング信号を、通常表示モードでは少なくとも第１のサンプリング信号として出力し、パーシャル表示モードでは第２のサンプリング信号として出力するステップと、
   各前記データ信号線に対応して設けられた第１のサンプリング部を用いて、前記第１のサンプリング信号に基づき前記映像信号をサンプリングし、前記データ信号線に印加するステップと、
   各前記データ信号線に対応して設けられた第２のサンプリング部を用いて、前記第２のサンプリング信号に基づき前記映像信号をサンプリングし、前記データ信号線に印加するステップとを含み、
   前記第２のサンプリング部は、前記第１のサンプリング部よりも低速で動作する回路構成を有することを特徴とする、液晶表示装置の駆動方法。

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