JPH0575957A - サンプルホールド回路、それを用いた水平走査回路、及び該走査回路を含むマトリクス型表示装置 - Google Patents
サンプルホールド回路、それを用いた水平走査回路、及び該走査回路を含むマトリクス型表示装置Info
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- JPH0575957A JPH0575957A JP25867491A JP25867491A JPH0575957A JP H0575957 A JPH0575957 A JP H0575957A JP 25867491 A JP25867491 A JP 25867491A JP 25867491 A JP25867491 A JP 25867491A JP H0575957 A JPH0575957 A JP H0575957A
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Abstract
(57)【要約】
【目的】 高速で、オフセット電圧の小さなサンプルホ
ールド回路を構成し、高精細液晶パネルを駆動するアナ
ログ水平走査ＩＣを実現する。 【構成】 ＯＮ抵抗が小さく、映像信号を高速にホール
ド容量１０３に書き込める第１のスイッチ１０１と、Ｏ
Ｎ抵抗が大きく、ホールド容量１０３におけるオフセッ
ト電圧が小さい第２のスイッチ１０２と、を並列接続し
てサンプルホールド回路を構成し、両スイッチを共にＯ
Ｎしてサンプリングを行い、高速書き込みを行った第１
のスイッチ１０１を先にＯＦＦさせ、それにより生じる
オフセット電圧を第２のスイッチ１０２で低減させた
後、第２のスイッチ１０２をＯＦＦさせる。
ールド回路を構成し、高精細液晶パネルを駆動するアナ
ログ水平走査ＩＣを実現する。 【構成】 ＯＮ抵抗が小さく、映像信号を高速にホール
ド容量１０３に書き込める第１のスイッチ１０１と、Ｏ
Ｎ抵抗が大きく、ホールド容量１０３におけるオフセッ
ト電圧が小さい第２のスイッチ１０２と、を並列接続し
てサンプルホールド回路を構成し、両スイッチを共にＯ
Ｎしてサンプリングを行い、高速書き込みを行った第１
のスイッチ１０１を先にＯＦＦさせ、それにより生じる
オフセット電圧を第２のスイッチ１０２で低減させた
後、第２のスイッチ１０２をＯＦＦさせる。
Description
【０００１】
【産業上の利用分野】本発明は、入力映像信号をサンプ
リングしてホールドするサンプルホールド回路に関する
ものであり、更に詳しくは、該サンプルホールド回路、
それを用いた水平走査回路、及び該走査回路を含むマト
リクス型表示装置に関するものである。
リングしてホールドするサンプルホールド回路に関する
ものであり、更に詳しくは、該サンプルホールド回路、
それを用いた水平走査回路、及び該走査回路を含むマト
リクス型表示装置に関するものである。
【０００２】
【従来の技術】液晶パネルを駆動する従来のアナログ水
平走査回路として、例えば、特開昭63-26084号公報に記
載のものを挙げることができる。図１６は、前記特開昭
63-26084号公報に記載されている水平走査回路において
採用されている従来のサンプルホールド回路の構成を示
す回路図である。
平走査回路として、例えば、特開昭63-26084号公報に記
載のものを挙げることができる。図１６は、前記特開昭
63-26084号公報に記載されている水平走査回路において
採用されている従来のサンプルホールド回路の構成を示
す回路図である。
【０００３】図１６を参照する。サンプルホールド回路
１０は、１つのアナログスイッチ２０と１つのホールド
容量１０３で構成され、入力端子１に入力される映像信
号ＶINを、アナログスイッチ２０を閉じては開くこと
で、順次書込んでいる。
１０は、１つのアナログスイッチ２０と１つのホールド
容量１０３で構成され、入力端子１に入力される映像信
号ＶINを、アナログスイッチ２０を閉じては開くこと
で、順次書込んでいる。
【０００４】かかるアナログスイッチの構成例を図１７
に示す。図１７に示すアナログスイッチ２０は、Ｃ−Ｍ
ＯＳのトランスミッションゲート構成によるアナログス
イッチである。アナログスイッチ２０は、ＰＭＯＳ２０
１、ＮＭＯＳ２０２、インバ−タ２０３、により構成さ
れている。ＰＭＯＳ２０１、ＮＭＯＳ２０２において、
Ｇはゲート、Ｄはドレイン、Ｓはソース、である。２０
４ａ，２０４ｂは、それぞれゲートＧ・ソースＳ間の容
量である。
に示す。図１７に示すアナログスイッチ２０は、Ｃ−Ｍ
ＯＳのトランスミッションゲート構成によるアナログス
イッチである。アナログスイッチ２０は、ＰＭＯＳ２０
１、ＮＭＯＳ２０２、インバ−タ２０３、により構成さ
れている。ＰＭＯＳ２０１、ＮＭＯＳ２０２において、
Ｇはゲート、Ｄはドレイン、Ｓはソース、である。２０
４ａ，２０４ｂは、それぞれゲートＧ・ソースＳ間の容
量である。
【０００５】
【発明が解決しようとする課題】従来のマトリクス型表
示装置における水平走査回路において、その走査速度を
高速化するには、そこに用いられているサンプルホール
ド回路内のアナログスイッチ（図１７の２０）のＯＮ抵
抗を低減し、入力映像信号ＶINを、該スイッチを介して
ホールド容量に高速に書込む必要がある。
示装置における水平走査回路において、その走査速度を
高速化するには、そこに用いられているサンプルホール
ド回路内のアナログスイッチ（図１７の２０）のＯＮ抵
抗を低減し、入力映像信号ＶINを、該スイッチを介して
ホールド容量に高速に書込む必要がある。
【０００６】アナログスイッチ２０のＯＮ抵抗を小さく
するには、例えば、該スイッチを構成しているＭＯＳの
ゲート幅を大きくすればよい。しかし、そのためにアナ
ログスイッチ２０のゲート・ソース間容量２０４ａ及び
２０４ｂも大きくなり、該スイッチを開閉するための制
御パルスＳＰの、開閉に伴うレベルの変化が、前記ゲー
ト・ソース間容量２０４ａ及び２０４ｂを通じて、スイ
ッチ出力側のホールド電圧を変化させ、ホールド容量１
０３におけるオフセット電圧増大の原因となる。
するには、例えば、該スイッチを構成しているＭＯＳの
ゲート幅を大きくすればよい。しかし、そのためにアナ
ログスイッチ２０のゲート・ソース間容量２０４ａ及び
２０４ｂも大きくなり、該スイッチを開閉するための制
御パルスＳＰの、開閉に伴うレベルの変化が、前記ゲー
ト・ソース間容量２０４ａ及び２０４ｂを通じて、スイ
ッチ出力側のホールド電圧を変化させ、ホールド容量１
０３におけるオフセット電圧増大の原因となる。
【０００７】このように、１つのホールド容量に対し、
１つのアナログスイッチで構成されたサンプルホールド
回路では、入力映像信号の高速な書込みを行った場合、
ホールド容量におけるオフセット電圧が増大するという
問題がある為、かかるサンプルホールド回路を用いた水
平走査回路の高速化は困難であった。また高速な水平走
査回路の実現が困難になると、大型或は高精細液晶パネ
ルを駆動する場合、例えば画面の左右分割駆動等を行っ
て高速化することになり、そのための時間伸長回路が必
要となり、回路規模が大形、複雑化するという問題も起
きる。
１つのアナログスイッチで構成されたサンプルホールド
回路では、入力映像信号の高速な書込みを行った場合、
ホールド容量におけるオフセット電圧が増大するという
問題がある為、かかるサンプルホールド回路を用いた水
平走査回路の高速化は困難であった。また高速な水平走
査回路の実現が困難になると、大型或は高精細液晶パネ
ルを駆動する場合、例えば画面の左右分割駆動等を行っ
て高速化することになり、そのための時間伸長回路が必
要となり、回路規模が大形、複雑化するという問題も起
きる。
【０００８】本発明の目的は、入力映像信号を高速に書
込むことができ、且つオフセット電圧が小さくて済むサ
ンプルホールド回路（ひいては、該ホールド回路を用い
た水平走査回路、及び該走査回路を含むマトリクス型表
示装置）を提供することにある。
込むことができ、且つオフセット電圧が小さくて済むサ
ンプルホールド回路（ひいては、該ホールド回路を用い
た水平走査回路、及び該走査回路を含むマトリクス型表
示装置）を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、１つのホールド容量に対し、例えば、
ＭＯＳのゲート幅を大きくしてＯＮ抵抗を小さくし、高
速書込みを可能とした第１スイッチ回路と、ＭＯＳのゲ
ート幅を小さくし、オフセット電圧を小さくした第２ス
イッチ回路を並列に接続する。前記第１、第２スイッチ
回路は、共にＯＮとなり書込みを開始する。第１スイッ
チ回路は、サンプリング期間の前半で、ＯＦＦとなる。
第２スイッチ回路は、サンプリング期間の後半もＯＮの
ままで、サンプリング期間の終了と共にＯＦＦする。
に、本発明では、１つのホールド容量に対し、例えば、
ＭＯＳのゲート幅を大きくしてＯＮ抵抗を小さくし、高
速書込みを可能とした第１スイッチ回路と、ＭＯＳのゲ
ート幅を小さくし、オフセット電圧を小さくした第２ス
イッチ回路を並列に接続する。前記第１、第２スイッチ
回路は、共にＯＮとなり書込みを開始する。第１スイッ
チ回路は、サンプリング期間の前半で、ＯＦＦとなる。
第２スイッチ回路は、サンプリング期間の後半もＯＮの
ままで、サンプリング期間の終了と共にＯＦＦする。
【００１０】
【作用】前記第１、第２スイッチ回路を共にＯＮにして
サンプリングを開始する。第１スイッチ回路は、ＯＮ抵
抗が小さいので、入力映像信号を高速に書込むことがで
きる。前記第１スイッチ回路がＯＦＦした後、大きなオ
フセット電圧が発生するが、第２スイッチ回路がＯＮ状
態を持続することで、そのオフセット電圧を低減する。
サンプリングを開始する。第１スイッチ回路は、ＯＮ抵
抗が小さいので、入力映像信号を高速に書込むことがで
きる。前記第１スイッチ回路がＯＦＦした後、大きなオ
フセット電圧が発生するが、第２スイッチ回路がＯＮ状
態を持続することで、そのオフセット電圧を低減する。
【００１１】第２スイッチ回路は、ＭＯＳゲート幅が小
さく、そのゲート・ソース間容量も小さいので、第２ス
イッチ回路自体がＯＦＦした後のオフセット電圧は、小
さい。したがって、本発明によれば、入力映像信号を高
速に書込むことができ、且つ、オフセット電圧が小さな
サンプルホールド回路を構成することができる。
さく、そのゲート・ソース間容量も小さいので、第２ス
イッチ回路自体がＯＦＦした後のオフセット電圧は、小
さい。したがって、本発明によれば、入力映像信号を高
速に書込むことができ、且つ、オフセット電圧が小さな
サンプルホールド回路を構成することができる。
【００１２】
【実施例】以下、本発明にかかるサンプルホールド回路
の一実施例を図１に示す。図１は、アクティブマトリク
ス方式液晶パネルを駆動する水平走査回路内のサンプル
ホールド回路の１系統を示す等価回路図である。
の一実施例を図１に示す。図１は、アクティブマトリク
ス方式液晶パネルを駆動する水平走査回路内のサンプル
ホールド回路の１系統を示す等価回路図である。
【００１３】図１において、サンプルホールド回路１０
は、第１スイッチ回路１０１、第２スイッチ回路１０２
と、ホールド容量１０３を図示の如く接続することで構
成される。第１スイッチ回路１０１は制御パルスＳＰ１
´で、第２スイッチ回路１０２は制御パルスＳＰ１で、
そのＯＮ期間を制御される。
は、第１スイッチ回路１０１、第２スイッチ回路１０２
と、ホールド容量１０３を図示の如く接続することで構
成される。第１スイッチ回路１０１は制御パルスＳＰ１
´で、第２スイッチ回路１０２は制御パルスＳＰ１で、
そのＯＮ期間を制御される。
【００１４】また、第１スイッチ回路１０１は、例え
ば、ＭＯＳのゲート幅を大きくして、ゲート・ソース間
容量は大きくなるがＯＮ抵抗ＲON1を小さくし、第２ス
イッチ回路１０２は、ＭＯＳのゲート幅を小さくして、
ＯＮ抵抗ＲON2は大きくなるがゲート・ソース間容量を
小さくする（ＲON1＜ＲON2）。ここで、ＯＮ抵抗を決め
る要因の一例として、ＭＯＳのゲート幅を挙げたが、他
にも、ゲート酸化膜の厚さ、誘電率、なども挙げられ
る。
ば、ＭＯＳのゲート幅を大きくして、ゲート・ソース間
容量は大きくなるがＯＮ抵抗ＲON1を小さくし、第２ス
イッチ回路１０２は、ＭＯＳのゲート幅を小さくして、
ＯＮ抵抗ＲON2は大きくなるがゲート・ソース間容量を
小さくする（ＲON1＜ＲON2）。ここで、ＯＮ抵抗を決め
る要因の一例として、ＭＯＳのゲート幅を挙げたが、他
にも、ゲート酸化膜の厚さ、誘電率、なども挙げられ
る。
【００１５】図２は、図１に示すサンプルホールド回路
１０の動作の一例を表すタイミング図である。図２にお
いて、Ｔは、制御パルスＳＰ１が第２スイッチ回路１０
２を制御しているＯＮ期間を表し、Ｔ１は、制御パルス
ＳＰ１´が第１スイッチ回路１０１を制御しているＯＮ
期間を表し、Ｔ２は、ＴとＴ１との差である。
１０の動作の一例を表すタイミング図である。図２にお
いて、Ｔは、制御パルスＳＰ１が第２スイッチ回路１０
２を制御しているＯＮ期間を表し、Ｔ１は、制御パルス
ＳＰ１´が第１スイッチ回路１０１を制御しているＯＮ
期間を表し、Ｔ２は、ＴとＴ１との差である。
【００１６】以下、図２を参照して、図１の回路動作を
説明する。スイッチ回路に、例えば、５μｍＣＭＯＳプ
ロセスを用いたとし、ＭＯＳのゲートの幅をＷ、長さを
Ｌとすると、例えば第１スイッチ回路１０１は、Ｗ＝３
５、Ｌ＝５、第２スイッチ回路１０２は、Ｗ＝９、Ｌ＝
５に設定する。この時、書込み速度はＷ／Ｌに、オフセ
ット電圧はＷ・Ｌに、ほぼ比例する。
説明する。スイッチ回路に、例えば、５μｍＣＭＯＳプ
ロセスを用いたとし、ＭＯＳのゲートの幅をＷ、長さを
Ｌとすると、例えば第１スイッチ回路１０１は、Ｗ＝３
５、Ｌ＝５、第２スイッチ回路１０２は、Ｗ＝９、Ｌ＝
５に設定する。この時、書込み速度はＷ／Ｌに、オフセ
ット電圧はＷ・Ｌに、ほぼ比例する。
【００１７】映像信号の入力するＶIN端子１には、図２
に示すような１５ＶPPのＶIN波形が入力される。時刻ｔ
１に第１、第２の両スイッチ回路１０１，１０２が同時
にＯＮとなり、第１スイッチ回路１０１のＯＮ期間Ｔ１
の間に、主に、第１スイッチ回路１０１によって入力映
像信号がホールド容量１０３に高速に書込まれる。１５
ＶPPの信号を充分に書込んだ後、時刻ｔ２に、制御パル
スＳＰ１´は立下り、第１スイッチ回路１０１はＯＦＦ
となる。
に示すような１５ＶPPのＶIN波形が入力される。時刻ｔ
１に第１、第２の両スイッチ回路１０１，１０２が同時
にＯＮとなり、第１スイッチ回路１０１のＯＮ期間Ｔ１
の間に、主に、第１スイッチ回路１０１によって入力映
像信号がホールド容量１０３に高速に書込まれる。１５
ＶPPの信号を充分に書込んだ後、時刻ｔ２に、制御パル
スＳＰ１´は立下り、第１スイッチ回路１０１はＯＦＦ
となる。
【００１８】この瞬間、第１スイッチ回路１０１のゲー
ト電圧の変化が、第１スイッチ回路１０１のゲート・ソ
ース間容量を通じて、ホールド容量のホールド電圧を変
化させる。これがオフセット電圧となり、その値は例え
ば0.2Ｖ（図中の）と大きくなる。このオフセット電
圧を低減するため、第２スイッチ回路１０２はＯＮのま
まとし、続いてＴ２の間、映像信号を書込み続ける。
ト電圧の変化が、第１スイッチ回路１０１のゲート・ソ
ース間容量を通じて、ホールド容量のホールド電圧を変
化させる。これがオフセット電圧となり、その値は例え
ば0.2Ｖ（図中の）と大きくなる。このオフセット電
圧を低減するため、第２スイッチ回路１０２はＯＮのま
まとし、続いてＴ２の間、映像信号を書込み続ける。
【００１９】第２スイッチ回路１０２は、ＭＯＳのゲー
ト幅が小さいため書込み速度は遅いが、第１スイッチ回
路１０１で生じたオフセット電圧分（0.2Ｖ）を書込む
能力はもっている。またＭＯＳのゲート幅が第１スイッ
チ回路１０１の約１／４であるため、オフセット電圧を
0.05Ｖ（図中の）に抑えることができる。
ト幅が小さいため書込み速度は遅いが、第１スイッチ回
路１０１で生じたオフセット電圧分（0.2Ｖ）を書込む
能力はもっている。またＭＯＳのゲート幅が第１スイッ
チ回路１０１の約１／４であるため、オフセット電圧を
0.05Ｖ（図中の）に抑えることができる。
【００２０】ここで入力信号１５ＶPPに対して、Ｓ／Ｎ
比が４３ｄＢを満足するためには、オフセット電圧を0.
1Ｖ以下にする必要があり、第１スイッチ回路１０１で
のオフセット電圧0.2Ｖはこれを満足せず、第２スイッ
チ回路１０２でのオフセット電圧0.05Ｖはこれを満足し
ている。
比が４３ｄＢを満足するためには、オフセット電圧を0.
1Ｖ以下にする必要があり、第１スイッチ回路１０１で
のオフセット電圧0.2Ｖはこれを満足せず、第２スイッ
チ回路１０２でのオフセット電圧0.05Ｖはこれを満足し
ている。
【００２１】このように、１つのホールド容量に対し、
書込みの速いスイッチ回路と、オフセット電圧の小さい
スイッチ回路を並列に設けることにより、高速書込みが
可能で、且つ、オフセット電圧の小さいサンプルホール
ド回路を構成することができる。
書込みの速いスイッチ回路と、オフセット電圧の小さい
スイッチ回路を並列に設けることにより、高速書込みが
可能で、且つ、オフセット電圧の小さいサンプルホール
ド回路を構成することができる。
【００２２】次に、上述した本発明の一実施例としての
サンプルホールド回路を用いた水平走査回路の一実施例
を図３に示す。図３は、制御回路１１、サンプルホール
ド回路１０、インピーダンス変換を行うバッファアンプ
１２で構成される。
サンプルホールド回路を用いた水平走査回路の一実施例
を図３に示す。図３は、制御回路１１、サンプルホール
ド回路１０、インピーダンス変換を行うバッファアンプ
１２で構成される。
【００２３】図３において、ＶIN端子１には、１系統の
モノクロ信号が入力される。さらに、制御回路１１は、
例えば入力されるクロックＣＫの立上りでシフト動作を
行うシフトレジスタ１１１、ＡＮＤゲート１１２、入力
信号の信号レベルを変換して出力するレベルシフタ（Ｌ
Ｓ）１１３、で構成され、サンプルホールド回路１０
は、図１に示した構成と同じ、第１スイッチ回路１０
１、第２スイッチ回路１０２と、ホールド容量１０３で
構成される。また、第１スイッチ回路１０１は、制御パ
ルスＳＰ１´で、第２スイッチ回路１０２は、制御パル
スＳＰ１でそのＯＮ期間を制御される。
モノクロ信号が入力される。さらに、制御回路１１は、
例えば入力されるクロックＣＫの立上りでシフト動作を
行うシフトレジスタ１１１、ＡＮＤゲート１１２、入力
信号の信号レベルを変換して出力するレベルシフタ（Ｌ
Ｓ）１１３、で構成され、サンプルホールド回路１０
は、図１に示した構成と同じ、第１スイッチ回路１０
１、第２スイッチ回路１０２と、ホールド容量１０３で
構成される。また、第１スイッチ回路１０１は、制御パ
ルスＳＰ１´で、第２スイッチ回路１０２は、制御パル
スＳＰ１でそのＯＮ期間を制御される。
【００２４】図４は、図３のシフトレジスタ１１１及び
ＡＮＤゲート１１２の動作を示すタイミング図である。
図３、図４を参照する。クロック入力端子ＣＫ１にシフ
トクロックＣＫを入力すると、シフトレジスタ１１１の
各出力段の出力ＳＰ１、ＳＰ２、ＳＰ３、…は、それぞ
れ、クロックＣＫの立上りエッジに同期し、シフトクロ
ックの１周期分の幅Ｔをもった制御パルスとなる。
ＡＮＤゲート１１２の動作を示すタイミング図である。
図３、図４を参照する。クロック入力端子ＣＫ１にシフ
トクロックＣＫを入力すると、シフトレジスタ１１１の
各出力段の出力ＳＰ１、ＳＰ２、ＳＰ３、…は、それぞ
れ、クロックＣＫの立上りエッジに同期し、シフトクロ
ックの１周期分の幅Ｔをもった制御パルスとなる。
【００２５】また、シフトクロックＣＫと、制御パルス
ＳＰ１、ＳＰ２、ＳＰ３、…の各々と、の論理積を各Ａ
ＮＤゲート１１２でとると、ＳＰ１´、ＳＰ２´、ＳＰ
３´、…のような、シフトクロックＣＫの立上りエッジ
に同期し、シフトクロックの半周期分の幅Ｔ／２をもっ
た制御パルスとなる。サンプルホールド回路１０の動作
は、先に図１、図２を参照して述べたそれと同様である
ので省略する。
ＳＰ１、ＳＰ２、ＳＰ３、…の各々と、の論理積を各Ａ
ＮＤゲート１１２でとると、ＳＰ１´、ＳＰ２´、ＳＰ
３´、…のような、シフトクロックＣＫの立上りエッジ
に同期し、シフトクロックの半周期分の幅Ｔ／２をもっ
た制御パルスとなる。サンプルホールド回路１０の動作
は、先に図１、図２を参照して述べたそれと同様である
ので省略する。
【００２６】これにより、図３の水平走査回路は、高速
動作が可能となる。本実施例の水平走査回路の特徴は、
従来回路にＡＮＤゲート１１２を追加することで、各ス
イッチ回路のＯＮ期間制御用の制御パルスを、簡単に生
成できることである。なお、レベルシフタ（ＬＳ）１１
３は、制御パルスの信号レベルを、スイッチ回路を駆動
するに足るレベルに変換する作用をするに過ぎないもの
であるから、詳述の必要はないであろう。
動作が可能となる。本実施例の水平走査回路の特徴は、
従来回路にＡＮＤゲート１１２を追加することで、各ス
イッチ回路のＯＮ期間制御用の制御パルスを、簡単に生
成できることである。なお、レベルシフタ（ＬＳ）１１
３は、制御パルスの信号レベルを、スイッチ回路を駆動
するに足るレベルに変換する作用をするに過ぎないもの
であるから、詳述の必要はないであろう。
【００２７】次に、上述の水平走査回路を用いたマトリ
クス型表示装置の一実施例を図15に示す。図１５に示す
マトリクス型表示装置は、マトリクス型ディスプレイ５
３、該ディスプレイ５３のドレインバス５８及びゲート
バス５９、ディスプレイを駆動する水平走査回路５１及
び垂直走査回路５２、極性反転回路５５、入力された映
像信号を増幅、γ補正するビデオ回路５４、同期分離回
路５６、水平及び垂直走査回路を制御する信号を発生す
る制御回路５７、で構成される。
クス型表示装置の一実施例を図15に示す。図１５に示す
マトリクス型表示装置は、マトリクス型ディスプレイ５
３、該ディスプレイ５３のドレインバス５８及びゲート
バス５９、ディスプレイを駆動する水平走査回路５１及
び垂直走査回路５２、極性反転回路５５、入力された映
像信号を増幅、γ補正するビデオ回路５４、同期分離回
路５６、水平及び垂直走査回路を制御する信号を発生す
る制御回路５７、で構成される。
【００２８】以下マトリクス型表示装置の動作について
説明する。入力映像信号は、同期分離回路５６とビデオ
回路５４に入力される。同期分離回路５６の出力信号に
より、制御回路５７では、水平及び垂直走査回路５１，
５２を制御するディジタル信号を形成する。ビデオ回路
５４では、入力映像信号を増幅し且つγ補正を行い、該
ビデオ回路５４の出力映像信号をもとに、極性反転回路
５で、正，負両極性の映像信号を形成する。
説明する。入力映像信号は、同期分離回路５６とビデオ
回路５４に入力される。同期分離回路５６の出力信号に
より、制御回路５７では、水平及び垂直走査回路５１，
５２を制御するディジタル信号を形成する。ビデオ回路
５４では、入力映像信号を増幅し且つγ補正を行い、該
ビデオ回路５４の出力映像信号をもとに、極性反転回路
５で、正，負両極性の映像信号を形成する。
【００２９】該極性反転回路５５及び制御回路５７の出
力は、水平走査回路５１に入力される。水平走査回路５
１は、前述したように入力映像信号を高速にサンプルホ
ールドし、一水平走査周期ごとに各々対応したドレイン
バス５８に同時に出力する。また制御回路５７は、垂直
走査回路５２にも接続されており、垂直走査回路５２は
一水平走査周期ごとにゲートバス５９を順次選択する。
こうしてマトリクス型表示装置に映像信号が表示され
る。
力は、水平走査回路５１に入力される。水平走査回路５
１は、前述したように入力映像信号を高速にサンプルホ
ールドし、一水平走査周期ごとに各々対応したドレイン
バス５８に同時に出力する。また制御回路５７は、垂直
走査回路５２にも接続されており、垂直走査回路５２は
一水平走査周期ごとにゲートバス５９を順次選択する。
こうしてマトリクス型表示装置に映像信号が表示され
る。
【００３０】本実施例では、前述した高速な水平走査回
路を用いることで、大形、或は高精細なマトリクス型デ
ィスプレイを、左右分割駆動等のための時間伸長回路を
追加することなく、図１５に見られる如き簡素な回路構
成で、実現して映像表示できるという特徴がある。
路を用いることで、大形、或は高精細なマトリクス型デ
ィスプレイを、左右分割駆動等のための時間伸長回路を
追加することなく、図１５に見られる如き簡素な回路構
成で、実現して映像表示できるという特徴がある。
【００３１】次に、本発明にかかる水平走査回路の第２
の実施例を図５に示す。これは、アクティブマトリクス
方式液晶パネルを駆動する水平走査回路である。本実施
例の基本構成は、図３に示した第１の実施例の水平走査
回路とほぼ同じであり、異なるのは、遅延回路１１６
と、ＯＲゲート１１５を追加したことである。
の実施例を図５に示す。これは、アクティブマトリクス
方式液晶パネルを駆動する水平走査回路である。本実施
例の基本構成は、図３に示した第１の実施例の水平走査
回路とほぼ同じであり、異なるのは、遅延回路１１６
と、ＯＲゲート１１５を追加したことである。
【００３２】図６は、図５に示す実施例の回路動作を示
すタイミング図である。図５、図６を参照する。クロッ
ク入力端子ＣＫ１にシフトクロックＣＫを入力すると、
遅延回路１１６の出力ＣＫ´は、クロックＣＫの立上り
エッジよりτだけ遅延した周期Ｔのクロックとなる。ま
たＯＲゲート１１５により、クロックＣＫと遅延出力Ｃ
Ｋ´との論理和であるＣＫ´´が生成される。
すタイミング図である。図５、図６を参照する。クロッ
ク入力端子ＣＫ１にシフトクロックＣＫを入力すると、
遅延回路１１６の出力ＣＫ´は、クロックＣＫの立上り
エッジよりτだけ遅延した周期Ｔのクロックとなる。ま
たＯＲゲート１１５により、クロックＣＫと遅延出力Ｃ
Ｋ´との論理和であるＣＫ´´が生成される。
【００３３】この論理和信号ＣＫ´´が、ＡＮＤゲート
１１２に入力されると、クロックＣＫの立上りエッジに
同期し、（Ｔ／２）＋τの幅をもった制御パルスＳＰ１
´、ＳＰ２´、ＳＰ３´、…が出力される。これら制御
パルスを印加されることによるサンプルホールド回路１
０の回路動作は、先に図１、図２を参照して説明したそ
れと同様なので省略する。
１１２に入力されると、クロックＣＫの立上りエッジに
同期し、（Ｔ／２）＋τの幅をもった制御パルスＳＰ１
´、ＳＰ２´、ＳＰ３´、…が出力される。これら制御
パルスを印加されることによるサンプルホールド回路１
０の回路動作は、先に図１、図２を参照して説明したそ
れと同様なので省略する。
【００３４】本実施例の特徴は、遅延回路１１６による
遅延幅τを調整することで、制御パルスＳＰ１´、ＳＰ
２´、ＳＰ３´、…のパルス幅、すなわち第１スイッチ
回路のＯＮ期間を、その書込み能力に合わせて設定でき
ることで、例えば、回路をＩＣ化する場合に、その占有
面積を小さくしたい時、第１スイッチ回路のゲート幅を
削減する必要があり、そのためＯＮ抵抗が増え、書込み
速度が遅くなり、入力信号を充分書込めるまで第１スイ
ッチ回路のＯＮ期間を伸ばさなければならない時などに
有効である。
遅延幅τを調整することで、制御パルスＳＰ１´、ＳＰ
２´、ＳＰ３´、…のパルス幅、すなわち第１スイッチ
回路のＯＮ期間を、その書込み能力に合わせて設定でき
ることで、例えば、回路をＩＣ化する場合に、その占有
面積を小さくしたい時、第１スイッチ回路のゲート幅を
削減する必要があり、そのためＯＮ抵抗が増え、書込み
速度が遅くなり、入力信号を充分書込めるまで第１スイ
ッチ回路のＯＮ期間を伸ばさなければならない時などに
有効である。
【００３５】次に、水平走査回路に関する本発明の第３
の実施例を図７に示す。図７に示す実施例は、制御回路
１１、サンプルホールド回路１０、インピーダンス変換
を行うバッファアンプ１２、で構成される。
の実施例を図７に示す。図７に示す実施例は、制御回路
１１、サンプルホールド回路１０、インピーダンス変換
を行うバッファアンプ１２、で構成される。
【００３６】更に制御回路１１は、例えば、３相のシフ
トクロックＣＫ１，ＣＫ２，ＣＫ３の立上りでシフト動
作を行うシフトレジスタ１１７、ＡＮＤゲート１１２、
信号レベルを変換するレベルシフタ（ＬＳ）１１３、論
理ゲート１１４で構成され、サンプルホールド回路１０
は、図１に示したそれ同じ、第１スイッチ回路１０１、
第２スイッチ回路１０２と、ホールド回路１０３で構成
されている。
トクロックＣＫ１，ＣＫ２，ＣＫ３の立上りでシフト動
作を行うシフトレジスタ１１７、ＡＮＤゲート１１２、
信号レベルを変換するレベルシフタ（ＬＳ）１１３、論
理ゲート１１４で構成され、サンプルホールド回路１０
は、図１に示したそれ同じ、第１スイッチ回路１０１、
第２スイッチ回路１０２と、ホールド回路１０３で構成
されている。
【００３７】本実施例が、図３に示した第１の実施例と
異なるのは、映像信号の入力端子ＶR ，ＶG ，ＶB に
Ｒ、Ｇ、Ｂ３系統のカラー信号が入力されることであ
る。また、それに伴い３相のシフトレジスタ１１７を使
用していることである。この３相のシフトレジスタ１１
７は、位相が１２０度づつずれた３相のシフトクロック
ＣＫ１、ＣＫ２、ＣＫ３で駆動され、１相のクロック
で、１色の出力の書込みタイミングを決定し、３相で
Ｒ、Ｇ、Ｂ３色に対応している。また、３相のシフトク
ロックを用いることで、シフトレジスタ１１７の動作の
低減を行っている。
異なるのは、映像信号の入力端子ＶR ，ＶG ，ＶB に
Ｒ、Ｇ、Ｂ３系統のカラー信号が入力されることであ
る。また、それに伴い３相のシフトレジスタ１１７を使
用していることである。この３相のシフトレジスタ１１
７は、位相が１２０度づつずれた３相のシフトクロック
ＣＫ１、ＣＫ２、ＣＫ３で駆動され、１相のクロック
で、１色の出力の書込みタイミングを決定し、３相で
Ｒ、Ｇ、Ｂ３色に対応している。また、３相のシフトク
ロックを用いることで、シフトレジスタ１１７の動作の
低減を行っている。
【００３８】図８は、図７における論理ゲート１１４の
具体例を示す回路図である。図８において、論理ゲート
１１４は、３つのＯＲゲート２１５ａ〜２１５ｃで構成
される。以下、論理ゲート１１４を、図８に示す如き回
路とした場合の、図７に示す本実施例の回路動作を、図
９も併せ参照して説明する。なお図９は、本実施例の回
路動作を示すタイミング図である。
具体例を示す回路図である。図８において、論理ゲート
１１４は、３つのＯＲゲート２１５ａ〜２１５ｃで構成
される。以下、論理ゲート１１４を、図８に示す如き回
路とした場合の、図７に示す本実施例の回路動作を、図
９も併せ参照して説明する。なお図９は、本実施例の回
路動作を示すタイミング図である。
【００３９】シフトレジスタ１１７に３相のシフトクロ
ックＣＫ１、ＣＫ２、ＣＫ３を入力すると、それぞれの
クロックの立上りエッジに同期し、シフトクロックの１
周期分のパルス幅Ｔをもった制御パルスＳＰ１、ＳＰ
２、ＳＰ３、…が出力される。これら制御パルスはシフ
トクロック周期の１／３ずつ位相が異なっている。ま
た、３相のシフトクロックから、図８の論理ゲート１１
４によって、ＣＫ１´、ＣＫ２´、ＣＫ３´のようなク
ロックが生成される。
ックＣＫ１、ＣＫ２、ＣＫ３を入力すると、それぞれの
クロックの立上りエッジに同期し、シフトクロックの１
周期分のパルス幅Ｔをもった制御パルスＳＰ１、ＳＰ
２、ＳＰ３、…が出力される。これら制御パルスはシフ
トクロック周期の１／３ずつ位相が異なっている。ま
た、３相のシフトクロックから、図８の論理ゲート１１
４によって、ＣＫ１´、ＣＫ２´、ＣＫ３´のようなク
ロックが生成される。
【００４０】そこでＡＮＤゲート１１２によって、ＣＫ
１´とＳＰ１、ＣＫ２´とＳＰ２、ＣＫ３´とＳＰ３、
ＣＫ１´とＳＰ４、…のようにそれぞれ論理積をとる
と、制御パルスＳＰ１、ＳＰ２、ＳＰ３、…の立上りエ
ッジに同期し、パルス幅（２／３）Ｔの制御パルスＳＰ
１´、ＳＰ２´、ＳＰ３´、…が出力される。これら制
御パルスを印加されることによるサンプルホールド回路
の動作は、さきに説明した所と同様なので省略する。
１´とＳＰ１、ＣＫ２´とＳＰ２、ＣＫ３´とＳＰ３、
ＣＫ１´とＳＰ４、…のようにそれぞれ論理積をとる
と、制御パルスＳＰ１、ＳＰ２、ＳＰ３、…の立上りエ
ッジに同期し、パルス幅（２／３）Ｔの制御パルスＳＰ
１´、ＳＰ２´、ＳＰ３´、…が出力される。これら制
御パルスを印加されることによるサンプルホールド回路
の動作は、さきに説明した所と同様なので省略する。
【００４１】本実施例の特徴は、論理ゲート１１４を例
えば複数のＯＲゲートで構成することにより、第１スイ
ッチ回路１０１のＯＮ期間を、その書込み能力に合わせ
て設定できることであり、このため、先にも述べたよう
に回路をＩＣ化する場合、占有面積を小さくしたい時に
有効である。
えば複数のＯＲゲートで構成することにより、第１スイ
ッチ回路１０１のＯＮ期間を、その書込み能力に合わせ
て設定できることであり、このため、先にも述べたよう
に回路をＩＣ化する場合、占有面積を小さくしたい時に
有効である。
【００４２】次に、本発明の水平走査回路についての第
４の実施例を図10に示す。本実施例の基本構成は、図７
に示す第３の実施例のそれとほぼ同じであるため、違っ
た部分を含む制御回路１１の部分のみを示している。図
１０は、図７に対し、制御回路１１内の論理ゲート１１
４を無くし、一個のＯＲゲート１１８を追加しているこ
とを特徴とする。
４の実施例を図10に示す。本実施例の基本構成は、図７
に示す第３の実施例のそれとほぼ同じであるため、違っ
た部分を含む制御回路１１の部分のみを示している。図
１０は、図７に対し、制御回路１１内の論理ゲート１１
４を無くし、一個のＯＲゲート１１８を追加しているこ
とを特徴とする。
【００４３】図１１は、図１０に示す実施例の動作を示
すタイミング図である。図１０、図１１を参照する。シ
フトレジスタ１１７に３相のシフトクロックＣＫ１、Ｃ
Ｋ２、ＣＫ３を入力すると、それぞれのクロックの立上
りエッジに同期し、シフトクロックの１周期分のパルス
幅Ｔをもった制御パルスＳＰ１、ＳＰ２、ＳＰ３、…が
出力される。これらはシフトクロック周期の１／３ずつ
位相が異なっている。
すタイミング図である。図１０、図１１を参照する。シ
フトレジスタ１１７に３相のシフトクロックＣＫ１、Ｃ
Ｋ２、ＣＫ３を入力すると、それぞれのクロックの立上
りエッジに同期し、シフトクロックの１周期分のパルス
幅Ｔをもった制御パルスＳＰ１、ＳＰ２、ＳＰ３、…が
出力される。これらはシフトクロック周期の１／３ずつ
位相が異なっている。
【００４４】またＯＲゲート１１８によりＣＫ１´を生
成し、このＣＫ１´と制御パルスＳＰ１との論理積を、
ＡＮＤゲート１１２ａによりとると、制御パルスＳＰ１
´が生成される。その他の制御パルスＳＰ２´、ＳＰ３
´、…は、ＡＮＤゲート１１２ｂ…によって、ＳＰ１と
ＳＰ２、ＳＰ２とＳＰ３、…のように論理積をとること
で生成される。
成し、このＣＫ１´と制御パルスＳＰ１との論理積を、
ＡＮＤゲート１１２ａによりとると、制御パルスＳＰ１
´が生成される。その他の制御パルスＳＰ２´、ＳＰ３
´、…は、ＡＮＤゲート１１２ｂ…によって、ＳＰ１と
ＳＰ２、ＳＰ２とＳＰ３、…のように論理積をとること
で生成される。
【００４５】これにより制御パルスＳＰ１、ＳＰ２、Ｓ
Ｐ３、…の立上りエッジに同期し、パルス幅（２／３）
Ｔの制御パルスＳＰ１´、ＳＰ２´、ＳＰ３´、…が出
力される。これら制御パルスを印加されることによるサ
ンプルホールド回路の動作は、先に説明したところと同
様なので省略する。本実施例の特徴は、論理ゲート１１
４を無くし一個のＯＲゲート１１８を追加することで、
各スイッチ回路の制御パルスを、先に図７を参照して説
明した第３の実施例のそれより、簡単に生成できること
である。
Ｐ３、…の立上りエッジに同期し、パルス幅（２／３）
Ｔの制御パルスＳＰ１´、ＳＰ２´、ＳＰ３´、…が出
力される。これら制御パルスを印加されることによるサ
ンプルホールド回路の動作は、先に説明したところと同
様なので省略する。本実施例の特徴は、論理ゲート１１
４を無くし一個のＯＲゲート１１８を追加することで、
各スイッチ回路の制御パルスを、先に図７を参照して説
明した第３の実施例のそれより、簡単に生成できること
である。
【００４６】次に、本発明の水平走査回路についての第
５の実施例を図１２に示す。本実施例の基本構成は、図
７に示した第３の実施例とほぼ同じであり、異なる点
は、サンプルホールド回路１０のスイッチ回路が、３段
になっていることである。
５の実施例を図１２に示す。本実施例の基本構成は、図
７に示した第３の実施例とほぼ同じであり、異なる点
は、サンプルホールド回路１０のスイッチ回路が、３段
になっていることである。
【００４７】図１２に示す実施例は、制御回路１１、サ
ンプルホールド回路１０、インピーダンス変換を行うバ
ッファアンプ１２で構成される。さらに制御回路１１
は、例えば、３相のシフトクロックの立上りでシフト動
作を行うシフトレジスタ１１７、ＡＮＤゲート１１２、
信号レベルを変換するレベルシフタ（ＬＳ）１１３、論
理ゲート１１４で構成されている。
ンプルホールド回路１０、インピーダンス変換を行うバ
ッファアンプ１２で構成される。さらに制御回路１１
は、例えば、３相のシフトクロックの立上りでシフト動
作を行うシフトレジスタ１１７、ＡＮＤゲート１１２、
信号レベルを変換するレベルシフタ（ＬＳ）１１３、論
理ゲート１１４で構成されている。
【００４８】サンプルホールド回路１０は、第１スイッ
チ回路１０１、第２スイッチ回路１０２、第３スイッチ
回路１０３と、ホールド容量１０４で構成される。また
第１スイッチ回路１０１は、ＡＮＤゲート１１２の出力
ＳＰ１´´、ＳＰ２´´、ＳＰ３´´、…で、第２スイ
ッチ回路１０２は、ＡＮＤゲート１１２の出力ＳＰ１
´、ＳＰ２´、ＳＰ３´、…で、第３スイッチ回路１０
３は、シフトレジスタ１１７の出力ＳＰ１、ＳＰ２、Ｓ
Ｐ３、…でそれぞれ制御されている。
チ回路１０１、第２スイッチ回路１０２、第３スイッチ
回路１０３と、ホールド容量１０４で構成される。また
第１スイッチ回路１０１は、ＡＮＤゲート１１２の出力
ＳＰ１´´、ＳＰ２´´、ＳＰ３´´、…で、第２スイ
ッチ回路１０２は、ＡＮＤゲート１１２の出力ＳＰ１
´、ＳＰ２´、ＳＰ３´、…で、第３スイッチ回路１０
３は、シフトレジスタ１１７の出力ＳＰ１、ＳＰ２、Ｓ
Ｐ３、…でそれぞれ制御されている。
【００４９】図１３は、図１２における論理ゲート１１
４の具体例を示す回路図である。図１３において、論理
ゲート１１４は、３つのＯＲゲート２１５ａ〜２１５ｃ
と３つのインバータ２１６ａ〜２１６ｃで構成される。
この時の制御回路１１の動作を表すタイミング図が図１
４である。
４の具体例を示す回路図である。図１３において、論理
ゲート１１４は、３つのＯＲゲート２１５ａ〜２１５ｃ
と３つのインバータ２１６ａ〜２１６ｃで構成される。
この時の制御回路１１の動作を表すタイミング図が図１
４である。
【００５０】スイッチ回路の制御パルスであるＳＰ１、
ＳＰ１´、ＳＰ１´´等の生成方法は、図１０に示す第
４の実施例と同様に、３相のシフトクロックＣＫ１、Ｃ
Ｋ２、ＣＫ３とシフトレジスタ１１７の出力ＳＰ１、Ｓ
Ｐ２、ＳＰ３、…をデコードすることで、できるので説
明を省略する。
ＳＰ１´、ＳＰ１´´等の生成方法は、図１０に示す第
４の実施例と同様に、３相のシフトクロックＣＫ１、Ｃ
Ｋ２、ＣＫ３とシフトレジスタ１１７の出力ＳＰ１、Ｓ
Ｐ２、ＳＰ３、…をデコードすることで、できるので説
明を省略する。
【００５１】図１２に示す、３段のスイッチ回路を設け
たサンプルホールド回路１０の動作を図１４を参照して
説明する。第１、第２、第３スイッチ回路のそれぞれの
ＯＮ抵抗を、ＲON1、ＲON2、ＲON3とすると、ＲON1＜Ｒ
ON2＜ＲON3となるように設定する。
たサンプルホールド回路１０の動作を図１４を参照して
説明する。第１、第２、第３スイッチ回路のそれぞれの
ＯＮ抵抗を、ＲON1、ＲON2、ＲON3とすると、ＲON1＜Ｒ
ON2＜ＲON3となるように設定する。
【００５２】即ち、第１スイッチ回路１０１には、高速
な書込みのできるスイッチ、第３スイッチ回路１０３に
は、オフセット電圧の小さいスイッチ、また第２スイッ
チ回路１０２には、平均的な書込み速度、オフセット電
圧の性能をもったスイッチを使用する。これら３つのス
イッチ回路は、ＳＰ１、ＳＰ１´、ＳＰ１´´等の制御
パルスに合わせて、同時にＯＮ状態となる。
な書込みのできるスイッチ、第３スイッチ回路１０３に
は、オフセット電圧の小さいスイッチ、また第２スイッ
チ回路１０２には、平均的な書込み速度、オフセット電
圧の性能をもったスイッチを使用する。これら３つのス
イッチ回路は、ＳＰ１、ＳＰ１´、ＳＰ１´´等の制御
パルスに合わせて、同時にＯＮ状態となる。
【００５３】次に第１、第２、第３スイッチ回路の順番
で、シフトクロック周期の１／３ずつ間隔を置きなが
ら、ＯＦＦしていく。本実施例の特徴は、例えば第１ス
イッチ回路のＯＮ抵抗を、より小さくし、図１に示す第
１の実施例の第１スイッチ回路よりも高速に書込めるよ
うにする。また、第１スイッチ回路で生じる大きなオフ
セット電圧を、第２、第３スイッチ回路によって順に低
減することによって、オフセット電圧は同じで、図１に
示す第１の実施例の場合よりも高速なサンプルホールド
回路を構成できることである。
で、シフトクロック周期の１／３ずつ間隔を置きなが
ら、ＯＦＦしていく。本実施例の特徴は、例えば第１ス
イッチ回路のＯＮ抵抗を、より小さくし、図１に示す第
１の実施例の第１スイッチ回路よりも高速に書込めるよ
うにする。また、第１スイッチ回路で生じる大きなオフ
セット電圧を、第２、第３スイッチ回路によって順に低
減することによって、オフセット電圧は同じで、図１に
示す第１の実施例の場合よりも高速なサンプルホールド
回路を構成できることである。
【００５４】以上、ドットマトリクス型表示装置とし
て、液晶表示装置を例に挙げて説明してきたが、その他
のＥＬ（エレクトロルミネセンス）やＰＤＰ（プラズマ
ディスプレイ）、ＶＤＰ（蛍光表示管）などの水平走査
回路に用いても、本発明による水平走査回路は同様な効
果があることは明らかである。
て、液晶表示装置を例に挙げて説明してきたが、その他
のＥＬ（エレクトロルミネセンス）やＰＤＰ（プラズマ
ディスプレイ）、ＶＤＰ（蛍光表示管）などの水平走査
回路に用いても、本発明による水平走査回路は同様な効
果があることは明らかである。
【００５５】
【発明の効果】本発明によれば、高速書込みが可能で、
しかもオフセット電圧の小さいサンプルホールド回路を
構成でき、これにより高速な水平走査回路を構成するこ
とができる。またこの高速な水平走査回路を用いること
で、大型、或は高精細マトリクス型ディスプレイを時間
伸長回路なしで駆動することができる。
しかもオフセット電圧の小さいサンプルホールド回路を
構成でき、これにより高速な水平走査回路を構成するこ
とができる。またこの高速な水平走査回路を用いること
で、大型、或は高精細マトリクス型ディスプレイを時間
伸長回路なしで駆動することができる。
【図１】本発明にかかるサンプルホールド回路の実施例
を示す回路図である。
を示す回路図である。
【図２】図１の回路の動作を表すタイミング図である。
【図３】本発明にかかる水平走査回路の実施例を示す回
路図である。
路図である。
【図４】図３の実施例の動作を表すタイミング図であ
る。
る。
【図５】本発明にかかる水平走査回路の第２の実施例を
示す回路図である。
示す回路図である。
【図６】図５に示す実施例の動作を表すタイミング図で
ある。
ある。
【図７】本発明にかかる水平走査回路の第３の実施例を
示す回路図である。
示す回路図である。
【図８】図７における論理ゲートの具体例を示す回路図
である。
である。
【図９】図７の実施例の動作を表すタイミング図であ
る。
る。
【図１０】本発明にかかる水平走査回路の第４の実施例
を示す回路図である。
を示す回路図である。
【図１１】図１０の実施例の動作を表すタイミング図で
ある。
ある。
【図１２】本発明にかかる水平走査回路の第５の実施例
を示す回路図である。
を示す回路図である。
【図１３】図１２における論理ゲートの具体例を示す回
路図である。
路図である。
【図１４】図１２の実施例の動作を表すタイミング図で
ある。
ある。
【図１５】本発明にかかるマトリクス型表示装置の実施
例を示す構成図である。
例を示す構成図である。
【図１６】サンプルホールド回路の従来例を示す回路図
である。
である。
【図１７】従来のサンプルホールド回路に用いるアナロ
グスイッチの構成を示す回路図である。
グスイッチの構成を示す回路図である。
１０…サンプルホールド回路、１１…制御回路、５１…
水平走査回路、５２…垂直走査回路、５３…マトリクス
型ディスプレイ、１０１…第１スイッチ回路、１０２…
第２スイッチ回路、１０３…ホールド容量、１１１…シ
フトレジスタ、１１２…ＡＮＤゲート、１１３…レベル
シフタ、１１４…論理ゲート、１１５…ＯＲゲート、１
１６…遅延回路。
水平走査回路、５２…垂直走査回路、５３…マトリクス
型ディスプレイ、１０１…第１スイッチ回路、１０２…
第２スイッチ回路、１０３…ホールド容量、１１１…シ
フトレジスタ、１１２…ＡＮＤゲート、１１３…レベル
シフタ、１１４…論理ゲート、１１５…ＯＲゲート、１
１６…遅延回路。
Claims (5)
- 【請求項１】 映像信号を書き込まれて保持するサンプ
ルホールド回路において、 映像信号を書き込まれるべき一つのホールド容量と、映
像信号の入力側と前記ホールド容量との間に接続され
た、互いに並列で、それぞれのオン抵抗を異にする複数
のスイッチ回路と、前記複数のスイッチ回路を全部オン
にして前記ホールド容量に映像信号を書き込んだ後、該
複数のスイッチ回路の中で、オン抵抗の低いものから順
にオフに転じる制御回路と、を具備して成ることを特徴
とするサンプルホールド回路。 - 【請求項２】 ドットマトリクス型ディスプレイを駆動
する水平走査回路において、 複数の出力段を有し、１相のシフトクロックを入力され
る毎に各出力段から順次、出力を生じて水平走査を行う
シフトレジスタと、 映像信号を書き込まれるべき一つのホールド容量と、映
像信号の入力側と前記ホールド容量との間に接続され
た、互いに並列で、それぞれのオン抵抗を異にする第１
及び第２の２個のスイッチ回路と、から成るサンプルホ
ールド回路であって、前記シフトレジスタの各出力段対
応にそれぞれ設けられた複数個のサンプルホールド回路
と、 各サンプルホールド回路において、オン抵抗の高い方の
第１のスイッチ回路のオン期間を前記シフトレジスタの
対応した出力段からの出力により制御する第１の制御パ
ルス発生回路と、 各サンプルホールド回路において、オン抵抗の低い方の
第２のスイッチ回路のオン期間を、前記シフトクロック
と、前記シフトレジスタの対応した出力段からの出力
と、のデコード出力により制御する第２の制御パルス発
生回路と、を具備して成ることを特徴とする水平走査回
路。 - 【請求項３】 ドットマトリクス型ディスプレイを駆動
する水平走査回路において、 複数の出力段を有し、１相のシフトクロックを入力され
る毎に各出力段から順次、出力を生じて水平走査を行う
シフトレジスタと、 映像信号を書き込まれるべき一つのホールド容量と、映
像信号の入力側と前記ホールド容量との間に接続され
た、互いに並列で、それぞれのオン抵抗を異にする第１
及び第２の２個のスイッチ回路と、から成るサンプルホ
ールド回路であって、前記シフトレジスタの各出力段対
応にそれぞれ設けられた複数個のサンプルホールド回路
と、 各サンプルホールド回路において、オン抵抗の高い方の
第１のスイッチ回路のオン期間を前記シフトレジスタの
対応した出力段からの出力により制御する第１の制御パ
ルス発生回路と、 各サンプルホールド回路において、前記シフトクロック
と、前記シフトレジスタの対応した出力段からの出力
と、からパルス幅の任意設定可能の出力パルスを制御パ
ルスとして作成、出力し、それによって、オン抵抗の低
い方の第２のスイッチ回路のオン期間を制御する第２の
制御パルス発生回路と、を具備して成ることを特徴とす
る水平走査回路。 - 【請求項４】 ドットマトリクス型ディスプレイを駆動
する水平走査回路において、 複数の出力段を有し、３相のシフトクロックを入力さ
れ、各出力段から各相の出力を順次、出力して水平走査
を行うシフトレジスタと、 映像信号を書き込まれるべき一つのホールド容量と、映
像信号の入力側と前記ホールド容量との間に接続され
た、互いに並列で、それぞれのオン抵抗を異にする第１
及び第２の２個のスイッチ回路と、から成るサンプルホ
ールド回路であって、前記シフトレジスタの各出力段対
応にそれぞれ設けられた複数個のサンプルホールド回路
と、 各サンプルホールド回路において、オン抵抗の高い方の
第１のスイッチ回路のオン期間を、前記シフトレジスタ
の対応した出力段からの各相出力により制御する第１の
制御パルス発生回路と、 各サンプルホールド回路において、オン抵抗の低い方の
第２のスイッチ回路のオン期間を、前記３相の中の各相
のシフトクロックと、前記シフトレジスタの対応した出
力段からの各相出力と、のデコード出力により制御する
第２の制御パルス発生回路と、を具備して成ることを特
徴とする水平走査回路。 - 【請求項５】 ドットマトリクス型ディスプレイと、該
ドットマトリクス型ディスプレイを駆動する水平及び垂
直走査回路と、入力された映像信号を増幅及びγ補正し
て出力するビデオ回路と、該ビデオ回路から出力される
映像信号を正，負両極性に交流化し前記水平走査回路に
供給する極性反転回路と、から成るマトリクス型表示装
置において、 前記水平走査回路が、請求項２，３又は４に記載の水平
走査回路から成ることを特徴とするマトリクス型表示装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25867491A JPH0575957A (ja) | 1991-09-11 | 1991-09-11 | サンプルホールド回路、それを用いた水平走査回路、及び該走査回路を含むマトリクス型表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25867491A JPH0575957A (ja) | 1991-09-11 | 1991-09-11 | サンプルホールド回路、それを用いた水平走査回路、及び該走査回路を含むマトリクス型表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0575957A true JPH0575957A (ja) | 1993-03-26 |
Family
ID=17323530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25867491A Pending JPH0575957A (ja) | 1991-09-11 | 1991-09-11 | サンプルホールド回路、それを用いた水平走査回路、及び該走査回路を含むマトリクス型表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0575957A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6972746B1 (en) | 1994-10-31 | 2005-12-06 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix type flat-panel display device |
| WO2007058018A1 (ja) * | 2005-11-16 | 2007-05-24 | Sharp Kabushiki Kaisha | 液晶表示装置およびその駆動方法 |
| JP2008203882A (ja) * | 2008-05-01 | 2008-09-04 | Seiko Epson Corp | 電気光学装置の駆動回路、電気光学装置および電子機器 |
| US7505020B2 (en) | 2003-08-22 | 2009-03-17 | Sharp Kabushiki Kaisha | Display device driving circuit, display device, and driving method of the display device |
| JP4518717B2 (ja) * | 2001-09-28 | 2010-08-04 | シャープ株式会社 | 液晶表示装置 |
-
1991
- 1991-09-11 JP JP25867491A patent/JPH0575957A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6972746B1 (en) | 1994-10-31 | 2005-12-06 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix type flat-panel display device |
| US7298357B2 (en) | 1994-10-31 | 2007-11-20 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix type flat-panel display device |
| JP4518717B2 (ja) * | 2001-09-28 | 2010-08-04 | シャープ株式会社 | 液晶表示装置 |
| US7505020B2 (en) | 2003-08-22 | 2009-03-17 | Sharp Kabushiki Kaisha | Display device driving circuit, display device, and driving method of the display device |
| WO2007058018A1 (ja) * | 2005-11-16 | 2007-05-24 | Sharp Kabushiki Kaisha | 液晶表示装置およびその駆動方法 |
| JP4762251B2 (ja) * | 2005-11-16 | 2011-08-31 | シャープ株式会社 | 液晶表示装置およびその駆動方法 |
| JP2008203882A (ja) * | 2008-05-01 | 2008-09-04 | Seiko Epson Corp | 電気光学装置の駆動回路、電気光学装置および電子機器 |
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