JPH09330059A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 ビデオ信号のサンプリングタイミングのばら
つきをなくして、液晶表示パネルに表示される表示画像
の表示品質を向上させた液晶表示装置を提供する。 【解決手段】 マトリクス状に設けられた複数の画素
と、ビデオ信号が供給されるビデオ信号線と、画素にビ
デオ信号を印加する複数の映像信号線と、各映像信号線
毎に設けられビデオ信号線に供給されるビデオ信号をサ
ンプリングして各映像信号線に供給する複数のサンプル
ホールド回路と、各サンプルホールド回路にビデオ信号
取り込み用信号を出力し各サンプルホールド回路を順次
導通させる水平走査回路とを備える液晶表示装置におい
て、水平走査回路が、シフトレジスタと、シフトレジス
タの各出力端子から出力される出力信号と外部から供給
されるクロック信号との間で所定の論理をとってビデオ
信号取り込み用信号を生成し、各サンプルホールド回路
に出力するビデオ信号取込用信号生成手段とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置に係
わり、特に、ポリ・シリコン・トランジスタで構成され
るＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｉｔｏ
ｒ）方式の液晶表示装置に適用して有効な技術に関する
ものである。

【０００２】

【従来の技術】従来の液晶表示装置としては、ストライ
プ状のＸＹ電極の交点の画素を駆動する単純マトリクス
型液晶表示装置と、画素毎に能動素子（例えば、薄膜ト
ランジスタ）を有しこの能動素子をスイッチング動作さ
せるアクティブマトリクス型液晶表示装置に大別され
る。

【０００３】アクティブマトリクス型液晶表示装置の特
徴は、例えば、薄膜トランジスタ（ＴＦＴ）等の能動素
子を介して画素電極に液晶駆動電圧（階調電圧）を印加
するため、各画素間のクロストークがなく、単純マトリ
クス形液晶表示装置のようにクロストークを防止するた
めの特殊な駆動方法を用いる必要がなく、多階調表示が
可能なことにある。

【０００４】このアクティブマトリクス型液晶表示装置
の一つに、薄膜トランジスタとして、アモルファス・シ
リコン・トランジスタ、あるいは、ポリ・シリコン・ト
ランジスタを使用するＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔ
ｒａｎｓｉｓｔｏｒ）方式のアクティブマトリクス型液
晶表示装置が知られている。

【０００５】なおこれ以降、本明細書中では、アモルフ
ァス・シリコン・トランジスタをアモルファス−ＳｉＴ
ｒ、ポリ・シリコン・トランジスタをＰｏｌｙ−ＳｉＴ
ｒ、アモルファス・シリコン・トランジスタを使用した
ＴＦＴ方式の液晶表示装置をアモルファス−ＳｉＴｒ−
ＴＦＴ液晶表示装置、ポリ・シリコン・トランジスタを
使用したＴＦＴ方式の液晶表示装置をＰｏｌｙ−ＳｉＴ
ｒ−ＴＦＴ液晶表示装置と称する。

【０００６】アモルファス−ＳｉＴｒ−ＴＦＴ液晶表示
装置は、パソコンあるいはテレビの表示装置として広く
使用されている。

【０００７】しかしながら、アモルファス−ＳｉＴｒ−
ＴＦＴ液晶表示装置では、液晶を駆動するための駆動回
路を、液晶表示パネルの周辺に設ける必要があった。

【０００８】これに対して、最近、Ｐｏｌｙ−ＳｉＴｒ
（ポリ・シリコン・トランジスタ）を使用したＴＦＴ方
式の液晶表示装置が開発されている。

【０００９】Ｐｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置
の液晶表示パネルでは、アモルファス−ＳｉＴｒ−ＴＦ
Ｔ液晶表示装置の液晶表示パネル同様、石英あるいはガ
ラス基板上にＰｏｌｙ−ＳｉＴｒを、マトリクス状に配
置・形成する。

【００１０】さらに、Ｐｏｌｙ−ＳｉＴｒの動作速度が
アモルファス−ＳｉＴｒよりも高速であるため、Ｐｏｌ
ｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置の液晶パネルでは、
その周辺回路も同一基板上に作り込むことが可能であ
る。

【００１１】図１２は、Ｐｏｌｙ−ＳｉＴｒ−ＴＦＴ液
晶表示装置に使用される液晶表示パネル（ＴＦＴ−ＬＣ
Ｄ）の一例の等価回路を示す図である。

【００１２】なお、図１２は回路図であるが、実際の幾
何学的配置に対応して描かれている。

【００１３】図１２において、ＴＦＴはＰｏｌｙ−Ｓｉ
Ｔｒから構成される薄膜トランジスタ、ＣLCは液晶容
量、Ｃａｄｄは保持容量、Ｄ１〜Ｄ７は映像信号線（ド
レイン信号線または垂直信号線）、Ｇ０〜Ｇ５は走査信
号線（ゲート信号線または水平信号線）、ＳＨ１〜ＳＨ
７はトランジスタゲート回路を構成するＮＭＯＳスイッ
チングトランジスタ、ＨＳＲは水平走査シフトレジス
タ、ＶＳＲは垂直走査シフトレジスタ、Ｓ１〜Ｓ６はビ
デオ信号線、ＩＮＶ１〜ＩＮＶ４はインバータ回路、Ｃ
ＬＸは水平駆動用クロック信号、ＣＬＹは垂直駆動用ク
ロック信号、ＤＸは水平走査シフトレジスタ（ＨＳＲ）
のスタートパルス、ＤＹは垂直走査シフトレジスタ（Ｖ
ＳＲ）のスタートパルスである。

【００１４】なお、図１２に示す液晶表示パネルでは、
走査信号線（Ｇｍ）が（ｍ）本で構成され、映像信号線
（Ｄｎ）が（ｎ）本で構成されているが、図１２では、
走査信号線（Ｇｍ）は５本、映像信号線（Ｄｎ）は７本
しか図示していない。

【００１５】図１２に示すように、液晶表示パネル（Ｔ
ＦＴ−ＬＣＤ）の各画素は隣接する２本の走査信号線
（Ｇｍ）と、隣接する２本の映像信号線（Ｄｎ）との交
差領域（４本の信号線で囲まれた領域）内に配置され、
各画素は、薄膜トランジスタ（ＴＦＴ）と画素電極（Ｉ
ＴＯ１）および保持容量（Ｃａｄｄ）を含んでいる。

【００１６】マトリクス状に配置された各画素の各列毎
の各薄膜トランジスタ（ＴＦＴ）のドレイン電極は、そ
れぞれ映像信号線（Ｄｎ）に接続され、この映像信号線
（Ｄｎ）は、それぞれサンプルホールド回路を構成する
スイッチングトランジスタ（ＳＨ１〜ＳＨ７）を介し
て、対応するビデオ信号線（Ｓ１〜Ｓ６）に接続され
る。

【００１７】このスイッチングトランジスタ（ＳＨ１〜
ＳＨ７）は６個ずつグループ化され、各グループを構成
する各スイッチングトランジスタ（ＳＨ１〜ＳＨ６）
（あるいはＳＨ７〜ＳＨ１２（図示せず））のゲート電
極には、インバータ回路（ＩＮＶ１〜ＩＮＶ４）を介し
て、水平シフトレジスタ（ＨＳＲ）の各出力端子（ＳＧ
１，ＳＧ２）から出力されるビデオ信号取り込み用信号
が印加される。

【００１８】マトリクス状に配置された各画素の各行毎
の各薄膜トランジスタ（ＴＦＴ）のゲート電極は、それ
ぞれ走査信号線（Ｇｎ）に接続され、この走査信号線
（Ｇｎ）は垂直シフトレジスタ（ＶＳＲ）に接続され
る。

【００１９】各薄膜トランジスタ（ＴＦＴ）のソース電
極は画素電極（ＩＴＯ１）に接続され、画素電極（ＩＴ
Ｏ１）とコモン電極（図示せず）との間に液晶層が設け
られるので、各画素電極（ＩＴＯ１）には、液晶容量
（ＣLC) が等価的に接続される。

【００２０】また、図１２に示すように、コモン電極に
は（Ｖｃｏｍ）の電位の電圧が印加される。

【００２１】各薄膜トランジスタ（ＴＦＴ）は、ゲート
電極に正のバイアス電圧を印加すると導通し、ゲート電
極に零電圧を印加すると不導通になる。

【００２２】また、薄膜トランジスタ（ＴＦＴ）のソー
ス電極と前ラインの走査信号線（Ｇｎ）との間には、保
持容量（Ｃａｄｄ）が接続される。

【００２３】その場合に、第１列目の各画素における保
持容量（Ｃａｄｄ）の他端が開放状態になるのを防止す
るために、第１番目の走査信号線（Ｇ１）の外側にダミ
ーの走査信号線（Ｇ０）を設け、第１列目の各画素にお
ける保持容量（Ｃａｄｄ）の他端をダミーの走査信号線
（Ｇ０）に接続する。

【００２４】図１３は、Ｐｏｌｙ−ＳｉＴｒ−ＴＦＴ液
晶表示装置に使用される液晶表示パネル（ＴＦＴ−ＬＣ
Ｄ）の他の例の等価回路を示す図である。

【００２５】なお、図１３は回路図であるが、実際の幾
何学的配置に対応して描かれている。

【００２６】図１３に示す液晶表示パネル（ＴＦＴ−Ｌ
ＣＤ）は、薄膜トランジスタ（ＴＦＴ）のソース電極と
容量線（Ｃｎ）との間に、保持容量（Ｃａｄｄ）が接続
される点で、図１２に示す液晶表示パネル（ＴＦＴ−Ｌ
ＣＤ）と相違する。

【００２７】この容量線（Ｃｎ）には、コモン電極に印
加される（Ｖｃｏｍ）の電位の電圧が印加される。

【００２８】なお、図１３に示す液晶表示パネルでは、
走査信号線（Ｇｍ）が（ｍ）本で構成され、ビデオ信号
線（Ｄｎ）が（ｎ）本で構成されているが、図１３で
は、走査信号線（Ｇｍ）は５本、ビデオ信号線（Ｄｎ）
は７本しか図示していない。

【００２９】図１２または図１３に示す液晶表示パネル
（ＴＦＴ−ＬＣＤ）では、スイッチングトランジスタ
（ＳＨ１〜ＳＨ７）、水平走査シフトレジスタ（ＨＳ
Ｒ）、インバータ回路（ＩＮＶ１〜ＩＮＶ４）および垂
直走査シフトレジスタ（ＶＳＲ）が、液晶表示パネル
（ＴＦＴ−ＬＣＤ）内に組み込まれており、薄膜トラン
ジスタ（ＴＦＴ）と同じくＰｏｌｙ−ＳｉＴｒで構成さ
れ、同一の基板上に形成される。

【００３０】また、図１２または図１３に示す液晶表示
パネル（ＴＦＴ−ＬＣＤ）は、信号線（Ｄｎ）を分割駆
動（走査）する相数（Ｎ）が６とされている。

【００３１】次に、図１２または図１３に示す液晶表示
パネル（ＴＦＴ−ＬＣＤ）の動作の概略を説明する。

【００３２】図１２または図１３に示す垂直走査シフト
レジスタ（ＶＳＲ）は、スタートパルス（ＤＹ）および
垂直駆動用クロック信号（ＣＬＹ）によりゲート線（Ｇ
ｎ）を順次選択して、選択したゲート線（Ｇｎ）に正の
バイアス電圧を出力する。

【００３３】これにより、選択されたゲート線（Ｇｎ）
にゲートが接続された薄膜トランジスタ（ＴＦＴ）がオ
ンとなる。

【００３４】また、水平走査シフトレジスタ（ＨＳＲ）
は、スタートパルス（ＤＸ）および水平駆動用クロック
信号（ＣＬＸ）により、各出力端子からビデオ信号取り
込み用信号を順次出力する。

【００３５】このビデオ信号取り込み用信号は、インバ
ータ回路（ＩＮＶ１〜ＩＮＶ４）で電流供給能力が増強
され、即ち、インバータ回路（ＩＮＶ１〜ＩＮＶ４）で
順次電流が増幅され、各スイッチングトランジスタ（Ｓ
Ｈ１〜ＳＨ７）のゲート電極に印加される。

【００３６】これにより、各グループを構成する各スイ
ッチングトランジスタ（ＳＨ１〜ＳＨ６、あるいは、Ｓ
Ｈ７〜ＳＨ１２）がオンとなり、それにより、ビデオ信
号線（Ｓ１〜Ｓ６）から６分割されたビデオ信号が、対
応する６本のビデオ信号線（Ｄｎ）に出力される。

【００３７】したがって、選択されたゲート線（Ｇｎ）
にゲートが接続された薄膜トランジスタ（ＴＦＴ）に対
応する画素に、サンプリングされたビデオ信号（ビデオ
信号の電圧）が書き込まれ、液晶表示パネル（ＴＦＴ−
ＬＣＤ）に表示される。

【００３８】ここで、ビデオ信号線（Ｓ１〜Ｓ６）に入
力される６分割されたビデオ信号は、全て同一の位相と
される。

【００３９】また、水平走査シフトレジスタ（ＨＳＲ）
とインバータ回路（ＩＮＶ１〜ＩＮＶ４）とは水平走査
回路を構成し、水平走査シフトレジスタ（ＨＳＲ）は、
（ｎ）本のビデオ信号線（Ｄｎ）を分割駆動（走査）す
る相数を（Ｎ）とするとき、（ｎ／Ｎ）個の出力端子を
有する。

【００４０】また、垂直走査シフトレジスタ（ＶＳＲ）
は垂直走査回路を構成する。

【００４１】なお、図１２または図１３に示す液晶表示
パネル（ＴＦＴ−ＬＣＤ）において、ＳＧ１およびＳＧ
２は、それぞれ水平走査シフトレジスタ（ＨＳＲ）の第
１番目および第２番目の出力端子を示している。

【００４２】図１４は、図１２または図１３に示すＰｏ
ｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置の周辺回路の概略
回路構成を示すブロック図である。

【００４３】図１４において、ＴＦＴ−ＬＣＤは液晶表
示パネル、３０１はコントロールＩＣ回路、３０２はデ
ィジタル／アナログ（Ｄ／Ａ）変換器、３０４はサンプ
ルホールド回路、３０５はドライバＩＣ回路、３０６は
信号処理回路である。

【００４４】本体側から送信される表示データ（Ｒ
（赤）・Ｇ（緑）・Ｂ（青）の中の１つ）はＤ／Ａ変換
器３０２でアナログのビデオ信号とされる。

【００４５】なお、本体側からビデオ信号が供給される
場合には、前記Ｄ／Ａ変換器３０２は必要ない。

【００４６】図１２または図１３に示す液晶表示パネル
（ＴＦＴ−ＬＣＤ）では、ビデオ信号線（Ｄｎ）を６相
に分けて駆動（走査）するため、ビデオ信号もそれに併
せて６相に分割する必要がある。

【００４７】そのため、Ｄ／Ａ変換器３０２からのビデ
オ信号は、水平駆動用クロック信号（ＣＬＸ）と同期し
たサンプルホールド（Ｓ／Ｈ）用クロックに基づき、サ
ンプルホールド回路３０４で６相に分割される。

【００４８】さらに、この６相に分割されたビデオ信号
は、タイミングが調整されて同一の位相とされ、サンプ
ルホールド回路３０４から出力される。

【００４９】ここで、サンプルホールド回路３０４は、
例えば、Ｄ／Ａ変換器３０２からのビデオ信号を６相に
分割する前段のサンプルホールド回路と、この６相に分
割されたビデオ信号の位相を同一の位相として出力する
後段のサンプルホールド回路とで構成される。

【００５０】さらに、６相に分割されたビデオ信号は、
信号処理回路３０６で、増幅処理・γ処理・交流化処理
が施され、液晶表示パネル（ＴＦＴ−ＬＣＤ）のビデオ
信号線（Ｓ１〜Ｓ６）に供給される。

【００５１】ここで、γ処理は、液晶層のガンマ特性を
補正するための信号処理であり、交流化処理は、液晶層
に直流電圧が印加されるのを防止するための信号処理で
ある。

【００５２】なお、前記図１２または図１３に示す液晶
表示パネル（ＴＦＴ−ＬＣＤ）は、多色表示可能なカラ
ー液晶表示パネル（ＴＦＴ−ＬＣＤ）であってもよく、
その場合には、Ｒ・Ｇ・Ｂの各表示データを、それぞれ
Ｄ／Ａ変換器３０２でビデオ信号に変換し、当該各ビデ
オ信号をそれぞれサンプルホールド回路３０４で６相に
分割し、液晶表示パネル（ＴＦＴ−ＬＣＤ）のビデオ信
号線（Ｓ１〜Ｓ６）に供給するようにすればよい。

【００５３】なお、多色表示可能なカラー液晶表示パネ
ル（ＴＦＴ−ＬＣＤ）においては、前記図１２または図
１３に示す液晶表示パネル（ＴＦＴ−ＬＣＤ）に、Ｒ・
Ｇ・Ｂ用の薄膜トランジスタ（ＴＦＴ）、Ｒ・Ｇ・Ｂ用
のビデオ信号線（Ｄｎ）およびカラーフィルタを設け、
Ｒ・Ｇ・Ｂのビデオ信号をそれぞれのビデオ信号線（Ｄ
ｎ）に供給する必要がある。

【００５４】また、１個の半導体集積回路（ＬＳＩ）で
構成されるコントロールＩＣ回路３０１は、本体側から
の水平同期信号（Ｈ−ＳＹＮＣ）、垂直同期信号（Ｖ−
ＳＹＮＣ）、クロックパルス（ＣＬＫ）に基づいて、水
平駆動用クロック信号（ＣＬＸ）、垂直駆動用クロック
信号（ＣＬＹ）、サンプルホールド（Ｓ／Ｈ）用クロッ
ク等を生成する。

【００５５】また、ドライバＩＣ回路３０５は、水平駆
動用クロック信号（ＣＬＸ）、垂直駆動用クロック信号
（ＣＬＹ）等を、液晶表示パネル（ＴＦＴ−ＬＣＤ）を
動作させるために必要な電圧まで増幅する。

【００５６】なお、図１２または図１３に示す液晶表示
パネル（ＴＦＴ−ＬＣＤ）においては、ビデオ信号線
（Ｄｎ）を６相に分けて分割駆動（走査）する場合につ
いて説明したが、ビデオ信号線（Ｄｎ）をＮ相に分けて
分割駆動（走査）するようにしてもその動作は同じであ
る。

【００５７】

【発明が解決しようとする課題】前記図１２ないし図１
４に示すＰｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置にお
いては、水平走査シフトレジスタ（ＨＳＲ）の各出力端
子（ＳＧ１，ＳＧ２）から出力されるビデオ信号取り込
み用信号を、インバータ回路（ＩＮＶ１〜ＩＮＶ４）で
電流供給能力を増強（電流増幅）して、サンプルホール
ド回路を構成する各スイッチングトランジスタ（ＳＨ１
〜ＳＨ７）のゲート電極に印加して、ビデオ信号線（Ｓ
１〜Ｓ６）に供給されるビデオ信号を対応するビデオ信
号線（Ｄｎ）に出力するようにしている。

【００５８】この場合に、水平シフトレジスタ（ＨＳ
Ｒ）のシフト動作時の遅延時間、あるいは、各インバー
タ回路（ＩＮＶ１〜ＩＮＶ４）の反転動作時の遅延時間
にばらつきがあると、そのばらつきはそのまま、各スイ
ッチングトランジスタ（ＳＨ１〜ＳＨ７）でビデオ信号
をサンプリングする際のサンプリングタイミングのばら
つきとなり、液晶表示パネル（ＴＦＴ−ＬＣＤ）に表示
される表示画像にゴーストを発生させやすい。

【００５９】また、ビデオ信号のサンプルホールドの効
率を向上させるために、サンプルホールド回路を、ＰＭ
ＯＳトランジスタおよびＮＭＯＳトランジスタが並列に
接続される相補型トランジスタゲート回路で構成する場
合に、例えば、水平走査シフトレジスタ（ＨＳＲ）の各
出力端子（ＳＧ１，ＳＧ２）から出力されるビデオ信号
取り込み用信号が、奇数個のインバータ回路で電流供給
能力が増強されて、ＮＭＯＳトランジスタのゲート電極
に印加されるものとすると、ＰＭＯＳトランジスタのゲ
ート電極には、水平走査シフトレジスタ（ＨＳＲ）の各
出力端子（ＳＧ１，ＳＧ２）から出力されるビデオ信号
取り込み用信号が、偶数個のインバータ回路で電流供給
能力が増強されて印加されることになる。

【００６０】これにより、ＰＭＯＳトランジスタおよび
ＮＭＯＳトランジスタのスイッチング動作においては、
少なくともインバータ回路１個分（５０ｎｓｅｃ）の遅
延差が生じることになる。

【００６１】同時に動作すべきサンプルホールド間に遅
延差が生じると、ビデオ信号のサンプリングタイミング
にずれが生じ、液晶表示パネル（ＴＦＴ−ＬＣＤ）に表
示される表示画像にゴーストを発生させやすい。

【００６２】そして、このゴーストは、液晶表示パネル
（ＴＦＴ−ＬＣＤ）に表示される表示画像の表示品質を
著しく損なわせると言う問題点があった。

【００６３】本発明は、前記従来技術の問題点を解決す
るためになされたものであり、本発明の目的は、ＴＦＴ
方式の液晶表示装置において、ビデオ信号のサンプリン
グタイミングのばらつきをなくして、液晶表示パネルに
表示される表示画像の表示品質を向上させることが可能
となる技術を提供することにある。

【００６４】本発明の前記目的並びにその他の目的及び
新規な構成は、本明細書の記載及び添付図面によって明
らかにする。

【００６５】

【課題を解決するための手段】本願おいて開示される発
明のうち、代表的なものの概要を簡単に説明すれば、下
記の通りである。

【００６６】（１）マトリクス状に設けられた複数の画
素と、ビデオ信号が供給されるビデオ信号線と、前記画
素にビデオ信号を印加する複数の映像信号線と、前記各
映像信号線毎に設けられ、前記ビデオ信号線に供給され
るビデオ信号をサンプリングして各映像信号線に供給す
る複数のサンプルホールド回路と、前記各サンプルホー
ルド回路にビデオ信号取り込み用信号を出力し、前記各
サンプルホールド回路を順次導通させる水平走査回路と
を備える液晶表示パネルを具備する液晶表示装置におい
て、前記水平走査回路が、複数の出力端子を有するシフ
トレジスタと、前記シフトレジスタの各出力端子から出
力される出力信号と外部から供給されるクロック信号と
の間で所定の論理をとって前記ビデオ信号取り込み用信
号を生成し、前記各サンプルホールド回路に出力するビ
デオ信号取込用信号生成手段とを有することを特徴とす
る。

【００６７】（２）前記（１）の手段において、前記ビ
デオ信号線が、Ｎ個に分割された同一位相のビデオ信号
が供給されるＮ本のビデオ信号線であり、また、前記映
像信号線の本数をｎ本とするとき、前記シフトレジスタ
が（ｎ／Ｎ）個の出力端子を有し、さらに、前記ビデオ
信号取込用信号生成手段が、前記シフトレジスタの各出
力端子から出力される出力信号と外部から供給されるク
ロック信号との間で所定の論理をとって、Ｎ個のサンプ
ルホールド回路にビデオ信号取り込み用信号を出力し、
前記Ｎ本のビデオ信号線に供給されるビデオ信号を、Ｎ
本毎の映像信号線に同時に供給すること特徴とする。

【００６８】（３）前記（１）または（２）の手段にお
いて、前記クロック信号が、外部から供給される前記シ
フトレジスタのシフトパルスであることを特徴とする。

【００６９】（４）前記（１）ないし（３）の手段にお
いて、前記各サンプルホールド回路が、ＮＭＯＳトラン
ジスタで構成されるトランジスタゲート回路であり、前
記ビデオ信号取込用信号生成手段が、前記シフトレジス
タの各出力端子から出力される出力信号と、外部から供
給されるクロック信号の正相クロック信号あるいは逆相
クロック信号から、前記ＮＭＯＳトランジスタのゲート
電極に印加する「Ｈｉｇｈレベル」のビデオ信号取り込
み用信号を生成する論理回路を有することを特徴とす
る。

【００７０】（５）前記（４）の手段において、前記論
理回路の前段に、前記外部から供給されるクロック信号
の正相クロック信号あるいは逆相クロック信号を、所定
の期間内だけ前記論理回路に入力するゲート回路を設け
たことを特徴とする。

【００７１】（６）前記（４）または（５）の手段にお
いて、前記論理回路の前段に、前記シフトレジスタの各
出力端子から出力される出力信号の電流を増幅する電流
増幅回路を設けたことを特徴とする。

【００７２】（７）前記（４）ないし（６）の手段にお
いて、前記論理回路の後段に、前記論理の出力端子から
出力される出力信号の電流を増幅する電流増幅回路を設
けたことを特徴とする。

【００７３】（８）前記（４）ないし（７）の手段にお
いて、前記論理回路が、アンド回路であることを特徴と
する。

【００７４】（９）前記（４）ないし（７）の手段にお
いて、前記論理回路が、ノア回路であることを特徴とす
る。

【００７５】（１０）前記（５）ないし（９）の手段に
おいて、前記電流増幅回路が、少なくとも１個のインバ
ータ回路であることを特徴とする。

【００７６】（１１）前記（１）ないし（３）の手段に
おいて、前記各サンプルホールド回路が、ＰＭＯＳトラ
ンジスタとＮＭＯＳトランジスタとで構成される相補型
トランジスタゲート回路であり、また、前記水平シフト
レジスタが、各出力端子から正相の出力信号と逆相の出
力信号とを出力し、前記ビデオ信号取込用信号生成手段
が、前記シフトレジスタの各出力端子から出力される正
相の出力信号あるいは逆相の出力信号と、外部から供給
されるクロック信号の正相クロック信号あるいは逆相ク
ロック信号とから、前記ＰＭＯＳトランジスタのゲート
電極に印加する「Ｌｏｗレベル」のビデオ信号取り込み
用信号を生成する第１の論理回路と、前記ＮＭＯＳトラ
ンジスタのゲート電極に印加する「Ｈｉｇｈレベル」の
ビデオ信号取り込み用信号を生成する第２の論理回路と
を有することを特徴とする。

【００７７】（１２）前記（１１）の手段において、前
記第１の論理回路および第２の論理回路の前段に、前記
外部から供給されるクロック信号の正相クロック信号あ
るいは逆相クロック信号を、所定の期間内だけ前記第１
の論理回路および第２の論理回路に入力する第１のゲー
ト回路と第２のゲート回路とを設けたことを特徴とす
る。

【００７８】（１３）前記（１１）または（１２）の手
段において、前記第１の論理回路および第２の論理回路
の前段に、前記シフトレジスタの各出力端子から出力さ
れる正相の出力信号あるいは逆相の出力信号の電流を増
幅する電流増幅回路を設けたことを特徴とする。

【００７９】（１４）前記（１１）ないし（１３）の手
段において、前記第１の論理回路および第２の論理回路
の後段に、前記第１の論理回路および第２の論理回路の
出力端子から出力される出力信号の電流を増幅する電流
増幅回路を設けたことを特徴とする。

【００８０】（１５）前記（１１）ないし（１４）の手
段において、前記第１の論理回路がナンド回路であり、
前記第２の論理回路がノア回路であることを特徴とす
る。

【００８１】（１６）前記（１１）ないし（１４）の手
段において、前記第１の論理回路がオア回路であり、前
記第２の論理回路がアンド回路であることを特徴とす
る。

【００８２】（１７）前記（１２）ないし（１６）の手
段において、前記電流増幅用論理回路が、少なくとも１
個のインバータ回路であることを特徴とする。

【００８３】前記各手段によれば、ビデオ信号線に供給
されるビデオ信号をサンプリングして各映像信号線に供
給するサンプルホールド回路を備える液晶表示パネルを
具備する液晶表示装置において、水平走査回路で、シフ
トレジスタの各出力端子から出力される出力信号と外部
から供給されるクロック信号との間で所定の論理をとっ
てビデオ信号取り込み用信号を生成し、当該ビデオ信号
取り込み用信号により各サンプルホールド回路を順次導
通させるようにしたので、サンプルホールド回路のサン
プリングタイミングの位相ずれを小さくすることができ
る。

【００８４】

【発明の実施の形態】以下、図面を参照して本発明の発
明の実施の形態を詳細に説明する。

【００８５】なお、発明の実施の形態を説明するための
全図において、同一機能を有するものは同一符号を付
け、その繰り返しの説明は省略する。

【００８６】［発明の実施の形態１］本発明の実施の形
態１のＰｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置に使用
される液晶表示パネル（ＴＦＴ−ＬＣＤ）は、ビデオ信
号線（Ｓ１〜Ｓ６）に供給されるビデオ信号をサンプリ
ングするサンプルホールド回路に印加されるビデオ信号
取り込み用信号の生成方法が、前記図１２または図１３
に示す液晶表示パネル（ＴＦＴ−ＬＣＤ）と相違する。

【００８７】図１は、本発明の一発明の実施の形態（発
明の実施の形態１）であるＰｏｌｙ−ＳｉＴｒ−ＴＦＴ
液晶表示装置の液晶表示パネルの水平走査回路の概略回
路構成を示す回路図である。

【００８８】図１において、Ｄ（Ｊ）〜Ｄ（Ｊ＋８）は
映像信号線、ＨＳＲは水平走査シフトレジスタ、ＳＧ
（ｋ），Ｓｇ（ｋ＋１）は水平走査シフトレジスタ（Ｈ
ＳＲ）の出力端子、１３０，２３０はナンド回路、１４
０，２４０はノア回路、１３１〜１３３，２３１〜２３
３，１４１〜１４３，２４１〜２４３はインバータ回路
群、Ｓ１〜Ｓ６はビデオ信号線、ＣＫは水平駆動用クロ
ック信号である。

【００８９】ここで、Ｊ＝６ｋであり、また、水平走査
シフトレジスタ（ＨＳＲ）、ナンド回路（１３０，２３
０）、ノア回路（１４０，２４０）およびインバータ回
路群（１３１〜１３３，２３１〜２３３，１４１〜１４
３，２４１〜２４３）は水平走査回路を構成する。

【００９０】図１に示すように、サンプルホールド回路
は、ＰＭＯＳトランジスタ（Ｐ１１〜Ｐ１６，Ｐ２１〜
Ｐ２３）とＮＭＯＳトランジスタ（Ｎ１１〜Ｎ１６，Ｎ
２１〜Ｎ２３）とが、並列に接続される相補型トランジ
スタゲート回路で構成され、この相補型トランジスタゲ
ート回路は６個ずつグループ化される。

【００９１】また、水平走査シフトレジスタ（ＨＳＲ）
の各シフト段は、入力端子に前シフト段の出力信号が印
加される第１のクロックドインバータ回路（１０１，２
０１）と、入力端子が第１のクロックドインバータ回路
（１０１，２０１）の出力端子に接続される第１のイン
バータ回路（１１１，２１１）と、入力端子が第１のイ
ンバータ回路（１１１，２１１）の出力端子に接続さ
れ、かつ、出力端子が第１のインバータ回路（１１１，
２１１）の入力端子に接続される第２のクロックドイン
バータ回路（１０２，２０２）と、入力端子が第１のク
ロックドインバータ回路（１０１，２０１）の出力端子
に接続される第２のインバータ回路（１１２，２１２）
とを備える。

【００９２】ここで、各シフト段の第１のクロックドイ
ンバータ回路（１０１，２０１）に入力される水平駆動
用クロック信号と、各シフト段の第２のクロックドイン
バータ回路（１０２，２０２）に入力される水平駆動用
クロック信号とは、互いに位相が１８０度異なってお
り、例えば、各シフト段の第１のクロックドインバータ
回路（１０１，２０１）に、正相の水平駆動用クロック
信号（ＣＫ＋）（あるいは逆相の水平駆動用クロック信
号（ＣＫ−））が入力される場合には、各シフト段の第
２のクロックドインバータ回路（１０２，２０２）に
は、逆相の水平駆動用クロック信号（ＣＫ−）（あるい
は正相の水平駆動用クロック信号（ＣＫ＋））が入力さ
れる。

【００９３】以下、本明細書中では、正相の水平駆動用
クロック信号を正相クロック信号、逆相の水平駆動用ク
ロック信号を逆相クロック信号と称する。

【００９４】また、隣接する各シフト段の第１のクロッ
クドインバータ回路（１０１，２０１）に入力される水
平駆動用クロック信号と、隣接する各シフト段の第２の
クロックドインバータ回路（１０２，２０２）に入力さ
れる水平駆動用クロック信号とは、互いに位相が１８０
度なっており、例えば、隣接する各シフト段の一方の第
１のクロックドインバータ回路（１０１）に、逆相クロ
ック信号（ＣＫ−）（あるいは正相クロック信号（ＣＫ
＋））が入力される場合には、隣接する各シフト段の他
方の第１のクロックドインバータ回路（２０１）には、
正相クロック信号（ＣＫ＋）（あるいは逆相クロック信
号（ＣＫ−））が入力される。

【００９５】図１においては、出力端子（ＳＧ（ｋ））
を有するシフト段の第１のクロックドインバータ回路
（１０１）に逆相クロック信号（ＣＫ−）が入力され、
第２のクロックドインバータ回路（１０２）に正相クロ
ック信号（ＣＫ＋）が入力される。

【００９６】同様に、出力端子（ＳＧ（ｋ＋１））を有
するシフト段の第１のクロックドインバータ回路（２０
１）に正相クロック信号（ＣＫ＋）が入力され、第２の
クロックドインバータ回路（２０２）に逆相クロック信
号（ＣＫ−）が入力される。

【００９７】ここで、各シフト段の第２のインバータ回
路（１１２，２１２）の出力が次シフト段への出力信号
となり、また、第１のクロックドインバータ回路（１０
１，２０１）の出力が各シフト段のビデオ信号取り込み
用信号の逆相出力、第１のインバータ回路（１１１，２
１１）の出力が各シフト段のビデオ信号取り込み用信号
の正相出力となる。

【００９８】以下、本明細書中では、ビデオ信号取り込
み用信号の正相出力を正相出力、ビデオ信号取り込み用
信号の逆相出力を逆相出力と称する。

【００９９】各シフト段の正相出力は、それぞれナンド
回路（１３０，２３０）の一方の入力端子に入力され、
各ナンド回路（１３０，２３０）の出力は、それぞれイ
ンバータ回路群（１３１〜１３３，２３１〜２３３）で
電流供給能力が増強され、即ち、各インバータ回路で順
次電流が増幅され、それぞれサンプルホールド回路を構
成する各グループの相補型トランジスタゲート回路にお
けるＮＭＯＳトランジスタ（Ｎ１１〜Ｎ１６，Ｎ２１〜
Ｎ２３）のゲート電極に印加される。

【０１００】また、各シフト段の逆相出力は、それぞれ
ノア回路（１４０，２４０）の一方の入力端子に入力さ
れ、各ノア回路（１４０，２４０）の出力は、それぞれ
インバータ回路群（１４１〜１４３，２４１〜２４３）
で電流供給能力が増強され、即ち、各インバータ回路で
順次電流が増幅され、それぞれサンプルホールド回路を
構成する各グループの相補型トランジスタゲート回路に
おけるＰＭＯＳトランジスタ（Ｐ１１〜Ｐ１６，Ｐ２１
〜Ｐ２３）のゲート電極に印加される。

【０１０１】また、各ナンド回路（１３０，２３０）の
他方の入力端子には、各ナンド回路（１３０，２３０）
の一方の入力端子に正相出力を出力する各シフト段の第
２のクロックドインバータ回路（１０２，２０２）に入
力されるクロック信号が入力され、各ノア回路（１４
０，２４０）の他方の入力端子には、各ノア回路（１４
０，２４０）の一方の入力端子に逆相出力を出力する各
シフト段の第１のクロックドインバータ回路（１０１，
２０１）に入力されるクロック信号が入力される。

【０１０２】図１においては、ナンド回路１３０の他方
の入力端子には正相クロック信号（ＣＫ＋）が入力さ
れ、ナンド回路２３０の他方の入力端子には逆相クロッ
ク信号（ＣＫ−）が入力される。

【０１０３】同様に、ノア回路１４０の他方の入力端子
には逆相クロック信号（ＣＫ−）が入力され、ノア回路
２４０の他方の入力端子には正相クロック信号（ＣＫ
＋）が入力される。

【０１０４】また、水平走査シフトレジスタ（ＨＳＲ）
の各シフト段の第１のクロックドインバータ回路（１０
１，２０１）の入力端子には、ＰＭＯＳトランジスタ
（ＰＳ１１，ＰＳ１２，ＰＳ２１，ＰＳ２２）とＮＭＯ
Ｓトランジスタ（ＮＳ１１，ＮＳ１２，ＮＳ２１，ＮＳ
２２）とが並列接続される相補型トランジスタゲート回
路が接続され、この相補型トランジスタゲート回路は、
「Ｒ」および「Ｌ」の値に基づき、水平シフトレジスタ
（ＨＳＲ）のシフト方向を切り替える。

【０１０５】例えば、図１において、Ｒを「Ｈｉｇｈレ
ベル」、Ｌを「Ｌｏｗレベル」にすると、ＰＭＯＳトラ
ンジスタ（ＰＳ１１，ＰＳ２１）と、ＮＭＯＳトランジ
スタ（ＮＳ１１，ＮＳ２１）とがオン、ＰＭＯＳトラン
ジスタ（ＰＳ１２，ＰＳ２２）と、ＮＭＯＳトランジス
タ（ＮＳ１２，ＮＳ２２）とがオフとなり、水平走査シ
フトレジスタ（ＨＳＲ）のシフト方向が、図１の右方向
となり、また、Ｒを「Ｌｏｗレベル」、Ｌを「Ｈｉｇｈ
レベル」にすると、ＰＭＯＳトランジスタ（ＰＳ１２，
ＰＳ２２）と、ＮＭＯＳトランジスタ（ＮＳ１２，ＮＳ
２２）とがオン、ＰＭＯＳトランジスタ（ＰＳ１１，Ｐ
Ｓ２１）と、ＮＭＯＳトランジスタ（ＮＳ１１，ＮＳ２
１）とがオフとなり、水平走査シフトレジスタ（ＨＳ
Ｒ）のシフト方向が、図１の左方向となる。

【０１０６】図２は、図１に示す水平走査回路の動作を
説明するための図であり、図３は、図２に示す水平走査
回路のタイミングチャートである。

【０１０７】なお、図２に示す水平走査シフトレジスタ
（ＨＳＲ）は、そのシフト方向を図１の右方向とした場
合の回路構成を示している。

【０１０８】出力端子（ＳＧ（ｋ））を有するシフト段
の第１のクロックドインバータ１０１は逆相クロック信
号（ＣＫ−）が「Ｈｉｇｈレベル」のときに反転動作を
行い、第２のクロックドインバータ１０２は正相クロッ
ク信号（ＣＫ＋）が「Ｈｉｇｈレベル」のときに反転動
作を行うので、前シフト段から（Ｎ３）の信号波形の出
力信号が、第１のクロックドインバータ１０１に入力さ
れると、第１のクロックドインバータ１０１とインバー
タ１１１との接続点の信号は（Ｎ４）の信号波形とな
り、この（Ｎ４）の信号波形の信号はインバータ１１１
で反転されるので、インバータ１１１と第２のクロック
ドインバータ１０２との接続点の信号は（Ｎ５）の信号
波形となる。

【０１０９】前記（Ｎ４）の信号波形の信号はノア回路
１４０の一方の入力端子に入力され、また、ノア回路１
４０の他方の端子には逆相クロック信号（ＣＫ−）が入
力されるので、ノア回路１４０の出力信号は（Ｎ６）の
信号波形となる。

【０１１０】前記（Ｎ５）の信号波形の信号はナンド回
路１３０の一方の入力端子に入力され、また、ナンド回
路１３０の他方の入力端子には正相クロック信号（ＣＫ
＋）が入力されるので、ナンド回路１３０の出力は（Ｎ
７）の信号波形となる。

【０１１１】同様に、出力端子（ＳＧ（ｋ＋１））を有
するシフト段のノア回路２４０の出力信号は（Ｎ１０）
の信号波形に、また、次シフト段のナンド回路１３０の
出力信号は（Ｎ１１）の信号波形となる。

【０１１２】前記ノア回路１４０の出力信号（Ｎ６）
は、インバータ回路群（１４１〜１４３）で電流供給能
力が増強され、サンプルホールド回路を構成する相補型
トランジスタゲート回路におけるＰＭＯＳトランジスタ
（Ｐ１１〜Ｐ１６）のゲート電極に印加される。

【０１１３】また、前記ナンド回路１３０の出力信号
（Ｎ７）は、インバータ回路群（１３１〜１３３）で電
流供給能力が増強され、サンプルホールド回路を構成す
る相補型トランジスタゲート回路におけるＮＭＯＳトラ
ンジスタ（Ｎ１１〜Ｎ１６）のゲート電極に印加され
る。

【０１１４】したがって、サンプルホールド回路のサン
プリングタイミング、即ち、各ＰＭＯＳトランジスタ
（Ｐ１１〜Ｐ１６）と各ＮＭＯＳトランジスタ（Ｎ１１
〜Ｎ１６）とがオンあるいはオフするタイミングは、正
相クロック信号（ＣＫ＋）および逆相クロック信号（Ｃ
Ｋ−）に支配される。

【０１１５】そして、正相クロック信号（ＣＫ＋）およ
び逆相クロック信号（ＣＫ−）の位相差は極めて小さ
く、また、インバータ回路群（１３１〜１３３）とイン
バータ回路群（１４１〜１４３）とのインバータ回路の
個数は同一とされているので、各ＰＭＯＳトランジスタ
（Ｐ１１〜Ｐ１６）と各ＮＭＯＳトランジスタ（Ｎ１１
〜Ｎ１６）とがオンあるいはオフするタイミングの位相
ずれを小さくすることができる。

【０１１６】図４ないし図７は、ビデオ信号線（Ｓ１〜
Ｓ６）に供給されるビデオ信号を、サンプルホールド回
路でサンプリングする際に、そのサンプリングタイミン
グのばらつきにより、液晶表示パネル（ＴＦＴ−ＬＣ
Ｄ）に表示される表示画像にゴーストが発生する理由を
説明するための図である。

【０１１７】図１２または図１３に示す液晶表示パネル
（ＴＦＴ−ＬＣＤ）の水平走査回路においては、図１ま
たは図２に示す各ナンド回路（１３０，１４０）および
各ノア回路（１４０，２４０）が設けられておらず、各
シフト段の正相出力（あるいは逆相出力）をインバータ
回路群（ＩＮＶ１〜ＩＮＶ４）で電流供給能力を増強し
た後、ＮＭＯＳスイッチングトランジスタ（ＳＨ１〜Ｓ
Ｈ７）のゲート電極に入力するようにしている。

【０１１８】したがって、図１２または図１３に示す液
晶表示パネル（ＴＦＴ−ＬＣＤ）の水平走査回路におい
ては、各ビデオ信号線に供給されるビデオ信号の周期、
および、ＮＭＯＳスイッチングトランジスタ（ＳＨ１〜
ＳＨ７）のゲート電極に入力されるビデオ信号取り込み
用信号が「Ｈｉｇｈレベル」となる期間は、図４または
図５に示す関係にある。

【０１１９】なお、図４または図５では、ビデオ信号取
り込み用信号が「Ｈｉｇｈレベル」の期間に、のビデ
オ信号が対応する画素に書き込まれる。

【０１２０】ここで、図４に示すように、ビデオ信号の
切り替わり時点より、ビデオ信号取り込み用信号が「Ｌ
ｏｗレベル」となる時点が早い場合には、ビデオ信号取
り込み用信号が「Ｈｉｇｈレベル」の期間に、本来、
のビデオ信号が書き込まれる画素に接続される映像信号
線に、始めに、のビデオ信号が出力され、次に、の
ビデオ信号が出力される。

【０１２１】そのため、本来、のビデオ信号が書き込
まれる画素においては、始めに、のビデオ信号が書き
込まれ、次に、のビデオ信号が書き込まれるので、
のビデオ信号を書き込むための時間が不足し、始めに書
き込まれたのビデオ信号を充分に打ち消すことができ
ず、のビデオ信号に基づく表示画像の他に、のビデ
オ信号に基づく表示画像が生成される。

【０１２２】これにより、のビデオ信号が書き込まれ
る画素の右側の画素にゴーストが発生することになる。

【０１２３】また、図５に示すように、ビデオ信号の切
り替わり時点より、ビデオ信号取り込み用信号が「Ｌｏ
ｗレベル」となる時点が遅い場合には、ビデオ信号取り
込み用信号が「Ｈｉｇｈレベル」の期間に、本来、の
ビデオ信号が書き込まれる画素に接続される映像信号線
に、始めに、のビデオ信号が出力され、次に、のビ
デオ信号が出力され、次に、のビデオ信号が出力され
る。

【０１２４】そのため、本来、のビデオ信号が書き込
まれる画素においては、のビデオ信号が充分書き込ま
れるので、始めに書き込まれたのビデオ信号は打ち消
すことができるが、のビデオ信号が充分書き込まれた
後に、のビデオ信号が書き込まれるので、のビデオ
信号に基づく表示画像の他に、のビデオ信号に基づく
表示画像が生成される。

【０１２５】これにより、のビデオ信号が書き込まれ
る画素の右側の画素にゴーストが発生することになる。

【０１２６】この場合に、ビデオ信号取り込み用信号が
「Ｈｉｇｈレベル」となる期間を、図４または図５に示
す場合よりも半分（１／２）にすれば、図６に示すよう
に、ビデオ信号の切り替わり時点より、ビデオ信号取り
込み用信号が「Ｌｏｗレベル」となる時点が多少速くな
っても、本来、のビデオ信号が書き込まれる画素に、
のビデオ信号が書き込まれる時間が少ないので、の
ビデオ信号が書き込まれる画素の右側の画素にゴースト
が発生しにくくなる。

【０１２７】しかしながら、サンプルホールド回路とし
てＰＭＯＳトランジスタとＮＭＯＳトランジスタとが並
列に接続される相補型トランジスタゲート回路を使用す
る場合には、ＮＭＯＳトランジスタのゲート電極に入力
されるビデオ信号取り込み用信号（１）と、ＰＭＯＳト
ランジスタのゲート電極に入力されるビデオ信号取り込
み用信号（２）とは少なくもインバータ回路１個分（５
０ｎｓｅｃ）の遅延差を有しているので、図７に示すよ
うに、ビデオ信号の切り替わり時点より、ビデオ信号取
り込み用信号（１）が「Ｈｉｇｈレベル」となる時点が
速くなると、ビデオ信号取り込み用信号（２）が「Ｌｏ
ｗレベル」となる時点が、ビデオ信号取り込み用信号
（１）が「Ｈｉｇｈレベル」となる時点より速くなる場
合（図７に示すｔ１’あるいはｔ２’）があり、のビ
デオ信号が書き込まれる画素の右側の画素にゴーストが
発生する。

【０１２８】同様に、ビデオ信号の切り替わり時点と、
ビデオ信号取り込み用信号（２）が「Ｌｏｗレベル」と
なる時点とが略一致しても、ビデオ信号取り込み用信号
（１）が「Ｈｉｇｈレベル」となる時点が、ビデオ信号
の切り替わり時点より遅くなる場合（図７に示すｔ５あ
るいはｔ６）があり、のビデオ信号が書き込まれる画
素の左側の画素にゴーストが発生する。

【０１２９】このように、ビデオ信号取り込み用信号が
「Ｈｉｇｈレベル」となる期間を、図４または図５に示
す場合よりも半分（１／２）にしても、サンプルホール
ド回路として、ＰＭＯＳトランジスタとＮＭＯＳトラン
ジスタとが並列に接続される相補型トランジスタゲート
回路を使用する場合には、ビデオ信号取り込み用信号
（１）とビデオ信号取り込み用信号（２）との間に、少
なくともインバータ回路１個分の遅延差を有しているた
め、液晶表示パネル（ＴＦＴ−ＬＣＤ）に表示される表
示画像にゴーストが発生し易くなる。

【０１３０】しかしながら、本発明の実施の形態１で
は、水平シフトレジスタ（ＨＳＲ）の各シフト段の正相
出力を各ナンド回路（１３０，２３０）に入力し、各ナ
ンド回路（１３０，２３０）で正相クロック信号（ＣＫ
＋）あるいは逆相クロック信号（ＣＫ−）との否定的論
理積（ナンド論理）をとり、各ナンド回路（１３０，２
３０）の出力を、それぞれインバータ回路群（１３１〜
１３３，２３１〜２３３）で電流供給能力を増強して、
サンプルホールド回路を構成する相補型トランジスタゲ
ート回路におけるＮＭＯＳトランジスタ（Ｎ１１〜Ｎ１
６，Ｎ２１〜Ｎ２３）のゲート電極に印加する。

【０１３１】また、水平シフトレジスタ（ＨＳＲ）の各
シフト段の逆相出力を各ノア回路（１４０，２４０）に
入力し、各ノア回路（１４０，２４０）で正相クロック
信号（ＣＫ＋）あるいは逆相クロック信号（ＣＫ−）と
の否定的論理和（ノア論理）をとり、各ノア回路（１４
０，２４０）の出力を、それぞれインバータ回路群（１
４１〜１４３，２４１〜２４３）で電流供給能力を増強
して、サンプルホールド回路を構成する相補型トランジ
スタゲート回路におけるＰＭＯＳトランジスタ（Ｐ１１
〜Ｐ１６，Ｐ２１〜Ｐ２３）のゲート電極に印加する。

【０１３２】したがって、本発明の実施の形態１では、
サンプルホールド回路を構成する相補型トランジスタゲ
ート回路における各ＰＭＯＳトランジスタ（Ｐ１１〜Ｐ
１６）と各ＮＭＯＳトランジスタ（Ｎ１１〜Ｎ１６）と
がオンあるいはオフするタイミングの位相ずれを小さく
することができるので、液晶表示パネル（ＴＦＴ−ＬＣ
Ｄ）の表示画像にゴーストが発生するのを防止すること
が可能となる。

【０１３３】また、本発明の実施の形態１では、ＰＭＯ
Ｓトランジスタのゲート電極に入力されるビデオ信号取
り込み用信号（２）が「Ｌｏｗレベル」となる期間、お
よび、ＮＭＯＳトランジスタのゲート電極に入力される
ビデオ信号取り込み用信号（１）が「Ｈｉｇｈレベル」
となる期間が、図４または図５に示す場合よりも半分
（１／２）になるので、図６に示すように、ＰＭＯＳト
ランジスタのゲート電極に入力されるビデオ信号取り込
み用信号（２）が「Ｈｉｇｈレベル」となる時点、およ
び、ＮＭＯＳトランジスタのゲート電極に入力されるビ
デオ信号取り込み用信号（１）が「Ｌｏｗレベル」とな
る時点が、ビデオ信号の切り替わり時点より多少速くな
っても、液晶表示パネル（ＴＦＴ−ＬＣＤ）の表示画像
にゴーストが発生しにくくなる。

【０１３４】なお、図３のタイミングチャートから明ら
かなように、（Ｎ６）の信号は、（Ｎ５）の信号と正相
クロック信号（ＣＫ＋）との論理積をとることにより生
成でき、同様に、（Ｎ７）の信号は、（Ｎ４）の信号と
逆相クロック信号（ＣＫ−）との論理和をとることによ
り生成できる。

【０１３５】図８は、本発明の実施の形態１の水平走査
回路の他の例を示す回路図である。

【０１３６】図８に示す水平走査回路では、図３に示す
（Ｎ５）の信号と正相クロック信号（ＣＫ＋）とをアン
ド回路（１６０）で論理積をとって、図３に示す（Ｎ
６）の信号を生成し、また、図３に示す（Ｎ４）の信号
と逆相クロック信号（ＣＫ−）とをオア回路（１７０）
で論理和をとって、図３に示す（Ｎ７）の信号を生成す
るようにしたものである。

【０１３７】また、図３に示す（Ｎ９）の信号と逆相ク
ロック信号（ＣＫ−）とをアンド回路（２６０）で論理
積をとって、図３に示す（Ｎ１０）の信号を生成し、ま
た、図３に示す（Ｎ８）の信号と正相クロック信号（Ｃ
Ｋ＋）とをオア回路（２７０）で論理和をとって、図３
に示す（Ｎ１１）の信号を生成するようにしたものであ
る。

【０１３８】本発明の実施の形態１では、各ノア回路
（１４０，２４０）および各ナンド回路（１３０，２３
０）の後段に、それぞれインバータ回路群（１３１〜１
３３，２３１〜２３３，１４１〜１４３，２４１〜２４
３）が設けられるので、正相クロック信号（ＣＫ＋）お
よび逆相クロック信号（ＣＫ−）を生成する外部のクロ
ック発生回路の負荷容量を少なくすることができ、外部
のクロック発生回路の回路規模を小型化することが可能
となる。

【０１３９】［発明の実施の形態２］図９は、本発明の
他の発明の実施の形態（発明の実施の形態２）であるＰ
ｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置の液晶表示パネ
ルの水平走査回路の概略回路構成を示す回路図である。

【０１４０】本発明の実施の形態２では、水平シフトレ
ジスタ（ＨＳＲ）の各シフト段の正相出力（各シフト段
の第１のインバータ回路（１１１，２１１）の出力）
を、それぞれインバータ回路群（１４１〜１４３，２４
１〜２４３）で電流供給能力を増強した後、各ノア回路
（１４０，２４０）の一方の入力端子に入力し、各ノア
回路（１４０，２４０）の出力を、それぞれサンプルホ
ールド回路を構成する各グループの相補型トランジスタ
ゲート回路におけるＮＭＯＳトランジスタ（Ｎ１１〜Ｎ
１６，Ｎ２１〜Ｎ２３）のゲート電極に印加するように
したものである。

【０１４１】また、水平シフトレジスタ（ＨＳＲ）の各
シフト段の逆相出力（各シフト段の第１のクロックドイ
ンバータ回路（１０１，２０１）の出力）を、それぞれ
インバータ回路群（１３１〜１３３，２３１〜２３３）
で電流供給能力を増強した後、各ナンド回路（１３０，
２３０）の一方の入力端子に入力し、各ナンド回路（１
３０，２３０）の出力を、サンプルホールド回路を構成
する各グループの相補型トランジスタゲート回路におけ
るＰＭＯＳトランジスタ（Ｐ１１〜Ｐ１６，Ｐ２１〜Ｐ
２３）のゲート電極に印加するようにしたものである。

【０１４２】ここで、各ナンド回路（１３０，２３０）
の他方の入力端子には、各ナンド回路（１３０，２３
０）の一方の入力端子に逆相出力を出力する各シフト段
の第２のクロックドインバータ回路（１０２，２０２）
に入力されるクロック信号が入力される。

【０１４３】また、各ノア回路（１４０，２４０）の他
方の入力端子には、各ノア回路（１４０，２４０）の一
方の入力端子に正相出力を出力する各シフト段の第１の
クロックドインバータ回路（１０１，２０１）に入力さ
れるクロック信号が入力される。

【０１４４】前記発明の実施の形態１では、各ノア回路
（１４０，２４０）および各ナンド回路（１３０，２３
０）の後段に、それぞれインバータ回路群（１３１〜１
３３，２３１〜２３３，１４１〜１４３，２４１〜２４
３）が設けられるので、各インバータ回路群（１３１〜
１３３，２３１〜２３３，１４１〜１４３，２４１〜２
４３）のインバータ回路の反転動作時の遅延時間のばら
つきにより、サンプルホールド回路でのサンプリングタ
イミングにずれが生じる恐れがあるが、本発明の実施の
形態２では、各ノア回路（１４０，２４０）および各ナ
ンド回路（１３０，２３０）が、サンプルホールド回路
の直前に配置されるので、サンプルホールド回路でのサ
ンプリングタイミングのずれをより少なくすることが可
能となる。

【０１４５】［発明の実施の形態３］図１０は、本発明
の他の発明の実施の形態（発明の実施の形態３）である
Ｐｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置の液晶表示パ
ネルの水平走査回路の概略回路構成を示す回路図であ
る。

【０１４６】本発明の実施の形態３では、水平シフトレ
ジスタ（ＨＳＲ）の各シフト段の正相出力（各シフト段
の第１のインバータ回路（１１１，２１１）の出力）
を、それぞれインバータ回路群（１４１〜１４３，２４
１〜２４３）を構成する第１番目のインバータ回路（１
４１，２４１）で電流供給能力を増強した後、各ノア回
路（１４０，２４０）の一方の入力端子に入力し、各ノ
ア回路（１４０，２４０）の出力を、それぞれインバー
タ回路群（１４１〜１４３，２４１〜２４３）を構成す
る第２番目と第３番目のインバータ回路（１４２，１４
３，２４２，２４３）で電流供給能力を増強し、サンプ
ルホールド回路を構成する各グループの相補型トランジ
スタゲート回路におけるＮＭＯＳトランジスタ（Ｎ１１
〜Ｎ１６，Ｎ２１〜Ｎ２３）のゲート電極に印加するよ
うにしたものである。

【０１４７】また、水平シフトレジスタ（ＨＳＲ）の各
シフト段の逆相出力（各シフト段の第１のクロックドイ
ンバータ回路（１０１，２０１）の出力）を、それぞれ
インバータ回路群（１３１〜１３３，２３１〜２３３）
を構成する第１番目のインバータ回路（１３１，２３
１）で電流供給能力を増強した後、各ナンド回路（１３
０，２３０）の一方の入力端子に入力し、各ナンド回路
（１３０，２３０）の出力を、それぞれインバータ回路
群（１３１〜１３３，２３１〜２３３）を構成する第２
番目と第３番目のインバータ回路（１３２，１３３，２
３２，２３３）で電流供給能力を増強し、サンプルホー
ルド回路を構成する各グループの相補型トランジスタゲ
ート回路におけるＰＭＯＳトランジスタ（Ｐ１１〜Ｐ１
６，Ｐ２１〜Ｐ２３）のゲート電極に印加する。

【０１４８】ここで、各ナンド回路（１３０，２３０）
の他方の入力端子には、各ナンド回路（１３０，２３
０）の一方の入力端子に逆相出力を出力する各シフト段
の第２のクロックドインバータ回路（１０２，２０２）
に入力されるクロック信号が入力される。

【０１４９】また、各ノア回路（１４０，２４０）の他
方の入力端子には、各ノア回路（１４０，２４０）の一
方の入力端子に正相出力を出力する各シフト段の第１の
クロックドインバータ回路（１０１，２０１）に入力さ
れるクロック信号が入力される。

【０１５０】前記発明の実施の形態２では、各ノア回路
（１４０，２４０）および各ナンド回路（１３０，２３
０）がサンプルホールド回路の直前に配置されるので、
各ノア回路（１４０，２４０）および各ナンド回路（１
３０，２３０）の電流供給能力を大きくする必要がある
ため、正相クロック信号（ＣＫ＋）および逆相クロック
信号（ＣＫ−）を生成する外部のクロック発生回路の負
荷容量が増大し、クロック発生回路の電流供給能力を大
きくする必要があり、クロック発生回路が大型化すると
いう欠点があるが、本発明の実施の形態３では、各ノア
回路（１４０，２４０）および各ナンド回路（１３０，
２３０）の後段に、それぞれインバータ回路群（１３１
〜１３３，２３１〜２３３，１４１〜１４３，２４１〜
２４３）を構成する第２番目と第３番目のインバータ回
路（１３２，１３３，２３２，２３３，１４２，１４
３，２４２，２４３）が設けられるので、外部のクロッ
ク発生回路の回路規模をより小型化でき、かつ、サンプ
ルホールド回路でのサンプリングタイミングのずれを少
なくすることが可能となる。

【０１５１】［発明の実施の形態４］図１１は、本発明
の他の発明の実施の形態（発明の実施の形態４）である
Ｐｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置の液晶表示パ
ネルの水平走査回路の概略回路構成を示す回路図であ
る。

【０１５２】本発明の実施の形態４は、前記発明の実施
の形態２において、各ナンド回路（１３０，２３０）お
よび各ノア回路（１４０，２４０）の他方の入力端子の
直前にＰＭＯＳトランジスタ（ＰＴ１１，ＰＴ１２，Ｐ
Ｔ２１，ＰＴ２２）とＮＭＯＳトランジスタ（ＮＴ１
１，ＮＴ１２，ＮＴ２１，ＮＴ２２）とが並列接続され
る相補型トランジスタゲート回路を設け、所定の期間、
即ち、図３に示す（Ｎ３）の信号および（Ｎ５’）の信
号が「Ｈｉｇｈレベル」の期間のみ、正相クロック信号
（ＣＫ＋）および逆相クロック信号（ＣＫ−）を、ナン
ド回路１３０およびノア回路１４０の他方の入力端子
に、あるいは、図３に示す（Ｎ５’）の信号および（Ｎ
９’）の信号が「Ｈｉｇｈレベル」の期間のみ、正相ク
ロック信号（ＣＫ＋）および逆相クロック信号（ＣＫ
−）を、ナンド回路２３０およびノア回路２４０の他方
の入力端子に入力するようにしたものである。

【０１５３】そのため、図１１に示すように、本発明の
実施の形態４では、出力端子（ＳＧ（ｋ））を有するシ
フト段において、前シフト段からの出力信号（Ｎ３）と
次シフト段への出力信号（Ｎ５’）とがノア回路１５０
に入力され、ノア回路１５０の出力信号が、ＰＭＯＳト
ランジスタ（ＰＴ１１，ＰＴ１２）に入力される。

【０１５４】また、ノア回路１５０の出力信号がインバ
ータ回路１５１を介して、ＮＭＯＳトランジスタ（ＮＴ
１１，ＮＴ１２）に入力される。

【０１５５】同様に、出力端子（ＳＧ（ｋ＋１））を有
するシフト段において、前シフト段からの出力信号（Ｎ
５’）と次シフト段への出力信号とがノア回路２５０に
入力され、ノア回路２５０の出力信号が、ＰＭＯＳトラ
ンジスタ（ＰＴ２１，ＰＴ２２）に入力される。

【０１５６】また、ノア回路２５０の出力信号がインバ
ータ回路２５１で反転されて、ＮＭＯＳトランジスタ
（ＮＴ２１，ＮＴ２２）に入力される。

【０１５７】このように、本発明の実施の形態４では、
所定の期間のみ、正相クロック信号（ＣＫ＋）あるいは
逆相クロック信号（ＣＫ−）が、各ナンド回路（１３
０，２３０）および各ノア回路（１４０，２４０）の他
方の入力端子に入力されるので、正相クロック信号（Ｃ
Ｋ＋）および逆相クロック信号（ＣＫ−）の信号線に接
続されるナンド回路（１３０，２３０）およびノア回路
（１４０，２４０）の数を少なく（図１１においては、
２個）することができるので、正相クロック信号（ＣＫ
＋）および逆相クロック信号（ＣＫ−）を生成する外部
のクロック発生回路の負荷容量を小さくすることが可能
となる。

【０１５８】これにより、外部のクロック発生回路の回
路規模を小型化することが可能となる。

【０１５９】なお、ノア回路（１５０，２５０）に代え
て、オア回路を用いることも可能であり、その場合に
は、オア回路の出力を相補型トランジスタゲート回路を
構成するＮＭＯＳトランジスタに入力し、オア回路の出
力をインバータ回路で反転して、相補型トランジスタゲ
ート回路を構成するＰＭＯＳトランジスタに入力すれば
よい。

【０１６０】なお、前記各発明の実施の形態において
は、サンプルホールド回路が、ＰＭＯＳトランジスタと
ＮＭＯＳトランジスタとが並列接続される相補型トラン
ジスタゲート回路で構成される場合について説明した
が、サンプルホールド回路は、単一極性のトランジスタ
からなるトランジスタゲート回路、例えば、ＮＭＯＳト
ランジスタを用いるスイッチングトランジスタでもよ
く、その場合には、前記各発明の実施の形態におけるＰ
ＭＯＳトランジスタのゲート電極に入力する信号を生成
するための回路、例えば、図１に示すノア回路（１４
０，２４０）、インバータ回路群（１４１〜１４３）は
不要となる。

【０１６１】また、ＮＭＯＳスイッチングトランジスタ
でサンプルホールド回路を構成する場合には、図８に示
すように、水平シフトレジスタ（ＨＳＲ）の各シフト段
の正相出力（第１のインバータ回路（１１１，２１１）
の出力）と、正相クロック（ＣＫ＋）あるいは逆相クロ
ック信号（ＣＫ−）との論理積をとり、その出力をＮＭ
ＯＳスイッチングトランジスタのゲート電極に入力する
ようにしてもよい。

【０１６２】この場合に、ＮＭＯＳスイッチングトラン
ジスタのゲート電極に入力されるビデオ信号取り込み用
信号を、インバータ回路群で電流供給能力を増強する場
合には、インバータ回路群のインバータ回路の個数は偶
数でなければならいことは言うまでもない。

【０１６３】また、前記各発明の実施の形態の液晶表示
パネルに水平駆動用クロック（正相クロック信号（ＣＫ
＋）および逆相クロック信号（ＣＫ−））、垂直駆動用
クロック、ビデオ信号等を供給するための周辺回路は、
前記図１４に示す周辺回路と同じ回路構成であるので詳
細な説明は省略する。

【０１６４】さらに、前記各発明の実施の形態では、モ
ノクロ表示の液晶表示パネル（ＴＦＴ−ＬＣＤ）に本発
明を適用した場合について説明したが、本発明は、多色
表示可能なカラー液晶表示パネル（ＴＦＴ−ＬＣＤ）に
も適用可能である。

【０１６５】多色表示可能なカラー液晶表示パネル（Ｔ
ＦＴ−ＬＣＤ）においては、前記各発明の実施の形態で
説明した液晶表示パネル（ＴＦＴ−ＬＣＤ）に、Ｒ・Ｇ
・Ｂ用の薄膜トランジスタ（ＴＦＴ）、Ｒ・Ｇ・Ｂ用の
映像信号線（Ｄｎ）およびカラーフィルタを設け、Ｒ・
Ｇ・Ｂのビデオ信号をそれぞれのドレイン線（Ｄｎ）に
供給する必要がある。

【０１６６】この場合に、前記図１４の説明で説明した
如く、Ｒ・Ｇ・Ｂのアナログのビデオ信号をそれぞれサ
ンプルホールド回路３０４で６相に分割し、液晶表示パ
ネル（ＴＦＴ−ＬＣＤ）のビデオ信号線に供給する必要
がある。

【０１６７】以上、本発明を発明の実施の形態に基づき
具体的に説明したが、本発明は、前記発明の実施の形態
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更し得ることは言うまでもない。

【０１６８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【０１６９】（１）本発明によれば、ビデオ信号線に供
給されるビデオ信号をサンプリングして各映像信号線に
供給するサンプルホールド回路を備える液晶表示装置に
おいて、水平走査回路で、シフトレジスタの各出力端子
から出力される出力信号と外部から供給されるクロック
信号との間で所定の論理をとってビデオ信号取り込み用
信号を生成し、当該ビデオ信号取り込み用信号により各
サンプルホールド回路を順次導通させるようにしたの
で、サンプルホールド回路のサンプリングタイミングの
位相ずれを小さくすることができる。

【０１７０】これにより、液晶表示パネルに表示される
表示画像にゴーストが発生するのを防止することができ
る。

【０１７１】（２）本発明によれば、外部のクロック発
生回路の負荷容量を少なくすることができるので、外部
のクロック発生回路の回路規模を小型化することが可能
となる。

【０１７２】（３）本発明によれば、本発明によれば、
液晶表示パネルに表示される表示画像の表示品質を向上
させることが可能となる。

【図面の簡単な説明】

【図１】本発明の一発明の実施の形態（発明の実施の形
態１）であるＰｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置
の液晶表示パネルの水平走査回路の概略回路構成を示す
回路図である。

【図２】図１に示す水平走査回路の動作を説明するため
の図である。

【図３】図２に示す水平走査回路のタイミングチャート
である。

【図４】ビデオ信号線（Ｓ１〜Ｓ６）に供給されるビデ
オ信号を、サンプルホールド回路でサンプリングする際
に、そのサンプリングタイミングのばらつきにより、液
晶表示パネル（ＴＦＴ−ＬＣＤ）に表示される表示画像
にゴーストが発生する理由を説明するための図である。

【図５】ビデオ信号線（Ｓ１〜Ｓ６）に供給されるビデ
オ信号を、サンプルホールド回路でサンプリングする際
に、そのサンプリングタイミングのばらつきにより、液
晶表示パネル（ＴＦＴ−ＬＣＤ）に表示される表示画像
にゴーストが発生する理由を説明するための図である。

【図６】ビデオ信号線（Ｓ１〜Ｓ６）に供給されるビデ
オ信号を、サンプルホールド回路でサンプリングする際
に、そのサンプリングタイミングのばらつきにより、液
晶表示パネル（ＴＦＴ−ＬＣＤ）に表示される表示画像
にゴーストが発生する理由を説明するための図である。

【図７】ビデオ信号線（Ｓ１〜Ｓ６）に供給されるビデ
オ信号を、サンプルホールド回路でサンプリングする際
に、そのサンプリングタイミングのばらつきにより、液
晶表示パネル（ＴＦＴ−ＬＣＤ）に表示される表示画像
にゴーストが発生する理由を説明するための図である。

【図８】本発明の実施の形態１の水平走査回路の他の例
を示す回路図である。

【図９】本発明の他の発明の実施の形態（発明の実施の
形態２）であるＰｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装
置の液晶表示パネルの水平走査回路の概略回路構成を示
す回路図である。

【図１０】本発明の他の発明の実施の形態（発明の実施
の形態３）であるＰｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示
装置の液晶表示パネルの水平走査回路の概略回路構成を
示す回路図である。

【図１１】本発明の他の発明の実施の形態（発明の実施
の形態４）であるＰｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示
装置の液晶表示パネルの水平走査回路の概略回路構成を
示す回路図である。

【図１２】Ｐｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置に
使用される液晶表示パネルの一例の等価回路を示す図で
ある。

【図１３】Ｐｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置に
使用される液晶表示パネルの他の例の等価回路を示す図
である。

【図１４】図１２または図１３に示すＰｏｌｙ−ＳｉＴ
ｒ−ＴＦＴ液晶表示装置の周辺回路の回路構成を示すブ
ロック図である。

【符号の説明】

ＴＦＴ…薄膜トランジスタ、ＴＦＴ−ＬＣＤ…液晶表示
パネル、ＣLC…液晶容量、Ｃａｄｄ…保持容量、Ｄ１〜
Ｄ７，Ｄ（Ｊ）〜Ｄ（Ｊ＋８）…映像信号線、Ｇ０〜Ｇ
５…走査信号線、ＳＨ１〜ＳＨ７…スイッチングトラン
ジスタ、ＨＳＲ…水平走査シフトレジスタ、ＶＳＲ…垂
直走査シフトレジスタ、Ｓ１〜Ｓ６…ビデオ信号線、Ｃ
ＬＸ…水平駆動用クロック信号、ＣＬＹ…垂直駆動用ク
ロック信号、ＣＫ＋…正相クロック信号、ＣＫ−…逆相
クロック信号、Ｐ１１〜Ｐ１６，Ｐ２１〜Ｐ２３，ＰＳ
１１，ＰＳ１２，ＰＳ２１，ＰＳ２２，ＰＴ１１，ＰＴ
１２，ＰＴ２１，ＰＴ２２…ＰＭＯＳトランジスタ、Ｎ
１１〜Ｎ１６，Ｎ２１〜Ｎ２３，ＮＳ１２，ＮＳ２１，
ＮＳ２２，ＮＴ１２，ＮＴ２１，ＮＴ２２…ＮＭＯＳト
ランジスタ、１０１，１０２，２０１，２０２…クロッ
クドインバータ回路、１１１，１１２，１３１〜１３
３，１４１〜１４３，１５１，２１１，２１２，２３１
〜２３３，２４１〜２４３，２５１…インバータ回路、
１３０，２３０…ナンド回路、１４０，２４０，１５
０，２５０…ノア回路、１６０…アンド回路、１７０…
オア回路、３０１…コントロールＩＣ回路、３０２…Ｄ
／Ａ変換器、３０４…サンプルホールド回路、３０５…
ドライバＩＣ回路、３０６…信号処理回路。

Claims (17)

【特許請求の範囲】
1. 【請求項１】 マトリクス状に設けられた複数の画素
   と、ビデオ信号が供給されるビデオ信号線と、前記画素
   にビデオ信号を印加する複数の映像信号線と、前記各映
   像信号線毎に設けられ、前記ビデオ信号線に供給される
   ビデオ信号をサンプリングして各映像信号線に供給する
   複数のサンプルホールド回路と、前記各サンプルホール
   ド回路にビデオ信号取り込み用信号を出力し、前記各サ
   ンプルホールド回路を順次導通させる水平走査回路とを
   備える液晶表示パネルを具備する液晶表示装置におい
   て、前記水平走査回路が、複数の出力端子を有するシフ
   トレジスタと、前記シフトレジスタの各出力端子から出
   力される出力信号と外部から供給されるクロック信号と
   の間で所定の論理をとって前記ビデオ信号取り込み用信
   号を生成し、前記各サンプルホールド回路に出力するビ
   デオ信号取込用信号生成手段とを有することを特徴とす
   る液晶表示装置。
2. 【請求項２】 前記ビデオ信号線が、Ｎ個に分割された
   同一位相のビデオ信号が供給されるＮ本のビデオ信号線
   であり、また、前記映像信号線の本数をｎ本とすると
   き、前記シフトレジスタが（ｎ／Ｎ）個の出力端子を有
   し、さらに、前記ビデオ信号取込用信号生成手段が、前
   記シフトレジスタの各出力端子から出力される出力信号
   と外部から供給されるクロック信号との間で所定の論理
   をとって、Ｎ個のサンプルホールド回路にビデオ信号取
   り込み用信号を出力し、前記Ｎ本のビデオ信号線に供給
   されるビデオ信号を、Ｎ本毎の映像信号線に同時に供給
   すること特徴とする請求項１に記載された液晶表示装
   置。
3. 【請求項３】 前記クロック信号が、外部から供給され
   る前記シフトレジスタのシフトパルスであることを特徴
   とする請求項１または請求項２に記載された液晶表示装
   置。
4. 【請求項４】 前記各サンプルホールド回路が、ＮＭＯ
   Ｓトランジスタで構成されるトランジスタゲート回路で
   あり、前記ビデオ信号取込用信号生成手段が、前記シフ
   トレジスタの各出力端子から出力される出力信号と、外
   部から供給されるクロック信号の正相クロック信号ある
   いは逆相クロック信号から、前記ＮＭＯＳトランジスタ
   のゲート電極に印加する「Ｈｉｇｈレベル」のビデオ信
   号取り込み用信号を生成する論理回路を有することを特
   徴とする請求項１ないし請求項３のいずれか１項に記載
   された液晶表示装置。
5. 【請求項５】 前記論理回路の前段に、前記外部から供
   給されるクロック信号の正相クロック信号あるいは逆相
   クロック信号を、所定の期間内だけ前記論理回路に入力
   するゲート回路を設けたことを特徴とする請求項４に記
   載された液晶表示装置。
6. 【請求項６】 前記論理回路の前段に、前記シフトレジ
   スタの各出力端子から出力される出力信号の電流を増幅
   する電流増幅回路を設けたことを特徴とする請求項４ま
   たは請求項５に記載された液晶表示装置。
7. 【請求項７】 前記論理回路の後段に、前記論理の出力
   端子から出力される出力信号の電流を増幅する電流増幅
   回路を設けたことを特徴とする請求項４ないし請求項６
   のいずれか１項に記載された液晶表示装置。
8. 【請求項８】 前記論理回路が、アンド回路であること
   を特徴とする請求項４ないし請求項７のいずれか１項に
   記載された液晶表示装置。
9. 【請求項９】 前記論理回路が、ノア回路であることを
   特徴とする請求項４ないし請求項７のいずれか１項に記
   載された液晶表示装置。
10. 【請求項１０】 前記電流増幅回路が、少なくとも１個
    のインバータ回路であることを特徴とする請求項５ない
    し請求項９のいずれか１項に記載された液晶表示装置。
11. 【請求項１１】 前記各サンプルホールド回路が、ＰＭ
    ＯＳトランジスタとＮＭＯＳトランジスタとで構成され
    る相補型トランジスタゲート回路であり、また、前記水
    平シフトレジスタが、各出力端子から正相の出力信号と
    逆相の出力信号とを出力し、前記ビデオ信号取込用信号
    生成手段が、前記シフトレジスタの各出力端子から出力
    される正相の出力信号あるいは逆相の出力信号と、外部
    から供給されるクロック信号の正相クロック信号あるい
    は逆相クロック信号とから、前記ＰＭＯＳトランジスタ
    のゲート電極に印加する「Ｌｏｗレベル」のビデオ信号
    取り込み用信号を生成する第１の論理回路と、前記ＮＭ
    ＯＳトランジスタのゲート電極に印加する「Ｈｉｇｈレ
    ベル」のビデオ信号取り込み用信号を生成する第２の論
    理回路とを有することを特徴とする請求項１ないし請求
    項３のいずれか１項に記載された液晶表示装置。
12. 【請求項１２】 前記第１の論理回路および第２の論理
    回路の前段に、前記外部から供給されるクロック信号の
    正相クロック信号あるいは逆相クロック信号を、所定の
    期間内だけ前記第１の論理回路および第２の論理回路に
    入力する第１のゲート回路と第２のゲート回路とを設け
    たことを特徴とする請求項１１に記載された液晶表示装
    置。
13. 【請求項１３】 前記第１の論理回路および第２の論理
    回路の前段に、前記シフトレジスタの各出力端子から出
    力される正相の出力信号あるいは逆相の出力信号の電流
    を増幅する電流増幅回路を設けたことを特徴とする請求
    項１１または請求項１２に記載された液晶表示装置。
14. 【請求項１４】 前記第１の論理回路および第２の論理
    回路の後段に、前記第１の論理回路および第２の論理回
    路の出力端子から出力される出力信号の電流を増幅する
    電流増幅回路を設けたことを特徴とする請求項１１ない
    し請求項１３のいずれか１項に記載された液晶表示装
    置。
15. 【請求項１５】 前記第１の論理回路がナンド回路であ
    り、前記第２の論理回路がノア回路であることを特徴と
    する請求項１１ないし請求項１４のいずれか１項に記載
    された液晶表示装置。
16. 【請求項１６】 前記第１の論理回路がオア回路であ
    り、前記第２の論理回路がアンド回路であることを特徴
    とする請求項１１ないし請求項１４のいずれか１項に記
    載された液晶表示装置。
17. 【請求項１７】 前記電流増幅用論理回路が、少なくと
    も１個のインバータ回路であることを特徴とする請求項
    １２ないし請求項１６のいずれか１項に記載された液晶
    表示装置。