JP3345349B2 - シフトレジスタ回路および画像表示装置 - Google Patents
シフトレジスタ回路および画像表示装置Info
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Description
分割されて設けられ、入力されたデジタル信号に基づい
てパルス信号を出力するシフトレジスタ回路に係り、特
に、各ブロックごとに出力信号のタイミングがずれるの
を抑え、安定した出力信号を得ることのできるシフトレ
ジスタ回路およびそれを用いた画像表示装置に関するも
のである。
ティブマトリクス駆動方式の液晶表示装置が知られてい
る。この液晶表示装置は、図10に示すように、画素ア
レイ1と、データ信号線駆動回路(ソースドライバ)5
2と走査信号線駆動回路(ゲートドライバ)53とから
なっている。画素アレイ1には、互いに交差する多数の
データ信号線SL1 ・SL2 …および多数の走査信号線
GL1 ・GL2 …が設けられており、隣接する2つのデ
ータ信号線SLi ・SLi+1 (iは正数)と、隣接する
2つの走査信号線GLj ・GLj+1 (jは正数)とで包
囲された部分に、画素(図中、PIX)4…がマトリク
ス状に設けられている。
号CKS等のタイミング信号に同期して、入力された映
像信号DATをサンプリングし、必要に応じて増幅して
各データ信号線SLi に書き込むようになっている。一
方、走査信号線駆動回路53は、クロック信号CKG等
のタイミング信号に同期して、走査信号線GLj を順次
選択し、画素4内に設けられたトランジスタSW(図1
1参照)の開閉を制御するようになっている。これによ
り、各データ信号線SLi に出力された映像信号(デー
タ)は、各画素4に書き込まれると共に保持される。
ング素子である電界効果トランジスタ(以下、単にトラ
ンジスタと称する)SWと、液晶容量CL を含む画素容
量CP (必要に応じて補助容量CS が付加される)とに
よって構成される。トランジスタSWのドレインおよび
ソースを介して、データ信号線SLi と画素容量CPの
一方の電極とが接続されている。トランジスタSWのゲ
ートは、走査信号線GLj に接続され、画素容量CP の
他方の電極は、全画素に共通の共通電極に接続されてい
る。なお、上記の共通電極は、画素4がそれぞれ有する
図示しない画素電極と液晶層を介して対向するように設
けられている。
L に電圧が印加されると、液晶の透過率または反射率が
変調され、画素アレイ1…に映像信号DATに応じた画
像が表示される。
き込む際の、データ信号線SLi の駆動方式としては、
点順次駆動方式と線順次駆動方式とがある。以下に、点
順次駆動方式について説明する。
成例を示している。シフトレジスタ回路(図中SR)6
1は、バッファ回路62を介してサンプリング回路63
に接続されている。バッファ回路62は、シフトレジス
タ回路61からの信号を取り込んで、保持・増幅すると
共に、必要に応じて反転信号を生成し、サンプリング回
路63に出力するものであり、インバータ62a〜62
dで構成されている。また、サンプリング回路63は、
Pチャネル型のトランジスタ63aとNチャネル型のト
ランジスタ63bとが並列に接続されて構成されてい
る。
れており、これとインバータ62cとが並列に接続され
ている。そして、シフトレジスタ回路61からの出力信
号はインバータ62d・62a・62bを順に介してト
ランジスタ63aのゲートに入力されると共に、インバ
ータ62d・62cを順に介してトランジスタ63bの
ゲートに入力される。
61の各段の出力パルスに同期させてサンプリング回路
63を開閉することにより、映像信号線に入力された映
像信号DATを各データ信号線SLi に書き込むように
なっている。
数には限界があるため、表示装置の表示容量が非常に大
きい場合に対応できない場合がある。
号公報では、分割回路によって内部シフトクロックに同
期して映像データを時分割し、この時分割された映像デ
ータを内部シフトクロックの1周期分取り込み、これら
を内部シフトクロックに同期して同時にパラレルデータ
として出力し、それぞれ対応するサンプルホールド回路
に取り込むようにしている。これにより、シフトレジス
タ回路の動作速度およびサンプルホールド回路のサンプ
リングスイッチの動作速度を、外部シフトクロック周波
数の1/分割数とすることができ、低速のシフトレジス
タ回路を用いても大容量の表示装置に対応可能となって
いる。
の構成例を示している。同図に示すように、隣接するシ
フトレジスタ回路61からの出力信号は、ともにNAN
Dゲート64に入力され、ここで論理積否定がとられ
る。さらに、NANDゲート64からの出力信号と外部
からのパルス幅制御信号GPSとがNORゲート65に
入力され、ここで論理和否定がとられる。NORゲート
65からの出力信号は、インバータ66・67によって
反転および所望のパルス幅に増幅され、各走査信号線G
Lj に出力される。
および走査信号線駆動回路53におけるシフトレジスタ
回路61は、図14に示すように、クロックドインバー
タ71・72とインバータ73とからなるラッチ回路7
0が、直列かつ多段に接続されることにより構成され
る。
シフトレジスタ回路61の構成例であるが、双方向に走
査できるシフトレジスタ回路61を構成することも可能
である。いずれのシフトレジスタ回路61もハーフラッ
チ回路で構成され、クロック信号の立ち上がり、およ
び、立ち下がりのいずれか一方でのみ信号をラッチし、
クロック信号の1周期分のパルス幅を出力するようにな
っている。
図15に示すように、シフトレジスタ回路61の各ラッ
チ回路(図中LAT)70へは、外部からのクロック信
号CK・/CKが直接入力されていた。なお、クロック
信号CK・/CKは、互いに位相が反転したものであ
り、以下、同様の表記はこれと同内容であることを示
す。
ッチ回路70から出力される出力パルスSk(kは正
数)の波形とを図16に示す。同図に示すように、クロ
ック信号CK・/CKは、外部より直接入力されている
ので波形は常に一定であり、また、各出力パルスS3〜
S6の出力タイミングも一定である。
I化(不要輻射対策)のために、入出力インターフェー
スの低電圧化が要求されるようになってきている。特
に、駆動回路一体型の画像表示装置においては、近年、
その駆動回路に、単結晶シリコントランジスタよりも動
作電圧の高い多結晶シリコン薄膜トランジスタが用いら
れており、駆動回路の動作電圧が高くなっている。その
ため、入出力信号の低電圧化を図るためには、駆動回路
側に信号昇圧回路(以下、レベルシフタ回路と称する)
を搭載する必要が出てきている。この場合、図17に示
すように、入力信号の信号振幅をレベルシフタ回路(図
中LSF)74によって増大させた後、上記信号をバッ
ファ回路(図中BF1)75またはバッファ回路(図中
BF2)76を介してラッチ回路70に供給する構成が
とられる。
後にのみバッファ回路75・76を配置する構成では、
駆動回路全体に亙ってクロック信号を分配するために
は、バッファ回路75・76を駆動力の非常に大きなも
ので構成せざるを得ない。この場合、バッファ回路75
・76ひいては駆動回路自体が大型化する。
で構成される駆動力の小さいバッファ回路75・76を
用いた場合、クロック配線での信号遅延が大きくなり、
クロック信号と映像信号とのタイミングずれ等によっ
て、表示に悪影響を及ぼす恐れがある。
ジスタ回路61における信号波形の一例を示している。
同図に示すように、バッファ回路75・76の駆動力と
クロック信号CK・/CKの遅延とに起因して、出力パ
ルスS3〜S6の波形はかなり鈍っており、微妙な特性
バラツキによって表示に悪影響を及ぼすことが懸念され
る。
トレジスタ回路61を複数のブロック(同図ではBLK
1〜BLK3)に分割し、各ブロック毎にバッファ回路
77・78(図中CKBF1・CKBF2)を分散配置
すると共に、各ブロック毎に独立してローカルクロック
信号線を配置することにより、クロック信号線での遅延
を抑える方法が考えられる。しかし、この場合には、バ
ッファ回路77・78毎に特性バラツキ(駆動力のバラ
ツキ)があると、ブロック毎にバッファ回路以降のクロ
ック信号(ローカルクロック信号)LCK・/LCKの
タイミングが変わり、ブロックの境界で表示が不連続に
なる等の表示不良を招く恐れがある。
ジスタ回路61における信号波形の一例を示している。
同図に示すように、バッファ回路77・78の特性バラ
ツキによって、クロック信号のタイミングがブロック毎
に異なる場合がある。この場合には、シフトレジスタ回
路61の出力パルスSも、ブロック間でタイミングがず
れることになる(出力パルスS4・S5参照)。
なされたもので、その目的は、クロック信号の遅延およ
びブロック間での出力タイミングのずれを抑え、全段に
亙って安定した動作が可能なシフトレジスタ回路、およ
び、当該シフトレジスタ回路を用いて表示品位を向上し
得る画像表示装置を提供することにある。
フトレジスタ回路は、上記の課題を解決するために、ク
ロック信号に同期してパルス信号を伝送する複数のラッ
チ回路と、基準クロック信号線を介して得られる基準ク
ロック信号に基づいてクロック信号を生成すると共に、
生成したクロック信号をクロック信号線を介して各ラッ
チ回路に供給するクロックバッファ回路とを備え、複数
のラッチ回路からなるラッチ回路群が複数構成されてお
り、上記クロックバッファ回路が各ラッチ回路群に対応
して設けられたシフトレジスタ回路であって、上記クロ
ック信号線は、各ラッチ回路群間で相互に接続されてい
ることを特徴としている。
応して設けられたクロックバッファ回路が、基準クロッ
ク信号線を介して得られる基準クロック信号に基づいて
クロック信号を生成する。そして、生成されたクロック
信号は、クロックバッファ回路からクロック信号線を介
して各ラッチ回路に供給される。
群間で相互に接続されているので、各ラッチ回路群間で
クロック信号が互いに加算され平均化される。これによ
り、各ラッチ回路群毎に、クロックバッファ回路の特性
のバラツキによって生じるクロック信号の遅延および波
形歪みのバラツキが平均化される。
クロック信号を得ることができると共に、クロック信号
のタイミングずれ(特に、各ラッチ回路群間の境界にお
けるタイミングずれ)を確実に抑えることができる。そ
の結果、シフトレジスタ回路全段に亙って、一定のタイ
ミングで出力される安定した出力パルスを得ることが可
能となる。
は、上記の課題を解決するために、請求項1の構成にお
いて、上記クロック信号線は、互いに位相が逆となるク
ロック信号をそれぞれ伝送する第1および第2の信号線
からなり、上記第1の信号線と上記第2の信号線とは、
入出力の向きが互いに逆向きとなるように、かつ、並列
に配置された2個のインバータ回路で接続されているこ
とを特徴としている。
号線間に設けられた2個のインバータ回路によって、第
1および第2の信号線間で、2個のクロック信号が常に
互いに逆位相となるように補償し合う。したがって、ク
ロック信号とその反転信号とを確実にかつ常に安定して
得ることができる。
は、上記の課題を解決するために、請求項1または2の
構成において、上記クロックバッファ回路は、2個のバ
ッファ回路からなり、上記2個のバッファ回路のうちの
一方が、インバータ回路を兼ねていることを特徴として
いる。
路に一位相の基準クロック信号を供給すれば、各バッフ
ァ回路から互いに逆位相のクロック信号がそれぞれ得ら
れる。したがって、この場合、基準クロック信号線を各
バッファ回路に対応して設けなくても済み、各バッファ
回路に共通して1本だけ設けるようにすることが可能に
なる。このように、基準クロック信号線の本数(入力信
号の数)を削減できるので、装置の小型化および低コス
ト化を図ることができる。
は、上記の課題を解決するために、請求項1ないし3の
いずれかの構成に加えて、外部からの入力信号を電圧シ
フトして基準クロック信号線に供給する昇圧手段をさら
に備えていることを特徴としている。
るので、入力信号の電圧とシフトレジスタ回路の動作電
圧とが異なる場合にも対応することが可能になる。ま
た、昇圧手段を備えていることで入力信号の低電圧化を
図ることができるので、シフトレジスタ回路全体として
低消費電力化を図ることができる。
は、上記の課題を解決するために、請求項4の構成に加
えて、上記昇圧手段からの出力信号に基づいて基準クロ
ック信号線を駆動する駆動バッファ回路をさらに備え、
上記昇圧手段および上記駆動バッファ回路と同一基板上
に形成されていることを特徴としている。
は、シフトレジスタ回路と同一基板上の駆動バッファに
よって駆動されるので、各ラッチ回路群ごとに信号遅延
が生じやすくなるが、クロック信号線が各ラッチ回路群
間で相互に接続されている構成(請求項1の構成)によ
り、クロック信号の信号遅延やタイミングずれの発生が
抑えられる。したがって、昇圧手段および駆動バッファ
回路をシフトレジスタ回路と同一基板上に備えた構成で
あっても、シフトレジスタ回路全段に亙って、一定のタ
イミングで安定した出力パルスを確実に得ることができ
る。
記の課題を解決するために、マトリクス状に配置された
複数の画素と、データ信号線を介して各画素に映像デー
タを供給するデータ信号線駆動回路と、走査信号線を介
して各画素に走査信号を供給する走査信号線駆動回路と
を備えた画像表示装置において、上記データ信号線駆動
回路および上記走査信号線駆動回路の少なくとも一方
が、請求項1ないし5のいずれかに記載のシフトレジス
タ回路を有していることを特徴としている。
いずれかに記載のシフトレジスタ回路を、データ信号線
駆動回路および/または走査信号線駆動回路に適用して
いるので、クロック信号と映像データまたは走査信号と
のタイミングずれを抑えることができる。これにより、
データ信号線駆動回路および/または走査信号線駆動回
路から、一定のタイミングで映像データおよび/または
走査信号を安定して出力させることができ、その結果、
良好な画像を表示させることができる。
ータ信号線駆動回路は、画像表示装置の辺方向に広く分
散配置されるので、各回路におけるクロック信号線の負
荷が大きくなり、それにより、クロック信号の遅延やタ
イミングずれも大きくなる。したがって、上述のよう
に、タイミングずれを抑える構成のシフトレジスタ回路
を画像表示装置に採用することによるメリットは極めて
大きくなる。
記の課題を解決するために、請求項6の構成において、
上記データ信号線駆動回路と上記走査信号線駆動回路と
のうち少なくとも一方が、上記画素と同一基板上に形成
されていることを特徴としている。
素と、画素を駆動するためのデータ信号線駆動回路およ
び走査信号線駆動回路とを、同一基板上に同一工程で製
造することができるので、製造コストや実装コストを低
減することができると共に、実装良品率を向上させるこ
とができる。実装良品率の向上は、装置の信頼性の向上
にもつながる。
記の課題を解決するために、請求項7の構成において、
上記データ信号線駆動回路、上記走査信号線駆動回路、
および、上記画素は、それぞれ能動素子を有しており、
上記能動素子が、多結晶シリコン薄膜トランジスタであ
ることを特徴としている。
路、走査信号線駆動回路、および、画素が、多結晶シリ
コン薄膜トランジスタからなる共通の能動素子を有して
構成されているので、これらを同一基板上にほぼ同一の
製造工程で容易に得ることができる。
ンジスタは、単結晶シリコン薄膜トランジスタや非晶質
シリコントランジスタに比べて、特性のバラツキが極め
て大きい。しかし、請求項1ないし5のいずれかに記載
のシフトレジスタ回路を用いていることにより、このよ
うに特性のバラツキが極めて大きい場合でも、タイミン
グずれのない安定した信号を出力することができる。
記の課題を解決するために、請求項8の構成において、
上記能動素子が、ガラス基板上に600℃以下のプロセ
スで形成されていることを特徴としている。
る600℃以下のプロセス温度で、多結晶シリコン薄膜
トランジスタを形成するので、安価でかつ大型化の容易
なガラスを基板として用いることができる。その結果、
大型の画像表示装置を低コストで製造することが可能に
なる。
一形態について、図1ないし図6に基づいて説明すれ
ば、以下の通りである。本実施形態では、図10で示し
た液晶表示装置(画像表示装置)に適用し得るシフトレ
ジスタ回路について、実施例1〜4として以下に説明す
る。なお、説明の便宜上、各実施例間で共通している部
材には同一の部材番号を付記する。
に係るシフトレジスタ回路5は、複数のラッチ回路(ハ
ーフラッチ回路;図中LAT)6からなるブロック(ラ
ッチ回路群)を複数個有して構成されている(同図では
一例としてBLK1〜3のブロックを示している)。な
お、ラッチ回路6の構成は、図14で示した従来と全く
同じであるので、ここではその説明を省略する。各ラッ
チ回路6には、各ブロックに対応して設けられているク
ロック信号線としての2つのローカルクロック信号線7
・8から、ローカルクロック信号LCK・/LCKがそ
れぞれ入力されている。本実施形態では、上記の2つの
ローカルクロック信号線7・8は、各ブロック間で相互
に接続されている。
ローバルクロック信号線9(基準クロック信号線)から
のグローバルクロック信号GCKがクロックバッファ回
路(図中CKBF)11を介して供給されるものであ
る。一方、ローカルクロック信号/LCKは、他方のグ
ローバルクロック信号線10(基準クロック信号線)か
ら供給されるグローバルクロック信号/GCKが、上記
とは別に設けられたクロックバッファ回路(図中CKB
F)11を介して供給されるものである。したがって、
上記2つのクロックバッファ回路11・11は、各ブロ
ックに対応して設けられている。
信号線9・10を介して得られるグローバルクロック信
号GCK・/GCKに基づいて、クロックバッファ回路
11・11は、それぞれローカルクロック信号LCKお
よびその反転信号であるローカルクロック信号/LCK
を生成し、これをローカルクロック信号線7・8を介し
て各ラッチ回路6に供給する。
が、ローカルクロック信号CLK・/CLKに同期して
入力されると共に、順次シフトされる。そして、各ラッ
チ回路6から出力パルスSk(kは正数)が出力され
る。
信号線7・8をそれぞれ各ブロック間で相互接続してい
ることにより、各ブロックに対応して配置されているク
ロックバッファ回路11・11の特性バラツキ(駆動力
バラツキ)によって生ずる、ローカルクロック信号LC
K・/LCKの遅延や波形歪みのバラツキは平均化さ
れ、ローカルクロック信号LCK・/LCKのタイミン
グずれは無くなる。図2は、ローカルクロック信号LC
K・/LCKと、ラッチ回路6からの出力パルスSkを
示したものであるが、同図より、ローカルクロック信号
LCK・/LCKの位相が揃い、出力パルスS3〜S6
のタイミングずれが発生していないことが分かる。特
に、ブロック境界でのタイミングずれは見られない。
クロック信号線7・8をそれぞれ各ブロック間で相互接
続してシフトレジスタ回路5を構成することにより、シ
フトレジスタ回路5の全段に亙って、一定のタイミング
で出力パルスを得ることが可能となり、安定な動作が可
能となる。
に直接接続される負荷としては、グローバルクロック信
号線9・10自体の負荷と、クロックバッファ回路11
・11の入力容量とがあるが、クロックバッファ回路1
1の数はラッチ回路6の数に比べて著しく少なく、クロ
ックバッファ回路11に関する負荷はほとんど無視でき
る。したがって、本実施形態の構成により、グローバル
クロック信号線9・10の負荷を軽減することができる
という効果もある。
トレジスタ回路5の構成例を示したブロック図である。
本実施例では、図1の構成において、2本のローカルク
ロック信号線7・8(第1の信号線・第2の信号線)
を、入出力が互いに逆の関係にある2個のインバータ回
路(反転回路)12・13を並列配置して互いに接続し
た構成となっている。このようなインバータ回路12・
13は、各ブロックごとに設けられている。
ック信号LCK・/LCKは、インバータ回路12・1
3によって常に互いに逆位相となるように補償し合い、
これによって、常に互いに逆位相になるように駆動され
る。したがって、実施例1の構成による効果に加えて、
安定したローカルクロック信号LCK・/LCKを得
て、これらを安定してラッチ回路6に供給することがで
きる。
トレジスタ回路5の構成例を示したブロック図である。
本実施例では、図1の構成における2個のクロックバッ
ファ回路11・11を、それぞれバッファ回路(図中C
KBF1)14およびバッファ回路(図中CKBF2)
15で構成している。ここで、バッファ回路14は、図
1のクロックバッファ回路11と同様、単に増幅機能の
みを有しているのに対し、バッファ回路15は、増幅機
能に加えて反転機能をも有している。また、グローバル
クロック信号線としては、グローバルクロック信号線9
の1本のみ設ける構成であり、グローバルクロック信号
線9が2個のバッファ回路14・15に接続されてい
る。
ク信号GCKをバッファ回路14にて増幅してローカル
クロック信号LCKを得ていると共に、同じグローバル
クロック信号GCKをバッファ回路15にて増幅かつ位
相を反転してローカルクロック信号/LCKを得てい
る。
回路15を設けることにより、グローバルクロック信号
GCKと位相の反転したグローバルクロック信号/GC
Kを供給するグローバルクロック信号線を設けなくても
済み、グローバルクロック信号線の本数を1本とするこ
とができる。これにより、信号線数(或いは、端子数)
を削減して、信号線の占有面積を削減することができ
る。その結果、実施例1の構成による効果に加えて、装
置の小型化および低コスト化を図ることができる。
トレジスタ回路5の構成例を示したブロック図である。
本実施例では、図4の構成において、さらに、外部入力
のクロック信号を所望の電圧に昇圧する昇圧手段として
の2個のレベルシフタ回路(図中LSF)16・16
と、一方のレベルシフタ回路16からの出力信号を増幅
してグローバルクロック信号線9に供給する駆動バッフ
ァ回路としてのバッファ回路(図中BF1)17と、他
方のレベルシフタ回路16からの出力信号を増幅してラ
ッチ回路6に供給するバッファ回路(図中BF2)18
とをそれぞれ設けている。上記の各レベルシフタ回路1
6およびバッファ回路17・18は、シフトレジスタ回
路5と同一基板上に形成されている。ここで、レベルシ
フタ回路16の構成例を図6に示す。
タ回路16は、Pチャネル型のトランジスタ19・20
と、Nチャネル型のトランジスタ21・22とで構成さ
れている。トランジスタ19・21、および、トランジ
スタ20・22は、それぞれ直列に接続されている。そ
して、トランジスタ21・22の各ゲートに、互いに位
相が逆向きの関係にあるクロック信号が外部からそれぞ
れ入力されるようになっている。
子のうちの一つはともに接地されている。また、トラン
ジスタ21の残りの端子は、トランジスタ20のゲート
に接続されている一方、トランジスタ22の残りの端子
は、トランジスタ19のゲートに接続されていると共
に、レベルシフタ回路16自体の出力端子となってい
る。また、トランジスタ19・20における残りの端子
には、ともに電源電圧Vccが供給されるようになってい
る。
フトレジスタ回路5の動作電圧とが異なる場合にも対応
することが可能になり、例えば、5V振幅の入力信号
で、15V駆動のシフトレジスタ回路5を実現すること
が可能となる。
路5の駆動電圧とが異なる場合には、電圧レベルを変換
するレベルシフタ回路16が必要となり、その後に、負
荷の大きい信号線(グローバルクロック信号線9)を駆
動するために、レベルシフタ回路16の直後にバッファ
回路17を配置しなければならない。
に、バッファ回路を一箇所に集中的に配置した場合に
は、回路の巨大化が生じやすい。また、バッファ回路を
ブロックごとに分散配置した場合には、バッファ回路毎
の特性バラツキに起因して、ブロック毎にローカルクロ
ック信号LCK・/LCKの信号遅延やタイミングずれ
が生じやすい。
・18に加えて、バッファ回路14・15をブロック毎
に分散して設けているので、バッファ回路17・18を
駆動力の大きいもので構成する必要がなく、上記回路の
巨大化の問題を解消することができる。また、実施例1
〜3と同様、ローカルクロック信号線7・8を、各ブロ
ック間で互いに接続していることにより、バッファ回路
毎の特性バラツキに起因する、ローカルクロック信号L
CK・/LCKの遅延やタイミングずれの発生を抑える
ことができる。
バッファ回路17・18を配置した場合でも、ローカル
クロック信号線7・8を各ブロック間で互いに接続して
いる構成が有効となり、シフトレジスタ回路5の全段に
亙って、一定のタイミングで安定した出力パルスを確実
に得ることができる。
ことで入力信号の低電圧化を図ることができるので、シ
フトレジスタ回路5全体として低消費電力化を図ること
ができる。
について、図7ないし図13に基づいて説明すれば、以
下の通りである。本実施形態では、まず、実施の形態1
で説明した各シフトレジスタ回路5を適用し得る画像表
示装置について、液晶表示装置を例に挙げ、実施例5お
よび6として説明する。
図10に示すように、画素アレイ1と、データ信号線駆
動回路2と、走査信号線駆動回路3とからなっている。
画素アレイ1には、互いに交差する多数のデータ信号線
SL1 ・SL2 …と多数の走査信号線GL1 ・GL2 …
とが設けられており、隣接する2つのデータ信号線SL
i ・SLi+1 (iは正数)と、隣接する2つの走査信号
線GLj ・GLj+1 (jは正数)とで包囲された部分
に、画素(図中、PIX)4…がマトリクス状に設けら
れている。
CKS等のタイミング信号に同期して入力された映像信
号DATをサンプリングし、必要に応じて増幅して各デ
ータ信号線SLi に書き込むようになっている。一方、
走査信号線駆動回路3は、クロック信号CKG等のタイ
ミング信号に同期して走査信号線GLj を順次選択し、
画素4内に設けられた後述する画素トランジスタSWの
開閉を制御するようになっている。これにより、各デー
タ信号線SLi に出力された(データ)は、各画素4に
書き込まれると共に保持される。
ては、従来と同じであるのでその説明を省略する。ま
た、画素4のトランジスタSWとしては薄膜トランジス
タが用いられ、データ信号線駆動回路2や走査信号線駆
動回路3にも、薄膜トランジスタが用いられている。
動回路2および走査信号線駆動回路3は、図12中のシ
フトレジスタ回路61、および/または、図13中のシ
フトレジスタ回路61が、上述の実施例1〜4のいずれ
かのシフトレジスタ回路5で構成されたものとなってい
る。
路5は、いずれも、ローカルクロック信号LCK・/L
CKの遅延やタイミングずれを抑えることができるの
で、このようなシフトレジスタ回路5をデータ信号線駆
動回路2や走査信号線駆動回路3に適用することによ
り、データ信号線駆動回路2や走査信号線駆動回路3の
全体に亙って、安定して一定のタイミングでシフトレジ
スタ出力信号が出力される。したがって、例えばデータ
信号線駆動回路2内のサンプリング回路での映像信号の
取り込み(サンプリング)にタイミングずれが生じるこ
とがない。その結果、ブロック境界での表示不良(ブロ
ック境界で画像が不連続になる等)が発生しなくなり、
表示品位の向上した液晶表示装置を提供することができ
る。
図7に示すように、実施例5の液晶表示装置において、
データ信号線駆動回路2と、走査信号線駆動回路3と、
画素(図中PIX)4とが同一基板23上に構成され
た、いわゆるドライバモノリシック構造を呈するもので
あり、外部コントロール回路24からの各種信号と、外
部電源回路25からの駆動電源とによって駆動される。
上記基板23は、絶縁性を有する例えばガラスで構成さ
れる。
線駆動回路2に与えるためのタイミング信号、すなわ
ち、クロック信号CKS、スタートパルスSPS、映像
信号DAT等を出力するようになっている。また、外部
コントロール回路24は、走査信号線駆動回路3に与え
るためのタイミング信号、すなわちクロック信号CK
G、スタートパルスSPG、同期信号GPS等を出力す
るようになっている。
3に与える高電位側の電源電圧VGHと低電位側の電源電
圧VGLとを出力すると共に、データ信号線駆動回路2に
与える高電位側の電源電圧VSHと低電位側の電源電圧V
SLとを出力するようになっている。また、外部電源回路
25は、液晶表示装置の共通電極に与える共通電位CO
Mを出力するようになっている。
び走査信号線駆動回路3を画素4と同一基板23上に
(モノリシックに)同一工程で形成することにより、こ
れらを別々に形成して実装する場合よりも、装置の製造
コストや実装コストの低減を図ることができる。また、
これにより、実装良品率を向上させることができるの
で、装置の信頼性を向上させることができる。
信号線駆動回路3は、画面(表示領域)の辺方向の長さ
とほぼ同じ長さで、上記辺方向に広く分散して配置され
るので、クロック信号線を長く形成する必要がある。こ
の場合、クロック信号線の負荷が大きくなり、クロック
信号の遅延やタイミングずれも大きくなる。また、クロ
ック信号線が極めて長くなると、各駆動回路を構成する
トランジスタ特性のバラツキが大きい場合に、信号遅延
の絶対値も大きくなり、特性バラツキの影響が大きく現
れることになる。
号遅延や出力パルスのタイミングずれを抑えることがで
きる実施例1〜4のいずれかのシフトレジスタ回路5を
データ信号線駆動回路2および走査信号線駆動回路3に
適用していることにより、たとえトランジスタの特性バ
ラツキが大きく現れるような場合でも、配線遅延等の影
響を回避することができる。
8に示すような順スタガー(トップゲート)構造を有す
る多結晶シリコン薄膜トランジスタである。この構造に
おいては、例えばガラスからなる基板23上に汚染防止
用のシリコン酸化膜31が堆積されており、その上に電
界効果トランジスタが形成されている。
膜31上に形成されたチャネル領域32a、ソース領域
32bおよびドレイン領域32cからなる多結晶シリコ
ン薄膜32と、さらにその上に形成されたゲート絶縁膜
33、ゲート電極34、層間絶縁膜35および金属配線
36・36により構成されている。
タを用いることによって、実用的な駆動能力を有するデ
ータ信号線駆動回路2および走査信号線駆動回路3を、
画素アレイ1と同一基板上にほぼ同一の製造工程で容易
に形成することができる、また、多結晶シリコン薄膜ト
ランジスタは、単結晶シリコントランジスタ(MOSト
ランジスタ)に比べて、極めて駆動力の高い特性が得ら
れる反面、特性のバラツキが極めて大きい。しかし、デ
ータ信号線駆動回路2および走査信号線駆動回路3を、
実施例1〜4のシフトレジスタ回路5によって構成して
いることにより、特性のバラツキによって生ずる信号遅
延やタイミングずれを抑えることができるので、装置の
表示品位を確実に向上させることができる。
薄膜トランジスタについて説明したが、これに限定する
ものではない。データ信号線駆動回路2および走査信号
線駆動回路3に適用し得る薄膜トランジスタとしては、
逆スタガー構造等の他の構造のものであってよい。ま
た、単結晶シリコン薄膜トランジスタ、非晶質シリコン
薄膜トランジスタ、または、他の材料からなる薄膜トラ
ンジスタも適用することが可能である。
タの製造方法について、以下に説明する。図9(a)な
いし図9(k)は、上記薄膜トランジスタの製造過程に
おける断面図をそれぞれ示している。なお、本実施形態
では、摂氏600°C(ガラスの歪み点)以下で多結晶
シリコン薄膜トランジスタを製造している。
晶質シリコン薄膜(a−Si)32’を堆積させる(図
9(b))。次いで、その非晶質シリコン薄膜32’に
エキシマレーザを照射することにより、多結晶シリコン
薄膜32を形成する(図9(c))。この多結晶シリコ
ン薄膜32を所望の形状にパターニングし(図9
(d))、その上に二酸化シリコンからなるゲート絶縁
膜33を形成する(図9(e))。
34をアルミニウム等で形成する(図9(f))。その
後、多結晶シリコン薄膜32においてソース領域32b
およびドレイン領域32cとなるべき部分に不純物(n
型領域には燐、p型領域には硼素)を注入する(図9
(g)、図9(h))。n型領域に不純物を注入する際
には、p型領域をレジスト38でマスクし(図9
(g))、p型領域に不純物を注入する際には、n型領
域をレジスト38でマスクする(図9(h))。
からなる層間絶縁膜35を堆積させ(図9(i))、層
間絶縁膜35にコンタクトホール35a…を形成する
(図9(j))。最後に、コンタクトホール35a…に
アルミニウム等の金属配線36…を形成する(図9
(k))。
ト絶縁膜33を形成するときの600℃である。したが
って、絶縁性基板としては、耐熱性が極めて高い高価な
石英基板を用いる必要がなくなり、米国コーニング社の
1737ガラスのような安価な高耐熱性ガラスを使用す
ることができる。それゆえ、液晶表示装置を安価に提供
することが可能になる。
のようにして作製された薄膜トランジスタの上に、さら
に別の層間絶縁膜を介して、透明電極を形成することに
なる。一方、反射型液晶表示装置の場合は、上記薄膜ト
ランジスタの上に別の層間絶縁膜を介して反射電極を形
成することになる。
ロセスを採用することにより、安価で大面積化が可能な
ガラス基板を用いて多結晶シリコン薄膜トランジスタを
形成することが可能となる。それゆえ、液晶表示装置の
低コスト化および大型化(大面積化)を容易に実現する
ことができる。
したが、本発明はこれらの実施例に限定されるものでは
なく、上記実施例の組み合わせによる他の構成について
も、同様に当てはまるものである。
路は、以上のように、クロック信号に同期してパルス信
号を伝送する複数のラッチ回路と、基準クロック信号線
を介して得られる基準クロック信号に基づいてクロック
信号を生成すると共に、生成したクロック信号をクロッ
ク信号線を介して各ラッチ回路に供給するクロックバッ
ファ回路とを備え、複数のラッチ回路からなるラッチ回
路群が複数構成されており、上記クロックバッファ回路
が各ラッチ回路群に対応して設けられたシフトレジスタ
回路であって、上記クロック信号線は、各ラッチ回路群
間で相互に接続されている構成である。
路群間で相互に接続されているので、各ラッチ回路群間
でクロック信号が互いに加算され平均化される。これに
より、各ラッチ回路群毎に、クロックバッファ回路の特
性のバラツキによって生じるクロック信号の遅延および
波形歪みのバラツキが平均化される。
クロック信号を得ることができると共に、クロック信号
のタイミングずれ(特に、各ラッチ回路群間の境界にお
けるタイミングずれ)を確実に抑えることができる。そ
の結果、シフトレジスタ回路全段に亙って、一定のタイ
ミングで出力される安定した出力パルスを得ることがで
きるという効果を奏する。
は、以上のように、請求項1の構成において、上記クロ
ック信号線は、互いに位相が逆となるクロック信号をそ
れぞれ伝送する第1および第2の信号線からなり、上記
第1の信号線と上記第2の信号線とは、入出力の向きが
互いに逆向きとなるように、かつ、並列に配置された2
個のインバータ回路で接続されている構成である。
けられた2個のインバータ回路によって、第1および第
2の信号線間で、2個のクロック信号が常に互いに逆位
相となるように補償し合う。したがって、請求項1の構
成による効果に加えて、クロック信号とその反転信号と
を確実にかつ常に安定して得ることができるという効果
を奏する。
は、以上のように、請求項1または2の構成において、
上記クロックバッファ回路は、2個のバッファ回路から
なり、上記2個のバッファ回路のうちの一方が、インバ
ータ回路を兼ねている構成である。
ァ回路に対応して設けなくても済み、各バッファ回路に
共通して1本だけ設けるようにすることが可能になる。
このように、基準クロック信号線の本数(入力信号の
数)を削減できるので、請求項1または2の構成による
効果に加えて、装置の小型化および低コスト化を図るこ
とができるという効果を奏する。
は、以上のように、請求項1ないし3のいずれかの構成
に加えて、外部からの入力信号を電圧シフトして基準ク
ロック信号線に供給する昇圧手段をさらに備えている構
成である。
構成による効果に加えて、入力信号の電圧とシフトレジ
スタ回路の動作電圧とが異なる場合にも対応することが
できるという効果を奏する。また、昇圧手段を備えてい
ることで入力信号の低電圧化を図ることができるので、
シフトレジスタ回路全体として低消費電力化を図ること
ができるという効果を併せて奏する。
は、以上のように、請求項4の構成に加えて、上記昇圧
手段からの出力信号に基づいて基準クロック信号線を駆
動する駆動バッファ回路をさらに備え、上記昇圧手段お
よび上記駆動バッファ回路と同一基板上に形成されてい
る構成である。
レジスタ回路と同一基板上の駆動バッファによって駆動
されるので、各ラッチ回路群ごとに信号遅延が生じやす
くなるが、クロック信号線が各ラッチ回路群間で相互に
接続されている構成(請求項1の構成)により、クロッ
ク信号の信号遅延やタイミングずれの発生が抑えられ
る。したがって、昇圧手段および駆動バッファ回路をシ
フトレジスタ回路と同一基板上に備えた構成であって
も、シフトレジスタ回路全段に亙って、一定のタイミン
グで安定した出力パルスを確実に得ることができるとい
う効果を奏する。
上のように、マトリクス状に配置された複数の画素と、
データ信号線を介して各画素に映像データを供給するデ
ータ信号線駆動回路と、走査信号線を介して各画素に走
査信号を供給する走査信号線駆動回路とを備えた画像表
示装置において、上記データ信号線駆動回路および上記
走査信号線駆動回路の少なくとも一方が、請求項1ない
し5のいずれかに記載のシフトレジスタ回路を有してい
る構成である。
記載のシフトレジスタ回路を、データ信号線駆動回路お
よび/または走査信号線駆動回路に適用しているので、
クロック信号と映像データまたは走査信号とのタイミン
グずれを抑えることができる。これにより、データ信号
線駆動回路および/または走査信号線駆動回路から、一
定のタイミングで映像データおよび/または走査信号を
安定して出力させることができ、その結果、良好な画像
を表示させることができるという効果を奏する。
上のように、請求項6の構成において、上記データ信号
線駆動回路と上記走査信号線駆動回路とのうち少なくと
も一方が、上記画素と同一基板上に形成されている構成
である。
を駆動するためのデータ信号線駆動回路および走査信号
線駆動回路とを、同一基板上に同一工程で製造すること
ができるので、請求項6の構成による効果に加えて、製
造コストや実装コストを低減することができると共に、
実装良品率を向上させることができるという効果を奏す
る。また、実装良品率の向上により、装置の信頼性を向
上させることができるという効果を併せて奏する。
上のように、請求項7の構成において、上記データ信号
線駆動回路、上記走査信号線駆動回路、および、上記画
素は、それぞれ能動素子を有しており、上記能動素子
が、多結晶シリコン薄膜トランジスタである構成であ
る。
号線駆動回路、および、画素が、多結晶シリコン薄膜ト
ランジスタからなる共通の能動素子を有して構成されて
いるので、請求項7の構成による効果に加えて、これら
を同一基板上にほぼ同一の製造工程で容易に得ることが
できるという効果を奏する。
ンジスタは、単結晶シリコン薄膜トランジスタや非晶質
シリコントランジスタに比べて、特性のバラツキが極め
て大きい。しかし、請求項1ないし5のいずれかに記載
のシフトレジスタ回路を用いていることにより、このよ
うに特性のバラツキが極めて大きい場合でも、タイミン
グずれのない安定した信号を出力することができるとい
う効果を併せて奏する。
上のように、請求項8の構成において、上記能動素子
が、ガラス基板上に600℃以下のプロセスで形成され
ている構成である。
以下のプロセス温度で、多結晶シリコン薄膜トランジス
タを形成するので、安価でかつ大型化の容易なガラスを
基板として用いることができる。その結果、請求項8の
構成による効果に加えて、大型の画像表示装置を低コス
トで製造することができるという効果を奏する。
構成例を示すブロック図である。
示すタイミングチャートである。
の構成例を示すブロック図である。
タ回路の構成例を示すブロック図である。
タ回路の構成例を示すブロック図である。
るレベルシフタ回路の構成を示す回路図である。
構成を示すブロック図である。
ン薄膜トランジスタの断面構造を示す断面図である。
膜トランジスタの製造工程を示す断面図である。
従来の画像表示装置に共通の構成を示すブロック図であ
る。
す回路図である。
構成を示す回路図である。
成を示す回路図である。
査信号線駆動回路を構成するシフトレジスタ回路のラッ
チ回路の構成を示す回路図である。
ブロック図である。
を示すタイミングチャートである。
ブロック図である。
を示すタイミングチャートである。
を示すブロック図である。
を示すタイミングチャートである。
線、第1の信号線) 8 ローカルクロック信号線(クロック信号
線、第2の信号線) 9・10 グローバルクロック信号線(基準クロック
信号線) 11 クロックバッファ回路 12・13 インバータ回路 14・15 バッファ回路 16 レベルシフタ回路(昇圧手段) 17・18 バッファ回路(駆動バッファ回路) 23 基板 SW トランジスタ S1・S2・… 出力パルス(パルス信号) SL1 ・SL2 ・… データ信号線 GL1 ・GL2 ・… 走査信号線 LCK・/LCK ローカルクロック信号(ク
ロック信号) GCK・/GCK グローバルクロック信号
(基準クロック信号) BLK1・BLK2・… ブロック(ラッチ回路群)
Claims (9)
- 【請求項1】クロック信号に同期してパルス信号を伝送
する複数のラッチ回路と、 基準クロック信号線を介して得られる基準クロック信号
に基づいてクロック信号を生成すると共に、生成したク
ロック信号をクロック信号線を介して各ラッチ回路に供
給するクロックバッファ回路とを備え、 複数のラッチ回路からなるラッチ回路群が複数構成され
ており、上記クロックバッファ回路が各ラッチ回路群に
対応して設けられたシフトレジスタ回路であって、 上記クロック信号線は、各ラッチ回路群間で相互に接続
されていることを特徴とするシフトレジスタ回路。 - 【請求項2】上記クロック信号線は、互いに位相が逆と
なるクロック信号をそれぞれ伝送する第1および第2の
信号線からなり、 上記第1の信号線と上記第2の信号線とは、入出力の向
きが互いに逆向きとなるように、かつ、並列に配置され
た2個のインバータ回路で接続されていることを特徴と
する請求項1に記載のシフトレジスタ回路。 - 【請求項3】上記クロックバッファ回路は、2個のバッ
ファ回路からなり、 上記2個のバッファ回路のうちの一方が、インバータ回
路を兼ねていることを特徴とする請求項1または2に記
載のシフトレジスタ回路。 - 【請求項4】外部からの入力信号を電圧シフトして基準
クロック信号線に供給する昇圧手段をさらに備えている
ことを特徴とする請求項1ないし3のいずれかに記載の
シフトレジスタ回路。 - 【請求項5】上記昇圧手段からの出力信号に基づいて基
準クロック信号線を駆動する駆動バッファ回路をさらに
備え、 上記昇圧手段および上記駆動バッファ回路と同一基板上
に形成されていることを特徴とする請求項4に記載のシ
フトレジスタ回路。 - 【請求項6】マトリクス状に配置された複数の画素と、 データ信号線を介して各画素に映像データを供給するデ
ータ信号線駆動回路と、 走査信号線を介して各画素に走査信号を供給する走査信
号線駆動回路とを備えた画像表示装置において、 上記データ信号線駆動回路および上記走査信号線駆動回
路の少なくとも一方が、請求項1ないし5のいずれかに
記載のシフトレジスタ回路を有していることを特徴とす
る画像表示装置。 - 【請求項7】上記データ信号線駆動回路と上記走査信号
線駆動回路とのうち少なくとも一方が、上記画素と同一
基板上に形成されていることを特徴とする請求項6に記
載の画像表示装置。 - 【請求項8】上記データ信号線駆動回路、上記走査信号
線駆動回路、および、上記画素は、それぞれ能動素子を
有しており、 上記能動素子が、多結晶シリコン薄膜トランジスタであ
ることを特徴とする請求項7に記載の画像表示装置。 - 【請求項9】上記能動素子が、ガラス基板上に600℃
以下のプロセスで形成されていることを特徴とする請求
項8に記載の画像表示装置。
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